CN217306503U - 半导体结构 - Google Patents

Abstract

本实用新型公开了一种半导体结构，包含一衬底，具有多个凹槽与有源区、多条位线沿着一第一方向等间隔排列在该存储单元区上并往一与该第一方向正交的第二方向延伸，且该位线经由一该凹槽电性连接到该衬底中的一有源区、以及一虚设位线，位于该些位线在该第一方向上的一最外侧并往该第二方向延伸，其中，该虚设位线在该第一方向上的宽度大于该些位线在该第一方向上的宽度，该虚设位线与该些位线具有同样的组成与层结构。

Description

半导体结构

技术领域

本实用新型所公开的实施方式涉及一种半导体结构，更具体来说，其涉及一种具有不同宽度的位线的半导体结构。

背景技术

存储器件是一种集成电路，其通常在计算机系统中用来存储数据，制作成一或多个具有个别存储单元的数组型态。存储器件可使用位线(也可称为数位线、数据线或读出线)与字线(也可称为存取线)来进行写入与读取的动作，其中位线可沿着矩阵的纵列电连接到存储单元，而字线可沿着矩阵的横列电连接到存储单元。每个存储单元都可经由一条位线与一条字线的组合来个别寻址。

存储器件可为易失性、半易失性或是非易失性性质。在没有供电的情况下，非易失性的存储器件可以存储数据达一段很长的时间，易失性的存储器件所存储的数据则是会消散，因此需要透过不断的刷新/重写来维持其数据存储。存储器件会使用电容器等部件来存储电荷，通过读取电容器的电荷来判定存储单元是位于哪一种存储态，例如“0”或“1的存储态”，以此达到数据存储与读取的目的。存储器件中也会具有晶体管等电子部件来控制栅极的开关以及电荷的存储与释放与否。存储器件的存储单元数组区的周边会有外围电路区的存在，位线与字线会从存储数组区延伸至所述外围电路区，并在该区经由其他导线以及接触件等互连结构电性连接到外部电路。

在制作存储器件或其他电路时，使其部件不断地微缩、变得更为紧密、以达到更高的单位面积存储容量一直是业界努力不变的目标。然而，随着存储器件不断地微缩，其制作工艺中也会遇到许多有待克服的问题，例如图形密度不同所导致的微负载效应，或是各部件之间过于紧密而导致布局空间不足的问题。本实用新型的动机即为要克服上述电路制作时所遇到的一些问题。

实用新型内容

本实用新型提出了一种新颖的半导体结构及其制作方法，其特征在于位于最外侧的虚设位线具有较大的宽度，且有不同的间隔壁型态，可以解决器件微负载效应的问题。

本实用新型的面向之一在于提出一种半导体结构，其特征在于，包含一衬底，该衬底上界定有一存储单元区，且该衬底更具有多个凹槽、多条位线沿着一第一方向等间隔排列在该存储单元区上并往一与该第一方向正交的第二方向延伸，且该位线经由一该凹槽电性连接到该衬底中的一有源区、以及一虚设位线位于该些位线在该第一方向上的一最外侧并往该第二方向延伸，其中该虚设位线在该第一方向上的宽度大于该位线在该第一方向上的宽度，该虚设位线与该些位线具有同样的组成与层结构，且部分的该虚设位线位于一该凹槽中并与该衬底中的一有源区电性连接。

本实用新型的另一面向在于提出一种半导体结构的制作方法，其特征在于，包含提供一衬底，该衬底上界定有一存储单元区，且该衬底更具有多个凹槽、在该衬底上形成位线材料层、在该位线材料层上形成多条位线屏蔽图案，其中该些位线屏蔽图案沿着一第一方向等间隔排列在该存储单元区上并往一与该第一方向正交的第二方向延伸、在该些位线屏蔽图案上形成一光阻，其中该光阻覆盖了该存储单元区以外的区域以及位于该第一方向上最外侧的该位线屏蔽图案，但裸露出其他的该些位线屏蔽图案、以及以该光阻以及该些位线屏蔽图案为刻蚀掩膜来刻蚀该位线材料层，如此形成多条位线以及位于该些位线在该第一方向上最外侧的虚设位线，其中该些位线以及该虚设位线往该第二方向延伸，且该位线经由一该凹槽电性连接到一有源区域，该虚设位线在该第一方向上的宽度大于该位线在该第一方向上的宽度，且该虚设位线与该些位线具有同样的组成与层结构，且部分的该虚设位线位于一该凹槽中并与一有源区电性连接。

本实用新型的这类目的与其他目的在阅者读过下文中以多种图示与绘图来描述的较佳实施例之细节说明后应可变得更为明了显见。

附图说明

本说明书含有附图并于文中构成了本说明书之一部分，俾使阅者对本实用新型实施例有进一步的了解。该些图示系描绘了本实用新型一些实施例并连同本文描述一起说明了其原理。在该些图示中：

图1A、图2A以及图3A为根据本实用新型较佳实施例中一半导体结构的制作流程的截面示意图；

图1B、图2B以及图3B分别为以图1A、图2A以及图3A中截线A-A'所做的截面示意图；

图4为根据本实用新型较佳实施例中一半导体结构的截面示意图；

图5为根据本实用新型另一实施例中一半导体结构的截面示意图；

图6为根据本实用新型又一实施例中一半导体结构的截面示意图；

图7为根据本实用新型又一实施例中一半导体结构的截面示意图；

图8为根据本实用新型较佳实施例中一半导体结构的截面示意图；

图9为根据本实用新型另一实施例中一半导体结构的截面示意图；

图10为根据本实用新型又一实施例中一半导体结构的截面示意图；以及

图11为根据本实用新型又一实施例中一半导体结构的截面示意图。

需注意本说明书中的所有图示皆为图例性质，为了清楚与方便图示说明之故，图示中的各部件在尺寸与比例上可能会被夸大或缩小地呈现，一般而言，图中相同的参考符号会用来标示修改后或不同实施例中对应或类似的元件特征。

其中，附图标记说明如下：

100 半导体衬底

100a 存储单元区

100b 有源区

100c 有源区

102 器件隔离层

103 凹槽

104 绝缘层

105 沟槽

106 接触层

108 阻障层

110 金属层

112 硬掩膜层

114 位线屏蔽图案

116 光阻

118 位线间隔物

119 位线间隔物

120 间隔壁

122 间隔壁

124 间隔层

126 间隔层

128 间隔层

130 沟槽

131 接触区

132 多晶硅层

134 硅化物层

136 阻障层

138 金属层

BL 位线

DBL 虚设位线

D1 第一方向

D2 第二方向

SC 存储节点接触结构

W1、W2、W3、W4 宽度

具体实施方式

在本说明书图示中，图1A、图2A以及图3A绘示出了根据本案较佳实施例中一半导体结构的制作流程的平面图，图1B、图2B以及图3B则分别是沿图1A、图2A以及图3A中截线A-A'所做的截面图，其绘示出了本案半导体结构在垂直衬底的方向上各部件的相对位置以及其连接关系。

首先请同时参照图1A与图1B。本实用新型的半导体结构制作在一半导体衬底100上，例如硅衬底、锗衬底和/或硅锗衬底等衬底。半导体衬底100上界定有一存储单元区100a，其用来设置半导体存储器件的存储单元(cell)，多个存储单元可在存储单元区100a设置成数组态样并可存储电荷来产生具有区别性的存储态，以此达到存储效果。存储单元区100a周围可为一外围区(未图示)，用来设置存储器件的外围电路，如栏译码器、列译码器、感应放大器、或是I/O控制模块等部件。半导体基板100的存储单元区100a中界定有多个有源区100b，各有源区100b是由周遭的器件隔离层102，如浅沟槽隔离结构(STI)，所分隔并界定。在工艺中，可以通过对半导体基板100进行一光刻工艺形成个别分离的有源区100b，并在该些有源区100b之间的沟槽中填入隔离材料，如氧化硅等材料，来形成器件隔离层102。半导体基板100的表面形成有一绝缘层104，用以隔绝下方的有源区100b与上方的部件，其也可作为外围区栅极元件的栅电介质层。绝缘层104可以由单个绝缘层或者多个绝缘层形成，例如硅氮化物层、硅氮化物层和/或硅氮氧化物层等。部分的有源区100b上形成有凹槽103，使得该些有源区100b部位从绝缘层104中露出。须注意在实作中，有源区100b在平面图上可为条形并具有往同一方向延伸的长轴，且在平面图上以交错排列的方式均匀地设置。由于有源区100b并非本实用新型的重点，为了图示简明之故以及避免模糊本实用新型重点，图1A仅示出了存储单元区100a以及其上的位线屏蔽图案114。

复参照图1A与图1B。在半导体衬底100的存储单元区100a上依序形成一接触层106、一阻障层108、一金属层110以及一硬掩膜层112，其可透过各向异性光刻工艺将该些层结构限定在存储单元区100a上，该工艺也可能同时界定出位于外围区的栅极部件。较佳来说，接触层106的材料可为掺杂过的多晶硅，阻障层108的材料可为金属氮化物，如氮化钛、氮化钽与/或氮化钨等，金属层110的材料可为低阻质金属，如钨、铝、钛或钽等，硬掩模层112的材料可为氮化硅或氮氧化硅。部分的接触层106会形成在凹槽103中并与露出的有源区100b电性连接。从图1A中可以看到，半导体衬底100上形成有多个环状的位线屏蔽图案114，该些环状位线屏蔽图案114在第一方向D1上间隔排列，并往与该第一方向D1正交的第二方向D2延伸并越过存储单元区100a，该些环状图案的两端会位于存储单元区100a外。在图1B的截面视角下，经过存储单元区100a的位线屏蔽图案114会位于硬掩膜层112上，且其较佳会与下方部分的凹槽103与器件隔离层102对齐。位线屏蔽图案114的材料可为与下方的硬掩膜层112具有刻蚀选择性的材料，如氧化硅，其可透过双重图案(doublepatterning)方法形成。举例来说，形成该些环状图案的步骤可包括：(1)在位线材料层上形成多条牺牲图案，该些牺牲图案沿着第一方向D1等间隔排列在存储单元区100a上并往第二方向D2延伸；(2)在该些牺牲图案的侧壁上形成间隔壁；以及(3)移除该些牺牲图案，如此该些间隔壁形成该些环状位线屏蔽图案。

请同时参照图2A与图2B。在上述层结构与位线屏蔽图案114形成后，接着在位线屏蔽图案114上形成修整用的光阻116。如图2A所示，光阻116会覆盖存储单元区100a以外的区域，包含该些环状图案在第二方向D2上的两端部，以及覆盖位于存储单元区100a上且在第一方向D1上最外侧的位线屏蔽图案114，但裸露出其他位于存储单元区100a上的位线屏蔽图案114部位。如此，可以看到存储单元区100a中有部分的层结构也被光阻116所覆盖，而从光阻116露出来的该些环状图案成为多条往第二方向D2延伸的该些位线屏蔽图案114。

请同时参照图3A与图3B。在光阻116形成后，接着以光阻116与位线屏蔽图案114为掩膜进行一刻蚀工艺，移除露出的层结构，其包含接触层106、阻障层108、金属层110以及硬掩膜层112，如此在存储单元区100a上形成位线BL与虚设位线DBL结构。从图3A中可以看到，位线BL与虚设位线DBL在第一方向D1上等间隔排列且往第二方向D2延伸经过存储单元区100a，两条虚设位线DBL位于第1方向D1的最外侧。从图3B中可以看到，虚设位线DBL与位线BL具有同样的组成与层结构，所形成的位线BL会经由其接触层106部位与下方的有源区100b电性连接，位于凹槽103中的虚设位线DBL的接触层106与凹槽103的侧壁形成一较小的沟槽105。位于存储单元区100a最外侧的虚设位线DBL有部分会位于凹槽103中并与下方的有源区100b电性连接。由于上述修整工艺的缘故，虚设位线DBL在第一方向D1上的宽度W1会大于位线BL在第一方向D1上的宽度W2。在存储单元区100a的最外侧形成宽度较大的虚设位线DBL有助于改善公知技术中最外侧的位线结构因为微负载效应而导致结构变形或容易倒塌的问题。再者，将虚设位线DBL同时形成在具有不同水平的凹槽面与基底面上的设计也可使最外侧的虚设位线DBL更加稳固不易倒塌。

请参照图4。在位线BL与虚设位线DBL形成后，接着在沟槽105中形成位线间隔物118。位线间隔物118可以由相对于绝缘层104具有蚀刻选择性的绝缘材料形成，例如氧化硅、氮化硅、氧氮化硅或是其组合成的复层结构。位线间隔物118形成后，接着在位线BL与虚设位线DBL的两侧形成间隔壁120、122，其可透过沉积工艺以及各向异性刻蚀工艺来形成。从图4中可以看到，位于虚设位线DBL外侧的间隔壁122在第一方向D1的宽度W4会大于虚设位线DBL内侧的间隔壁120以及位线BL两侧的间隔壁120在第一方向D1的宽度W3。位于虚设位线DBL内侧的间隔壁120会位于位线间隔物118上，且绝缘层104表面上可能有部分沉积层残留使相邻的间隔壁120连接。间隔壁120、122的材料可为氧化硅、氮化硅、或是其组合成的复层结构。

请参照图5，为根据本实用新型另一实施例中一半导体结构的截面示意图。除了上述的间隔壁态样，本实用新型也可具有其它的间隔壁态样。如图5所示，在此实施例中，沟槽105中并未填有位线间隔物118，位于虚设位线DBL内侧以及位线BL两侧的间隔壁120也可以是多层结构，包含两层共形的间隔层124、126，其沿着虚设位线DBL内侧以及位线BL两侧的侧壁、沟槽105以及绝缘层104表面分布。位于虚设位线DBL外侧的间隔壁122则为单层结构。在其他实施例中，间隔层126可填满沟槽105。间隔层124、126的材料可分别为氧化硅或氮化硅。在此实施例中，虚设位线DBL两侧的间隔壁122与间隔层124、126的底面不等高，且间隔壁122在第一方向D1上的宽度也大于间隔层124、126的宽度。

请参照图6，为根据本实用新型又一实施例中一半导体结构的截面示意图。除了前述两种态样，本实用新型还可有其它的间隔壁态样。在图6的实施例中，原本的沟槽105中并未填有位线间隔物118，可先在虚设位线DBL内侧以及位线BL两侧形成一间隔层128。之后原本的沟槽105会受到一各向异性刻蚀工艺刻蚀，变为一深度比原本凹槽103深的沟槽130。此做法的优点在于可以进一步改善虚设位线DBL与相邻位线BL之间的隔绝度。

请参照图7，为根据本实用新型实施例中一半导体结构的截面示意图。在位线间隔物118与间隔壁120形成后，接着可在位线BL之间的有源区100c上形成存储节点接触结构SC，其步骤可包含先在位线BL之间形成间隔结构(未图示)、接着以光阻、该些间隔结构以及位线BL(包括其两侧的间隔壁120)为刻蚀掩膜进行一各向异性刻蚀工艺移除间隔结构与位线BL之间的绝缘层104，露出下方的有源区100c，其为供存储节点形成的接触区131。此刻蚀步骤可能会移除部分的位线间隔物118以及有源区100c，且须注意存储单元区100a以外的区域(如虚设位线DBL外侧的区域)会受到光阻保护不会受到刻蚀。接触区131形成后，接着在接触区131上形成存储节点接触结构SC，如图所示，其依序可包含一多晶硅层132、硅化物层134、阻障层136以及金属层138等部位。多晶硅层132可为掺杂的多晶硅，其直接接触基底露出的接触区131。硅化物层134可包括钛硅化物、钴硅化物、镍硅化物、钨硅化物、铂硅化物和/或钼硅化物等。金属层138可为钨、铝、钛或钽等金属。阻障层136则可以包括钨、铝、钛或钽等金属材料的氮化物。存储节点接触结构SC形成后，之后在存储节点接触结构SC上方还会形成接触件隔离结构并连接电容器等电荷存储部件连接，然而该些部件并非本案重点，为了图示简明之故，后续图示中都将不予示出。

请参照图8，为根据本实用新型较佳实施例中一半导体结构的截面示意图。此实施例的结构与图7相似，差异在于图8是接续图6的结构在位线BL之间的有源区100c上形成存储节点接触结构SC，从图中可以看到虚设位线DBL内侧的沟槽130深度低于虚设位线DBL所在的凹槽103的深度以及低于位线BL所在的沟槽105的深度。沟槽130与沟槽105中都形成有位线间隔物118、119。须注意在此实施例中，因为沟槽130较低的缘故，位于沟槽130中的位线间隔物118的顶面低于位于沟槽105中的位线间隔物119的顶面。位线间隔物118、119可以由相对于绝缘层104具有蚀刻选择性的绝缘材料形成，例如氧化硅、氮化硅、氧氮化硅或是其组合成的复层结构。位线间隔物118、119形成后，接着在位线BL与虚设位线DBL的两侧再形成另一间隔壁120，其材料可为氧化硅、氮化硅、或是其组合成的复层结构。因为位线间隔物118的顶面较低的缘故，该虚设位线两侧的间隔壁120、122的底面不等高。因为虚设位线DBL的内侧壁以及沟槽130表面还形成有间隔层128，间隔层128与间隔壁120整体为多层间隔壁结构，而位于虚设位线DBL外侧的间隔壁122则为单层结构。之后，进行如图7所述的存储节点接触结构SC工艺，在位线BL与虚设位线DBL之间的有源区100c上形成存储节点接触结构SC。此实施例的优点在于较深的沟槽130可以进一步改善虚设位线DBL与相邻位线BL之间的隔绝度。

请参照图9，其为根据本实用新型另一实施例中一半导体结构的截面示意图。此实施例的结构与图8相似，差异在于图9中位于沟槽130中的位线间隔物118并非填满沟槽130，而是以共形的形式形成在沟槽130中，部分的间隔壁120会伸入位线间隔物118中。同样地，在此实施例中该沟槽130中的位线间隔物118的最高的顶面会低于沟槽105中的位线间隔物119的顶面。

请参照图10，其为根据本实用新型又一实施例中一半导体结构的截面示意图。此实施例的结构与图8相似，差异在于图10的沟槽130中并未形成位线间隔物118，后续形成的间隔壁120顺着虚设位线DBL侧壁直接填满整个沟槽130。位线BL两侧的沟槽105中则形成有位线间隔物119。

最后，请参照图11，其为根据本实用新型又一实施例中一半导体结构的截面示意图。此实施例的结构与图10相似，差异在于图11中原本以共行方式形成在沟槽130表面上的间隔层128并未完整覆盖沟槽130表面，由于各向异性刻蚀的缘故，部分位在沟槽130底面的间隔层128被移除，露出有源区100b。如此，后续所形成的间隔壁120顺着虚设位线DBL侧壁直接填满整个沟槽130并与露出的有源区100b直接接触。

以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (10)

1.一种半导体结构，其特征在于，包含：

一衬底，该衬底上界定有一存储单元区，且该衬底更具有多个凹槽与有源区；

多条位线，沿着一第一方向等间隔排列在该存储单元区上并往一与该第一方向正交的第二方向延伸；以及

一虚设位线，位于该些位线在该第一方向上的一最外侧并往该第二方向延伸，

其中，该虚设位线在该第一方向上的宽度大于该些位线在该第一方向上的宽度；

该些位线与该虚设位线具有同样的组成与层结构，其从该衬底往上依序包含一接触层、一导电层以及一硬掩膜层，该位线的该接触层位在一该凹槽中并经由该凹槽电性连接到一该有源区且与该凹槽的侧壁形成一第一沟槽，该虚设位线的部分的该接触层位于一该凹槽中并与一该有源区电性连接且与该凹槽的侧壁形成一第二沟槽。

2.如权利要求1所述的半导体结构，其特征在于，该第一沟槽的深度与该凹槽的深度相同，该第二沟槽的深度低于该第一沟槽的深度。

3.如权利要求2所述的半导体结构，其特征在于，该些位线两侧的侧壁上、该虚设位线内侧的侧壁上、该第一沟槽的表面上以及该第二沟槽的表面上形成有一共形的间隔层，且更包含间隔壁形成在该些位线两侧与该虚设位线两侧的侧壁上。

4.如权利要求3所述的半导体结构，其特征在于，该虚设位线内侧的侧壁上的该间隔壁穿过该间隔层与下方该衬底的一该有源区直接接触。

5.如权利要求2所述的半导体结构，其特征在于，该第一沟槽中填有第一位线间隔物，该第二沟槽中填有第二位线间隔物，且更包含间隔壁形成在该些位线两侧的侧壁上、该虚设位线两侧的侧壁上、该第一位线间隔物上以及该第二位线间隔物上。

6.如权利要求5所述的半导体结构，其特征在于，该第二位线间隔物的顶面低于该第一位线间隔物的顶面。

7.如权利要求5所述的半导体结构，其特征在于，该第二位线间隔物共形地形成在该第二沟槽表面上，部分的该间隔壁伸入该第二位线间隔物中。

8.如权利要求5所述的半导体结构，其特征在于，该虚设位线位于外侧的该间隔壁在该第一方向上的宽度大于该虚设位线的位于内侧的该间隔壁在该第一方向上的宽度以及大于该些位线的该间隔壁在该第一方向上的宽度。

9.如权利要求5所述的半导体结构，其特征在于，该虚设位线两侧的该些间隔壁的底面不等高。

10.如权利要求5所述的半导体结构，其特征在于，位于该虚设位线外侧的该间隔壁为单层间隔壁结构，位于该虚设位线内侧的该间隔壁为多层间隔壁结构。

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