CN115020208A - 半导体存储器装置及其制造方法 - Google Patents

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Abstract

本文提供一种半导体存储器装置及其制造方法。该半导体存储器装置包括：堆叠体，该堆叠体包括交替堆叠的导电图案和层间绝缘层；穿过堆叠体的下部沟道部分；设置在堆叠体和下部沟道部分之间的存储器层；设置在下部沟道部分上的上部沟道部分；围绕上部沟道部分的侧壁的栅极绝缘层；围绕栅极绝缘层的侧壁的第一栅极图案；接触第一栅极图案的第一部分的分离绝缘图案；以及接触第一栅极图案的第二部分的第二栅极图案。

Description

半导体存储器装置及其制造方法
技术领域
本公开的各种实施例涉及半导体存储器装置及制造该半导体存储器装置的方法，且更特别地，涉及三维(3D)半导体存储器装置及制造3D半导体存储器装置的方法。
背景技术
为了提高半导体存储器装置的集成度，已经提出了三维(3D)半导体存储器装置。3D半导体存储器装置可以包括三维排列的存储器单元。3D半导体存储器装置的存储器单元可以在沟道结构的纵向方向上堆叠。沟道结构可在选择晶体管的控制下联接到位线和源极线。
发明内容
本公开的实施例可提供一种制造半导体存储器装置的方法。制造半导体存储器装置的方法可以包括以下步骤：形成堆叠体；形成穿过堆叠体的沟道孔；在沟道孔的侧壁上形成存储器层；在沟道孔中形成下部沟道部分；在下部沟道部分上形成上部沟道部分；形成围绕上部沟道部分的侧壁的栅极绝缘层；形成围绕栅极绝缘层的侧壁的第一栅极图案；形成接触第一栅极图案的第一侧壁的分离绝缘图案；以及形成接触第一栅极图案的第二侧壁的第二栅极图案。
本公开的实施例可提供一种制造半导体存储器装置的方法。制造半导体存储器装置的方法可以包括以下步骤：形成被下部沟道部分穿透的堆叠体；形成与下部沟道部分交叠的上部沟道部分；形成围绕上部沟道部分的侧壁的栅极绝缘层；形成围绕栅极绝缘层的侧壁并且布置成多个行的第一栅极图案；在第一栅极图案的第一行和第一栅极图案的第二行之间形成分离绝缘图案；形成填充第一栅极图案之间的空间的导电层；以及通过蚀刻导电层以使得分离绝缘图案被暴露而形成彼此分离的第二栅极图案。
本公开的实施例可提供半导体存储器装置。该半导体存储器装置可以包括：堆叠体，该堆叠体包括交替堆叠的导电图案和层间绝缘层；穿过堆叠体的下部沟道部分；设置在堆叠体和下部沟道部分之间的存储器层；设置在下部沟道部分上的上部沟道部分；围绕上部沟道部分的侧壁的栅极绝缘层；围绕栅极绝缘层的侧壁的第一栅极图案；接触第一栅极图案的第一部分的分离绝缘图案；以及接触第一栅极图案的第二部分的第二栅极图案。
本公开的实施例可提供半导体存储器装置。所述半导体存储器装置可以包括：分离绝缘图案，所述分离绝缘图案包括面向相反方向的第一表面和第二表面；形成在所述分离绝缘图案的所述第一表面中的第一凹槽；形成在所述分离绝缘图案的所述第二表面中的第二凹槽；接触所述分离绝缘图案的所述第一表面并且包括面向所述第一凹槽的第三凹槽的第一线形栅极图案；接触所述分离绝缘图案的所述第二表面并且包括面向所述第二凹槽的第四凹槽的第二线形栅极图案；沿着所述第一凹槽的表面和所述第三凹槽的表面延伸的第一管状栅极图案；沿着所述第二凹槽的表面和所述第四凹槽的表面延伸的第二管状栅极图案；插入到第一管状栅极图案和第二管状栅极图案的中央区域中的沟道部分；以及栅极绝缘层，其设置在第一管状栅极图案和第二管状栅极图案中的每个与所述沟道部分中的每个之间。
附图说明
图1是示出根据本公开的实施例的半导体存储器装置的存储器单元阵列的电路图。
图2A是示意性示出根据本公开的实施例的半导体存储器装置的部分区域的立体图。
图2B是图2A的区域A的放大截面图。
图3A和图3B示出在布置漏极选择线的高度处的半导体存储器装置的布局的实施例。
图4是沿图3A的线I-I'截取的半导体存储器装置的截面图。
图5A是根据本公开的实施例的半导体存储器装置的截面图。
图5B是图5A的半导体存储器装置的部分区域的分解立体图。
图6是根据本公开的实施例的半导体存储器装置的截面图。
图7是示出堆叠体、存储器层和下部沟道部分的平面图。
图8A、图8B和图8C是示出制造堆叠体、存储器层和下部沟道部分的方法的实施例的截面图。
图9和图10分别是示出制造上堆叠体和第一掩模图案的方法的实施例的平面图和截面图。
图11A、图11B、图11C和图11D是示出在形成第一掩模图案之后要执行的后续工艺的实施例的截面图。
图12是示出在形成绝缘层之后要执行的后续工艺的实施例的截面图。
图13是沿图12的线III-III'截取的平面图。
图14和图15分别是示出制造分离绝缘图案的方法的实施例的平面图和截面图。
图16是示出制造导电层的方法的实施例的截面图。
图17A、图17B和图17C是示出针对图16所示的区域C的后续工艺的实施例的放大截面图。
图18是沿图17C的线IV-IV'截取的平面图。
图19是示出第一掩模图案、上绝缘层、侧壁绝缘层和垂直源极接触部的平面图。
图20A、图20B、图20C、图20D和图20E是示出制造图19的结构的方法的实施例的截面图。
图21A、图21B、图21C、图21D和图21E是示出在形成图20E的结构之后要执行的后续工艺的实施例的截面图。
图22A和图22B是示出针对图16所示的区域C的后续工艺的实施例的放大截面图。
图23A、图23B、图23C、图23D、图23E、图23F、图23G和图23H是示出在图11D的工艺之后要执行的后续工艺的实施例的截面图。
图24是示出根据本公开的实施例的存储器系统的配置的框图。
图25是示出根据本公开的实施例的计算系统的配置的框图。
具体实施方式
对本文所公开的具体结构和功能描述的说明仅出于描述根据本公开的构思的实施例的目的。根据本公开的构思的实施例可以以各种形式实现，并且它们不应当被解释为限于这里阐述的特定实施例。
应当理解，尽管本文可能使用术语“第一”，“第二”等来描述各种元件，但是这些元件不受这些术语的限制。这些术语用于区分一个元件与另一个元件，而不暗示元件的数量或顺序。
本公开的各种实施例涉及具有改进的操作可靠性的半导体存储器装置及制造该半导体存储器装置的方法。
图1是示出根据本公开的实施例的半导体存储器装置的存储器单元阵列的电路图。
参照图1，存储器单元阵列可包括联接到位线BL的多个存储器单元串CS1和CS2。多个存储器单元串CS1和CS2可共同联接到源极线SL。在一个实施例中，多个存储器单元串CS1和多个存储器单元串CS2可以共同联接到源极线SL。
一对第一存储器单元串CS1和第二存储器单元串CS2可联接到位线BL中的每一条。
第一存储器单元串CS1和第二存储器单元串CS2中的每一者可包括布置在源极线SL与对应位线BL之间的源极选择晶体管SST、多个存储器单元MC和漏极选择晶体管DST。
源极选择晶体管SST可控制多个存储器单元MC与源极线SL之间的电联接。单个源极选择晶体管SST可布置在源极线SL与多个存储器单元MC之间。尽管未在图中示出，但是两个或更多个串联联接的源极选择晶体管可以布置在源极线SL和多个存储器单元MC之间。源极选择晶体管SST可联接到源极选择线SSL。可响应于施加到源极选择线SSL的源极栅极信号(source gate signal)来控制源极选择晶体管SST的操作。
所述多个存储器单元MC可串联布置在源极选择晶体管SST与漏极选择晶体管DST之间。源极选择晶体管SST与漏极选择晶体管DST之间的存储器单元MC可彼此串联联接。存储器单元MC可分别联接到字线WL。可响应于施加到字线WL的单元栅极信号来控制存储器单元MC的操作。
漏极选择晶体管DST可控制多个存储器单元MC与对应位线BL之间的电联接。漏极选择晶体管DST可联接到漏极选择线DSL1或DSL2。可响应于施加到漏极选择线DSL1或DSL2的漏极栅极信号来控制漏极选择晶体管DST的操作。
第一存储器单元串CS1可联接到第一漏极选择线DSL1。第二存储器单元串CS2可联接到第二漏极选择线DSL2。因此，可通过选择位线BL中的一者并选择第一漏极选择线DSL1和第二漏极选择线DSL2中的一者来选择第一存储器单元串CS1或第二存储器单元串CS2。
第一存储器单元串CS1和第二存储器单元串CS2可共同联接到各条字线WL。
第一存储器单元串CS1和第二存储器单元串CS2可共同联接到源极选择线SSL。本公开的实施例不限于此。尽管图中未示出，但在一实施例中，存储器单元阵列可包括彼此分离的第一源极选择线和第二源极选择线。第一源极选择线可联接到第一存储器单元串，且第二源极选择线可联接到第二存储器单元串。
图2A是示意性示出根据本公开的实施例的半导体存储器装置的部分区域的立体图。
参照图2A，半导体存储器装置可以包括堆叠体10、沟道结构、存储器层21、栅极绝缘层35、第一栅极图案41、第二栅极图案45和分离绝缘图案43。沟道结构可以包括下部沟道部分CH1和上部沟道部分CH2。
堆叠体10可以包括导电图案13和层间绝缘层11。图2A示出了堆叠体10的一部分。图2A中所示的导电图案13可用作上文参照图1所描述的字线WL。层间绝缘层11和导电图案13中的每一个可以具有在X-Y平面中延伸的平面形状。层间绝缘层11和导电图案13可以在Z轴方向上交替堆叠。Z轴方向可以被定义为下部沟道部分CH1和上部沟道部分CH2中的每一个的纵向方向。
下部沟道部分CH1可以穿透堆叠体10。存储器层21可以设置在下部沟道部分CH1中的每个和堆叠体10之间。图2A示出了下部沟道部分CH1中的每个的一部分和存储器层21的一部分。
下部沟道部分CH1中的每个可以包括沟道层23、芯绝缘层25和半导体图案31。沟道层23可以沿着存储器层21的内壁21SW延伸。沟道层23可以包括诸如硅的半导体材料。芯绝缘层25和半导体图案31可以填充每个下部沟道部分CH1的中央区域CH1[CO]。芯绝缘层25可以被沟道层23围绕。半导体图案31可以设置在芯绝缘层25和相应的上部沟道部分CH2之间。半导体图案31可以包括诸如硅的半导体材料。
各上部沟道部分CH2可以分别设置在各下部沟道部分CH1上。每个存储器单元串的沟道结构可以包括彼此联接的下部沟道部分CH1和上部沟道部分CH2。
上部沟道部分CH2可以通过半导体图案31稳定地联接到下部沟道部分CH1。每个上部沟道部分CH2可以包括诸如硅的半导体材料。每个上部沟道部分CH2可以包括第一区域33A和第二区域33B。第一区域33A可由基本上本征的半导体材料形成。第二区域33B可以是包括导电杂质的掺杂区域。在一个实施例中，第二区域33B可以包括n型杂质。
栅极绝缘层35可以围绕上部沟道部分CH2的相应侧壁33SW。每个栅极绝缘层35可以包括半导体氧化物。在一个实施例中，每个栅极绝缘层35可以包括氧化硅。
第一栅极图案41可以围绕栅极绝缘层35的相应侧壁35SW。
第二栅极图案45可以包括通过分离绝缘图案43彼此隔离的第一线形栅极图案45L1和第二线形栅极图案45L2。第一线形栅极图案45L1和第二线形栅极图案45L2可以平行延伸。在一个实施例中，第一线形栅极图案45L1和第二线形栅极图案45L2中的每一个可以在Y轴方向上延伸。
彼此间隔开的第一栅极图案41可通过第一线形栅极图案45L1或第二线形栅极图案45L2彼此联接。第一线形栅极图案45L1和第一栅极图案41中的联接到第一线形栅极图案45L1的一些第一栅极图案41可用作上文参照图1所述的第一漏极选择线DSL1。第二线形栅极图案45L2和第一栅极图案41中的联接到第二线形栅极图案45L2的其它第一栅极图案41可用作上文参照图1所述的第二漏极选择线DSL2。
第一栅极图案41可以包括与第二栅极图案45的导电材料种类不同的导电材料。在一个实施例中，第一栅极图案41可以包括由钛或氮化钛等形成的导电屏障层。第二栅极图案45可以包括由钨等形成的金属层。
第一栅极图案41可以与第二栅极图案45包括相同种类的导电材料。在一个实施例中，第一栅极图案41和第二栅极图案45可以包括难熔金属(refractory metal)。难熔金属可以包括氮化钛、氮化钽、氮化钨等。
分离绝缘图案43可以包括垂直部分43P1和水平部分43P2。分离绝缘图案43的垂直部分43P1可以设置在第一线形栅极图案45L1和第二线形栅极图案45L2之间。第一线形栅图案45L1和第二线形栅图案45L2可以通过分离绝缘图案43的垂直部分43P1彼此隔离。分离绝缘图案43的水平部分43P2可以从垂直部分43P1延伸。分离绝缘图案43的水平部分43P2可以延伸到第一线形栅极图案45L1和第二线形栅极图案45L2中的每一个与堆叠体10之间的空间中。分离绝缘图案43的水平部分43P2可以围绕第一栅极图案41。
层间绝缘层11和导电图案13中的每一个可以在X-Y平面中连续延伸，使得其与第一线形栅极图案45L1、分离绝缘图案43的垂直部分43P1和第二线形栅极图案45L2交叠。
半导体存储器装置还可以包括上绝缘层47和导电接触部49。
上绝缘层47可以覆盖分离绝缘图案43和第二栅极图案45。导电接触部49可以分别布置在上部沟道部分CH2上。导电接触部49可以通过上绝缘层47彼此隔离。
图2B是图2A的区域A的放大截面图。
参照图2B，存储器层21可以包括隧道绝缘层TL、数据存储层DL和第一阻挡绝缘层BI1。第一阻挡绝缘层BI1可以围绕沟道层23。第一阻挡绝缘层BI1可以延伸到图2A所示的堆叠体10的最上层的层间绝缘层11T和分离绝缘图案43之间的空间中。数据存储层DL可以设置在第一阻挡绝缘层BI1和沟道层23之间。数据存储层DL可以包括能够捕获电荷的材料。在一个示例中，数据存储层DL可以包括氮化硅。隧道绝缘层TL可设置在数据存储层DL与沟道层23之间。隧道绝缘层TL可包括能够实现电荷隧穿的绝缘材料。在一个实施例中，隧道绝缘层TL可以包括氧化硅。
半导体存储器装置还可以包括第二阻挡绝缘层BI2。第二阻挡绝缘层BI2可以设置在第一阻挡绝缘层BI1和导电图案13之间。第二阻挡绝缘层BI2可以延伸到每个层间绝缘层11和相应的导电图案13之间的空间中。第一阻挡绝缘层BI1和第二阻挡绝缘层BI2可以各自包括阻挡电荷的绝缘材料。第二阻挡绝缘层BI2可以包括介电常数高于第一阻挡绝缘层BI1的介电常数的绝缘材料。在一个实施例中，第一阻挡绝缘层BI1可以包括氧化硅，并且第二阻挡绝缘层BI2可以包括金属氧化物。
第一栅极图案41可以与下部沟道部分CH1中的每个的沟道层23和半导体图案31间隔开。在一个实施例中，栅极绝缘层35可以延伸到第一栅极图案41和下部沟道部分CH1的沟道层23之间的空间以及第一栅极图案41和下部沟道部分CH1的半导体图案31之间的空间中。以此方式，第一栅极图案41可以通过栅极绝缘层35与下部沟道部分CH1中的每个的沟道层23和半导体图案31间隔开。
栅极绝缘层35和上部沟道部分CH2中的每一个可以在朝向导电接触部49的方向上比第一栅极图案41和第二栅极图案45中的每一个更高地突出。上部沟道部分CH2可以在朝向导电接触部49的方向上比栅极绝缘层35更高地突出。
每个导电接触部49的宽度W2可以被形成为大于上部沟道部分CH2的宽度W1。在一个实施例中，导电接触部49可以与上部沟道部分CH2交叠，并且可以延伸到栅极绝缘层35上。
导电接触部49可以包括凹槽49G。上部沟道部分CH2的上部可以插入凹槽49G中。通过导电接触部49，上部沟道部分CH2可联接到上文参照图1所述的位线BL。
图3A和图3B示出在布置漏极选择线的高度(level)处的半导体存储器装置的布局的实施例。图3A示出了在比图2A的X-Y平面更宽的区域中的半导体存储器装置的布局。图3B是示出图3A所示的区域B的放大平面图。在下文中，将省略对重合组件的重复描述。
参照图3A，半导体存储器装置可包括漏极选择线DSL1、DSL2和DSL3，它们被分成第一组DSL[A]和第二组DSL[B]。第一组DSL[A]和第二组DSL[B]可以设置在垂直源极接触部53的两侧。在一个实施例中，第一组DSL[A]可以包括第一漏极选择线DSL1和第二漏极选择线DSL2，并且第二组DSL[B]可以包括第三漏极选择线DSL3。
垂直源极接触部53可以包括掺杂半导体、金属、金属硅化物和金属氮化物中的至少一者。
第一组DSL[A]和第二组DSL[B]可以与垂直源极接触部53间隔开。垂直源极接触部53的侧壁可以覆盖有侧壁绝缘层51。
第一漏极选择线DSL1、第二漏极选择线DSL2和第三漏极选择线DSL3中的每一个可以包括彼此间隔开的第一栅极图案41和将第一栅极图案41彼此联接的第二栅极图案45。第一漏极选择线DSL1的第二栅极图案45可被定义为第一线形栅极图案45L1，且第二漏极选择线DSL2的第二栅极图案45可被定义为第二线形栅极图案45L2。
各组的漏极选择线可以通过分离绝缘图案43彼此隔离。在一个实施例中，分离绝缘图案43可以设置在第一漏极选择线DSL1和第二漏极选择线DSL2之间。第一线形栅极图案45L1可以通过分离绝缘图案43与第二线形栅极图案45L2间隔开。
第一栅极图案41中的每个可以是管状(tubular)栅极图案。栅极绝缘层35和上部沟道部分CH2可以插入由管状栅极图案限定的中央区域中。
第一栅极图案41可以布置成多行。行方向可被定义为第二栅极图案45的延伸方向。在一个实施例中，行方向可以是Y轴方向。第二栅极图案45中的每个可以将布置成两行或更多行的第一栅极图案41彼此联接。在一个实施例中，第一线形栅极图案45L1和第二线形栅极图案45L2中的每一个可以将布置成四行的第一栅极图案41彼此联接。
分离绝缘图案43可以设置在两个相邻行之间。第一栅极图案41的第一行和第二行可被定义为相邻行。分离绝缘图案43可以设置在第一行和第二行之间。第一栅极图案41的第一行可以被定义为包括在第一漏极选择线DSL1中的行，并且第一栅极图案41的第二行可以被定义为包括在第二漏极选择线DSL2中的行。
第一栅极图案41可以包括布置在第一行中的第一管状栅极图案41T1，布置在第二行中的第二管状栅极图案41T2，布置在第三行中的第三管状栅极图案41T3，以及布置在第四行中的第四管状栅极图案41T4。第一栅极图案41的第三行可以被定义为包括在第一漏极选择线DSL1中的行，并且第一栅极图案41的第四行可以被定义为包括在第二漏极选择线DSL2中的行。第一行和第二行可以被定义为设置在第三行和第四行之间的行。
参照图3B，分离绝缘图案43可包括面向相反方向的第一表面SU1和第二表面SU2。分离绝缘图案43可以包括形成在第一表面SU1中的第一凹槽G1和形成在第二表面SU2中的第二凹槽G2。
第一线形栅极图案45L1可以与分离绝缘图案43的第一表面SU1接触。第一线形栅极图案45L1可以包括面对分离绝缘图案43的第一凹槽G1的第三凹槽G3。第二线形栅极图案45L2可以与分离绝缘图案43的第二表面SU2接触。第二线形栅极图案45L2可以包括面向分离绝缘图案43的第二凹槽G2的第四凹槽G4。
第一管状栅极图案41T1可沿第一凹槽G1的表面和第三凹槽G3的表面延伸。第一管状栅极图案41T1可以被分成第一部分T1A和第二部分T1B。第一管状栅极图案41T1的第一部分T1A可以插入到分离绝缘图案43的第一凹槽G1中，并且可以与分离绝缘图案43接触。第一管状栅极图案41T1的第二部分T1B可以从第一部分T1A延伸，并且可以在远离分离绝缘图案43的方向上延伸。第一管状栅极图案41T1的第二部分T1B可以插入第一线形栅极图案45L1的第三凹槽G3中，并且可以与第一线形栅极图案45L1接触。
第二管状栅极图案41T2可以沿着第二凹槽G2的表面和第四凹槽G4的表面延伸。第二管状栅极图案41T2可以被分成第一部分T2A和第二部分T2B。第二管状栅极图案41T2的第一部分T2A可以插入到分离绝缘图案43的第二凹槽G2中，并且可以与分离绝缘图案43接触。第二管状栅极图案41T2的第二部分T2B可以插入到第二线形栅极图案45L2的第四凹槽G4中，并且可以与第二线形栅极图案45L2接触。
第一线形栅极图案45L1可以将第一管状栅极图案41T1联接到第三管状栅极图案41T3。第二线形栅极图案45L2可以将第二管状栅极图案41T2联接到第四管状栅极图案41T4。
图4是沿图3A的线I-I'截取的半导体存储器装置的截面图。在下文中，将省略对重合组件的重复描述。
参照图4，垂直源极接触部53可以延伸到彼此相邻的堆叠体10A和10B之间的空间中。侧壁绝缘层51可以延伸到堆叠体10A和10B中的每个与垂直源极接触部53之间的空间中。
半导体存储器装置还可以包括源极线SL。堆叠体10A和10B可以设置在源极线SL上。
堆叠体10A和10B中的每个还可以包括下层间绝缘层11L和下导电图案13L以及上文参照图2A所述的层间绝缘层11和导电图案13。下层间绝缘层11L和下导电图案13L可以在层间绝缘层11和导电图案13交替堆叠的方向上交替堆叠。
下层间绝缘层11L可以与层间绝缘层11由相同的绝缘材料形成。下导电图案13L可以与导电图案13由相同的导电材料形成。在下导电图案13L中，邻近源极线SL的至少一个层可用作上文参照图1描述的源极选择线SSL。
沟道层23和存储器层21可以延伸到源极线SL以穿过下层间绝缘层11L和下导电图案13L。下阻挡绝缘层BI2L可以设置在每个下导电图案13L和存储器层21之间。下阻挡绝缘层BI2L可以延伸到每个下导电图案13L和相应的下层间绝缘层11L之间的空间中。下阻挡绝缘层BI2L可以与第二阻挡绝缘层BI2由相同的绝缘材料形成。
源极线SL可以包括与沟道层23接触的沟道接触层3。用于沟道接触层3和沟道层23之间的接触的结构可以以各种方式实现。在一个实施例中，沟道接触层3可以围绕沟道层23的侧壁的一部分，并且可以与沟道层23的侧壁接触。沟道接触层3可以由包括导电杂质的半导体材料形成。在一个实施例中，沟道接触层3可以包括n型掺杂硅。
源极线SL还可以包括设置在沟道接触层3之下的第一掺杂半导体层1。第一掺杂半导体层1可以掺杂有n型和p型中的至少一种的杂质。
沟道层23可以延伸到第一掺杂半导体层1的内部。虚设存储器层21D可以进一步设置在沟道层23和第一掺杂半导体层1之间。虚设存储器层21D可以与存储器层21由相同的材料形成。虚设存储器层21D和存储器层21可以通过沟道接触层3彼此分离。沟道层23可延伸到虚设存储器层21D与芯绝缘层25之间的空间中。
源极线SL还可以包括设置在堆叠体10A和10B中的每个与沟道接触层3之间的第二掺杂半导体层5。第二掺杂半导体层5可以与沟道接触层3包括相同的导电杂质。存储器层21、沟道层23、芯绝缘层25、侧壁绝缘层51和垂直源极接触部53中的每一者可穿过第二掺杂半导体层5。
垂直源极接触部53可以联接到沟道接触层3。
侧壁绝缘层51和垂直源极接触部53可以比半导体图案31更高地向上突出。在一个实施例中，侧壁绝缘层51和垂直源极接触部53可以穿过分离绝缘图案43的水平部分43P2。
侧壁绝缘层51和垂直源极接触部53可以比第一栅极图案41、分离绝缘图案43的垂直部分43P1和第二栅极图案45中的每一个更高地向上突出。上绝缘层47和侧壁绝缘层51可以插置在第二栅极图案45和垂直源极接触部53之间。
半导体存储器装置还可以包括设置在垂直源极接触部53上的上部源极接触部55。上部源极接触部55可以与导电接触部49包括相同的导电材料。上绝缘层47和侧壁绝缘层51可以插置在上部源极接触部55和与上部源极接触部55相邻的导电接触部49之间。
虽然未在图中示出，但是上面参照图1描述的位线BL可以设置在导电接触部49上，并且可以在与第二栅极图案45相交的方向上延伸。
图5A是根据本公开的实施例的半导体存储器装置的截面图。图5A示出了第一栅极图案41'和第二栅极图案45'的修改。在下文中，将省略对重合组件的重复描述。
参照图5A，半导体存储器装置可以包括堆叠体10、下部沟道部分CH1、存储器层21、上部沟道部分CH2、第一栅极图案41'、第二栅极图案45'、栅极绝缘层35、分离绝缘图案43、上绝缘层47和导电接触部49。
堆叠体10可以包括导电图案13和层间绝缘层11。下部沟道部分CH1中的每个可以包括沟道层23、芯绝缘层25和半导体图案31。分离绝缘图案43可以包括垂直部分43P1和水平部分43P2。
分离绝缘图案43的垂直部分43P1可以在Z轴方向上比第二栅极图案45'更高地突出。换言之，第二栅极图案45'的第一线形栅极图案45L1'和第二线形栅极图案45L2'中的每一个的顶表面可以设置在比分离绝缘图案43的垂直部分43P1的顶表面低的高度处。
类似于参照图3A和图3B所作的描述，第一栅极图案41'可包括布置成多个行的管状栅极图案。一些管状栅极图案可以不对称地形成。在下文中，将参照图5B描述管状栅极图案。
图5B是图5A的半导体存储器装置的部分区域的分解立体图。
参照图5B，第一栅极图案41'可包括第一管状栅极图案41T1'、第二管状栅极图案41T2'、第三管状栅极图案41T3'和第四管状栅极图案41T4'。
第一管状栅极图案41T1'和第二管状栅极图案41T2'可以分别布置在第一栅极图案41'的彼此相邻的第一行和第二行中。第三管状栅极图案41T3'和第四管状栅极图案41T4'可以分别布置在第一栅极图案41'的第三行和第四行中。第一行和第二行可以设置在第三行和第四行之间。
分离绝缘图案43的垂直部分43P1可以设置在第一行和第二行之间。
第一管状栅极图案41T1'可以包括第一部分T1A'和第二部分T1B'，并且第二管状栅极图案41T2'也可以包括第一部分T2A'和第二部分T2B'。第一管状栅极图案41T1'的第一部分T1A'和第二管状栅极图案41T2'的第一部分T2A'可以与分离绝缘图案43接触。第一管状栅极图案41T1'的第二部分T1B'和第二管状栅极图案41T2'的第二部分T2B'可以分别与第一线形栅极图案45L1'和第二线形栅极图案45L2'接触。第一部分T1A'和T2A'可以在Z轴方向上比第二部分T1B'和T2B'更高地突出。以此方式，第一管状栅极图案41T1'和第二管状栅极图案41T2'中的每一个可以被限定为非对称栅极图案。第一部分T1A'和T2A'可以在Z轴方向上比第三管状栅极图案41T3'和第四管状栅极图案41T4'更高地突出。
第一线形栅极图案45L1'和第二线形栅极图案45L2'可以设置在分离绝缘图案43的水平部分43P2上。第一凹槽G1和第二凹槽G2可以分别形成在分离绝缘图案43的垂直部分43P1的两个侧壁中。第三凹槽G3和第四凹槽G4可以分别形成在第一线形栅极图案45L1'和第二线形栅极图案45L2'的侧壁中。分离绝缘图案43的第一凹槽G1可以被设置为面向第一线形栅极图案45L1'的第三凹槽G3。分离绝缘图案43的第二凹槽G2可以被设置为面向第二线形栅极图案45L2'的第四凹槽G4。
第一管状栅极图案41T1'的第一部分T1A'和第二管状栅极图案41T2'的第一部分T2A'可分别插入第一凹槽G1和第二凹槽G2中。第一管状栅极图案41T1'的第二部分T1B'和第二管状栅极图案41T2'的第二部分T2B'可分别插入第三凹槽G3和第四凹槽G4中。
第一线形栅极图案45L1'和第二线形栅极图案45L2'可以包括第一孔45H。第三管状栅极图案41T3'和第四管状栅极图案41T4'中的一些可以插入第一孔45H中。
分离绝缘图案43的水平部分43P2可以被第二孔43H穿透。第一至第四管状栅极图案41T1'、41T2'、41T3'和41T4'的下部可插入第二孔43H中。
上部沟道部分CH2和栅极绝缘层35的一部分可以插入到第一至第四管状栅极图案41T1'、41T2'、41T3'和41T4'中的每一个的中央区域中。
图6是根据本公开的实施例的半导体存储器装置的截面图。图6示出了侧壁绝缘层51'和垂直源极接触部53'的修改。在下文中，将省略对重合组件的重复描述。
参照图6，半导体存储器装置可以包括源极线SL、彼此相邻的堆叠体10A和10B、侧壁绝缘层51'、垂直源极接触部53'、存储器层21、虚设存储器层21D、下部沟道部分CH1、分离绝缘图案43、上部沟道部分CH2、栅极绝缘层35、第一栅极图案41、第二栅极图案45、上绝缘层47和导电接触部49。
源极线SL可以包括第一掺杂半导体层1、沟道接触层3和第二掺杂半导体层5。
堆叠体10A和10B可以设置在源极线SL上。
侧壁绝缘层51'可以形成在堆叠体10A和10B中的每个的侧壁上。垂直源极接触部53'可以在Z轴方向上从沟道接触层3延伸。
下部沟道部分CH1可以包括沟道层23、芯绝缘层25和半导体图案31。侧壁绝缘层51'和垂直源极接触部53'可以在Z轴方向上比下部沟道部分CH1更高地突出。在一个实施例中，侧壁绝缘层51'和垂直源极接触部53'可以穿过分离绝缘图案43的水平部分43P2。
侧壁绝缘层51'和垂直源极接触部53'中的每一个的顶表面可以设置在低于上部沟道部分CH2、栅极绝缘层35、第一栅极图案41和第二栅极图案45中的每一个的顶表面的高度的高度处。上绝缘层47可以覆盖侧壁绝缘层51'和垂直源极接触部53'中的每个的顶表面。
在下文中，将描述根据本公开的实施例的制造半导体存储器装置的方法。
图7是示出堆叠体、存储器层和下部沟道部分的平面图。
参照图7，堆叠体110可沿X-Y平面延伸。堆叠体110可以包括隔离区IR1和IR2以及阵列区AR1和AR2。隔离区IR1和IR2以及阵列区AR1和AR2可以平行延伸。在X-Y平面中，隔离区IR1和IR2可以被布置成与阵列区AR1和AR2交替。在一个实施例中，隔离区IR1和IR2以及阵列区AR1和AR2可以在X轴方向上交替布置。
在阵列区AR1和AR2中的每个中，堆叠体110可以被沟道孔117穿透。沟道孔117可以形成多个行和多个列。Y轴方向可被定义为行方向，X轴方向可被定义为列方向。
存储器层121可以布置在每个沟道孔117的侧壁上。
下部沟道部分130可设置在相应的沟道孔117内。每个下部沟道部分130可以包括沟道层123和半导体图案131。
阵列区AR1和AR2可以包括第一阵列区AR1和第二阵列区AR2。下部沟道部分130可以包括在第一阵列区AR1中穿过堆叠体110的第一组和在第二阵列区AR2中穿过堆叠体110的第二组。每个组中的下部沟道部分130之间的距离L1可以短于下部沟道部分130的第一组和下部沟道部分130的第二组之间的距离L2。
图8A、图8B和图8C是示出制造堆叠体、存储器层和下部沟道部分的方法的实施例的截面图。图8A、图8B和图8C是沿图7的线II-II'截取的截面图。
参照图8A，堆叠体110可以形成在初步源极结构100上。
在一个实施例中，初步源极结构100可以包括顺序堆叠的第一掺杂半导体层101、第一源极保护层103、牺牲源极层105、第二源极保护层107和初步源极层109。第一掺杂半导体层101可以包括n型和p型中的至少一种的杂质。在一个实施例中，第一掺杂半导体层101可以包括n型掺杂硅。第一源极保护层103和第二源极保护层107可以由能够在用于选择性地去除牺牲源极层105的后续蚀刻工艺期间保护第一掺杂半导体层101和初步源极层109的材料形成。在一个实施例中，第一源极保护层103和第二源极保护层107可以包括氧化物。牺牲源极层105可以包括硅。初步源极层109可以包括未掺杂硅或掺杂硅。
堆叠体110可以包括交替堆叠在初步源极结构100上的第一材料层111和第二材料层113。第二材料层113可以由不同于第一材料层111的材料的材料形成。在一个实施例中，第一材料层111可以包括氧化物，第二材料层113可以包括氮化物。
在形成堆叠体110之后，可以形成穿过堆叠体110的沟道孔117。沟道孔117可以延伸到初步源极结构100的第一掺杂半导体层101的内部。
然后，可以在每个沟道孔117的表面上形成存储器层121。存储器层121可以包括图2B所示的隧道绝缘层TL、数据存储层DL和第一阻挡绝缘层BI1。存储器层121可以延伸为与堆叠体110的顶表面交叠。
此后，可在存储器层121上形成沟道层123。沟道层123可以包括诸如硅的半导体材料。沟道层123可以延伸为与堆叠体110的顶表面交叠。
接下来，每个沟道孔117的由沟道层123限定的中央区域可以由芯绝缘层125填充。
参照图8B，可以蚀刻芯绝缘层125的一部分。以此方式，可以在每个沟道孔117的顶部限定凹陷区域129。
参照图8C，可利用半导体图案131填充图8B所示的凹陷区域129。用于形成半导体图案131的工艺可包括将半导体材料施加到沟道层123上以填充图8B的凹陷区域129的步骤和执行平坦化工艺使得半导体材料仅保留在沟道孔117中的步骤。
可以执行用于平坦化半导体材料的工艺，使得存储器层121被暴露。以此方式，下部沟道部分130可以形成在相应的沟道孔117中。每个下部沟道部分130可以包括沟道层123、芯绝缘层125和半导体图案131。
图9和图10分别是示出制造上堆叠体和第一掩模图案的方法的实施例的平面图和截面图。图10是沿图9的线II-II'截取的截面图。
参照图9和图10，可以形成与下部沟道部分130和堆叠体110交叠的上堆叠体140。此后，可在上堆叠体140上形成与下部沟道部分130中的每个交叠的第一掩模图案147。
上部堆叠体140可以包括半导体层141，保护层143和牺牲层145。半导体层141可以与堆叠体110和下部沟道部分130交叠。半导体层141可以由基本上本征的半导体材料形成。保护层143可以形成在半导体层141上。牺牲层145可以形成在保护层143上。保护层143可包括相对于半导体层141和牺牲层145具有蚀刻选择性的绝缘材料。在一个实施例中，保护层143可以包括氧化物，并且半导体层141和牺牲层145可以包括硅。
可在牺牲层145上形成第一掩模图案147。第一掩模图案147可以包括相对于半导体层141、保护层143和牺牲层145具有蚀刻选择性的材料。在实施例中，第一掩模图案147可以包括氮化物。
图11A、图11B、图11C和图11D是示出在形成第一掩模图案之后要执行的后续工艺的实施例的截面图。
参照图11A，通过使用第一掩模图案147作为蚀刻屏障的蚀刻工艺，可以蚀刻图10所示的半导体层141、保护层143和牺牲层145。以此方式，图10所示的半导体层141可被图案化为上部沟道部分141C。此外，可将图10所示的牺牲层145图案化为牺牲图案145S。
上部沟道部分141C可以彼此间隔开。各上部沟道部分141C可分别设置在各下部沟道部分130上。根据本公开的实施例，上部沟道部分141C可以被限定为具有与图10所示的半导体层141的厚度一样均匀的长度。
各牺牲图案145S可分别布置在各上部沟道部分141C上。保护层143可以保留在上部沟道部分141C和牺牲图案145S之间。
在一个实施例中，上部沟道部分141C中的每个的宽度可以被控制为小于下部沟道部分130中的每个的宽度。在这种情况下，下部沟道部分130中的每个的顶表面的边缘可以暴露。
参照图11B，可以通过氧化工艺形成栅极绝缘层149。栅极绝缘层149可以分别形成在上部沟道部分141C的侧壁上，并且可以分别延伸到牺牲图案145S的侧壁上。
在氧化工艺期间，每个下部沟道部分130的沟道层123的一部分和半导体图案131的一部分可以被氧化。以此方式，每个栅极绝缘层149可以包括沿着每个下部沟道部分130的顶表面的边缘延伸的突出部149P。
参照图11C，可以形成围绕栅极绝缘层149的相应侧壁的第一栅极图案151。
用于形成第一栅极图案151的工艺可以包括共形地沉积导电屏障层的步骤和通过回蚀工艺蚀刻导电屏障层的步骤。导电屏障层可以包括钛、氮化钛等。
栅极绝缘层149的突出部149P允许第一栅极图案151与下部沟道部分130的沟道层123和半导体图案131间隔开。
参照图11D，可以在堆叠体110上形成绝缘层153。绝缘层153可以覆盖第一栅极图案151和第一掩模图案147。可形成绝缘层153以填充第一栅极图案151之间的空间。
图12是示出在形成绝缘层之后要执行的后续工艺的实施例的截面图。
参照图12，可以蚀刻图11D所示的绝缘层153的一部分，从而可以减小绝缘层153的厚度。在蚀刻工艺之后剩余的绝缘层153A可以具有顶表面153TS，该顶表面153TS设置在低于每个上部沟道部分141C的顶表面141TS的高度的高度处。剩余的绝缘层153A可以填充第一栅极图案151的下部之间的空间，并且可以与堆叠体110交叠。
第一栅极图案151可以被分成多个组。在一个实施例中，第一栅极图案151可以包括在第一阵列区AR1中设置在堆叠体110上的第一组和在第二阵列区AR2中设置在堆叠体110上的第二组。
图13是沿图12的线III-III'截取的平面图。
参照图13，可以在每组中的第一栅极图案151之间限定第一空间WS1。可以在第一栅极图案151的第一组和第二组之间限定第二空间WS2。第一空间WS1可以被限定为具有小于第二空间WS2的宽度的宽度。
第一栅极图案151可以是围绕栅极绝缘层149的相应侧壁的管状栅极图案。每组中的第一栅极图案151可以布置成两个行或更多行。在一个实施例中，第一栅极图案151可以包括布置在第一行中的第一管状栅极图案151T1，布置在第二行中的第二管状栅极图案151T2，布置在第三行中的第三管状栅极图案151T3，以及布置在第四行中的第四管状栅极图案151T4。
图14和图15分别是示出制造分离绝缘图案的方法的实施例的平面图和截面图。
参照图14和图15，可以在图12和图13所示的绝缘层153A上形成第二掩模图案155。第二掩模图案155可以是光致抗蚀剂图案。
第二掩模图案155可以与图12和图13所示的绝缘层153A的一部分交叠。例如，第二掩模图案155可以与绝缘层153A的在第一管状栅极图案151T1和第二管状栅极图案151T2之间的部分交叠。
第二掩模图案155的宽度WA可被限定为大于第一管状栅极图案151T1和第二管状栅极图案151T2之间的分隔距离的值。第二掩模图案155可以与第一管状栅极图案151T1的第一侧壁T1S1和第二管状栅极图案151T2的第一侧壁T2S1交叠。第一管状栅极图案151T1的第二侧壁T1S2和第二管状栅极图案151T2的第二侧壁T2S2可以被限定为不与第二掩模图案155交叠的侧壁。
接下来，可以通过使用第二掩模图案155作为蚀刻屏障的蚀刻工艺来蚀刻绝缘层，从而可以限定分离绝缘图案153B。分离绝缘图案153B可以包括垂直部分153P1和延伸到垂直部分153P1两侧的水平部分153P2。垂直部分153P1可以被限定为第一管状栅极图案151T1和第二管状栅极图案151T2之间的部分。水平部分153P2的厚度可以被限定为小于垂直部分153P1的厚度。
分离绝缘图案153B的垂直部分153P1可以与第一管状栅极图案151T1的第一侧壁T1S1和第二管状栅极图案151T2的第一侧壁T2S1接触。第一管状栅极图案151T1的第二侧壁T1S2和第二管状栅极图案151T2的第二侧壁T2S2中的每一者的一部分可暴露于分离绝缘图案153B的外部。第三管状栅极图案151T3和第四管状栅极图案151T4也可以暴露于分离绝缘图案153B的外部。
可以在形成分离绝缘图案153B之后去除第二掩模图案155。
图16是示出制造导电层的方法的实施例的截面图。
参照图16，导电层161L可形成在分离绝缘图案153B上。导电层161L可包括由钨等形成的金属层。导电层161L可被形成为填充第一栅极图案151之间的第一空间WS1。导电层161L可以覆盖分离绝缘图案153B的垂直部分153P1和第一掩模图案147。导电层161L可以共形地形成在宽度大于第一空间WS1的宽度的第二空间WS2中。第二空间WS2的中央区域可以被开口而不由导电层161L填充。
图17A、图17B和图17C是示出针对图16所示的区域C的后续工艺的实施例的放大截面图。
参照图17A，图16所示的导电层161L的一部分可通过回蚀工艺等被蚀刻。导电层161L可以被蚀刻为使得分离绝缘图案153B被暴露。可以通过蚀刻导电层161L的工艺形成彼此分离的第二栅极图案161G1、161G2和161G3。第二栅极图案161G1、161G2和161G3可以被图案化为线形形状。
根据本公开的实施例，即使在图16所示的导电层161L上没有单独形成蚀刻屏障图案，也可以使用回蚀工艺形成彼此分离的第二栅极图案161G1、161G2和161G3。
分离绝缘图案153B的垂直部分153P1可以设置在第二栅极图案161G1、161G2和161G3之间，或者可以在第二栅极图案161G1、161G2和161G3之间限定沟槽(trench)163。在一个实施例中，第二栅极图案161G1、161G2和161G3可以包括第一线形栅极图案161G1、第二线形栅极图案161G2和第三线形栅极图案161G3。第一线形栅极图案161G1和第二线形栅极图案161G2可以在第一阵列区AR1中布置在堆叠体110上，并且第三线形栅极图案161G3可以在第二阵列区AR2中布置在堆叠体110上。第一线形栅极图案161G1可以通过分离绝缘图案153B的垂直部分153P1与第二线形栅极图案161G2间隔开。第二线形栅极图案161G2可以通过沟槽163与第三线形栅极图案161G3间隔开。
在一个实施例中，第一栅极图案151可以具有相对于图16所示的导电层161L的蚀刻选择性。因此，即使图16所示的导电层161L被蚀刻，第一栅极图案151也不会出现损耗，并且可以在上部沟道部分141C的纵向方向上比第二栅极图案161G1、161G2和161G3更高地突出的同时保留。在下文中，第一栅极图案151的在上部沟道部分141C的纵向方向上比第二栅极图案161G1、161G2和161G3更高地突出的部分被定义为突出部151P。突出部151P可以在上部沟道部分141C的纵向方向上比分离绝缘图案153B的垂直部分153P1更高地突出。
参照图17B，图17A所示的突出部151P可以通过湿法蚀刻等被选择性地去除。栅极长度可由在图17A的突出部151P已被去除之后剩余的第一栅极图案的高度151H来限定。
第一栅极图案151R可由第二栅极图案161G1、161G2和161G3或由分离绝缘图案153B的垂直部分153P1保护。以这种方式，第一栅极图案151R可以提供围绕上部沟道部分141C中的每个的全栅极结构(gate-all-around structure)。
在图17A所示的突出部151P已经被去除之后，栅极绝缘层149可以在上部沟道部分141C的纵向方向上比第一栅极图案151R更高地突出的同时保留。
参照图17C，可形成上绝缘层171以覆盖第一栅极图案151R，第二栅极图案161G1、161G2和161G3以及分离绝缘图案153B。上绝缘层171可以填充沟槽163。上绝缘层171可以围绕栅极绝缘层149。上绝缘层171可以延伸到第一掩模图案147上。上绝缘层171可以包括氧化物。
图18是沿图17C的线IV-IV'截取的平面图。
参照图18，在第一栅极图案151R当中布置在两个或更多相邻行中的管状栅极图案可以通过第二栅极图案161G1、161G2和161G3中的每一个彼此联接。
在一个实施例中，第一线形栅极图案161G1可以将布置在第一行中的第一管状栅极图案151T1联接到布置在第三行中的第三管状栅极图案151T3。在一个实施例中，第二线形栅极图案161G2可以将布置在第二行中的第二管状栅极图案151T2联接到布置在第四行中的第四管状栅极图案151T4。
布置在分离绝缘图案153B的垂直部分153P1的两侧的第一线形栅极图案161G1和第二线形栅极图案161G2可以不仅与分离绝缘图案153B接触，而且与第一栅极图案151R中的一些接触。在一个实施例中，第一线形栅极图案161G1可以与第一管状栅极图案151T1的第二侧壁T1S2接触。此外，第二线形栅极图案161G2可以与第二管状栅极图案151T2的第二侧壁T2S2接触。
分离绝缘图案153B的垂直部分153P1可以在接触第一管状栅极图案151T1的第一侧壁T1S1和第二管状栅极图案151T2的第一侧壁T2S1的同时保留。
上绝缘层171可以设置在第二线形栅极图案161G2和第三线形栅极图案161G3之间。
图19是示出第一掩模图案、上绝缘层、侧壁绝缘层和垂直源极接触部的平面图。
参照图19，在形成图17C所示的结构之后，可以形成侧壁绝缘层181和垂直源极接触部187。此后，可以去除上绝缘层171的一部分，使得第一掩模图案147被暴露。在形成侧壁绝缘层181之前，可以执行用于形成导电图案的替换工艺。
图20A、图20B、图20C、图20D和图20E是示出制造图19的结构的方法的实施例的截面图。
参照图20A，可形成狭缝173以穿过上绝缘层171和堆叠体110。设置在上绝缘层171和堆叠体110之间的存储器层121和分离绝缘图案153B的水平部分153P2以及堆叠体110可以被狭缝173穿透。
狭缝173可以穿过初步源极结构100的初步源极层109和第二源极保护层107。狭缝173的底表面可以沿着牺牲源极层105的表面限定。
参照图20B，可以通过狭缝173去除图20A所示的第二材料层113。以此方式，可在第一材料层111之间限定开口175。存储器层121可通过开口175暴露。
参照图20C，可以沿着图20B所示的每个开口175的表面形成阻挡绝缘层177。阻挡绝缘层177可以包括金属氧化物。在一个实施例中，阻挡绝缘层177可以包括氧化铝(Al2O3)。在已经沉积阻挡绝缘层177之后，可以对阻挡绝缘层177执行退火工艺。阻挡绝缘层177可以沿着图20B所示的开口175的相应表面共形地形成，使得阻挡绝缘层177不填充图20B所示的开口175的相应中央区域。
此后，可形成导电图案179。导电图案179可以填充图20B所示的开口175的相应中央区域。导电图案179可以通过狭缝173和第一材料层111而彼此分离。
此后，可以在狭缝173的侧壁上形成侧壁绝缘层181。
参照图20D，可以通过狭缝173去除图20C所示的牺牲源极层105。接着，可去除图20C所示的存储器层121的一部分。当去除图20C所示的存储器层121的所述一部分时，可去除图20C所示的第一源极保护层103和第二源极保护层107。
如上所述，当牺牲源极层105、存储器层121的所述一部分、第一源极保护层103和第二源极保护层107(如图20C所示)被去除时，水平空间183可以开放。沟道层123的侧壁、第一掺杂半导体层101和初步源极层109可以通过水平空间183暴露。存储器层可以通过水平空间183被分成第一存储器层121A和第二存储器层121B。第二存储器层121B可被限定为虚设存储器层。
参照图20E，可以利用沟道接触层185填充图20D所示的水平空间183。沟道接触层185可以包括含有导电杂质的半导体材料。沟道接触层185可以包括n型和p型中至少一种的导电杂质。在一个实施例中，沟道接触层185可以包括n型掺杂硅。
沟道接触层185的导电杂质可以扩散到图20D所示的初步源极层109。以此方式，可限定源极线100S的第二掺杂半导体层109S。源极线100S可以包括第一掺杂半导体层101、沟道接触层185和第二掺杂半导体层109S。
此后，可形成与沟道接触层185接触并填充图20D所示狭缝173的垂直源极接触部187。垂直源极接触部187可以包括掺杂半导体、金属、金属硅化物和金属氮化物中的至少一者。
垂直源极接触部187可以通过侧壁绝缘层181与导电图案179隔离。可以对垂直源极接触部187和上绝缘层171进行平坦化。可通过平坦化上部绝缘层171来暴露第一掩模图案147。上绝缘层171可以保留为围绕第一掩模图案147的侧壁。
图21A、图21B、图21C、图21D和图21E是示出在形成图20E的结构之后要执行的后续工艺的实施例的截面图。
参照图21A，可以选择性地去除图20E所示的第一掩模图案147。以此方式，可以限定第五凹槽189A。每个牺牲图案145S可以通过第五凹槽189A暴露。
参照图21B，可以选择性地去除图21A所示的每个牺牲图案145S。以此方式，可以限定一个初步扩大的(primarily expanded)第五凹槽189B。通过初步扩大的第五凹槽189B，可以暴露保护层143的顶部和每个栅极绝缘层149的顶部。当去除牺牲图案145S时，可去除垂直源极接触部187的一部分。以此方式，可在剩余垂直源极接触部187的顶部中限定凹陷区域190。凹陷区域190的侧壁可以沿着侧壁绝缘层181限定。
参照图21C，通过经由初步扩大的第五凹槽189B执行离子注入工艺，可以将导电杂质注入到上部沟道部分141C的顶部。在一个实施例中，可以将n型杂质注入上部沟道部分141C的顶部中。因此，上部沟道部分141C可以被分成第一区域CA和第二区域CB。第二区域CB可以被限定为包括导电杂质的掺杂区域。第一区域CA可以被限定为由基本上本征的半导体材料形成的区域。根据本公开的实施例，可以通过离子注入工艺均匀地控制第二区域CB的深度。
参照图21D，可以通过图21C所示的初步扩大的第五凹槽189B去除图21C所示的保护层143。这里，可以蚀刻栅极绝缘层149的顶部和上绝缘层171的一部分。以此方式，可以限定二次扩大的第五凹槽189C。
通过二次扩大的第五凹槽189C，每个上部沟道部分141C的第二区域CB可以被暴露。
当保护层143被去除时，侧壁绝缘层181的一部分可以被蚀刻，并且因此凹陷区域190可以扩大。
参照图21E，可以利用导电接触部191填充图21D所示的二次扩大的第五凹槽189C。这里，可以利用上源极接触部195填充图21D所示的凹陷区域190。导电接触部191可以与上部沟道部分141C中的每个的第二区域CB接触。上源极接触部195可与垂直源极接触部187接触。根据本公开的实施例，导电接触部191可以在对上部沟道部分141C开口的二次扩大的第五凹槽189C中自动对准。此外，上源极接触部195可以在凹陷区域190中自动对准。
可使用上文参照图7、图8A到图8C、图9、图10、图11A到图11D、图12、图13、图14、图15、图16、图17A到图17C、图18、图19、图20A到图20E和图21A到图21E描述的工艺来提供上文参照图3A、图3B和图4描述的半导体存储器装置。
除了上述实施例之外，图20C所示的第一栅极图案151R和第二栅极图案161G1、161G2和161G3可以包括难熔金属。难熔金属可以包括氮化钛、氮化钽、氮化钨等。难熔金属具有热稳定性。因此，虽然在已经形成第一栅极图案151R和第二栅极图案161G1、161G2和161G3之后对阻挡绝缘层177执行退火工艺，但是可以减轻由在退火工艺中产生的热量引起的第一栅极图案151R和第二栅极图案161G1、161G2和161G3的电特性的劣化。
图22A和图22B是示出针对图16所示的区域C的后续工艺的实施例的放大截面图。
图16所示的导电层161L的一部分可以通过回蚀工艺等被蚀刻。导电层161L可以被蚀刻为使得分离绝缘图案153B被暴露。图16所示的导电层161L可以通过蚀刻工艺被分离成第二栅极图案161G1'、161G2'和161G3'。第二栅极图案161G1'、161G2'和161G3'的相应顶表面161TS可以设置在比分离绝缘图案153B的垂直部分153P1的顶表面153TS的高度更低的高度处。
第一栅极图案151可以包括突出部151P1和151P2，所述突出部151P1和151P2在上部沟道部分141C的纵向方向上比第二栅极图案161G1'、161G2'和161G3'以及分离绝缘图案153B的垂直部分153P1更高地突出。突出部151P1和151P2可以包括第一突出部151P1和比第一突出部151P1长的第二突出部151P2。
如上文参照图17A所述，第二栅极图案161G1'、161G2'和161G3'可以包括第一线形栅极图案161G1'、第二线形栅极图案161G2'和第三线形栅极图案161G3'。而且，第一线形栅极图案161G1'可以通过分离绝缘图案153B的垂直部分153P1与第二线形栅极图案161G2'间隔开。而且，可以在第二线形栅极图案161G2'和第三线形栅极图案161G3'之间限定沟槽163。分离绝缘图案153B的水平部分153P2可以通过沟槽163暴露。
参照图22B，图22A所示的突出部151P1和151P2可以通过湿法蚀刻等被选择性地去除。这里，一些第一栅极图案151'可以保留为非对称栅极图案。更详细地，接触分离绝缘图案153B的垂直部分153P1的第一栅极图案151'的第一行和第二行可以保留为不对称栅极图案。换言之，布置在第一行中的第一管状栅极图案151T1'和布置在第二行中的第二管状栅极图案151T2'可以是非对称栅极图案。
第一管状栅极图案151T1'的第一侧壁T1S1'可以保留同时接触分离绝缘图案153B的垂直部分153P1，并且第一管状栅极图案151T1'的第二侧壁T1S2'可以保留同时接触第一线形栅极图案161G1'。第二管状栅极图案151T2'的第一侧壁T2S1'可以保留同时接触分离绝缘图案153B的垂直部分153P1，并且第二管状栅极图案151T2'的第二侧壁T2S2'可以保留同时接触第二线形栅极图案161G2'。保留的第一侧壁T1S1'和T2S1'在上部沟道部分141C的纵向方向上比保留的第二侧壁T1S2'和T2S2'更高地突出，并且因此第一管状栅极图案151T1'和第二管状栅极图案151T2'可以被限定为不对称栅极图案。
可以使用上面参照图22A和图22B描述的工艺来提供上面参照图5A和5B描述的半导体存储器装置。
图23A、图23B、图23C、图23D、图23E、图23F、图23G和图23H是示出在图11D的工艺之后要执行的后续工艺的实施例的截面图。
参照图23A，可以在第一掩模图案147和第一栅极图案151被绝缘层153覆盖的状态下形成狭缝273。狭缝273可以穿过绝缘层153和堆叠体110。绝缘层153和堆叠体110之间的存储器层121可以被狭缝273穿透。
狭缝273可以穿过初步源极结构100的初步源极层109和第二源极保护层107。狭缝273的底表面可以沿着牺牲源极层105的表面限定。
参照图23B，可通过图23A所示的狭缝273执行替换工艺。替换工艺可以包括利用阻挡绝缘层177″和导电图案179″替换图23A所示的第二材料层113中的每个的步骤，以及利用沟道接触层185"替换图23A所示的第一源极保护层103、牺牲源极层105和第二源极保护层107的步骤。
可以使用上面参照图20B和图20C描述的工艺形成阻挡绝缘层177″和导电图案179″。
在形成沟道接触层185″之前，可以形成覆盖第一材料层111和导电图案179″的侧壁的侧壁绝缘层281。
可以使用上面参照图20D和图20E描述的工艺形成沟道接触层185″。沟道接触层185″可以与图23A的第一掺杂半导体层101和初步源极层109接触。导电掺杂剂可以从沟道接触层185"扩散到图23A的初步源极层109。以此方式，可以限定第二掺杂半导体层109S"。
沟道接触层185″可以设置在第一掺杂半导体层101和第二掺杂半导体层109S″之间，并且可以与沟道层123的侧壁接触。可以通过沟道接触层185″将图23A所示的存储器层121分离成第一存储器层121A″和第二存储器层121B"。
在已经形成沟道接触层185″之后，可以形成填充图23A所示的狭缝273的垂直源极接触部287。垂直源极接触部287可以延伸到绝缘层153的顶表面所设置在的高度。垂直源极接触部287可以包括掺杂硅。
参照图23C，可以蚀刻图23B所示的绝缘层153的一部分，从而可以减小绝缘层153的厚度。在蚀刻工艺之后剩余的绝缘层153A″可以具有顶表面153TS″，该顶表面153TS″设置在低于每个上部沟道部分141C的顶表面141TS的高度的高度处。
当蚀刻绝缘层的所述一部分时，可蚀刻侧壁绝缘层281的一部分。因此，可以限定垂直源极接触部287的第一突出部287P1，其比侧壁绝缘层281和绝缘层153A"更高地向上突出。
参照图23D，可通过回蚀工艺选择性地去除图23C所示的第一突出部287P1。当去除图23C所示的第一突出部287P1时，牺牲图案145S可由第一掩模图案147保护。
参照图23E，如上文参照图14和图15所述，第二掩模图案155"可形成在图23D所示的绝缘层153A"上。此后，可以通过使用第二掩模图案155"作为蚀刻屏障的蚀刻工艺来蚀刻图23D所示的绝缘层153A"的一部分。以此方式，可以限定分离绝缘图案153B"。如上文参照图14和图15所述，分离绝缘图案153B"可以包括垂直部分153P1"和水平部分153P2"。
在蚀刻绝缘层的工艺期间，可蚀刻侧壁绝缘层281的一部分。因此，可以限定垂直源极接触部287的第二突出部287P2，其比侧壁绝缘层281和分离绝缘层153B"的水平部分153P2"更高地向上突出。
参照图23F，可以通过回蚀工艺选择性地去除图23E所示的第二突出部287P2。当去除图23E所示的第二突出部287P2时，牺牲图案145S可由第一掩模图案147保护。
参照图23G，图23F所示的第二掩模图案155"可被去除，以使得分离绝缘图案153B"的垂直部分153P1"被暴露。
此后，可以使用上面参照图16和图17A描述的工艺形成第二栅极图案161G1"、161G2"和161G3"。第二栅极图案161G1"、161G2"和161G3"可以设置在分离绝缘图案153B"的水平部分153P2"上。
参照图23H，可以蚀刻图23G所示的第一栅极图案151的上部。栅极长度可以由蚀刻之后剩余的第一栅极图案151"的高度151H"限定。
接着，可以形成上绝缘层271。上绝缘层271可以覆盖图23G的侧壁绝缘层281，垂直源极接触部287，栅极绝缘层149，第一栅极图案151"，分离绝缘图案153B"，第二栅极图案161G1"、161G2"和161G3"，以及第一掩模图案147。
此后，上绝缘层271的表面可以被平坦化，使得图23G的第一掩模图案147被暴露。此后，可以使用上面参照图21A至图21C所述的工艺，将包括在上部沟道部分141C的第一区域CA″和第二区域CB″中的导电杂质的浓度形成为彼此不同。在一个实施例中，第二区域CB"可以被限定为包括导电杂质的掺杂区域。第一区域CA"可以被限定为由基本上本征的半导体材料形成的区域。
此后，可以使用上面参照图21D和图21E描述的工艺形成与上部沟道部分141C的第二区域CB"接触的导电接触部191"。
可使用上文参照图23A、图23B、图23C、图23D、图23E、图23F、图23G和图23H描述的工艺来提供上文参照图6描述的半导体存储器装置。
根据本公开的实施例，分离绝缘图案可以稳定地设置在第一行中的第一栅极图案和第二行中的第一栅极图案之间。根据本公开的实施例，彼此间隔开的第一栅极图案可通过第二栅极图案彼此联接，且因此可限定漏极选择线。根据本公开的实施例，可减小由第一栅极图案围绕的沟道结构的上部沟道部分的长度的工艺变化和沟道结构中的掺杂剂区域的范围的工艺变化。
图24是示出根据本公开的实施例的存储器系统的配置的框图。
参照图24，存储器系统1100包括存储器装置1120和存储器控制器1110。
存储器装置1120可以是由多个闪存存储器芯片组成的多芯片封装。存储器装置1120可以包括由存储器层围绕的下部沟道部分，下部沟道部分上的上部沟道部分，围绕上部沟道部分的栅极绝缘层，围绕栅极绝缘层的第一栅极图案，设置在第一栅极图案一侧的分离绝缘图案，以及设置在第一栅极图案另一侧的第二栅极图案。第一栅极图案可以包括接触分离绝缘图案的第一侧壁和接触第二栅极图案的第二侧壁。
存储器控制器1110可以控制存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111，中央处理单元(CPU)1112，主机接口1113，纠错块1114和存储器接口1115。SRAM1111可用作CPU 1112的工作存储器，CPU 1112可执行用于存储器控制器1110的数据交换的总体控制操作，且主机接口1113可配备有联接到存储器系统1100的主机的数据交换协议。纠错块1114可以检测包括在从存储器装置1120读取的数据中的错误，并且可以纠正检测到的错误。存储器接口1115可与存储器装置1120对接。存储器控制器1110还可包括只读存储器(ROM)等，其存储用于与主机对接的代码数据。
上述存储器系统1100可以是存储卡或固态驱动器(SSD)，其中存储器装置1120和存储器控制器1110彼此组合。例如，当存储器系统1100是SSD时，存储器控制器1110可经由诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连Express(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)或集成驱动器电子装置(IDE)的各种接口协议中的一者与外部装置(例如，主机)通信。
图25是示出根据本公开的实施例的计算系统的配置的框图。
参照图25，计算系统1200可包括电联接到系统总线1260的CPU 1220，随机存取存储器(RAM)1230，用户接口1240，调制解调器1250和存储器系统1210。当计算系统1200是移动装置时，它还可以包括用于向计算系统1200提供工作电压的电池，并且还可以包括应用芯片组、图像处理器、移动DRAM等。
存储器系统1210可以包括存储器装置1212和存储器控制器1211。
存储器装置1212可以包括由存储器层围绕的下部沟道部分，下部沟道部分上的上部沟道部分，围绕上部沟道部分的栅极绝缘层，围绕栅极绝缘层的第一栅极图案，设置在第一栅极图案一侧的分离绝缘图案，以及设置在第一栅极图案另一侧的第二栅极图案。第一栅极图案可以包括接触分离绝缘图案的第一侧壁和接触第二栅极图案的第二侧壁。
存储器控制器1211可以以与参照图24描述的存储器控制器1110相同的方式实现。
本公开可通过减少工艺变化来改善半导体存储器装置的操作可靠性。
相关申请的交叉引用
本申请要求于2021年3月4日在韩国知识产权局提交的韩国专利申请第10-2021-0028909号的优先权，其全部公开内容通过引用并入本文。

Claims (38)

1.一种制造半导体存储器装置的方法，所述方法包括以下步骤：
形成堆叠体；
形成穿过所述堆叠体的沟道孔；
在所述沟道孔的侧壁上形成存储器层；
在所述沟道孔中形成下部沟道部分；
在所述下部沟道部分上形成上部沟道部分；
形成围绕所述上部沟道部分的侧壁的栅极绝缘层；
形成围绕所述栅极绝缘层的侧壁的第一栅极图案；
形成与所述第一栅极图案的第一侧壁接触的分离绝缘图案；以及
形成与所述第一栅极图案的第二侧壁接触的第二栅极图案。
2.根据权利要求1所述的方法，其中，所述第一栅极图案包括突出部，所述突出部在所述上部沟道部分的纵向方向上比所述分离绝缘图案和所述第二栅极图案中的每一个更高地突出。
3.根据权利要求2所述的方法，所述方法还包括以下步骤：
在形成所述第二栅极图案之后，选择性地去除所述第一栅极图案的所述突出部。
4.根据权利要求3所述的方法，其中，所述第二栅极图案的顶表面设置在比所述分离绝缘图案的顶表面的高度更低的高度处。
5.根据权利要求4所述的方法，其中，执行选择性地去除所述突出部的步骤，以使得所述第一栅极图案的所述第一侧壁保留，同时在所述上部沟道部分的所述纵向方向上比所述第一栅极图案的所述第二侧壁更高地突出。
6.根据权利要求1所述的方法，其中，形成所述下部沟道部分的步骤包括以下步骤：
在所述存储器层上形成沟道层；
利用芯绝缘层填充由所述沟道层限定的所述沟道孔的中央区域；
通过蚀刻所述芯绝缘层的一部分来限定凹陷区域；以及
利用半导体图案填充所述凹陷区域。
7.根据权利要求1所述的方法，其中，形成所述上部沟道部分的步骤包括以下步骤：
形成与所述堆叠体和所述下部沟道部分交叠的半导体层；
在所述半导体层上形成保护层；
在所述保护层上形成牺牲层；
在所述牺牲层上形成与所述下部沟道部分交叠的第一掩模图案；以及
通过使用所述第一掩模图案作为蚀刻屏障的蚀刻工艺蚀刻所述半导体层、所述保护层和所述牺牲层，
其中，通过所述蚀刻工艺将所述半导体层图案化为所述上部沟道部分。
8.根据权利要求7所述的方法，其中，形成所述分离绝缘图案的步骤包括以下步骤：
在所述堆叠体上形成绝缘层；
减小所述绝缘层的厚度，使得所述绝缘层的顶表面设置在比所述上部沟道部分的顶表面的高度更低的高度处；
形成与所述第一栅极图案的所述第一侧壁和所述绝缘层的一部分交叠的第二掩模图案；
通过使用所述第二掩模图案作为蚀刻屏障的蚀刻工艺来蚀刻所述绝缘层，以暴露所述第一栅极图案的所述第二侧壁；以及
去除所述第二掩模图案。
9.根据权利要求8所述的方法，所述方法还包括以下步骤：
形成覆盖所述分离绝缘图案和所述第二栅极图案的上绝缘层；
形成穿过所述上绝缘层和所述堆叠体的狭缝；以及
通过所述狭缝执行替换工艺，
其中，所述堆叠体包括交替堆叠的第一材料层和第二材料层，并且
其中，在所述替换工艺期间，利用导电图案替换所述第二材料层。
10.根据权利要求8所述的方法，所述方法还包括以下步骤：
在减小所述绝缘层的厚度之前，
形成穿过所述绝缘层和所述堆叠体的狭缝；以及
通过所述狭缝执行替换工艺，
其中，所述堆叠体包括交替堆叠的第一材料层和第二材料层，并且
其中，在所述替换工艺期间，利用导电图案替换所述第二材料层。
11.根据权利要求7所述的方法，其中，通过所述蚀刻工艺将所述牺牲层图案化为牺牲图案。
12.根据权利要求11所述的方法，其中，所述栅极绝缘层延伸到所述牺牲图案的侧壁上。
13.根据权利要求11所述的方法，所述方法还包括以下步骤：
形成覆盖所述分离绝缘图案和所述第二栅极图案的上绝缘层，
其中，所述上绝缘层围绕所述第一掩模图案的侧壁。
14.根据权利要求13所述的方法，所述方法还包括以下步骤：
去除所述第一掩模图案和所述牺牲图案，以使得在所述上绝缘层中限定凹槽；
通过将导电杂质注入所述上部沟道部分的与所述保护层相邻的部分中来形成掺杂区域；
去除所述保护层和所述栅极绝缘层的一部分，以使所述凹槽扩大，并且使所述掺杂区域暴露；以及
利用导电接触部填充经扩大的所述凹槽。
15.根据权利要求1所述的方法，其中，
所述第一栅极图案包括导电屏障层，并且
所述第二栅极图案包括金属层。
16.根据权利要求1所述的方法，其中，所述第一栅极图案和所述第二栅极图案中的每一个包括难熔金属。
17.一种制造半导体存储器装置的方法，所述方法包括以下步骤：
形成被下部沟道部分穿透的堆叠体；
形成与所述下部沟道部分交叠的上部沟道部分；
形成围绕所述上部沟道部分的侧壁的栅极绝缘层；
形成第一栅极图案，所述第一栅极图案围绕所述栅极绝缘层的侧壁并且布置成多个行；
在所述第一栅极图案的第一行和所述第一栅极图案的第二行之间形成分离绝缘图案；
形成填充所述第一栅极图案之间的空间的导电层；以及
通过蚀刻所述导电层以使得所述分离绝缘图案被暴露而形成彼此分离的第二栅极图案。
18.根据权利要求17所述的方法，其中，所述第二栅极图案包括：
第一线形栅极图案，所述第一线形栅极图案被配置为将所述第一栅极图案的所述第一行联接到所述第一栅极图案的第三行；以及
第二线形栅极图案，所述第二线形栅极图案被配置为将所述第一栅极图案的所述第二行联接到所述第一栅极图案的第四行。
19.根据权利要求17所述的方法，其中，所述第一栅极图案的所述第一行和所述第二行中的每一者包括不对称栅极图案。
20.根据权利要求19所述的方法，其中，
所述不对称栅极图案包括与所述分离绝缘图案接触的第一侧壁和与所述第二栅极图案中的任意一个接触的第二侧壁，并且
所述第一侧壁在所述上部沟道部分的纵向方向上比所述第二侧壁更高地突出。
21.一种半导体存储器装置，所述半导体存储器装置包括：
包括交替堆叠的导电图案和层间绝缘层的堆叠体；
穿过所述堆叠体的下部沟道部分；
设置在所述堆叠体和所述下部沟道部分之间的存储器层；
设置在所述下部沟道部分上的上部沟道部分；
围绕所述上部沟道部分的侧壁的栅极绝缘层；
围绕所述栅极绝缘层的侧壁的第一栅极图案；
与所述第一栅极图案的第一部分接触的分离绝缘图案；以及
与所述第一栅极图案的第二部分接触的第二栅极图案。
22.根据权利要求21所述的半导体存储器装置，其中，所述下部沟道部分包括：
沿着所述存储器层的内壁延伸的沟道层；
由所述沟道层围绕的芯绝缘层；以及
设置在所述芯绝缘层和所述上部沟道部分之间的半导体图案。
23.根据权利要求21所述的半导体存储器装置，其中，所述栅极绝缘层延伸到所述第一栅极图案和所述下部沟道部分之间的空间。
24.根据权利要求21所述的半导体存储器装置，其中，所述第一栅极图案的所述第一部分在所述上部沟道部分的纵向方向上比所述第一栅极图案的所述第二部分更高地突出。
25.根据权利要求21所述的半导体存储器装置，所述半导体存储器装置还包括：
设置在所述上部沟道部分上的导电接触部。
26.根据权利要求25所述的半导体存储器装置，其中，所述导电接触部的宽度大于所述上部沟道部分的宽度。
27.根据权利要求26所述的半导体存储器装置，其中，所述栅极绝缘层和所述上部沟道部分中的每一个在朝向所述导电接触部的方向上比所述第一栅极图案和所述第二栅极图案中的每一个更高地突出。
28.根据权利要求27所述的半导体存储器装置，其中，所述上部沟道部分在朝向所述导电接触部的方向上比所述栅极绝缘层更高地突出。
29.根据权利要求28所述的半导体存储器装置，其中，所述导电接触部包括凹槽，所述上部沟道部分插入所述凹槽中。
30.根据权利要求21所述的半导体存储器装置，其中，
所述第一栅极图案包括导电屏障层，并且
所述第二栅极图案包括金属层。
31.根据权利要求21所述的半导体存储器装置，其中，所述第一栅极图案和所述第二栅极图案中的每一个包括难熔金属。
32.一种半导体存储器装置，所述半导体存储器装置包括：
分离绝缘图案，所述分离绝缘图案包括面向相反方向的第一表面和第二表面；
形成在所述分离绝缘图案的所述第一表面中的第一凹槽；
形成在所述分离绝缘图案的所述第二表面中的第二凹槽；
第一线形栅极图案，所述第一线形栅极图案接触所述分离绝缘图案的所述第一表面并且包括面对所述第一凹槽的第三凹槽；
第二线形栅极图案，所述第二线形栅极图案接触所述分离绝缘图案的所述第二表面并且包括面对所述第二凹槽的第四凹槽；
沿着所述第一凹槽的表面和所述第三凹槽的表面延伸的第一管状栅极图案；
沿着所述第二凹槽的表面和所述第四凹槽的表面延伸的第二管状栅极图案；
沟道部分，所述沟道部分插入到所述第一管状栅极图案和所述第二管状栅极图案的中央区域中；以及
设置在所述第一管状栅极图案和所述第二管状栅极图案中的每一个与相应沟道部分之间的栅极绝缘层。
33.根据权利要求32所述的半导体存储器装置，其中，所述第一管状栅极图案和所述第二管状栅极图案中的每一个包括：
接触所述分离绝缘图案的第一部分和从所述第一部分沿远离所述分离绝缘图案的方向延伸的第二部分，
其中，所述第一部分在所述沟道部分的纵向方向上比所述第二部分更高地突出。
34.根据权利要求32所述的半导体存储器装置，其中，
所述第一管状栅极图案和所述第二管状栅极图案中的每一个包括导电屏障层，并且
所述第一线形栅极图案和所述第二线形栅极图案中的每一个包括金属层。
35.根据权利要求32所述的半导体存储器装置，其中，所述第一管状栅极图案、所述第二管状栅极图案、所述第一线形栅极图案和所述第二线形栅极图案中的每一个包括难熔金属。
36.根据权利要求32所述的半导体存储器装置，其中，
所述第一管状栅极图案和所述第一线形栅极图案彼此接触以形成第一选择线，并且
所述第二管状栅极图案和所述第二线形栅极图案彼此接触以形成第二选择线。
37.根据权利要求32所述的半导体存储器装置，所述半导体存储器装置还包括：
下部沟道部分，所述下部沟道部分设置在所述沟道部分的下方；
堆叠体，所述堆叠体包括层间绝缘层和字线，所述层间绝缘层和所述字线围绕所述下部沟道部分并且沿所述下部沟道部分中的每一个的纵向方向交替设置；以及
存储器层，所述存储器层设置在所述下部沟道部分中的每一个和所述堆叠体之间。
38.根据权利要求37所述的半导体存储器装置，其中，所述字线中的每一个包括导电图案，所述导电图案具有与所述第一线形栅极图案、所述分离绝缘图案和所述第二线形栅极图案交叠的平面形状。
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