CN111883534A - 半导体器件 - Google Patents

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Abstract

提供了一种半导体器件。所述半导体器件包括：基底，包括存储器单元区域和连接区域；多个栅电极，堆叠在基底上；沟道结构，在存储器单元区域中穿透多个栅电极并且包括在垂直于基底的上表面的垂直方向上延伸的沟道层；虚设沟道结构，在连接区域中穿透多个栅电极并且包括在垂直方向上延伸的虚设沟道层；第一半导体层，设置在基底与多个栅电极中的最下面的栅电极之间并且在存储器单元区域中围绕沟道结构；以及绝缘分离结构，设置在基底与多个栅电极中的最下面的栅电极之间并且围绕虚设沟道层。

Description

半导体器件
本申请要求于2019年5月3日在韩国知识产权局提交的第10-2019-0052383号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本公开的示例实施例涉及一种半导体器件及一种制造该半导体器件的方法，更具体地，涉及一种包括在垂直方向上延伸的沟道结构的半导体器件及一种制造该半导体器件的方法。
背景技术
随着存储器器件的集成密度的增加，具有垂直晶体管结构的存储器器件会比具有传统平面晶体管结构的存储器器件更满足需求。垂直晶体管结构的存储器器件包括设置在基底上并且在垂直于基底的上表面的垂直方向上延伸的沟道结构。然而，随着在垂直方向上堆叠的栅电极的数量增加以增加存储器器件的集成密度，变得越来越难以制造存储器器件。
发明内容
根据发明构思的示例性实施例，一种半导体器件包括：基底，包括存储器单元区域和连接区域；多个栅电极，堆叠在基底上；沟道结构，设置在存储器单元区域中并穿透多个栅电极，沟道结构包括在垂直于基底的上表面的垂直方向上延伸的沟道层；虚设沟道结构，设置在连接区域中并穿透多个栅电极，虚设沟道结构包括在垂直方向上延伸的虚设沟道层；第一半导体层，设置在存储器单元区域中并设置在基底与多个栅电极中的最下面的栅电极之间，第一半导体层至少部分地围绕沟道结构；以及绝缘分离结构，设置在基底与多个栅电极中的最下面的栅电极之间并且至少部分地围绕虚设沟道层。
根据发明构思的示例性实施例，一种半导体器件包括：基底，包括存储器单元区域和连接区域；多个栅电极，堆叠在基底上；沟道结构，设置在存储器单元区域中并穿透多个栅电极，沟道结构包括在垂直于基底的上表面的垂直方向上延伸的沟道层和栅极绝缘层；虚设沟道结构，设置在连接区域中并穿透多个栅电极，虚设沟道结构包括在垂直方向上延伸的虚设沟道层和虚设栅极绝缘层；以及第一半导体层，设置在存储器单元区域中并设置在基底与多个栅电极中的最下面的栅电极之间。栅极绝缘层分离区域形成在沟道结构的下部处。第一半导体层在栅极绝缘层分离区域中至少部分地围绕沟道层。虚设栅极绝缘层覆盖虚设沟道层的外侧壁。
根据发明构思的示例性实施例，一种半导体器件包括：基底，包括存储器单元区域和连接区域；多个栅电极，堆叠在基底上；沟道结构，设置在存储器单元区域中并穿透多个栅电极，沟道结构包括在垂直于基底的上表面的垂直方向上延伸的沟道层；虚设沟道结构，设置在连接区域中并穿透多个栅电极，虚设沟道结构包括在垂直方向上延伸的虚设沟道层；以及第一半导体层，设置在存储器单元区域中并且设置在基底与多个栅电极中的最下面的栅电极之间，第一半导体层至少部分地围绕沟道结构。栅极绝缘层分离区域形成在沟道结构的下部处。第一半导体层在栅极绝缘层分离区域中至少部分地围绕沟道层。虚设沟道结构可以与第一半导体层间隔开。
根据发明构思的示例性实施例，一种制造半导体器件的方法包括：形成包括存储器单元区域和连接区域的基底；在存储器单元区域中形成牺牲层并在连接区域中形成蚀刻停止层；在牺牲层和蚀刻停止层上形成模塑堆叠件；在存储器单元区域中形成沟道结构，并且在连接区域中形成虚设沟道结构，沟道结构和虚设沟道结构穿透模塑堆叠件；形成穿透模塑堆叠件的字线切割开口；在牺牲层的通过字线切割开口暴露的区域中去除牺牲层的一部分，以暴露沟道结构的侧壁；以及在从其去除牺牲层的区域中形成第一半导体层。沟道结构包括沟道层和栅极绝缘层。虚设沟道结构包括虚设沟道层和虚设栅极绝缘层。
附图说明
图1是根据发明构思的示例性实施例的半导体器件的存储器单元阵列的等效电路图。
图2是示出根据发明构思的示例性实施例的半导体器件的代表性构造的平面图。
图3是沿图2的线A1-A1'截取的剖视图。
图4是沿图2的线A2-A2'截取的剖视图。
图5是沿图2的线A3-A3'截取的剖视图。
图6是在图5的第一垂直水平LV1处的水平剖视图。
图7是图6的部分BX1的放大图。
图8是图5的部分CX1的放大图。
图9是图5的部分CX2的放大图。
图10和图11是示出根据发明构思的示例性实施例的半导体器件的剖视图。
图12是在图10的第一垂直水平LV1处的水平剖视图。
图13至图23是示出根据发明构思的示例性实施例的半导体器件的示意图。
图24是示出根据发明构思的示例性实施例的半导体器件的剖视图。
图25A至图37B是示出根据发明构思的示例性实施例的制造半导体器件的方法中的阶段的示意图。
具体实施方式
现在将在下文中参照附图更全面地描述发明构思的示例性实施例。在本申请中，同样的附图标记始终表示同样的元件。
图1是根据发明构思的示例性实施例的半导体器件的存储器单元阵列的等效电路图，更具体地，是根据发明构思的示例性实施例的垂直型NAND(VNAND)闪存器件的等效电路图。
参照图1，存储器单元阵列MCA包括在基底(未示出)上在垂直方向(图1的Z方向)上布置的多个存储器单元串MS。垂直方向(Z方向)可以垂直于基底的主表面。多个存储器单元串MS中的每个可以包括串联连接的多个存储器单元MC1、…、MCn-1和MCn、串选择晶体管SST和地选择晶体管GST。多个存储器单元MC1、MC2、……、MCn-1和MCn可以存储数据。多条字线WL1、WL2、…、Wn-1和Wn可以分别连接到多个存储器单元MC1、MC2、…、MCn-1和MCn，以控制多个存储器单元MC1、MC2、…、MCn-1和MCn中的对应一个存储器单元。
地选择晶体管GST的栅极端子可以连接到地选择线GSL，地选择晶体管GST的源极端子可以连接到共源线CSL。串选择晶体管SST的栅极端子可以连接到串选择线SSL。串选择晶体管SST的源极端子可以连接到多个存储器单元MC1、MC2、…、MCn-1和MCn中的对应一个存储器单元的漏极端子。串选择晶体管SST的漏极端子可以连接到多条位线BL(BL1、BL2、…和BLm)中的对应一条位线。在图1中，示例性地示出了每个存储器单元串MS包括一个地选择晶体管GST和两个串选择晶体管SST，但是发明构思不限于此。例如，每个存储器单元串MS可以包括一个或者三个或者更多个地选择晶体管以及一个或者三个或者更多个串选择晶体管。
当通过串选择线SSL向串选择晶体管SST的栅极端子施加信号时，通过多条位线BL施加的信号可以被提供给多个存储器单元MC1、MC2、…、MCn-1和MCn以执行数据写入操作。当通过地选择线GSL向地选择晶体管GST的栅极端子施加信号时，可以执行多个存储器单元MC1、MC2、…、MCn-1和MCn的擦除操作。
图2至图9是示出根据发明构思的示例性实施例的半导体器件的视图。图2是示出根据发明构思的示例性实施例的半导体器件的代表性构造的平面图。图3是沿图2的线A1-A1'截取的剖视图。图4是沿图2的线A2-A2'截取的剖视图。图5是沿图2的线A3-A3'线截取的剖视图。图6是在图5的第一垂直水平LV1处的水平剖视图。图7是图6的部分BX1的放大图。图8是图5的部分CX1的放大图。图9是图5的部分CX2的放大图。在图2中，为了便于说明和理解，示出了半导体器件的一些元件。
参照图2至图9，在根据示例性实施例的半导体器件100中，基底110包括存储器单元区域MCR、连接区域CON和外围电路区域PERI。连接区域CON可以设置在存储器单元区域MCR与外围电路区域PERI之间。存储器单元阵列MCA设置在存储器单元区域MCR中。存储器单元阵列MCA可以被包括在以如参照图1所描述的方式操作的垂直沟道型结构的NAND存储器器件中。用于驱动存储器单元阵列MCA的外围电路晶体管190T设置在外围电路区域PERI中。外围电路晶体管190T包括外围电路有源区192、设置在外围电路有源区192上的外围电路栅电极194以及连接到外围电路有源区192和外围电路栅电极194的外围电路接触件196。连接区域CON可以包括用于将存储器单元区域MCR中的存储器单元阵列MCA和外围电路晶体管190T连接的垫(pad，又称为“焊盘”或“焊垫”)部分PAD。
如图3中所示，基底110可以包括在第一水平方向(X方向)和第二水平方向(Y方向)上延伸的主表面110M。基底110的主表面110M可以是例如基底110的上表面。第一水平方向(X方向)和第二水平方向(Y方向)可以平行于基底110的主表面110M并且可以彼此垂直。基底110可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。例如，IV族半导体可以包括硅(Si)、锗(Ge)或硅-锗(Si-Ge)。基底110可以是体晶圆或外延层。在一些实施例中，基底110可以是绝缘体上硅(SOI)基底或绝缘体上锗(GOI)基底。
第一半导体层122和第二半导体层124顺序地设置在基底110的存储器单元区域MCR中。第一半导体层122和第二半导体层124可以在第一水平方向(X方向)和第二水平方向(Y方向)上延伸。第一半导体层122可以包括未掺杂的多晶硅或掺杂的多晶硅，第二半导体层124可以包括未掺杂的多晶硅或掺杂的多晶硅。第一半导体层122可以用作共源线延伸区域，并且可以与图1的共源线CSL的一部分对应。第一半导体层122可以设置在主表面110M上。
下栅极堆叠件130S设置在基底110上，并且可以在第一水平方向(X方向)和第二水平方向(Y方向)上延伸。下栅极堆叠件130S设置在第二半导体层124上。下栅极堆叠件130S包括多个下栅电极132和多个下绝缘层134。多个下栅电极132和多个下绝缘层134可以在垂直于基底110的主表面110M的垂直方向(Z方向)上交替布置。
如图8中所示，在示例性实施例中，下栅电极132中的每个包括掩埋导电层132A和覆盖掩埋导电层132A的上表面、下表面和侧壁的导电阻挡层132B。
如图3中所示，上栅极堆叠件135S设置在下栅极堆叠件130S上。上栅极堆叠件135S包括多个上栅电极136和多个上绝缘层138。多个上栅电极136和多个上绝缘层138可以沿垂直方向(Z方向)交替布置。第一层间绝缘层144设置在下栅极堆叠件130S与上栅极堆叠件135S之间。例如，第一层间绝缘层144可以接触下绝缘层134中的最高层和上绝缘层138中的最低层。第二层间绝缘层146和上层间绝缘层148可以顺序地设置在上栅极堆叠件135S上。例如，第二层间绝缘层146可以设置在上栅极堆叠件135S上。例如，第二层间绝缘层146可以设置在上绝缘层138中的最高层上。
在示例性实施例中，多个下栅电极132和多个上栅电极136对应于图1中所示的构成存储器单元串MS的地选择线GSL、字线WL1、WL2、….、WLn-1和WLn以及串选择线SSL。例如，最下面的下栅电极132可以用作地选择线GSL，最上面的上栅电极136可以用作串选择线SSL，并且下栅电极132中的剩余的下栅电极和上栅电极136中的剩余的上栅电极可以用作字线WL1、WL2、….、WLn-1和WLn。在一些实施例中，上栅电极136中的剩余的上栅电极中的最上面的上栅电极用作虚设字线。因此，可以提供其中地选择晶体管GST、串选择晶体管SST以及在地选择晶体管GST与串选择晶体管SST之间的存储器单元晶体管MC1、MC2、…、MCn-1和MCn串联连接的存储器单元串MS。
如图2中所示，多个字线切割区域WLC设置在基底110上，并且可以在第一水平方向(X方向)上延伸。设置在一对字线切割区域WLC之间的下栅极堆叠件130S和上栅极堆叠件135S可以构成一个块，并且该对字线切割区域WLC可以在第二水平方向(Y方向)上限定下栅极堆叠件130S和上栅极堆叠件135S的宽度。
分别与多个字线切割区域WLC垂直叠置的多条共源线180可以均在第一水平方向(X方向)上延伸并且可以布置在第二水平方向(Y方向)上。绝缘间隔件182可以设置在多条共源线180中的每条的相对侧壁上。例如，绝缘间隔件182中的每个可以设置在多个下栅电极132中的每个与多条共源线180中的每条之间，并且可以设置在多个上栅电极136中的每个与多条共源线180中的每条之间。多条共源线180可以延伸到基底110中(或者延伸到低于基底110的主表面110M的水平)。
如图3中所示，多个共源区112可以在共源线180下方设置在基底110中，并且可以布置在第二水平方向(Y方向)上。多个共源区112中的每个可以是重掺杂的n型杂质区。多个共源区112中的每个可以用作向存储器单元供应电流的源区。多个共源区112可以分别与多个字线切割区域WLC叠置。共源区112的每个可以接触第一半导体层122的部分，因此第一半导体层122可以通过共源区112中的每个电连接到共源线180中的每条。
参照图3和图5，多个沟道结构150可以穿过存储器单元区域MCR中的上栅极堆叠件135S和下栅极堆叠件130S，并且可以在垂直方向(Z方向)上从基底110的主表面110M延伸。可以在第一水平方向(X方向)、第二水平方向(Y方向)和第三水平方向(例如，对角线方向)上彼此间隔预定距离来布置多个沟道结构150。可以以之字形式或者交错形式布置多个沟道结构150。
多个沟道结构150包括下沟道结构150L和上沟道结构150U。下沟道结构150L设置在穿透下栅极堆叠件130S和第一层间绝缘层144的下沟道孔150HL中。栅极绝缘层152和沟道层154顺序地设置在下沟道孔150HL的内表面上，并且掩埋绝缘层156设置在沟道层154上以填充下沟道孔150HL的剩余空间。导电插塞158设置在下沟道孔150HL的顶部处并且接触沟道层154。在示例性实施例中，导电插塞158阻挡下沟道孔150HL的入口。因此，上沟道结构150U可以包括栅极绝缘层152、沟道层154、掩埋绝缘层156和导电插塞158。
上沟道结构150U设置在穿透上栅极堆叠件135S和第二层间绝缘层146的上沟道孔150HU中。栅极绝缘层152和沟道层154顺序设置在上沟道孔150HU的内侧壁上，掩埋绝缘层156设置在沟道层154上以填充上沟道孔150HU的剩余空间。导电插塞158设置在上沟道孔150HU的顶部处并且接触沟道层154。在示例性实施例中，导电插塞158阻挡上沟道孔150HU的入口。在示例性实施例中，省略了掩埋绝缘层156，并且沟道层154形成为柱形状以填充下沟道孔150HL和上沟道孔150HU的剩余空间。例如，当省略掩埋绝缘层156时，可以扩大沟道层154以占据被掩埋绝缘层156所占有的体积。
参照图8，栅极绝缘层152(例如，152L)包括顺序设置在沟道层154的侧壁154S上的隧道绝缘层152A、电荷存储层152B和阻挡绝缘层152C。隧道绝缘层152A、电荷存储层152B和阻挡绝缘层152C中的每个的厚度不限于图8中所示的厚度并且可以进行各种改变。
隧道绝缘层152A可以包括氧化硅、氧化铪、氧化铝、氧化锆和/或氧化钽。电荷存储层152B可以存储从沟道层154穿过隧道绝缘层152A的电荷，并且可以包括氮化硅、氮化硼、氮化硼硅或掺杂的多晶硅。阻挡绝缘层152C可以包括氧化硅、氮化硅和/或具有比氧化硅的介电常数高的介电常数的金属氧化物。金属氧化物可以包括氧化铪、氧化铝、氧化锆、氧化钽或它们的组合。
栅极绝缘层分离区域152SR可以形成在下沟道孔150HL的下部处。沟道层154的侧壁154S可以在栅极绝缘层分离区域152SR处被第一半导体层122至少部分地围绕。例如，第一半导体层122可以接触侧壁154S的一部分。这里，栅极绝缘层152的位于比栅极绝缘层分离区域152SR高的水平处的部分可以被称为下栅极绝缘层152L，并且栅极绝缘层152的位于比栅极绝缘层分离区域152SR低的水平处的部分可以被称为底栅极绝缘层152F。在示例性实施例中，底栅极绝缘层152F在垂直方向(Z方向)上与下栅极绝缘层152L间隔开。第一半导体层122可以在底栅极绝缘层152F与下栅极绝缘层152L之间接触并且至少部分地围绕沟道层154的侧壁154S。例如，第一半导体层122的一部分可以置于底栅极绝缘层152F与下栅极绝缘层152L之间，以使这些层彼此间隔开。
在示例性实施例中，如图8中所示，第一半导体层122包括在其接触下栅极绝缘层152L和底栅极绝缘层152F的部分处在垂直方向(Z方向)上向上和向下突出的突起122P。在示例性实施例中，第一半导体层122的突起122P的与阻挡绝缘层152C接触的部分比第一半导体层122的突起122P的与隧道绝缘层152A和电荷存储层152B接触的部分突出更多，使得在突起122P处形成突起台阶122PS。然而，发明构思不限于此。
如图3中所示，位线接触件BLC可以穿透上层间绝缘层148并可以接触上沟道结构150U的导电插塞158。在实施例中，位线BL设置在上层间绝缘层148上以接触位线接触件BLC。位线BL可以在第二水平方向(Y方向)上延伸。当从存储器单元阵列MCA读取数据时，可以从位线BL读取数据。当数据被写入存储器单元阵列MCA时，数据可以被施加到位线BL以将数据写入存储器单元阵列MCA。
在一个块中，最上面的上栅电极136可以在平面图中被串分离绝缘层174分开为两个部分。串分离绝缘层174可以从与第二层间绝缘层146的上表面相同的水平延伸到低于最上面的上栅电极136的下表面的水平。在一些实施例中，不同于图3中所示，串分离绝缘层174从与第二层间绝缘层146的上表面相同的水平延伸到低于下一个最上面的上栅电极136的下表面的水平，使得两个最上面的上栅电极中的每个在平面图中被串分离绝缘层174分开为两个部分。
参照图4、图5、图6和图7，在连接区域CON中，绝缘分离结构160设置在基底110上。绝缘分离结构160包括设置在基底110上的第一绝缘层162、设置在第一绝缘层162上的第二绝缘层164以及覆盖第一绝缘层162的侧壁和第二绝缘层164的侧壁的蚀刻停止层166。第一绝缘层162和蚀刻停止层166可以包括相对于第二绝缘层164具有蚀刻选择性的材料。例如，第一绝缘层162和蚀刻停止层166可以包括氧化硅，并且第二绝缘层164可以包括氮化硅。
在实施例中，蚀刻停止层166包括与字线切割区域WLC(例如，共源线180)垂直叠置并在第一水平方向(X方向)上延伸的第一部分166P1以及在连接区域CON的边缘中在第二水平方向(Y方向)上延伸的第二部分166P2。如图7中所示，蚀刻停止层166的第二部分166P2具有第一侧壁166S1以及与第一侧壁166S1相对的第二侧壁166S2。在实施例中，蚀刻停止层166的第二部分166P2的第一侧壁166S1接触第一绝缘层162和第二绝缘层164的侧壁，并且蚀刻停止层166的第二部分166P2的第二侧壁166S2接触第一半导体层122。在实施例中，蚀刻停止层166的上表面位于与第二绝缘层164的上表面相同的水平处。在实施例中，蚀刻停止层166的下表面位于低于基底110的主表面110M的水平处。
在实施例中，如图4中所示，蚀刻停止层166的第一部分166P1在第二水平方向(Y方向)上具有比字线切割区域WLC在第二水平方向(Y方向)上的宽度W31大的宽度W21。因此，蚀刻停止层166的第一部分166P1可以覆盖共源线180的底表面和共源线180的侧壁上的绝缘间隔件182的底表面。在实施例中，由于蚀刻停止层166的第一部分166P1，第二绝缘层164与共源线180间隔开。蚀刻停止层166的第一部分166P1的一部分可以置于字线切割区域WLC与第二绝缘层164之间。在实施例中，第二绝缘层164不与字线切割区域WLC(例如，共源线180)叠置。
在实施例中，第二绝缘层164是牺牲层的用于形成第一半导体层122的未去除部分。在根据发明构思的示例性实施例的制造工艺中，在基底110上形成第一绝缘层162和第二绝缘层164之后，去除第一绝缘层162、第二绝缘层164和基底110的部分，然后在蚀刻区域中形成蚀刻停止层166。例如，可以去除第一绝缘层162、第二绝缘层164和基底110的部分以产生开口，然后可以在这些开口中形成蚀刻停止层166。存储器单元区域MCR中剩余的第一绝缘层162和第二绝缘层164可以分别指第一牺牲层(见例如，图25A的162P)和第二牺牲层(见例如，图25A的164P)。当通过存储器单元区域MCR中的字线切割区域WLC使第二牺牲层(见例如，图25A的164P)暴露时，蚀刻停止层166可以被暴露在连接区域CON中。因此，仅选择性地去除存储器单元区域MCR中的第二牺牲层(见例如，图25A的164P)，然后去除存储器单元区域MCR中的第一牺牲层(见例如，图25A的162P)，以在存储器单元区域MCR中在基底110与第二半导体层124之间形成第一半导体层122。然而，在示例性实施例中，在连接区域CON中在基底110与第二半导体层124之间保留而未去除第一绝缘层162和第二绝缘层164。
下栅极堆叠件130S和上栅极堆叠件135S可以在连接区域CON中延伸以形成垫部分PAD。第二半导体层124可以设置在绝缘分离结构160上。垫部分PAD可以设置在第二半导体层124上。如图5中所示，在连接区域CON中，随着距基底110的主表面110M的距离增大，多个下栅电极132和多个上栅电极136可以延伸为在第一水平方向(X方向)上具有较短的宽度。例如，当第一高度大于第二高度时，下栅电极132的在第一高度处的宽度可以小于下栅电极132的在第二高度处的宽度。例如，当第三高度大于第四高度时，上栅电极136的在第三高度处的宽度可以小于上栅电极136的在第四高度处的宽度。垫部分PAD可以指下栅电极132和上栅电极136的以台阶形式设置的部分。下覆盖绝缘层142L可以设置在构成垫部分PAD的下栅极堆叠件130S的部分上。上覆盖绝缘层142U可以设置在构成垫部分PAD的上栅极堆叠件135S的部分上。如图2中所示，垫接触件172可以设置在连接区域CON中，以连接到下栅电极132中的每个或上栅电极136中的每个。
参照图4和图5，在连接区域CON中，多个虚设沟道结构D150穿透上栅极堆叠件135S和下栅极堆叠件130S，并且可以在垂直方向(Z方向)上从基底110的主表面110M延伸。多个虚设沟道结构D150中的每个可以包括下虚设沟道结构D150L和上虚设沟道结构D150U。下虚设沟道结构D150L设置在穿透第一层间绝缘层144、下栅极堆叠件130S和下覆盖绝缘层142L的下虚设沟道孔D150HL中。下虚设沟道结构D150L可以从基底110的主表面110M延伸。上虚设沟道结构D150U设置在穿透第二层间绝缘层146、上栅极堆叠件135S和上覆盖绝缘层142U的上虚设沟道孔D150HU中。下虚设沟道结构D150L包括顺序设置在下虚设沟道孔D150HL的内表面上的虚设栅极绝缘层D152、虚设沟道层D154和虚设掩埋绝缘层D156，并且还可以包括阻挡下虚设沟道孔D150HL的上入口的虚设导电插塞D158。上虚设沟道结构D150U包括顺序设置在上虚设沟道孔D150HU的内侧壁上的虚设栅极绝缘层D152、虚设沟道层D154和虚设掩埋绝缘层D156，并且还可以包括阻挡上虚设沟道孔D150HU的上入口的虚设导电插塞D158。虚设沟道结构D150可以形成为使得半导体器件100在半导体器件100的制造工艺期间具有结构稳定性。
在实施例中，虚设沟道结构D150的下部分被第二半导体层124和绝缘分离结构160至少部分地围绕。例如，下虚设沟道结构D150L的下部分可以被第二半导体层124和绝缘分离结构160至少部分地围绕。在实施例中，虚设沟道结构D150的底部被基底110覆盖。例如，下虚设沟道结构D150L的底部可以被基底110覆盖。由于虚设栅极绝缘层D152设置在下虚设沟道孔D150HL的外表面上，所以虚设沟道层D154的外侧壁和下表面可以被虚设栅极绝缘层D152完全覆盖，并且虚设沟道层D154不接触第二半导体层124、绝缘分离结构160或基底110。另外，由于第一半导体层122和绝缘分离结构160分别在存储器单元区域MCR和连接区域CON中设置在基底110上，所以虚设沟道结构D150不与第一半导体层122垂直叠置。即，连接区域CON中的虚设沟道结构D150可以设置为与第一半导体层122间隔开。
单元虚设沟道结构D150C可以选择地设置在存储器单元区域MCR的边缘部分中。如图7中所示，单元虚设沟道结构D150C的下部分可以被第一半导体层122至少部分地围绕。在实施例中，虚设栅极绝缘层D152不形成在单元虚设沟道结构D150C的被第一半导体层122至少部分地围绕的部分中。在实施例中，单元虚设沟道结构D150C的虚设沟道层D154接触第一半导体层122。
参照图7，在第一垂直水平LV1(见图5或图6)处，下虚设沟道结构D150L的虚设栅极绝缘层D152可以被第二绝缘层164至少部分地围绕，并且可以具有接触第二绝缘层164的侧壁D152S。另一方面，如图5中所示，在第一垂直水平LV1处，栅极绝缘层152不设置在下沟道结构150L的沟道层154上，并且如图7中所示，沟道层154的侧壁154S接触第一半导体层122。在示例性实施例中，在第一垂直水平LV1处，下沟道结构150L在第一水平方向(X方向)上具有第一宽度W11，并且下虚设沟道结构D150L在第一水平方向(X方向)上具有大于第一宽度W11的第二宽度W12。在示例性实施例中，单元虚设沟道结构D150C在第一水平方向(X方向)上具有大于第一宽度W11并且小于第二宽度W12的第三宽度W13。
在存储器单元区域MCR中，由于在沟道结构150的下部分处暴露的沟道层154接触第一半导体层122，所以沟道层154电连接到共源线180。在连接区域CON中，由于虚设沟道结构D150的下部分接触绝缘分离结构160，所以虚设沟道结构D150的虚设沟道层D154与共源线180电绝缘。
在根据对比示例的半导体器件中，在连接区域CON中，第一半导体层122形成在虚设沟道结构D150的下部分上，并且虚设沟道结构D150的虚设沟道层D154和沟道结构150的沟道层154经由第一半导体层122共同连接到共源线180。在这种情况下，由于在虚设沟道结构D150的制造工艺中在虚设沟道层D154或虚设栅极绝缘层D152中出现的缺陷或故障，在通过共源线180电连接到虚设沟道结构D150的沟道结构150中会出现缺陷或故障。
在根据发明构思的示例性实施例的半导体器件100中，绝缘分离结构160设置在虚设沟道结构D150(例如，D150L)下方，并且虚设沟道结构D150的虚设沟道层D154不电连接到共源线180。因此，即使在虚设沟道结构D150的制造工艺中在虚设沟道层D154或虚设栅极绝缘层D152中出现缺陷或故障，存储器单元区域MCR中的沟道结构150也可以正常工作，因此半导体器件100可以具有改善的可靠性。
图10和图11是示出根据发明构思的示例性实施例的半导体器件100A的剖视图。图12是在图10的第一垂直水平LV1处的水平剖视图。图10对应于沿图2的线A1-A1'截取的剖视图。图11对应于沿图2的线A2-A2'截取的剖视图。在图10至图12中，使用相同的附图标记来表示与图1至图9中所示的元件相同的元件。
参照图10至图12，在根据发明构思的示例性实施例的半导体器件100A中，共源线180A连接到第一半导体层122。共源线180A可以包括掺杂的多晶硅，并且可以在形成第一半导体层122的工艺中与第一半导体层122同时形成。如图11中所示，蚀刻停止层166的第一部分166P1可以覆盖共源线180A的底部。由于蚀刻停止层166的第一部分166P1，共源线180A可以在第二水平方向(Y方向)上与第二绝缘层164间隔开。例如，第一部分166P1可以置于共源线180A与蚀刻停止层166之间，以防止共源线180接触蚀刻停止层166。
图13至图23是示出根据发明构思的示例性实施例的半导体器件的示意图。具体地，图13、图14、图15、图16、图20和图22分别对应于沿图2的线A3-A3'截取的剖视图。图17、图18、图19、图21和图23是在对应附图的第一垂直水平LV1处的水平剖视图。在图13至图23中，使用相同的附图标记来表示与图1至图11中所示的元件相同的元件。
参照图13，根据发明构思的示例性实施例的半导体器件100B包括绝缘分离结构160B，绝缘分离结构160B具有位于与第二半导体层124的上表面相同的水平LV2处的上表面。例如，蚀刻停止层166B可以具有与第二半导体层124的上表面共面的上表面，并且可以具有位于比基底110的主表面110M低的水平处的下表面。在根据发明构思的示例性实施例的制造工艺中，在基底110上顺序形成第一绝缘层162、第二绝缘层164和第二半导体层124之后，去除第一绝缘层162、第二绝缘层164、第二半导体层124和基底110的部分以形成去除区域，然后形成蚀刻停止层166B以填充去除区域。
参照图14，根据发明构思的示例性实施例的半导体器件100C包括绝缘分离结构160C，绝缘分离结构160C具有位于与最下面的下栅电极132的上表面相同的水平LV2A处的上表面。例如，蚀刻停止层166C可以具有位于与最下面的下栅电极132的上表面相同的水平LV2A处的上表面，并且可以具有位于比基底110的主表面110M低的水平处的下表面。在根据发明构思的示例性实施例的制造工艺中，在基底110上顺序形成第一绝缘层162、第二绝缘层164、第二半导体层124、下绝缘层134和下牺牲层(见例如，图26的312)之后，去除第一绝缘层162、第二绝缘层164、第二半导体层124、下绝缘层134、下牺牲层(见例如，图26的312)和基底110的部分以形成去除区域，然后形成蚀刻停止层166C以填充去除区域。
参照图15，根据发明构思的示例性实施例的半导体器件100D包括绝缘分离结构160D，绝缘分离结构160D具有与基底110的主表面110M共面的下表面。例如，蚀刻停止层166D可以具有位于与第二半导体层124的上表面相同的水平LV2处的上表面，并且可以具有与基底110的主表面110M共面的下表面。在根据发明构思的示例性实施例的制造工艺中，在基底110上顺序形成第一绝缘层162、第二绝缘层164和第二半导体层124之后，去除第一绝缘层162、第二绝缘层164和第二半导体层124的部分以形成去除区域，然后形成蚀刻停止层166D以填充去除区域。
参照图16和图17，根据发明构思的示例性实施例的半导体器件100E包括绝缘分离结构160E，绝缘分离结构160E包括其中包括多个开口166EH的蚀刻停止层166E。在实施例中，第二绝缘层164E设置在多个开口166EH中的每个中。在第二水平方向(Y方向)上相邻的两个虚设沟道结构D150(例如，D150L)可以设置在多个开口166EH中的每个中。
参照图18，根据发明构思的示例性实施例的半导体器件100F包括绝缘分离结构160F，绝缘分离结构160F包括其中包括多个开口166FH的蚀刻停止层166F。一个虚设沟道结构D150(例如，D150L)可以设置在多个开口166FH中的每个中。第二绝缘层164F可以设置在多个开口166FH中的每个中，并且可以至少部分地围绕一个虚设沟道结构D150。
参照图19，根据发明构思的示例性实施例的半导体器件100G包括绝缘分离结构160G，绝缘分离结构160G包括其中包括多个开口166GH的蚀刻停止层166G。在第二水平方向(Y方向)上相邻的两个虚设沟道结构D150(例如，D150L)可以设置在多个开口166GH中的每个中。在多个开口166GH中的每个中，中间绝缘层168还可以设置在第二绝缘层164G与虚设沟道结构D150(例如，D150L)之间。中间绝缘层168可以包括氧化硅。
参照图20和图21，根据发明构思的示例性实施例的半导体器件100H包括绝缘分离结构160H，绝缘分离结构160H包括多个第一绝缘层162H和多个蚀刻停止层166H。多个蚀刻停止层166H可以设置在多个第一绝缘层162H中的相应一个上。在示例性实施例中，多个蚀刻停止层166H中的每个和多个第一绝缘层162H中的每个设置为至少部分地围绕一个虚设沟道结构D150(例如，D150L)的侧壁。在连接区域CON中，在示例性实施例中，第三半导体层122EX还设置在基底110与第二半导体层124之间。第三半导体层122EX可以至少部分地围绕多个蚀刻停止层166H和多个第一绝缘层162H。因此，第三半导体层122EX可以与虚设沟道结构D150间隔开。例如，蚀刻停止层166H和第一绝缘层162H可以置于第三半导体层122EX的一部分与下虚设沟道结构D150L之间，以防止第三半导体层122EX的所述一部分接触下虚设沟道结构D150L。第三半导体层122EX可以包括掺杂的多晶硅，并且可以与第一半导体层122和共源线180A同时形成，但是发明构思不限于此。
参照图22和图23，根据发明构思的示例性实施例的半导体器件100I包括绝缘分离结构160I，绝缘分离结构160I包括第一绝缘层162和蚀刻停止层166I。蚀刻停止层166I可以设置在第一绝缘层162上。在示例性实施例中，在连接区域CON中的虚设沟道结构D150(例如，D150L)的下表面水平LV3A低于存储器单元区域MCR中的沟道结构150(例如，150L)的下表面水平LV3B。例如，在形成下沟道孔150HL和下虚设沟道孔D150HL的工艺中，由于在连接区域CON中的蚀刻停止层166I的蚀刻速率与在存储器单元区域中的第二牺牲层164P的蚀刻速率之间的差，可能出现在下沟道孔150HL的底表面与下虚设沟道孔D150HL的底表面之间水平差。在示例性实施例中，与图22中所示的不同，连接区域CON中的虚设沟道结构D150(例如，D150L)的下表面水平LV3A等于或高于存储器单元区域MCR中的沟道结构150(例如，150L)的下表面水平LV3B。
图24是示出根据发明构思的示例性实施例的半导体器件的剖视图。在图24中，使用相同的附图标记来表示如图1至图23中所示的元件相同的元件。
参照图24，在根据发明构思的示例性实施例的半导体器件200中，外围电路区域PERI2位于比存储器单元区域MCR和连接区域CON低的垂直水平处(或位于存储器单元区域MCR和连接区域CON的下方)。下基底210位于比基底110低的垂直水平处。下基底210的上表面水平LV4低于基底110的上表面水平。可以通过隔离层222在下基底210中限定有源区。多个驱动晶体管230T设置在有源区中。在示例性实施例中，多个驱动晶体管230T中的每个包括驱动电路栅极结构232和位于驱动电路栅极结构232的相对侧在下基底210的有源区中的杂质区212。
多条布线242、多个接触插塞246和下层间绝缘层250可以设置在下基底210上。多个接触插塞246可以连接在多条布线242之间并且在多条布线242与多个驱动晶体管230T之间。在示例性实施例中，下层间绝缘层250覆盖多条布线242和多个接触插塞246。
基底110设置在下层间绝缘层250上。绝缘分离结构160可以分离存储器单元区域MCR中的基底110和连接区域CON中的基底110。例如，蚀刻停止层166的下表面可以与基底110的下表面共面，并且可以接触下层间绝缘层250的上表面。
图25A至图37B是示出根据发明构思的示例性实施例的制造半导体器件的方法中的阶段的示意图。具体地，图25A、图26、图27、图28A、图29、图31B、图35A和图37B是与沿图2的线A3-A3'截取的剖视图对应的剖视图。图30、图31A、图36和图37A是与沿图2的线A1-A1'截取的剖视图对应的剖视图。图25B、图28B、图31C和35B是在对应附图的第一垂直水平LV1处的水平剖视图。图31D、图32、图33、图34和图35C是对应于图31B的部分CX1的剖视图。在图25A至图37B中，使用相同的附图标记表示与图1至图24中所示的元件相同的元件。
参照图25A和图25B，在包括存储器单元区域MCR和连接区域CON的基底110的主表面110M上形成第一绝缘层162和第二绝缘层164。例如，在主表面110M上形成第一绝缘层162，在第一绝缘层162上形成第二绝缘层164。例如，可以使用相对于第一绝缘层162具有蚀刻选择性的材料形成第二绝缘层164。例如，第一绝缘层162可以包括氧化硅，第二绝缘层164可以包括氮化硅。
此后，在连接区域CON中，去除第二绝缘层164、第一绝缘层162和基底110的部分以形成第一去除区域，然后用绝缘材料填充第一去除区域以形成蚀刻停止层166。在实施例中，如图25B中所示，蚀刻停止层166包括：第一部分166P1，与字线切割区域WLC垂直叠置并在第一水平方向(X方向)上延伸；以及第二部分166P2，在连接区域CON的与存储器单元区域MCR相邻的部分中在第二水平方向(Y方向)上延伸。在示例性实施例中，蚀刻停止层166的第一部分166P1在第二水平方向(Y方向)上具有比字线切割区域WLC的在第二水平方向(Y方向)上的宽度W31大的宽度W21。
在形成蚀刻停止层166之后第一绝缘层162的保留在存储器单元区域MCR中的部分和第二绝缘层164的保留在存储器单元区域MCR中的部分可以分别被称为第一牺牲层162P和第二牺牲层164P。
参照图26，在第二牺牲层164P和绝缘分离结构160上形成下模塑堆叠件310S。在实施例中，下模塑堆叠件310S包括交替设置的多个下绝缘层134和多个下牺牲层312。在一些实施例中，多个下绝缘层134可以包括诸如氧化硅或氮氧化硅的绝缘材料，并且多个下牺牲层312可以包括氮化硅、氮氧化硅、掺杂的多晶硅或未掺杂的多晶硅。
参照图27，在连接区域CON中使下模塑堆叠件310S顺序地图案化以形成下垫部分PADL。在一些实施例中，可以以沿第一水平方向(X方向)具有水平差的台阶形式形成下垫部分PADL。在示例性实施例中，去除设置在第二半导体层124上的第一对下绝缘层134和下牺牲层312的第一宽度的第一部分，并且去除设置在第一对下绝缘层134和下牺牲层312上的第二对下绝缘层134和下牺牲层312的第二宽度的第二部分以形成台阶形状，其中，第二宽度大于第一宽度。
参照图28A和图28B，形成下覆盖绝缘层142L以覆盖下垫部分PADL。下覆盖绝缘层142L可以包括诸如氧化硅或氮氧化硅的绝缘材料。在下覆盖绝缘层142L上形成第一层间绝缘层144。
在存储器单元区域MCR和连接区域CON中，在下模塑堆叠件310S中形成下沟道孔150HL和下虚设沟道孔D150HL。在下沟道孔150HL的内表面上顺序地形成栅极绝缘层152、沟道层154和掩埋绝缘层156的同时，在下虚设沟道孔D150HL的内表面上顺序地形成虚设栅极绝缘层D152、虚设沟道层D154和虚设掩埋绝缘层D156。去除下沟道孔150HL中的栅极绝缘层152、沟道层154和掩埋绝缘层156的上部分以及下虚设沟道孔D150HL中的虚设栅极绝缘层D152、虚设沟道层D154和虚设掩埋绝缘层D156的上部分以形成第二去除区域，然后在第二去除区域中分别形成导电插塞158和虚设导电插塞D158以阻挡下沟道孔150HL和下虚设沟道孔D150HL的入口。因此，可以分别在下沟道孔150HL和下虚设沟道孔D150HL中形成下沟道结构150L和下虚设沟道结构D150L。
参照图29，在第一层间绝缘层144上交替地形成多个上绝缘层138和多个上牺牲层316，以形成上模塑堆叠件315S。在连接区域CON中，可以顺序地使上模塑堆叠件315S图案化以形成上垫部分PADU，然后形成上覆盖绝缘层142U和第二层间绝缘层146以覆盖上垫部分PADU。
此后，在存储器单元区域MCR和连接区域CON中，在上模塑堆叠件315S中分别形成上沟道孔150HU和上虚设沟道孔D150HU。在上沟道孔150HU和上虚设沟道孔D150HU中分别形成上沟道结构150U和上虚设沟道结构D150U。可以通过与形成下沟道结构150L和下虚设沟道结构D150L的方法类似的方法形成上沟道结构150U和上虚设沟道结构D150U。
此后，可以在存储器单元区域MCR中去除最上面的上牺牲层316的一部分，然后可以形成串分离绝缘层174以填充去除的区域。最上面的上牺牲层316的所述一部分的去除步骤可以包括去除第二层间绝缘层146的与最上面的上牺牲层316的所述一部分一致的部分。
参照图30，在第二层间绝缘层146上形成掩模图案，然后去除上模塑堆叠件315S和下模塑堆叠件310S的部分以形成字线切割开口330H1。例如，可以使用掩模来去除上模塑堆叠件315S和下模塑堆叠件310S的部分，并且保持上模塑堆叠件315S和下模塑堆叠件310的剩余部分。在示例性实施例中，基底110的上表面可以暴露在字线切割开口330H1的底表面上。
形成覆盖层320以覆盖第二层间绝缘层146的上表面和字线切割开口330H1的侧壁。在一些实施例中，可以使用具有差的台阶覆盖特性的材料形成覆盖层320，因此在字线切割开口330H1的侧壁上暴露的第一牺牲层162P和第二牺牲层164P上不设置覆盖层320，但是发明构思不限于此。
参照图31A、图31B、图31C和图31D，去除暴露在字线切割开口330H1的侧壁上的第二牺牲层164P，以在从其中去除第二牺牲层164P的区域中形成横向开口330HE。在存储器单元区域MCR中，下沟道结构150L的栅极绝缘层152的侧壁152S(见图31D)被横向开口330HE暴露。另外，在存储器单元区域MCR中，单元虚设沟道结构D150C的虚设栅极绝缘层D152的侧壁D152S可以被横向开口330HE暴露。
在一些实施例中，第二牺牲层164P的去除工艺可以是使用磷酸溶液作为蚀刻剂的湿法蚀刻工艺。在第二牺牲层164P的去除工艺中，可以在连接区域CON中的字线切割开口330H1的侧壁上使蚀刻停止层166暴露，然而被相对于第二牺牲层164P具有蚀刻选择性的蚀刻停止层166围绕的第二绝缘层164不暴露于蚀刻环境中。
参照图32，可以去除第一牺牲层162P和阻挡绝缘层152C的被横向开口330HE暴露的部分。例如，可以去除图31D中所示的第一牺牲层162P和阻挡绝缘层152C的一部分以创建图32中所示的视图。
参照图33，可以去除被横向开口330HE暴露的电荷存储层152B的一部分。例如，可以去除电荷存储层152B的如图32中所示的被横向开口330HE暴露的部分以创建图33中所示的视图。此时，还可以蚀刻电荷存储层152B的被横向开口330HE暴露的边缘部分，以形成从横向开口330HE向上和向下延伸的栅极绝缘层凹陷区域152R。
参照图34，可以去除隧道绝缘层152A的被横向开口330HE暴露的部分，以使沟道层154的侧壁154S暴露。例如，可以去除隧道绝缘层152A的如图33中所示的被横向开口330HE暴露的的部分。因此，可以形成被横向开口330HE围绕的栅极绝缘层分离区域152SR，并且可以通过栅极绝缘层分离区域152SR将栅极绝缘层152分离为下栅极绝缘层152L和底栅极绝缘层152F。此时，还可以蚀刻阻挡绝缘层152C的被横向开口330HE暴露的边缘部分。例如，可以蚀刻阻挡绝缘层152C，使得阻挡绝缘层152C不延伸超过电荷存储层152B。
参照图35A、图35B和图35C，在字线切割开口330H1和横向开口330HE中形成第一半导体层122。可以形成第一半导体层122以填充在基底110与第二半导体层124之间的图34中所示的栅极绝缘层分离区域152SR和横向开口330HE并且接触沟道层154的侧壁154S。第一半导体层122的一部分可以填充图34中所示的栅极绝缘层凹陷区域152R，因此形成图35A和图35C中所示的突起122P。由于栅极绝缘层凹陷区域152R，可以在突起122P处形成图35C中所示的突起台阶122PS。
参照图36，可以去除第一半导体层122的一部分和形成在字线切割开口330H1的侧壁上的覆盖层320(参照图31A)，以形成字线切割开口330H2。
可以去除通过字线切割开口330H2暴露的下牺牲层312(见图31A的312)和上牺牲层(见图31A的316)以形成模塑开口330H3。可以通过模塑开口330H3使多个沟道结构150的侧壁和多个虚设沟道结构D150的侧壁暴露。
参照图37A和图37B，可以用金属填充字线切割开口330H2和模塑开口330H3。可以去除字线切割开口330H2中的金属，以在下模塑堆叠件310S的下绝缘层134之间形成下栅电极132，并且在上模塑堆叠件315S的上绝缘层138之间形成上栅电极136。
可以通过图36中所示的字线切割开口330H2将杂质注入到基底110中，以在被字线切割开口330H2暴露的基底110中形成图37A中所示的共源区112。
可以在图36中所示的字线切割开口330H2的侧壁上形成图37A中所示的绝缘间隔件182和共源线180。
再次参照图3，可以在第二层间绝缘层146上形成上层间绝缘层148。位线接触件BLC可以穿透上层间绝缘层148以电连接到沟道结构150。可以在上层间绝缘层148上形成位线BL以连接到位线接触件BLC，并且位线BL可以在第二水平方向(Y方向)上延伸。
可以通过执行上述工艺来完成半导体器件100。
根据上述制造半导体器件100的方法，由于在连接区域CON中在基底110上形成蚀刻停止层166，因此可以在去除存储器单元区域MCR中的第二牺牲层164P的工艺期间防止连接区域CON中的第二绝缘层164被去除。因此，虚设沟道结构D150的虚设沟道层D154不电连接到共源线180。在形成虚设沟道结构D150的工艺中，即使在虚设沟道层D154或虚设栅极绝缘层D152中出现缺陷或故障，存储器单元区域MCR中的沟道结构150也可以正常操作，因此，半导体器件100可以具有改善的可靠性。
尽管已经参照本发明构思的示例性实施例示出且描述了本发明构思，但是本领域普通技术人员将理解的是，在不脱离本发明构思的精神和范围的情况下，可以对本发明构思的实施例进行形式和细节上的各种改变。

Claims (25)

1.一种半导体器件，所述半导体器件包括：
基底，包括存储器单元区域和连接区域；
多个栅电极，堆叠在基底上；
沟道结构，设置在存储器单元区域中并穿透所述多个栅电极，沟道结构包括在垂直于基底的上表面的垂直方向上延伸的沟道层；
虚设沟道结构，设置在连接区域中并穿透所述多个栅电极，虚设沟道结构包括在垂直方向上延伸的虚设沟道层；
第一半导体层，设置在存储器单元区域中并设置在基底与所述多个栅电极中的最下面的栅电极之间，第一半导体层至少部分地围绕沟道结构；以及
绝缘分离结构，设置在基底与所述多个栅电极中的最下面的栅电极之间，并且至少部分地围绕虚设沟道层。
2.根据权利要求1所述的半导体器件，其中，第一半导体层至少部分地围绕沟道层，并且
绝缘分离结构与虚设沟道层间隔开。
3.根据权利要求1所述的半导体器件，其中，沟道结构还包括设置在沟道层的侧壁上的栅极绝缘层，
栅极绝缘层不设置在第一半导体层与沟道层之间，
虚设沟道结构还包括设置在虚设沟道层的侧壁上的虚设栅极绝缘层，并且
虚设栅极绝缘层的至少一部分设置在绝缘分离结构与虚设沟道层之间。
4.根据权利要求3所述的半导体器件，其中，栅极绝缘层分离区域设置在沟道结构的下部处，
第一半导体层在栅极绝缘层分离区域中与沟道层接触，并且
虚设栅极绝缘层覆盖虚设沟道层的侧壁和下表面。
5.根据权利要求1所述的半导体器件，所述半导体器件还包括第二半导体层，第二半导体层设置在第一半导体层与最下面的栅电极之间并且设置在绝缘分离结构与最下面的栅电极之间，
其中，第二半导体层至少部分地围绕沟道结构和虚设沟道结构。
6.根据权利要求1所述的半导体器件，其中，绝缘分离结构包括：
第一绝缘层，设置在基底上；
第二绝缘层，设置在第一绝缘层上；以及
蚀刻停止层，覆盖第一绝缘层的侧壁和第二绝缘层的侧壁。
7.根据权利要求6所述的半导体器件，其中，蚀刻停止层具有第一侧壁和第二侧壁，
蚀刻停止层的第一侧壁接触第一绝缘层的侧壁和第二绝缘层的侧壁，并且
蚀刻停止层的第二侧壁接触第一半导体层。
8.根据权利要求1所述的半导体器件，其中，绝缘分离结构的上表面位于与第一半导体层的上表面相同的水平处或高于第一半导体层的上表面的水平处，并且
绝缘分离结构的下表面位于与基底的上表面相同的水平处或低于基底的上表面的水平处。
9.根据权利要求6所述的半导体器件，其中，蚀刻停止层包括多个开口，并且
虚设沟道结构的至少一部分和第二绝缘层的至少一部分设置在所述多个开口中的每个中。
10.根据权利要求6所述的半导体器件，所述半导体器件还包括设置在基底的字线切割区域中并穿透所述多个栅电极的共源线，
其中，蚀刻停止层包括与共源线垂直叠置的第一部分。
11.根据权利要求10所述的半导体器件，其中，蚀刻停止层的第一部分的宽度大于字线切割区域的宽度。
12.根据权利要求10所述的半导体器件，其中，蚀刻停止层的第一部分的一部分设置在共源线与第二绝缘层之间。
13.根据权利要求1所述的半导体器件，其中，绝缘分离结构包括：
第一绝缘层，设置在基底上并覆盖虚设沟道结构的侧壁的第一部分；以及
蚀刻停止层，覆盖虚设沟道结构的侧壁的第二部分。
14.根据权利要求13所述的半导体器件，所述半导体器件还包括第三半导体层，第三半导体层在连接区域中设置在基底与最下面的栅电极之间并连接到第一半导体层，
其中，第三半导体层围绕蚀刻停止层和第一绝缘层，
其中，第三半导体层与虚设沟道结构间隔开。
15.一种半导体器件，所述半导体器件包括：
基底，包括存储器单元区域和连接区域；
多个栅电极，堆叠在基底上；
沟道结构，设置在存储器单元区域中并穿透多个栅电极，沟道结构包括在垂直于基底的上表面的垂直方向上延伸的沟道层和栅极绝缘层；
虚设沟道结构，设置在连接区域中并穿透所述多个栅电极，虚设沟道结构包括在垂直方向上延伸的虚设沟道层和虚设栅绝缘层；以及
第一半导体层，设置在存储器单元区域中并设置在基底与所述多个栅电极中的最下面的栅电极之间，
其中，栅极绝缘层分离区域形成在沟道结构的下部处，
第一半导体层在栅极绝缘层分离区域中至少部分地围绕沟道层，并且
虚设栅极绝缘层覆盖虚设沟道层的外侧壁。
16.根据权利要求15所述的半导体器件，所述半导体器件还包括绝缘分离结构，绝缘分离结构在连接区域中设置在基底与最下面的栅电极之间并且至少部分地围绕虚设沟道结构，
其中，虚设栅极绝缘层的至少一部分设置在绝缘分离结构与虚设沟道层之间。
17.根据权利要求16所述的半导体器件，所述半导体器件还包括第二半导体层，第二半导体层设置在第一半导体层与最下面的栅电极之间并且设置在绝缘分离结构与最下面的栅电极之间，
其中，第二半导体层围绕沟道结构和虚设沟道结构，
绝缘分离结构的上表面位于与第二半导体层的下表面相同的水平处或高于第二半导体层的下表面的水平处，并且
绝缘分离结构的下表面位于与基底的上表面相同的水平处或低于基底的上表面的水平处。
18.根据权利要求16所述的半导体器件，其中，绝缘分离结构包括：
第一绝缘层，设置在基底上；
第二绝缘层，设置在第一绝缘层上；以及
蚀刻停止层，覆盖第一绝缘层的侧壁和第二绝缘层的侧壁，蚀刻停止层与第一半导体层接触。
19.根据权利要求18所述的半导体器件，所述半导体器件还包括设置在基底的字线切割区域中并穿透所述多个栅电极的共源线，
其中，蚀刻停止层包括与共源线垂直叠置的第一部分。
20.根据权利要求19所述的半导体器件，其中，蚀刻停止层的第一部分的一部分设置在共源线与第二绝缘层之间。
21.一种半导体器件，所述半导体器件包括：
基底，包括存储器单元区域和连接区域；
多个栅电极，堆叠在基底上；
沟道结构，设置在存储器单元区域中并穿透多个栅电极，沟道结构包括在垂直于基底的上表面的垂直方向上延伸的沟道层；
虚设沟道结构，设置在连接区域中并穿透所述多个栅电极，虚设沟道结构包括在垂直方向上延伸的虚设沟道层；以及
第一半导体层，设置在存储器单元区域中并设置在基底与所述多个栅电极中的最下面的栅电极之间，第一半导体层至少部分地围绕沟道结构，
其中，栅极绝缘层分离区域设置在沟道结构的下部处，
第一半导体层在栅极绝缘层分离区域中至少部分地围绕沟道层，并且
虚设沟道结构与第一半导体层间隔开。
22.根据权利要求21所述的半导体器件，所述半导体器件还包括绝缘分离结构，绝缘分离结构设置在基底与最下面的栅电极之间并且至少部分地围绕虚设沟道结构，
其中，虚设沟道结构还包括位于绝缘分离结构与虚设沟道层之间的虚设栅极绝缘层。
23.根据权利要求22所述的半导体器件，所述半导体器件还包括设置在基底的字线切割区域中并穿透所述多个栅电极的共源线，
其中，绝缘分离结构与共源线垂直叠置。
24.根据权利要求23所述的半导体器件，其中，绝缘分离结构包括：
第一绝缘层，设置在基底上；
第二绝缘层，设置在第一绝缘层上；以及
蚀刻停止层，覆盖第一绝缘层的侧壁和第二绝缘层的侧壁，蚀刻停止层与第一半导体层接触并且包括与共源线垂直叠置的第一部分。
25.根据权利要求24所述的半导体器件，其中，蚀刻停止层的第一部分的一部分设置在共源线与第二绝缘层之间。
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