CN108074935B - 包括沟道结构的半导体器件 - Google Patents

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Abstract

本公开提供了包括沟道结构的半导体器件。一种半导体器件包括设置在半导体衬底上的堆叠结构。堆叠结构包括交替堆叠的层间绝缘层和栅电极。多个分隔图案设置为穿透堆叠结构。沟道结构设置在所述多个分隔图案中的两个相邻的分隔图案之间。沟道结构包括插置在堆叠结构与半导体衬底之间同时与半导体衬底接触的水平部分，并且包括在垂直方向上从水平部分延伸并穿透堆叠结构的垂直部分。下部结构插置在水平部分与分隔图案之间。电介质结构插置在垂直部分与堆叠结构之间并在水平部分与堆叠结构之间延伸。

Description

包括沟道结构的半导体器件
技术领域
本公开涉及包括沟道结构的半导体器件以及形成该半导体器件的方法。
背景技术
为了提高半导体器件的集成度，已经提出了包括三维垂直晶体管而不是二维平面晶体管的半导体器件。通常，垂直NAND(V-NAND)闪速存储器件包括多个栅电极以及形成于在垂直方向上穿过所述多个栅电极的沟道孔中的栅极绝缘层和沟道层。沟道层可以与通过从半导体衬底的被沟道孔暴露的部分生长形成的外延层接触。因此，沟道层可以通过外延层连接到半导体衬底的一部分。为了将沟道层连接到外延层，栅极绝缘层可以被共形地沉积，栅极绝缘层的一部分可以被蚀刻以暴露外延层，并且沟道层可以被沉积，因此允许暴露的外延层与沟道层接触。因而，为了允许外延层与沟道层接触，经常使用蚀刻栅极绝缘层的一部分并暴露外延层的工艺。为了执行蚀刻栅极绝缘层的一部分并暴露外延层的工艺，沟道孔的尺寸通常需要足够大。当这样的沟道孔形成为相对小时，可能发生较大量的工艺缺陷。
因此，尽管沟道孔的尺寸减小，但是提供其中沟道层被稳定地连接到半导体衬底的方法和结构将是有益的。
发明内容
本发明构思的一方面可以提供具有增大的集成度的半导体器件。
根据本发明构思的一方面，提供一种半导体器件。该半导体器件包括设置在半导体衬底上的堆叠结构。堆叠结构包括交替堆叠的层间绝缘层和栅电极。半导体衬底包括设置在其上的多个分隔图案。分隔图案穿透堆叠结构。沟道结构设置在所述多个分隔图案中的两个相邻的分隔图案之间。沟道结构包括插置在堆叠结构与半导体衬底之间同时与半导体衬底接触的水平部分，并包括在垂直方向上从水平部分延伸并穿透堆叠结构的多个垂直部分。下部结构被插置在水平部分与分隔图案之间。电介质结构被插置在所述多个垂直部分与堆叠结构之间，并在水平部分与堆叠结构之间延伸。
根据本发明构思的一方面，提供一种半导体器件。该半导体器件包括设置在半导体衬底上的多个栅电极。沟道结构包括与半导体衬底接触并设置在所述多个栅电极下面的水平部分，并包括在垂直方向上从水平部分延伸并穿透所述多个栅电极的多个垂直部分。电介质结构覆盖水平部分的上表面，在所述多个垂直部分的侧表面上延伸，并插置在所述多个垂直部分与所述多个栅电极之间。下部结构被插置在所述多个栅电极与半导体衬底之间。下部结构的下表面与水平部分的下表面共平面。
根据本发明构思的一方面，提供一种半导体器件。该半导体器件包括设置为与半导体衬底间隔开的堆叠结构。堆叠结构包括交替堆叠的层间绝缘层和栅电极。穿透堆叠结构的多个分隔图案设置在半导体衬底上。杂质区域设置在半导体衬底中并与分隔图案相邻。沟道结构设置在所述多个分隔图案中的两个相邻的分隔图案之间。沟道结构包括与半导体衬底接触的水平部分和在垂直方向上从水平部分延伸并穿透堆叠结构的多个垂直部分。下部结构被插置在水平部分与分隔图案之间。
附图说明
从以下结合附图的详细描述，本发明构思的以上和其它的方面、特征以及其它优点将被更清楚地理解，附图中：
图1是根据本发明构思的示例实施方式的半导体器件的示意方框图；
图2是示出根据示例实施方式的半导体器件的存储单元阵列的电路图；
图3是示出根据示例实施方式的半导体器件的示例的俯视图；
图4是示出根据示例实施方式的半导体器件的示例的剖视图；
图5是示出根据示例实施方式的半导体器件的示例的局部放大图；
图6是示出根据示例实施方式的半导体器件的修改示例的局部放大图；
图7是示出根据示例实施方式的半导体器件的修改示例的剖视图；
图8是示出根据示例实施方式的半导体器件的修改示例的局部放大图；
图9是示出根据示例实施方式的半导体器件的修改示例的局部放大图；
图10A至图10L是示出根据示例实施方式形成半导体器件的示例的方法的剖视图；以及
图11A至图11E是示出根据示例实施方式形成半导体器件的修改示例的方法的剖视图。
具体实施方式
在附图中，为了清楚起见，层和区域的尺寸和相对尺寸可以被夸大。相同的附图标记始终指代相同的元件。尽管不同的附图示出示范性实施方式的变化并可以涉及到使用诸如“在一个实施方式中”的语言，但是这些附图不必旨在彼此相互排斥。更确切地，如将从下面的详细描述的上下文看出的，当将附图及其描述作为整体考虑时，在不同的附图中绘出和描述的某些特征可以与来自其它附图的其它特征结合以产生各种实施方式。
将理解，尽管术语第一、第二、第三等可以在这里用于描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受这些术语限制。除非上下文另外地指示，否则这些术语仅用于将一个元件、部件、区域、层或部分与另一元件、部件、区域、层或部分区别开，例如作为命名约定。因此，以下在说明书的一个部分中讨论的第一元件、部件、区域、层或部分可以在说明书的另一部分中或在权利要求书中被称作第二元件、部件、区域、层或部分而没有背离本发明的教导。此外，在某些情况下，即使术语在说明书中不使用“第一”、“第二”等来描述，但是它在权利要求中仍可以被称为“第一”或“第二”，以将不同的要求的元件彼此区别开。
将理解，当一元件被称为“连接到”或“联接到”另一元件、或者在另一元件“上”时，它可以直接连接或联接到该另一元件或者直接在该另一元件上，或者可以存在居间的元件。相反，当一元件被称为“直接连接到”或“直接联接到”另一元件、或者“接触”另一元件或“与”另一元件“接触”时，没有居间元件存在。用来描述元件之间的关系的其它词语应当以类似的方式解释(例如“在…之间”和“直接在…之间”、“邻近于”和“直接邻近于”等)。
这里描述的实施方式将通过理想的示意图的方式参照俯视图和/或剖视图来描述。因此，示范性视图可以根据制造技术和/或公差来修改。因此，所公开的实施方式不限于视图中所示的那些，而是包括基于制造工艺形成的配置的修改。因此，附图中例示的区域可以具有示意的性质，附图所示的区域的形状可以例示元件的区域的特定形状，本发明的方面不限于此。
为了描述的容易，这里可以使用空间关系术语诸如“在……之下”、“在……下面”、“下部”、“在……之上”、“上部”等来描述如附图中示出的一个元件或特征与另一个(些)元件或特征的关系。将理解，除了附图中绘出的取向之外，空间关系术语还旨在涵盖装置在使用或在操作中的不同取向。例如，如果附图中的装置被翻转，则被描述为“在”另一些元件或特征“下面”或“之下”的元件将会取向“在”所述另一些元件或特征“之上”。因此，术语“在……下面”可以涵盖之上和之下两种取向。装置可以另外地取向(旋转90度或处于另外的取向)，这里使用的空间关系描述语被相应地解释。
当在这里使用时，当涉及取向、布局、位置、形状、尺寸、量或其它测量量时，术语诸如“相同”、“相等”、“平面”或“共平面”不必表示精确相同的取向、布局、位置、形状、尺寸、量或其它测量量，而是旨在涵盖在可例如由于制造工艺发生的可接受变化内的几乎相同的取向、布局、位置、形状、尺寸、量或其它测量量。除非上下文或其它陈述另外地指示，术语“基本上”可以在这里用于强调此含义。例如，被描述为“基本上相同”、“基本上相等”或“基本上平面”的项目可以是精确相同、相等或平面的，或者可以在可例如由于制造工艺发生的可接受变化内是相等、相同或平面的。
将参照图1和图2提供根据本发明构思的示例实施方式的半导体器件的示意性描述。图1是根据本发明构思的示例实施方式的半导体器件的示意方框图，而图2是示出根据示例实施方式的半导体器件的存储单元阵列的等效电路图。
首先，参照图1，根据示例实施方式的半导体器件1可以包括存储单元阵列2、行解码器3和核心逻辑电路6。核心逻辑电路6可以包括读/写电路4和控制电路5。
存储单元阵列2可以包括布置在多个行和列中以形成存储单元阵列的多个存储单元。存储单元阵列2中包括的多个存储单元可以分成多个存储块。各个存储块可以包括多个字线(WL)、多个串选择线(SSL)、多个接地选择线(GSL)、多个位线(BL)和至少一个公共源极线(CSL)。
存储单元阵列2中包括的多个存储单元可以通过WL、CSL、SSL、GSL等连接到行解码器3，并可以通过BL连接到读/写电路4。
在示例实施方式中，布置在相同行中的多个存储单元可以连接到共同的WL，而布置在相同列中的多个存储单元可以连接到共同的BL。
行解码器3可以从外部源接收地址信息ADDR，并解码所接收的地址信息ADDR，因此确定提供给连接到存储单元阵列2的WL、CSL、SSL和GSL中的至少一部分的电压。
读/写电路4可以根据由控制电路5接收的命令来选择连接到存储单元阵列2的BL的至少一部分。读/写电路4可以读取存储在连接到BL的至少一个被选择的部分的存储单元中的数据，或者可以将数据记录在连接到BL的至少一个被选择的部分的存储单元中。为了执行上述操作，读/写电路4可以包括诸如页缓冲器、输入/输出缓冲器、数据锁存器等的电路。
控制电路5可以响应于从外部源发送的控制信号CTRL而控制行解码器3和读/写电路4的操作。在存储于存储单元阵列2中的数据被读取的情况下，控制电路5可以控制行解码器3的操作以允许读取操作所需的电压被提供给存储要被读取的数据的WL。在读取操作所需的电压被提供给特定WL的情况下，控制电路5可以控制以允许读/写电路4读取存储在连接到接收读取操作所需的电压的WL的存储单元中的数据。
另外地，在数据被写入存储单元阵列2的情况下，控制电路5可以控制行解码器3的操作以允许写入操作所需的电压被提供给WL以写入数据。在写入操作所需的电压被提供给特定的WL的情况下，控制电路5可以控制读/写电路4以允许数据被写入连接到接收写入操作所需的电压的WL的存储单元。
随后，将参照图2描述图1的存储单元阵列2的示例。图2是示出图1中描述的存储单元阵列2的示例的等效电路图。
参照图2以及图1，存储单元阵列2可以包括多个存储单元串S，该多个存储单元串S包括串联连接的n个存储单元MC1至MCn以及分别串联连接到存储单元MC1至MCn的相反两端的接地选择晶体管(GST)和串选择晶体管(SST)。串联连接的n个存储单元MC1至MCn可以分别连接到n个WL WL1至WLn用于选择存储单元MC1至MCn。
另外地，虚设单元还可以设置在GST与第一存储单元MC1之间以及在SST与第n存储单元MCn之间。
GST的栅极端子可以连接到GSL，而源极端子可以连接到CSL。
另外地，SST的栅极端子可以连接到SSL，而源极端子可以连接到存储单元MC1至MCn的漏极端子。
图2示出其中GST和SST分别连接到串联连接的n个存储单元MC1至MCn的结构。然而，可选地，多个GST或多个SST可以连接到n个存储单元MC1至MCn。
SST的漏极端子可以分别连接到多个BL BL1至BLm。在信号通过SSL施加到SST的栅极端子的情况下，通过BL BL1至BLm施加的信号被传输到串联连接的n个存储单元MC1至MCn，从而可以进行数据读取和写入操作。此外，预定电平的擦除电压可以通过形成在衬底中的阱区域施加，因而执行擦除记录在存储单元MC1至MCn中的数据的擦除操作。
另外地，根据一示例实施方式的半导体器件可以包括至少一个虚设串(DS)。DS可以被提供为包括与BL BL1至BLm电隔离的虚设沟道的串。例如，位线BL1至BLm可以不被电连接到一个或更多个虚设串DS。
随后，将参照图3、图4和图5描述根据示例实施方式的半导体器件1的示例。图3是示出根据示例实施方式的半导体器件的部件的俯视图，图4是沿图3的线I-I'截取的剖视图，图5是图4的部分“A1”的局部放大图。
参照图3、图4和图5，根据示例实施方式的半导体器件1的示例可以包括半导体衬底103和在半导体衬底103上的堆叠结构174。
半导体衬底103可以形成为单晶衬底，诸如单晶硅衬底。然而，本发明构思不限于此。例如，半导体衬底103可以包括形成在单晶硅衬底上的多晶硅(poly-Si)衬底。
堆叠结构174可以包括交替堆叠的层间绝缘层115和栅电极172L、172W和172U。堆叠结构174可以设置为与半导体衬底103间隔开。
栅电极172L、172W和172U可以包括最下面的栅电极172L、最上面的栅电极172U以及插置在最下面的栅电极172L与最上面的栅电极172U之间的单元栅电极172W。
根据示例实施方式的半导体器件1的示例可以包括分割栅电极172L、172W和172U的至少一部分的切割图案121。具体地，切割图案121可以分割栅电极172L、172W和172U当中的最上面的栅电极172U。被分割的最上面的栅电极172U可以被提供为SSL(图1和图2的SSL)。最下面的栅电极172L可以被提供为GSL(图1和图2的GSL)，而单元栅电极172W可以被提供为WL(图1的WL和图2的WL WL1至WLn)。切割图案121可以由绝缘材料诸如硅氧化物形成。
堆叠结构174还可以包括在最上面的栅电极172U上的上层间绝缘层115U。栅电极172L、172W和172U可以由导电材料形成，而层间绝缘层115和上层间绝缘层115U可以由硅氧化物形成。上层间绝缘层115U可以在垂直方向上比其它层间绝缘层115厚。
根据示例实施方式的半导体器件1的示例可以包括在堆叠结构174上的盖绝缘层163。
根据示例实施方式的半导体器件1的示例可以包括设置在半导体衬底103上并穿透堆叠结构174的分隔图案184。分隔图案184可以穿透盖绝缘层163。当从上方看时，分隔图案184可以具有交叉堆叠结构174的线形状。分隔图案184可以与半导体衬底103接触。在一些实施方式中，分隔图案184可以延伸到半导体衬底103的内部。
在示例实施方式中，分隔图案184可以由导电材料形成，诸如多晶硅、钛(Ti)、钛氮化物(TiN)、钽(Ta)、钽氮化物(TaN)和/或钨(W)。
根据示例实施方式的半导体器件1可以包括设置在分隔图案184的侧壁上的绝缘间隔物181。绝缘间隔物181可以由硅氧化物和/或硅氮化物形成。绝缘间隔物181可以插置在分隔图案184与栅电极172L、172W和172U之间以允许分隔图案184与栅电极172L、172W和172U电隔离。与其相应的绝缘间隔物181组合的每个分隔图案184可以一起被称为分隔结构。
根据示例实施方式的半导体器件1的示例可以包括沟道结构151。沟道结构151可以包括水平部分151H和在垂直方向上从水平部分151H延伸的多个垂直部分151V。沟道结构151的水平部分151H可以插置在堆叠结构174与半导体衬底103之间，并可以与半导体衬底103接触。沟道结构151的多个垂直部分151V可以在垂直方向上从水平部分151H延伸，并可以穿透堆叠结构174。沟道结构151可以由例如多晶硅形成。多个垂直部分151V的每个可以具有带有中空内部的环形形状或圆筒形状。单个沟道结构151可以设置在一对分隔图案184之间。沟道结构151的多个垂直部分151V的一部分可以穿透切割图案121。如图2所示，在沟道结构151的多个垂直部分151V当中，穿透切割图案121的垂直部分(图3的150)可以被提供为形成DS(图2的DS)的虚设沟道。
根据示例实施方式的半导体器件1的示例可以包括芯图案154和衬垫图案157。衬垫图案157可以与沟道结构151的多个垂直部分151V的上部区域接触。衬垫图案157可以由例如多晶硅形成。衬垫图案157可以由例如具有n型导电性的多晶硅形成。芯图案154可以插置在衬垫图案157与水平部分151H之间，并可以被多个垂直部分151V围绕。芯图案154可以由绝缘材料诸如硅氧化物形成。沟道结构151的多个垂直部分151V、芯图案154和衬垫图案157可以设置在穿透堆叠结构174的沟道孔124中。
根据示例实施方式的半导体器件1的示例可以包括下部子结构110。下部结构110可以插置在沟道结构151的水平部分151H与分隔图案184之间。下部结构110和分隔图案184可以设置为通过绝缘间隔物181彼此间隔开。下部结构110可以插置在堆叠结构174与半导体衬底103之间，并可以与半导体衬底103接触。下部结构110的下表面可以与水平部分151H的下表面共平面。下部结构110可以具有面对水平部分151H的侧表面，同时下部结构110的侧表面的至少一部分可以与水平部分151H接触。如可见的，沟道结构151的水平部分151H可以与每个分隔结构分隔开，使得沟道结构151不接触分隔结构。
当从上方看时，下部结构110的与分隔图案184相邻设置的一侧可以具有直线形状。另一方面，下部结构110的与水平部分151H相邻设置的另一侧可以具有弯曲形状。
下部结构110可以包括第一下部图案106a和设置在第一下部图案106a上的第二下部图案109a。第二下部图案109a可以比第一下部图案106a厚(例如在垂直于衬底103的顶表面的垂直方向上)。第一下部图案106a和第二下部图案109a的与分隔图案184相邻设置的侧表面可以在垂直方向上对准。另一方面，第一下部图案106a和第二下部图案109a的侧表面可以不在垂直方向上对准。第一下部图案106a可以与水平部分151H(例如，与水平部分151H的侧表面)接触。在一个实施方式中，第一下部图案106a和第二下部图案109a的侧表面的每个在与水平部分151H的侧表面的界面处具有弯曲形状。
在示例实施方式中，第一下部图案106a可以由硅氧化物形成，而第二下部图案109a可以由多晶硅形成。
根据示例实施方式的半导体器件1的示例还可以包括电介质结构130。电介质结构130可以插置在沟道结构151的多个垂直部分151V与堆叠结构174之间，并可以在水平部分151H与堆叠结构174之间延伸。电介质结构130可以插置在水平部分151H与堆叠结构174之间，并可以在水平部分151H与下部结构110之间延伸。电介质结构130可以在水平部分151H与下部结构110的第二下部图案109a之间延伸。
电介质结构130可以包括第一电介质层132、第二电介质层134和第三电介质层136。第二电介质层134可以插置在第一电介质层132与第三电介质层136之间。第三电介质层136可以插置在第二电介质层134与沟道结构151之间。
第三电介质层136可以被提供为隧道电介质。第三电介质层136可以包括硅氧化物和/或氮掺杂的硅氧化物。第二电介质层134可以被提供为用于将信息存储在诸如闪速存储器件等的非易失性存储器件中的层。具体地，第二电介质层134可以由诸如硅氮化物的材料形成，根据非易失性存储器件(诸如闪速存储器件)的操作条件俘获并保持穿过第三电介质层136从沟道结构151注入的电子，或擦除俘获在第二电介质层134中的电子。第一电介质层132可以由硅氧化物或含有杂质(诸如碳(C)、氮(N)、硼(B)、磷(P)等)的硅氧化物形成。堆叠结构174还可以包括第四电介质层169。第四电介质层169可以插置在栅电极172L、172W和172U与电介质结构130之间，并可以在栅电极172L、172W和172U与层间绝缘层115之间延伸。第四电介质层169可以例如由高k电介质诸如铝氧化物形成。
根据示例实施方式的半导体器件1的示例可以包括形成在半导体衬底103中与分隔图案184相邻设置的杂质区域178。杂质区域178可以被提供为公共源极区域或CSL(图1的CSL)。杂质区域178可以具有n型导电性。
在示例实施方式中，水平部分151H可以与第一下部图案106a接触，而水平部分151H可以设置为通过电介质结构130与第二下部图案109a间隔开，但是本发明构思不限于此。具体地，电介质结构130和水平部分151H的部分的形式可以被修改，使得第二下部图案109a可以与修改的水平部分151H'接触。将参照图6描述上述修改示例。
参照图6，沟道结构151的修改的水平部分151H'可以与第二下部图案109a的侧表面的一部分接触，并可以与第二下部图案109a的下表面(例如底表面)的一部分接触。修改的电介质结构130'可以插置在沟道结构151与堆叠结构174之间，并可以插置在沟道结构151的修改的水平部分151H'的侧表面的一部分与下部结构110的第二下部图案109a的侧表面的一部分之间。在修改的电介质结构130'下面，修改的水平部分151H'可以与第二下部图案109a接触。
随后，将参照图7和图8以及图3来描述根据示例实施方式的半导体器件1的修改示例。图7是沿图3的线I-I'截取的剖视图，而图8是图7的部分“A2”的局部放大图。
参照图3、图7和图8，根据示例实施方式的半导体器件1的修改示例可以包括半导体衬底103、堆叠结构174、沟道结构151、芯图案154、衬垫157、电介质结构130、第四电介质层169、盖绝缘层163和切割图案121，如参照图3和图4所述的。
根据示例实施方式的半导体器件1的修改示例还可以包括穿透盖绝缘层163和堆叠结构174的分隔图案284以及在分隔图案284的侧壁上的绝缘间隔物281。
根据示例实施方式的半导体器件1的修改示例还可以包括在半导体衬底103中与分隔图案284相邻设置的杂质区域278。杂质区域278可以具有n型导电性。
根据示例实施方式的半导体器件1的修改示例还可以包括下部结构210，下部结构210插置在堆叠结构174与半导体衬底103之间以及在分隔图案284与沟道结构151的水平部分151H之间。下部结构210的下表面可以与沟道结构151的水平部分151H的下表面共平面。下部结构210可以包括第一下部图案272和在第一下部图案272上的第二下部图案109a'。第二下部图案109a'的上部区域的与分隔图案284相邻设置的侧表面可以在水平方向上凹入。因此，第二下部图案109a'的上部区域可以比第二下部图案109a'的下部区域更窄(例如，在与衬底103的顶表面平行的水平方向上)。第二下部图案109a'可以比第一下部图案272厚(例如在垂直于衬底103的顶表面的垂直方向上)。
第一下部图案272和第二下部图案109a'可以由例如多晶硅形成。第一下部图案272可以由具有n型导电性的多晶硅形成。第一下部图案272可以与半导体衬底103接触。第一下部图案272可以与半导体衬底103中的杂质区域278接触。第一下部图案272可以与杂质区域278一起形成公共源极区域。
在示例实施方式中，水平部分151H可以与第一下部图案272接触，而水平部分151H可以设置为通过电介质结构130与第二下部图案109a'间隔开。然而，本发明构思不限于此。具体地，电介质结构130和水平部分151H可以被修改，使得水平部分151H的一部分可以与第二下部图案109a'的一部分接触。将参照图9描述上述修改示例。
参照图9，沟道结构151的修改的水平部分151H'可以与第二下部图案109a'的侧表面的一部分接触并且与第二下部图案109a'的下表面的一部分接触。修改的电介质结构130'可以插置在沟道结构151与堆叠结构174之间以及插置在沟道结构151的修改的水平部分151H'的侧表面的一部分与下部结构210的第二下部图案109a'的侧表面的一部分之间。在修改的电介质结构130'下面，水平部分151H'可以与第二下部图案109a'接触。
在下文，将描述根据示例实施方式的形成半导体器件的方法的示例。
首先，将参照图10A至图10L描述根据示例实施方式的形成半导体器件的方法的示例。图10A至图10L是沿图3的线I-I'截取的剖视图。
参照图10A，半导体衬底103可以被提供。半导体衬底103可以提供为单晶硅衬底或多晶硅衬底。第一下部层106和第二下部层109可以依次形成在半导体衬底103上。第二下部层109可以形成为比第一下部层106厚(例如在垂直方向上)。第一下部层106可以由例如硅氧化物形成。第二下部层109可以由多晶硅形成。
第二下部层109可以包括形成在其上的模制结构112。模制结构112可以包括交替且反复地堆叠的层间绝缘层115和牺牲栅极层118。此外，模制结构112还可以包括覆盖牺牲栅极层118当中的最上面的牺牲栅极层118U的上层间绝缘层115U。层间绝缘层115和上层间绝缘层115U可以由硅氧化物形成，而牺牲栅极层118可以由硅氮化物形成。
分割牺牲栅极层118的至少一部分的切割图案121可以被形成。具体地，切割图案121可以形成为分割牺牲栅极层118当中的最上面的牺牲栅极层118U。切割图案121可以由硅氧化物形成。
穿透模制结构112并暴露第二下部层109的沟道孔124可以被形成。沟道孔124可以被提供为多个孔，该多个孔设置为彼此间隔开。
参照图10B，水平开口127可以以这样的方式形成使得由沟道孔124暴露的第二下部层109被选择性地各向同性蚀刻。各向同性蚀刻第二下部层109可以包括蚀刻并去除设置在沟道孔124之间的模制结构112下面的第二下部层109。保留在模制结构112下面的第二下部层109可以被称为第二下部图案109a。保留的第二下部图案109a可以起到防止模制结构112通过水平开口127修改的作用。
第二下部层109可以由多晶硅形成，牺牲栅极层118可以由硅氮化物形成，并且层间绝缘层115和第一下部层106可以由硅氧化物形成。因此，由于第二下部层109由与牺牲栅极层118、层间绝缘层115和第一下部层106的材料不同的材料形成，所以第二下部层109可以被选择性地各向同性蚀刻。因此，在第二下部层109被各向同性蚀刻时，可以防止沟道孔124的宽度增加。上述各向同性蚀刻工艺可以例如使用湿蚀刻工艺或干蚀刻工艺来进行。
参照图10C，电介质结构130和保护层139可以依次形成在具有沟道孔124和水平开口127的半导体衬底103上。形成电介质结构130可以包括依次形成第一电介质层132、第二电介质层134和第三电介质层136。
第三电介质层136可以被提供为隧道电介质。第二电介质层134可以被提供为用于将信息存储在诸如闪速存储器件等的非易失性存储器件中的层。第二电介质层134可以提供为电荷俘获层。第一电介质层132可以由硅氧化物形成。保护层139可以由多晶硅形成。
保护层139和电介质结构130可以填充水平开口127。保护层139可以形成为在沟道孔124中具有中空圆筒形状，而不填充沟道孔124。
参照图10D，保护层139可以被各向异性地蚀刻，因此暴露水平开口127中的电介质结构130。电介质结构130的第三电介质层136可以被暴露。然而，水平开口127中的电介质结构130的第三电介质层136也可以通过各向异性地蚀刻保护层139的工艺被蚀刻，因此暴露第二电介质层134。
随后，将参照图10E至图10G描述蚀刻暴露的电介质结构130和第一下部层106的方法的示例。
参照图10E，选择性地各向同性蚀刻暴露的电介质结构130的第三电介质层136的第一蚀刻工艺142可以被执行，因而使第三电介质层136在水平方向上凹入。因此，电介质结构130的第二电介质层134可以被暴露。
参照图10F，选择性地各向同性蚀刻暴露的第二电介质层134的第二蚀刻工艺144可以被执行，因而使暴露的第二电介质层134在水平方向上凹入。因此，第一电介质层132可以被暴露。
参照图10G，各向同性地蚀刻并去除保留在沟道孔124之间的模制结构112下面的第一电介质层132、第二电介质层134、第三电介质层136和第一下部层106的第三蚀刻工艺146可以被执行。因此，在沟道孔124之间的模制结构112下面的半导体衬底103可以被暴露。使用第三蚀刻工艺146各向同性蚀刻的第一下部层106可以被称为第一下部图案106a。第一下部图案106a可以保留在第二下部图案109a下面。第一下部图案106a和第二下部图案109a可以形成下部结构110。第一下部图案106a和第二下部图案109a可以防止模制结构112由于水平开口127而被修改或损坏。在第一蚀刻工艺142、第二蚀刻工艺144和第三蚀刻工艺146期间，保护层139可以保护插置在保护层139与模制结构112之间的电介质结构130免受第一蚀刻工艺142、第二蚀刻工艺144和第三蚀刻工艺146的影响。
蚀刻电介质结构130和第一下部层106的方法不限于参照图10E至图10G描述的方法。具体地，在水平开口127中的第二电介质层134通过各向异性地蚀刻保护层139的工艺而暴露的情况下，各向异性地蚀刻第二电介质层134的第二蚀刻工艺(图10F的144)可以被执行，并且第三蚀刻工艺(图10G的146)可以被执行，因而暴露在沟道孔124之间的模制结构112下面的半导体衬底103。
参照图10H，保护层139可以通过执行第四蚀刻工艺148而被选择性地去除，因而暴露电介质结构130。第四蚀刻工艺148可以被提供为各向同性蚀刻工艺。
参照图10I，沟道结构151可以形成在保护层139从其去除的半导体衬底103上。沟道结构151可以包括填充水平开口127的水平部分151H和形成在沟道孔124中的垂直部分151V。沟道孔124中的垂直部分151V可以形成为具有中空的中心部分。沟道结构151可以与由水平开口127暴露的半导体衬底103接触。
参照图10J，部分地填充沟道孔124的芯图案154可以形成在包括沟道结构151的半导体衬底103上，衬垫层覆盖芯图案154和沟道结构151，并且衬垫层可以被抛光直到上层间绝缘层115U被暴露，从而形成衬垫图案157。衬垫图案157可以形成在芯图案154上，并可以连接到沟道结构151的垂直部分151V的上部区域。衬垫图案157可以由具有n型导电性的多晶硅形成。
参照图10K，上层间绝缘层163可以形成在包括衬垫图案157的半导体衬底103上。穿透上层间绝缘层163、模制结构112和下部结构110并暴露半导体衬底103的隔离开口166可以被形成。当形成隔离开口166时，半导体衬底103的表面的一部分可以被凹入。模制结构112的牺牲栅极层118的侧表面可以被隔离开口166暴露。
参照图10L，由隔离开口166暴露的牺牲栅极层(图10K的118)可以被选择性地去除以形成空隙，并且第四电介质层169和栅电极172L、172W和172U可以形成在空隙中。第四电介质层169可以插置在栅电极172L、172W和172U与电介质结构130之间，并可以在栅电极172L、172W和172U与层间绝缘层115之间延伸。
参照图3、图4和图5，杂质区域178可以形成在由隔离开口166暴露的半导体衬底103中。杂质区域178可以具有n型导电性。绝缘间隔物181可以形成在隔离开口166的侧表面上。绝缘间隔物181可以在形成杂质区域178之前或之后被形成。填充隔离开口166的分隔图案184可以被形成。分隔图案184可以由导电材料形成。
随后，将参照图11A至图11E描述根据示例实施方式的形成半导体器件的方法的不同示例。图11A至图11E是沿图3的线I-I'截取的剖视图。
参照图11A，与参照图10A至图10J描述的衬底相同的衬底可以被提供。例如，包括形成在其上的如参照图10A至图10J所述的下部结构110、模制结构112、电介质结构130、沟道结构151、芯图案154和衬垫图案157的半导体衬底103可以被提供。上层间绝缘层163可以形成在包括衬垫图案157的半导体衬底103上。穿透上层间绝缘层163和模制结构112并暴露第二下部图案109a的初始隔离开口266可以被形成。当形成初始隔离开口266时，第二下部图案109a的一部分可以被蚀刻。
参照图11B，保护间隔物268可以形成在初始隔离开口266的侧表面上。保护间隔物268可以由相对于第一下部图案106a具有蚀刻选择性的材料形成。例如，第一下部图案106a可以由硅氧化物形成，而保护间隔物268可以由硅氮化物形成。
参照图11C，由初始隔离开口266暴露的第二下部图案109a和第一下部图案106a可以被依次蚀刻，从而形成隔离开口266a。在依次蚀刻第二下部图案109a和第一下部图案106a时，半导体衬底103的一部分也可以被蚀刻。随后，第一下部图案106a可以被去除以形成空隙270。在去除由硅氧化物形成的第一下部图案106a的蚀刻工艺期间，保护间隔物268可以保护由硅氧化物形成的层间绝缘层115免受蚀刻工艺的影响。
参照图11D，填充空隙(图11C的270)的多晶硅可以被形成。填充空隙(图11C的270)的多晶硅可以被称为第一下部图案272。填充空隙(图11C的270)的多晶硅可以通过原位工艺(例如，相对于用于形成隔离开口266a的工艺，填充空隙的多晶硅可以被形成而在执行两种工艺的腔室中没有真空破坏，和/或没有从腔室移除衬底)掺杂。多晶硅可以被掺杂为具有n型导电性。因此，第一下部图案272可以由具有n型导电性的多晶硅形成。
参照图11E，保护间隔物268可以被去除以暴露牺牲栅极层118的侧表面。随后，可以执行与图10L所示的工艺相同的工艺。具体地，由隔离开口266a暴露的牺牲栅极层118可以被选择性地去除以形成空隙，并且第四电介质层169以及栅电极172L、172W和172U可以依次形成在空隙中。
参照图3、图7和图8，杂质区域278可以形成在由隔离开口266a暴露的半导体衬底103中。杂质区域278可以具有n型导电性。第一下部图案272和杂质区域278可以具有相同的导电类型，并可以形成公共源极区域或CSL。绝缘间隔物281可以形成在隔离开口266a的侧表面上。绝缘间隔物281可以在形成杂质区域278之前或之后形成。填充隔离开口266a的分隔图案284可以被形成。分隔图案284可以由导电材料形成。
根据示例实施方式，沟道结构151的多个垂直部分151V可以设置在穿透设置于半导体衬底103上的多个栅电极172L、172W和172U的沟道孔124中。沟道结构151的水平部分151H可以插置在多个栅电极172L、172W和172U与半导体衬底103之间，并可以与半导体衬底103接触。因此，沟道结构151的形成在沟道孔124中的多个垂直部分151V可以通过水平部分151H而与半导体衬底103接触。沟道结构151的结构可以增大沟道结构151与半导体衬底103之间的接触面积，而沟道孔124的尺寸不增大。因此，可以提高半导体器件1的电特性和可靠性。此外，即使在沟道孔124的尺寸减小的情况下，沟道结构151也可以稳定地连接到半导体衬底103。因此，可以提高半导体器件1的集成度。
如上所述，根据本发明构思的示例实施方式，可以提供包括具有水平部分和在垂直方向上从水平部分延伸的多个垂直部分的沟道结构的半导体器件。沟道结构的所述多个垂直部分可以设置在穿透设置于半导体衬底上的多个栅电极的沟道孔中。沟道结构的水平部分可以插置在所述多个栅电极与半导体衬底之间，并可以与半导体衬底接触。因此，形成在沟道孔中的沟道结构中的所述多个垂直部分可以通过水平部分与半导体衬底接触。沟道结构的结构可以增大沟道结构与半导体衬底之间的接触面积，而沟道孔的尺寸不增大。因此，可以提高半导体器件的电特性和可靠性。此外，尽管沟道孔的尺寸减小，但是沟道结构可以稳定地连接到半导体衬底。因此，可以提高半导体器件的集成度。
半导体器件可以是例如从晶片(例如衬底)形成的三维NAND存储器芯片。此外，当在这里使用时，术语“半导体器件”可以指半导体芯片(例如存储器芯片)的叠层或者半导体封装，该半导体封装包括封装衬底、一个或更多个半导体芯片(例如存储器芯片)以及覆盖所述一个或更多个半导体芯片并设置在封装衬底上的密封剂。半导体器件还可以指层叠封装器件。
尽管上面已经示出和描述了示例实施方式，但是对本领域技术人员来说将是明显的，可以进行修改和改变而没有背离本发明的范围。
本申请要求享有于2016年11月7日在韩国知识产权局提交的韩国专利申请第10-2016-0147361号的优先权的权益，其公开内容通过引用整体地结合于此。

Claims (20)

1.一种半导体器件，包括：
堆叠结构，设置在半导体衬底上，所述堆叠结构包括交替堆叠的层间绝缘层和栅电极；
多个分隔图案，设置在所述半导体衬底上并穿透所述堆叠结构；
沟道结构，设置在所述多个分隔图案中的两个相邻的分隔图案之间，所述沟道结构包括插置在所述堆叠结构与所述半导体衬底之间同时与所述半导体衬底接触的水平部分，并且包括在垂直方向上从所述水平部分延伸并穿透所述堆叠结构的多个垂直部分；
下部结构，插置在所述水平部分与所述分隔图案之间；以及
电介质结构，插置在所述多个垂直部分与所述堆叠结构之间并在所述水平部分与所述堆叠结构之间延伸。
2.根据权利要求1所述的半导体器件，其中所述下部结构的下表面与所述水平部分的下表面共平面。
3.根据权利要求1所述的半导体器件，其中所述下部结构包括第一下部图案和设置在所述第一下部图案上的第二下部图案。
4.根据权利要求3所述的半导体器件，其中所述第二下部图案比所述第一下部图案厚。
5.根据权利要求3所述的半导体器件，其中所述第一下部图案由绝缘材料形成，并且所述第二下部图案由多晶硅形成。
6.根据权利要求3所述的半导体器件，其中所述第一下部图案与所述水平部分接触，所述第二下部图案设置为与所述水平部分间隔开，并且所述电介质结构在所述水平部分与所述第二下部图案之间延伸。
7.根据权利要求3所述的半导体器件，其中所述第一下部图案和所述第二下部图案与所述水平部分接触。
8.根据权利要求1所述的半导体器件，还包括在所述分隔图案的侧表面上的绝缘间隔物，
其中所述分隔图案通过所述绝缘间隔物与所述栅电极间隔开。
9.根据权利要求1所述的半导体器件，还包括设置在所述半导体衬底中并与所述分隔图案相邻的杂质区域。
10.根据权利要求9所述的半导体器件，其中所述下部结构包括第一下部图案和设置在所述第一下部图案上的第二下部图案，并且所述第一下部图案由具有与所述杂质区域的导电类型相同的导电类型的多晶硅形成。
11.一种半导体器件，包括：
多个栅电极，设置在半导体衬底上；
沟道结构，包括与所述半导体衬底接触并设置在所述多个栅电极下面的水平部分，并且包括在垂直方向上从所述水平部分延伸并穿透所述多个栅电极的多个垂直部分；
电介质结构，覆盖所述水平部分的上表面，在所述多个垂直部分的侧表面上延伸并插置在所述多个垂直部分与所述多个栅电极之间；以及
下部结构，插置在所述多个栅电极与所述半导体衬底之间，
其中所述下部结构的下表面与所述水平部分的下表面共平面。
12.根据权利要求11所述的半导体器件，其中所述下部结构包括第一下部图案和设置在所述第一下部图案上同时比所述第一下部图案厚的第二下部图案，并且所述第二下部图案由多晶硅形成。
13.根据权利要求11所述的半导体器件，还包括：穿透所述多个栅电极并延伸到所述半导体衬底的内部的分隔图案；以及设置在所述半导体衬底中并与所述分隔图案相邻的杂质区域，
其中所述下部结构插置在所述分隔图案与所述水平部分之间。
14.根据权利要求13所述的半导体器件，其中所述下部结构包括由具有与所述杂质区域的导电类型相同的导电类型的多晶硅形成的下部图案。
15.根据权利要求11所述的半导体器件，其中所述下部结构具有面对所述水平部分的侧表面，并且所述下部结构的所述侧表面的至少一部分与所述水平部分接触。
16.一种半导体器件，包括：
堆叠结构，设置为与半导体衬底间隔开，所述堆叠结构包括交替堆叠的层间绝缘层和栅电极；
多个分隔图案，设置在所述半导体衬底上并穿透所述堆叠结构；
杂质区域，设置在所述半导体衬底中并与所述分隔图案相邻；
沟道结构，设置在所述多个分隔图案中的两个相邻的分隔图案之间，所述沟道结构包括与所述半导体衬底接触的水平部分和在垂直方向上从所述水平部分延伸并穿透所述堆叠结构的多个垂直部分；以及
下部结构，插置在所述水平部分与所述分隔图案之间。
17.根据权利要求16所述的半导体器件，还包括插置在所述沟道结构与所述堆叠结构之间的电介质结构，
其中所述电介质结构包括电荷俘获层。
18.根据权利要求16所述的半导体器件，其中所述下部结构包括具有与所述杂质区域的导电类型相同的导电类型的多晶硅层。
19.根据权利要求16所述的半导体器件，其中所述下部结构的下表面与所述水平部分的下表面共平面。
20.根据权利要求16所述的半导体器件，还包括：与所述多个垂直部分的上部区域接触的衬垫图案；以及插置在所述衬垫图案与所述水平部分之间并被所述多个垂直部分围绕的芯图案。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102649162B1 (ko) * 2017-02-27 2024-03-20 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20180129457A (ko) * 2017-05-26 2018-12-05 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10446573B2 (en) * 2017-11-21 2019-10-15 Macronix International Co., Ltd. Semiconductor structure and method for forming the same
KR102620598B1 (ko) * 2018-06-05 2024-01-04 삼성전자주식회사 3차원 반도체 소자
KR102670089B1 (ko) * 2018-10-26 2024-05-28 삼성전자주식회사 3차원 반도체 메모리 장치
KR102682440B1 (ko) * 2018-11-30 2024-07-05 삼성전자주식회사 수직형 메모리 장치
KR20210005441A (ko) 2019-07-05 2021-01-14 삼성전자주식회사 게이트 층 및 수직 구조물을 갖는 반도체 소자 및 그 형성 방법
KR102697629B1 (ko) * 2019-07-18 2024-08-26 삼성전자주식회사 게이트 영역 및 절연 영역을 갖는 적층 구조물을 포함하는 반도체 소자
KR20210052753A (ko) 2019-10-31 2021-05-11 삼성전자주식회사 반도체 소자
KR20210081051A (ko) 2019-12-23 2021-07-01 삼성전자주식회사 워드 라인 분리층을 갖는 반도체 소자
WO2021146897A1 (en) * 2020-01-21 2021-07-29 Yangtze Memory Technologies Co., Ltd. Three-dimensional nand memory device and method of forming the same
KR20210129426A (ko) 2020-04-20 2021-10-28 삼성전자주식회사 수직형 메모리 장치
KR20220167989A (ko) * 2021-06-15 2022-12-22 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097817A (zh) * 2014-05-23 2015-11-25 爱思开海力士有限公司 三维非易失性存储器件、半导体系统及其制造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080038994A (ko) 2006-10-31 2008-05-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR101585616B1 (ko) * 2009-12-16 2016-01-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20110132865A (ko) * 2010-06-03 2011-12-09 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR101763420B1 (ko) 2010-09-16 2017-08-01 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
KR101825539B1 (ko) 2010-10-05 2018-03-22 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR20120128438A (ko) 2011-05-17 2012-11-27 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자, 반도체 소자 및 시스템
KR101857025B1 (ko) 2011-10-31 2018-05-14 삼성전자주식회사 반도체 소자의 제조방법
KR20130057670A (ko) 2011-11-24 2013-06-03 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
JP5808708B2 (ja) 2012-04-10 2015-11-10 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR20130116607A (ko) 2012-04-16 2013-10-24 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR20140025632A (ko) * 2012-08-21 2014-03-05 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US9437605B2 (en) 2012-12-24 2016-09-06 Macronix International Co., Ltd. 3D NAND array architecture
KR20150138511A (ko) 2014-05-29 2015-12-10 삼성전자주식회사 비휘발성 메모리 소자
KR20160006866A (ko) 2014-07-09 2016-01-20 삼성전자주식회사 반도체 장치 및 그 제조방법
US9524979B2 (en) * 2014-09-08 2016-12-20 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US9711522B2 (en) * 2014-10-03 2017-07-18 Sandisk Technologies Llc Memory hole structure in three dimensional memory
US9530781B2 (en) 2014-12-22 2016-12-27 Sandisk Technologies Llc Three dimensional NAND memory having improved connection between source line and in-hole channel material as well as reduced damage to in-hole layers
US9659866B1 (en) * 2016-07-08 2017-05-23 Sandisk Technologies Llc Three-dimensional memory structures with low source line resistance

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097817A (zh) * 2014-05-23 2015-11-25 爱思开海力士有限公司 三维非易失性存储器件、半导体系统及其制造方法

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Publication number Publication date
US9997538B2 (en) 2018-06-12
US20180130816A1 (en) 2018-05-10
KR20180050840A (ko) 2018-05-16
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