KR102670089B1 - 3차원 반도체 메모리 장치 - Google Patents

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Abstract

3차원 반도체 메모리 장치는, 기판 상의 전극 구조체, 상기 전극 구조체는 상기 기판의 상면에 수직한 제1 방향으로 적층된 게이트 전극들을 포함하는 것, 상기 전극 구조체를 관통하고 상기 기판에 연결되는 수직 반도체 패턴, 및 상기 전극 구조체와 상기 수직 반도체 패턴 사이의 데이터 저장 패턴을 포함한다. 상기 데이터 저장 패턴은 차례로 적층된 제1 절연패턴, 제2 절연패턴, 및 제3 절연패턴을 포함한다. 상기 제1 내지 제3 절연패턴들의 각각은 상기 기판의 상기 상면에 평행한 제2 방향으로 연장되는 수평부를 포함한다. 상기 제1 절연패턴의 상기 수평부, 상기 제2 절연패턴의 상기 수평부, 및 상기 제3 절연패턴의 상기 수평부는 상기 제1 방향을 따라 차례로 적층되고, 상기 제1 절연패턴의 상기 수평부 및 상기 제3 절연패턴의 상기 수평부 중 적어도 하나는 상기 제2 절연패턴의 상기 수평부의 일 측면으로부터 상기 제2 방향으로 돌출된다.

Description

3차원 반도체 메모리 장치{THREE-DIMENSIONAL SEMICONDUCTOR MEMORY DEVICES}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 3차원으로 배열된 메모리 셀들을 갖는 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도가 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 장치들이 제안되고 있다. 그러나, 3차원 반도체 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 결함이 최소화된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 제조공정이 단순화된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명에 따른 3차원 반도체 메모리 장치는, 기판 상의 전극 구조체, 상기 전극 구조체는 상기 기판의 상면에 수직한 제1 방향으로 적층된 게이트 전극들을 포함하는 것; 상기 전극 구조체를 관통하고 상기 기판에 연결되는 수직 반도체 패턴; 및 상기 전극 구조체와 상기 수직 반도체 패턴 사이의 데이터 저장 패턴을 포함할 수 있다. 상기 데이터 저장 패턴은 차례로 적층된 제1 절연패턴, 제2 절연패턴, 및 제3 절연패턴을 포함할 수 있다. 상기 제1 내지 제3 절연패턴들의 각각은 상기 기판의 상기 상면에 평행한 제2 방향으로 연장되는 수평부를 포함할 수 있다. 상기 제1 절연패턴의 상기 수평부, 상기 제2 절연패턴의 상기 수평부, 및 상기 제3 절연패턴의 상기 수평부는 상기 제1 방향을 따라 차례로 적층될 수 있다. 상기 제1 절연패턴의 상기 수평부 및 상기 제3 절연패턴의 상기 수평부 중 적어도 하나는 상기 제2 절연패턴의 상기 수평부의 일 측면으로부터 상기 제2 방향으로 돌출될 수 있다.
본 발명에 따른 3차원 반도체 메모리 장치는, 기판 상의 전극 구조체, 상기 전극 구조체는 상기 기판의 상면에 수직한 제1 방향으로 적층된 게이트 전극들을 포함하는 것; 상기 전극 구조체를 관통하고 상기 기판에 연결되는 수직 반도체 패턴; 상기 전극 구조체와 상기 수직 반도체 패턴 사이에서 상기 제1 방향으로 제1 절연패턴; 및 상기 제1 절연패턴과 상기 수직 반도체 패턴 사이에서 상기 제1 방향으로 연장되는 제2 절연패턴을 포함할 수 있다. 상기 제1 절연패턴 및 상기 제2 절연패턴의 각각은 상기 기판의 상기 상면에 평행한 제2 방향으로 연장되는 수평부를 포함하고, 상기 제1 절연패턴의 상기 수평부는 상기 기판과 상기 제2 절연패턴의 상기 수평부 사이에 개재될 수 있다. 상기 제1 절연패턴의 상기 수평부는 상기 제2 절연패턴의 상기 수평부의 일 측면으로부터 상기 제2 방향으로 돌출될 수 있다.
본 발명의 개념에 따르면, 3차원 반도체 메모리 장치의 제조공정이 단순화될 수 있고, 상기 3차원 반도체 메모리 장치의 제조공정 동안 발생될 수 있는 결함이 최소화될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 일부 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 3은 도 2의 I-I'선에 따라 자른 단면도이다.
도 4는 도 2의 A부분의 확대도이다.
도 5a는 도 4의 B부분의 확대도이다.
도 5b 내지 도 5g의 각각은 본 발명의 일부 실시예들에 따른 3차원 반도체 메모리 장치의 일부를 나타내는 단면도로, 도 4의 B부분에 대응하는 확대도이다.
도 6 내지 도 14는 본 발명의 일부 실시예들에 따른 3차원 반도체 메모리 장치의 제조방법을 나타내는 도면들로, 도 2의 Ⅰ-Ⅰ'에 대응하는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 예시적인 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 3차원 반도체 메모리 장치의 셀 어레이는 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL), 및 상기 공통 소스 라인(CSL)과 상기 비트 라인들(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
상기 공통 소스 라인(CSL)은 기판 상에 배치되는 도전성 박막 또는 기판 내에 형성되는 불순물 영역일 수 있다. 상기 비트 라인들(BL)은 상기 기판으로부터 이격되어, 상기 기판 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 상기 비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 상기 셀 스트링들(CSTR)은 상기 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 상기 비트 라인들(BL)과 하나의 공통 소스 라인(CSL) 사이에 상기 셀 스트링들(CSTR)이 배치될 수 있다. 일부 실시예들에 따르면, 상기 공통 소스 라인(CSL)은 복수 개로 제공되고, 2차원적으로 배열될 수 있다. 이 경우, 상기 공통 소스 라인들(CSL)에 전기적으로 동일한 전압이 인가될 수 있고, 또는 상기 공통 소스 라인들(CSL)의 각각이 독립적으로 제어될 수도 있다.
상기 셀 스트링들(CSTR)의 각각은 상기 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 상기 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 상기 접지 선택 트랜지스터(GST), 상기 스트링 선택 트랜지스터(SST) 및 상기 메모리 셀 트랜지스터들(MCT)은 서로 직렬로 연결될 수 있다.
상기 공통 소스 라인(CSL)은 상기 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 상기 공통 소스 라인(CSL)과 상기 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL0-WL3) 및 스트링 선택 라인(SSL)이 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT) 및 상기 스트링 선택 트랜지스터(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 상기 메모리 셀 트랜지스터들(MCT)의 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다.
도 2는 본 발명의 일부 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 3은 도 2의 I-I'선에 따라 자른 단면도이다. 도 4는 도 2의 A부분의 확대도이고, 도 5a는 도 4의 B부분의 확대도이다.
도 2 및 도 3을 참조하면, 기판(100) 상에 전극 구조체(ST)가 제공될 수 있다. 상기 기판(100)은 반도체 기판(예컨대, 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판)일 수 있다. 상기 전극 구조체(ST)는 상기 기판(100)의 상면(100U)에 수직한 제1 방향(D1)을 따라 교대로 그리고 반복적으로 적층된 복수의 절연막들(110) 및 복수의 게이트 전극들(150L, 150, 150U)을 포함할 수 있다. 상기 복수의 게이트 전극들(150L, 150, 150U)은 상기 기판(100) 상의 접지 선택 게이트 전극(150L), 상기 접지 선택 게이트 전극(150L) 상의 스트링 선택 게이트 전극(150U), 및 이들 사이에 적층된 셀 게이트 전극들(150)을 포함할 수 있다. 상기 복수의 게이트 전극들(150L, 150, 150U)은 이들 사이에 개재되는 상기 절연막들(110)에 의해 서로 분리될 수 있다. 상기 전극 구조체(ST)는 상기 접지 선택 게이트 전극(150L)과 상기 기판(100) 사이에 개재되는 하부 절연막(102)을 더 포함할 수 있다. 상기 하부 절연막(102)은 상기 절연막들(110)보다 얇은 두께를 가질 수 있다. 상기 하부 절연막(102) 및 상기 절연막들(110)의 각각의 두께는 상기 제1 방향(D1)을 따라 측정될 수 있다. 상기 절연막들(110) 중 최상층의 절연막(110)은 상기 스트링 선택 게이트 전극(150U) 상에 적층될 수 있다.
상기 절연막들(110)은 일 예로, 실리콘 산화막, 실리콘 카바이드막, 실리콘 산질화막, 및 실리콘 질화막 중 적어도 하나를 포함할 수 있다. 상기 하부 절연막(102)은 일 예로, 실리콘 산화막, 실리콘 질화막, 고유전막(일 예로, 알루미늄 산화막 및 하프늄 산화막 등), 또는 이들의 조합을 포함할 수 있다. 상기 복수의 게이트 전극들(150L, 150, 150U)은 일 예로, 도핑된 반도체(일 예로, 도핑된 실리콘 등), 금속(일 예로, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (일 예로, 질화티타늄, 질화탄탈늄 등) 및/또는 전이금속(일 예로, 티타늄, 탄탈늄 등)을 포함할 수 있다.
상기 스트링 선택 게이트 전극(150U)은 수평적으로 서로 이격되는 한 쌍의 스트링 선택 게이트 전극들(150U1, 150U2)을 포함할 수 있다. 상기 한 쌍의 스트링 선택 게이트 전극들(150U1, 150U2)은 상기 기판(100)의 상기 상면(100U)에 평행한 제2 방향(D2)으로 서로 이격될 수 있다. 분리 절연 패턴(165)이 상기 한 쌍의 스트링 선택 게이트 전극들(150U1, 150U2) 사이에 개재될 수 있다. 상기 한 쌍의 스트링 선택 게이트 전극들(150U1, 150U2)은 이들 사이에 개재되는 상기 분리 절연 패턴(165)에 의해 서로 분리될 수 있다. 상기 분리 절연 패턴(165)은 절연 물질(일 예로, 실리콘 산화막)을 포함할 수 있다.
상기 전극 구조체(ST)는 평면적 관점에서 제3 방향(D3)으로 연장되는 라인 형태를 가질 수 있다. 상기 제3 방향(D3)은 상기 기판(100)의 상기 상면(100U)에 평행하고 상기 제2 방향(D2)에 교차할 수 있다. 일 예로, 상기 접지 선택 게이트 전극(150L), 상기 셀 게이트 전극들(150), 및 상기 스트링 선택 게이트 전극(150U)의 각각은 상기 제3 방향(D3)으로 연장되는 라인 형태를 가질 수 있다. 상기 스트링 선택 게이트 전극(150U)이 상기 한 쌍의 스트링 선택 게이트 전극들(150U1, 150U2)을 포함하는 경우, 상기 한 쌍의 스트링 선택 게이트 전극들(150U1, 150U2)은 상기 제3 방향(D3)으로 연장될 수 있고, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 분리 절연 패턴(165)은 상기 한 쌍의 스트링 선택 게이트 전극들(150U1, 150U2) 사이에서 상기 제3 방향(D3)으로 연장되는 라인 형태를 가질 수 있다.
수직 반도체 패턴들(VS)이 상기 기판(100) 상에 제공될 수 있다. 상기 수직 반도체 패턴들(VS)의 각각은 상기 제1 방향(D1)으로 연장되어 상기 전극 구조체(ST)를 관통할 수 있다. 상기 수직 반도체 패턴들(VS)의 각각의 단부는 상기 기판(100) 내에 배치될 수 있고 상기 기판(100)에 연결될 수 있다. 상기 수직 반도체 패턴들(VS)은 평면적 관점에서 일 방향으로 배열되거나, 지그재그 형태로 배열될 수 있다. 일 예로, 상기 수직 반도체 패턴들(VS)은 상기 제3 방향(D3)을 따라 지그재그 형태로 배열될 수 있다.
상기 수직 반도체 패턴들(VS)의 각각은 상기 전극 구조체(ST)의 하부를 관통하여 상기 기판(100)에 연결되는 하부 반도체 패턴(LSP), 및 상기 전극 구조체(ST)의 상부를 관통하여 상기 하부 반도체 패턴(LSP)에 연결되는 상부 반도체 패턴(USP)을 포함할 수 있다. 상기 하부 반도체 패턴(LSP)은 상기 접지 선택 게이트 전극(150L)을 관통할 수 있고, 상기 상부 반도체 패턴(USP)는 상기 셀 게이트 전극들(150) 및 상기 스트링 선택 게이트 전극(150U)을 관통할 수 있다.
상기 하부 반도체 패턴(LSP)은 상기 기판(100)을 시드로 이용하여 형성된 에피택시얼 패턴일 수 있다. 상기 하부 반도체 패턴(LSP)은 단결정 구조 또는 다결정 구조의 반도체 물질을 포함할 수 있고, 상기 기판(100)과 동일한 도전형을 가질 수 있다. 일부 실시예들에 따르면, 상기 하부 반도체 패턴(LSP)은 상기 기판(100)의 일부를 관통할 수 있고, 상기 기판(100)의 내면과 접할 수 있다. 상기 하부 반도체 패턴(LSP)은 필라 형태를 가질 수 있다.
상기 상부 반도체 패턴(USP)은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)를 가질 수 있다. 상기 상부 반도체 패턴(USP)의 하단은 닫힌 상태(closed state)일 수 있다. 상기 상부 반도체 패턴(USP)의 내부는 매립 절연 패턴(140)에 의해 채워질 수 있다. 상기 상부 반도체 패턴(USP)의 바닥면(USP_L)은 상기 하부 반도체 패턴(LSP)의 상면(LSP_U)보다 낮은 높이에 위치할 수 있다. 본 명세서에서, 높이는 상기 기판(100)의 상기 상면(100U)으로부터 상기 제1 방향(D1)을 따라 측정된 거리일 수 있다. 상기 상부 반도체 패턴(USP)의 단부는 상기 하부 반도체 패턴(LSP) 내에 삽입될 수 있다. 상기 상부 반도체 패턴(USP)은 실리콘(Si), 게르마늄(Ge), 또는 이들의 화합물과 같은 반도체 물질을 포함할 수 있다. 또한, 상기 상부 반도체 패턴(USP)은 불순물이 도핑된 반도체 물질을 포함하거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)을 포함할 수도 있다. 상기 상부 반도체 패턴(USP)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중 적어도 하나의 결정구조를 갖는 반도체 물질을 포함할 수 있다. 상기 매립 절연 패턴(140)은 일 예로, 실리콘 산화물을 포함할 수 있다.
도 3 및 도 4를 참조하면, 데이터 저장 패턴(130)이 상기 수직 반도체 패턴들(VS)의 각각과 상기 전극 구조체(ST) 사이에 개재될 수 있다. 상기 데이터 저장 패턴(130)은 상단 및 하단이 오픈된 파이프 형태 또는 마카로니 형태일 수 있고, 상기 수직 반도체 패턴들(VS)의 각각을 둘러쌀 수 있다. 상기 데이터 저장 패턴(130)은 상기 상부 반도체 패턴(USP)과 상기 전극 구조체(ST) 사이에 개재될 수 있고, 상기 상부 반도체 패턴(USP)을 측면을 둘러쌀 수 있다. 상기 데이터 저장 패턴(130)의 바닥면은 상기 하부 반도체 패턴(LSP)의 상기 상면(LSP_U)과 접할 수 있다.
상기 데이터 저장 패턴(130)은 NAND 플래시 메모리 장치의 데이터 저장막일 수 있다. 상기 데이터 저장 패턴(130)은 차례로 적층된 제1 절연패턴(130a), 제2 절연패턴(130b), 및 제3 절연패턴(130c)을 포함할 수 있다. 상기 제1 절연패턴(130a)은 상기 수직 반도체 패턴들(VS)의 각각과 상기 전극 구조체(ST) 사이에 개재될 수 있고, 상기 제3 절연패턴(130c)은 상기 수직 반도체 패턴들(VS)의 각각과 상기 제1 절연패턴(130a) 사이에 개재될 수 있다. 상기 제2 절연패턴(130b)은 상기 제1 절연패턴(130a)과 상기 제3 절연패턴(130c) 사이에 개재될 수 있다. 상기 제2 절연패턴(130b)은 전하 저장막일 수 있고, 일 예로, 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막을 포함할 수 있다. 상기 제2 절연패턴(130b)은, 일 예로, 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 상기 제1 절연패턴(130a)은 상기 제2 절연패턴(130b)보다 큰 밴드 갭을 갖는 물질을 포함할 수 있다. 상기 제1 절연패턴(130a)은 블로킹 절연막일 수 있고, 일 예로, 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막을 포함할 수 있다. 상기 제3 절연패턴(130c)은 상기 제2 절연패턴(130b)보다 큰 밴드 갭을 갖는 물질을 포함할 수 있다. 상기 제3 절연패턴(130c)은 터널 절연막일 수 있고, 일 예로, 실리콘 산화막을 포함할 수 있다. 상기 제2 절연패턴(130b)은 상기 제1 및 제3 절연패턴들(130a, 130c)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다.
도 4 및 도 5a를 참조하면, 상기 제1 내지 제3 절연패턴들(130a, 130b, 130c)의 각각은 상기 제2 방향(D2)으로 연장되는 수평부(HPa, HPb, HPc), 및 상기 수평부(HPa, HPb, HPc)로부터 상기 제1 방향(D1)으로 연장되는 수직부(VPa, VPb, VPc)를 포함할 수 있다. 상기 제1 절연패턴(130a)의 상기 수평부(HPa), 상기 제2 절연패턴(130b)의 상기 수평부(HPb), 및 상기 제3 절연패턴(130c)의 상기 수평부(HPc)는 상기 하부 반도체 패턴(LSP)의 상기 상면(LSP_U) 상에 상기 제1 방향(D1)을 따라 차례로 적층될 수 있다. 상기 제1 절연패턴(130a)의 상기 수평부(HPa)는 상기 하부 반도체 패턴(LSP)에 인접할 수 있고, 상기 제3 절연패턴(130c)의 상기 수평부(HPc)는 상기 제1 절연패턴(130a)의 상기 수평부(HPa)를 사이에 두고 상기 하부 반도체 패턴(LSP)으로부터 이격될 수 있다. 상기 제2 절연패턴(130b)의 상기 수평부(HPb)는 상기 제1 절연패턴(130a)의 상기 수평부(HPa)와 상기 제3 절연패턴(130c)의 상기 수평부(HPc) 사이에 개재될 수 있다. 상기 제1 절연패턴(130a)의 상기 수평부(HPa)는 상기 하부 반도체 패턴(LSP)의 상기 상면(LSP_U)과 접할 수 있다.
상기 제1 절연패턴(130a)의 상기 수직부(VPa)는 상기 상부 반도체 패턴(USP)과 상기 상기 전극 구조체(ST) 사이에 개재될 수 있고, 상기 제3 절연패턴(130c)의 상기 수직부(VPc)는 상기 상부 반도체 패턴(USP)과 상기 제1 절연패턴(130a)의 상기 수직부(VPa) 사이에 개재될 수 있다. 상기 제2 절연패턴(130b)의 상기 수직부(VPb)는 상기 제1 절연패턴(130a)의 상기 수직부(VPa)와 상기 제3 절연패턴(130c)의 상기 수직부(VPc) 사이에 개재될 수 있다. 상기 제3 절연패턴(130c)의 상기 수직부(VPc)는 상기 상부 반도체 패턴(USP)과 접할 수 있다. 상기 상부 반도체 패턴(USP)은 상기 제3 절연패턴(130c)의 상기 수평부(HPc)의 상면을 덮을 수 있고, 상기 제1 내지 제3 절연패턴들(130a, 130b, 130c)의 상기 수평부들(HPa, HPb, HPc)의 측면들(SSa, SSb, SSc)을 덮도록 연장될 수 있다.
상기 제1 절연패턴(130a)의 상기 수평부(HPa) 및 상기 제3 절연패턴(130c)의 상기 수평부(HPc) 중 적어도 하나는 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb)으로부터 상기 제2 방향(D2)으로 돌출될 수 있다. 일부 실시예들에 따르면, 상기 제1 절연패턴(130a)의 상기 수평부(HPa) 및 상기 제3 절연패턴(130c)의 상기 수평부(HPc)의 각각은 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb)으로부터 상기 제2 방향(D2)으로 돌출될 수 있다. 상기 제1 절연패턴(130a)의 상기 수평부(HPa)는 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb)으로부터 제1 돌출 길이(PL1)를 가질 수 있고, 상기 제3 절연패턴(130c)의 상기 수평부(HPc)는 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb)으로부터 제2 돌출 길이(PL2)를 가질 수 있다. 일부 실시예들에 따르면, 상기 제1 돌출 길이(PL1) 및 상기 제2 돌출 길이(PL2)는 실질적으로 서로 동일할 수 있다. 상기 상부 반도체 패턴(USP)은 상기 제1 절연패턴(130a)의 상기 수평부(HPa)와 상기 제3 절연패턴(130c)의 상기 수평부(HPc) 사이로 연장되어 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb)과 접할 수 있다.
도 2 및 도 3을 다시 참조하면, 도전 패드(160)가 상기 수직 반도체 패턴들(VS)의 각각 상에 제공될 수 있다. 상기 도전 패드(160)는 상기 매립 절연 패턴(140)의 상면 및 상기 상부 반도체 패턴(USP)의 최상부면을 덮을 수 있다. 상기 도전 패드(160)는 불순물이 도핑된 반도체 물질 및/또는 도전 물질을 포함할 수 있다. 상기 데이터 저장 패턴(130)은 상기 상부 반도체 패턴(USP)의 상기 측면으로부터 상기 도전 패드(160)의 측면 상으로 연장될 수 있다. 상기 데이터 저장 패턴(130)은 상기 도전 패드(160)의 상기 측면을 둘러쌀 수 있고, 상기 데이터 저장 패턴(130)의 최상부면은 상기 도전 패드(160)의 상면과 실질적으로 동일한 높이에 있을 수 있다.
게이트 유전 패턴(172)이 상기 접지 선택 게이트 전극(150L)과 상기 하부 반도체 패턴(LSP) 사이에 개재될 수 있다. 상기 게이트 유전 패턴(172)은 일 예로, 실리콘 산화막을 포함할 수 있다. 상기 게이트 유전 패턴(172)은 상기 하부 반도체 패턴(LSP)의 일부를 산화시켜 형성한 것일 수 있다.
상기 게이트 전극들(150L, 150, 150U)의 각각의 상면 및 하면 상에 수평 절연체들(175)이 제공될 수 있다. 상기 수평 절연체들(175)은 상기 스트링 선택 게이트 전극(150U) 및 상기 셀 게이트 전극들(150)의 각각과 상기 데이터 저장 패턴(130) 사이, 또는 상기 접지 선택 게이트 전극(150L)과 상기 게이트 유전 패턴(172) 사이로 연장될 수 있다. 상기 수평 절연체들(175)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일부 실시예들에 따르면, 상기 수평 절연체들(175)은 전하 트랩형 플래시 메모리 트랜지스터의 블로킹 절연막을 포함할 수 있다.
공통 소스 플러그들(180)이 상기 전극 구조체(ST)의 양 측에 각각 제공될 수 있고 상기 기판(100)에 접속될 수 있다. 상기 공통 소스 플러그들(180)은 상기 제3 방향(D3)으로 연장될 수 있고, 상기 전극 구조체(ST)를 사이에 두고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 전극 구조체(ST)는 서로 인접하는 공통 소스 영역들(170) 사이에 배치될 수 있다. 상기 공통 소스 영역들(170)은 상기 전극 구조체(ST)의 양 측의 상기 기판(100) 내에 제공되어 상기 제3 방향(D3)으로 연장될 수 있고, 상기 전극 구조체(ST)를 사이에 두고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 공통 소스 영역들(170)은 상기 기판(100) 내에 불순물이 주입된 영역들일 수 있다. 상기 공통 소스 플러그들(180)은 상기 공통 소스 영역들(170)에 각각 접속될 수 있다. 측면 절연 스페이서들(185)이 상기 전극 구조체(ST)의 양 측에 각각 제공될 수 있다. 상기 측면 절연 스페이서들(185)의 각각은 상기 공통 소스 플러그들(180)의 각각과 상기 전극 구조체(ST) 사이에 개재될 수 있고, 상기 기판(100) 또는 상기 공통 소스 영역들(170)의 각각과 접촉할 수 있다. 상기 공통 소스 플러그들(180)은 도전 물질을 포함할 수 있고, 상기 측면 절연 스페이서들(185)은 일 예로, 실리콘 질화물을 포함할 수 있다.
캐핑 절연막(190)이 상기 전극 구조체(ST) 상에 제공될 수 있고, 상기 전극 구조체(ST)의 상면 및 상기 도전 패드(160)의 상기 상면을 덮을 수 있다. 상기 캐핑 절연막(190)의 상면은 상기 공통 소스 플러그들(180)의 상면들과 실질적으로 동일한 높이에 있을 수 있다. 층간 절연막(195)이 상기 캐핑 절연막(190) 상에 제공될 수 있고, 상기 공통 소스 플러그들(180)의 상기 상면들을 덮을 수 있다. 상기 캐핑 절연막(190) 및 상기 층간 절연막(195)은 절연 물질(일 예로, 실리콘 산화물)을 포함할 수 있다. 제1 콘택(192)이 상기 도전 패드(160) 상에 제공될 수 있다. 상기 제1 콘택(192)은 상기 캐핑 절연막(190)을 관통하여 상기 도전 패드(160)에 연결될 수 있다. 제2 콘택(197)이 상기 층간 절연막(195)을 관통하여 상기 제1 콘택(192)에 연결될 수 있다. 상기 제1 콘택(192) 및 상기 제2 콘택(197)은 도전 물질을 포함할 수 있다. 비트 라인들(200)이 상기 층간 절연막(195) 상에 제공될 수 있다. 상기 비트 라인들(200)은 상기 제2 방향(D2)으로 연장될 수 있고, 상기 제3 방향(D3)으로 서로 이격될 수 있다. 상기 수직 반도체 패턴들(VS)은 상기 제1 콘택(192) 또는 상기 제2 콘택(197)과 연결되지 않는 더미 수직 반도체 패턴(DVS)를 포함할 수 있다. 상기 더미 수직 반도체 패턴(DVS)을 제외한, 상기 수직 반도체 패턴들(VS)의 각각은 상기 제1 콘택(192) 및 상기 제2 콘택(197)을 통해 상기 비트 라인들(200) 중 대응하는 비트 라인(200)에 전기적으로 연결될 수 있다. 상기 비트 라인들(200)은 도전 물질을 포함할 수 있다.
도 5b는 본 발명의 일부 실시예들에 따른 3차원 반도체 메모리 장치의 일부를 나타내는 단면도로, 도 4의 B부분에 대응하는 확대도이다. 설명의 간소화를 위해, 도 2 내지 도 4, 및 도 5a를 참조하여 설명한 3차원 반도체 메모리 장치와 차이점을 주로 설명한다.
도 4 및 도 5b를 참조하면, 상기 제1 절연패턴(130a)의 상기 수평부(HPa) 및 상기 제3 절연패턴(130c)의 상기 수평부(HPc) 중 적어도 하나는 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb)으로부터 상기 제2 방향(D2)으로 돌출될 수 있다. 일부 실시예들에 따르면, 상기 제1 절연패턴(130a)의 상기 수평부(HPa) 및 상기 제3 절연패턴(130c)의 상기 수평부(HPc)의 각각은 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb)으로부터 상기 제2 방향(D2)으로 돌출될 수 있다. 상기 제1 절연패턴(130a)의 상기 수평부(HPa)는 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb)으로부터 제1 돌출 길이(PL1)를 가질 수 있고, 상기 제3 절연패턴(130c)의 상기 수평부(HPc)는 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb)으로부터 제2 돌출 길이(PL2)를 가질 수 있다. 본 실시예들에 따르면, 상기 제1 돌출 길이(PL1)는 상기 제2 돌출 길이(PL2)보다 클 수 있다. 즉, 상기 제1 절연패턴(130a)의 상기 수평부(HPa)는 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb)으로부터 상기 제3 절연패턴(130c)의 상기 수평부(HPc)보다 더 길게 돌출될 수 있다. 상기 상부 반도체 패턴(USP)은 상기 제1 절연패턴(130a)의 상기 수평부(HPa)와 상기 제3 절연패턴(130c)의 상기 수평부(HPc) 사이로 연장되어 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb)과 접할 수 있다.
도 5c는 본 발명의 일부 실시예들에 따른 3차원 반도체 메모리 장치의 일부를 나타내는 단면도로, 도 4의 B부분에 대응하는 확대도이다. 설명의 간소화를 위해, 도 2 내지 도 4, 및 도 5a를 참조하여 설명한 3차원 반도체 메모리 장치와 차이점을 주로 설명한다.
도 4 및 도 5c를 참조하면, 상기 제1 절연패턴(130a)의 상기 수평부(HPa) 및 상기 제3 절연패턴(130c)의 상기 수평부(HPc) 중 적어도 하나는 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb)으로부터 상기 제2 방향(D2)으로 돌출될 수 있다. 일부 실시예들에 따르면, 상기 제1 절연패턴(130a)의 상기 수평부(HPa) 및 상기 제3 절연패턴(130c)의 상기 수평부(HPc)의 각각은 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb)으로부터 상기 제2 방향(D2)으로 돌출될 수 있다. 본 실시예들에 따르면, 상기 제3 절연패턴(130c)의 상기 수평부(HPc)의 상기 측면(SSc)은 상기 제3 절연패턴(130c)의 외부를 향하여 돌출된 볼록한 면(convex surface)을 포함할 수 있고, 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb)은 상기 제2 절연패턴(130b)의 내부를 향하여 리세스된 오목한 면(concave surface)을 포함할 수 있다. 상기 제1 절연패턴(130a)의 상기 수평부(HPa)의 상기 측면(SSa)의 적어도 일부는 상기 제1 절연패턴(130a)의 외부를 향하여 돌출된 볼록한 면(convex surface)을 포함할 수 있다. 상기 상부 반도체 패턴(USP)은 상기 제1 절연패턴(130a)의 상기 수평부(HPa)와 상기 제3 절연패턴(130c)의 상기 수평부(HPc) 사이로 연장되어 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb)과 접할 수 있다.
도 5d는 본 발명의 일부 실시예들에 따른 3차원 반도체 메모리 장치의 일부를 나타내는 단면도로, 도 4의 B부분에 대응하는 확대도이다. 설명의 간소화를 위해, 도 2 내지 도 4, 및 도 5a를 참조하여 설명한 3차원 반도체 메모리 장치와 차이점을 주로 설명한다.
도 4 및 도 5d를 참조하면, 상기 제1 절연패턴(130a)의 상기 수평부(HPa) 및 상기 제3 절연패턴(130c)의 상기 수평부(HPc) 중 적어도 하나는 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb)으로부터 상기 제2 방향(D2)으로 돌출될 수 있다. 일부 실시예들에 따르면, 상기 제1 절연패턴(130a)의 상기 수평부(HPa) 및 상기 제3 절연패턴(130c)의 상기 수평부(HPc)의 각각은 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb)으로부터 상기 제2 방향(D2)으로 돌출될 수 있다. 본 실시예들에 따르면, 상기 제1 절연패턴(130a)의 상기 수평부(HPa)의 상기 측면(SSa)은 제1 경사면(S1)을 포함할 수 있고, 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb)은 제2 경사면(S2)을 포함할 수 있다. 상기 제1 경사면(S1)은 상기 기판(100)의 상기 상면(100U)에 수직한 법선(100a)에 대하여 상기 제2 경사면(S2)과 반대 방향으로 경사질 수 있다. 일 예로, 상기 제2 경사면(S2)은 상기 법선(100a)에 대하여 상기 제2 방향(D2)으로 경사질 수 있고, 상기 제1 경사면(S1)은 상기 법선(100a)에 대하여 상기 제2 방향(D2)의 반대 방향으로 경사질 수 있다. 상기 제3 절연패턴(130c)의 상기 수평부(HPc)의 상기 측면(SSc)은 제3 경사면(S3)을 포함할 수 있다. 상기 제3 경사면(S3)은 상기 법선(100a)에 대하여 상기 제2 경사면(S2)과 동일한 방향으로 경사질 수 있다. 일 예로, 상기 제3 경사면(S3)은 상기 법선(100a)에 대하여 상기 제2 방향(D2)으로 경사질 수 있다. 상기 제2 경사면(S2)은 상기 제3 경사면(S3)에 정렬될 수 있다. 상기 제1 경사면(S1)은 상기 제2 방향(D2)을 따라 상기 제2 경사면(S2)으로부터 오프셋될 수 있다. 상기 상부 반도체 패턴(USP)은 상기 제1 절연패턴(130a)의 상기 수평부(HPa)와 상기 제3 절연패턴(130c)의 상기 수평부(HPc) 사이로 연장되어 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb)과 접할 수 있다.
도 5e는 본 발명의 일부 실시예들에 따른 3차원 반도체 메모리 장치의 일부를 나타내는 단면도로, 도 4의 B부분에 대응하는 확대도이다. 설명의 간소화를 위해, 도 2 내지 도 4, 및 도 5a를 참조하여 설명한 3차원 반도체 메모리 장치와 차이점을 주로 설명한다.
도 4 및 도 5e를 참조하면, 상기 제1 절연패턴(130a)의 상기 수평부(HPa) 및 상기 제3 절연패턴(130c)의 상기 수평부(HPc) 중 적어도 하나는 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb)으로부터 상기 제2 방향(D2)으로 돌출될 수 있다. 일부 실시예들에 따르면, 상기 제1 절연패턴(130a)의 상기 수평부(HPa) 및 상기 제3 절연패턴(130c)의 상기 수평부(HPc)의 각각은 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb)으로부터 상기 제2 방향(D2)으로 돌출될 수 있다. 본 실시예들에 따르면, 도 4 및 도 5d를 참조하여 설명한 바와 같이, 상기 제1 경사면(S1)은 상기 법선(100a)에 대하여 상기 제2 경사면(S2)과 반대 방향으로 경사질 수 있고, 상기 제3 경사면(S3)은 상기 법선(100a)에 대하여 상기 제2 경사면(S2)과 동일한 방향으로 경사질 수 있다. 일 예로, 상기 제2 경사면(S2)은 상기 법선(100a)에 대하여 상기 제2 방향(D2)으로 경사질 수 있고, 상기 제1 경사면(S1)은 상기 법선(100a)에 대하여 상기 제2 방향(D2)의 반대 방향으로 경사질 수 있다. 상기 제3 경사면(S3)은 상기 법선(100a)에 대하여 상기 제2 방향(D2)으로 경사질 수 있다.
상기 제3 경사면(S3)은 상기 제2 방향(D2)을 따라 상기 제2 경사면(S2)으로부터 오프셋될 수 있다. 상기 제3 절연패턴(130c)의 상기 수평부(HPc)의 바닥면(BSS)이 상기 제2 경사면(S2)과 상기 제3 경사면(S3) 사이에 개재될 수 있다. 상기 제3 절연패턴(130c)의 상기 수평부(HPc)의 상기 바닥면(BSS)은 상기 기판(100)의 상기 상면(100U)에 실질적으로 평행할 수 있다. 상기 제1 경사면(S1)은 상기 제2 방향(D2)을 따라 상기 제2 경사면(S2)으로부터 오프셋될 수 있다. 상기 제1 절연패턴(130a)의 상기 수평부(HPa)의 상면(TSS)이 상기 제1 경사면(S1)과 상기 제2 경사면(S2) 사이에 개재될 수 있다. 상기 제1 절연패턴(130a)의 상기 수평부(HPa)의 상기 상면(TSS)은 상기 기판(100)의 상기 상면(100U)에 실질적으로 평행할 수 있다.
도 5f는 본 발명의 일부 실시예들에 따른 3차원 반도체 메모리 장치의 일부를 나타내는 단면도로, 도 4의 B부분에 대응하는 확대도이다. 설명의 간소화를 위해, 도 2 내지 도 4, 및 도 5a를 참조하여 설명한 3차원 반도체 메모리 장치와 차이점을 주로 설명한다.
도 4 및 도 5f를 참조하면, 상기 제1 절연패턴(130a)의 상기 수평부(HPa) 및 상기 제3 절연패턴(130c)의 상기 수평부(HPc) 중 적어도 하나는 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb)으로부터 상기 제2 방향(D2)으로 돌출될 수 있다. 일부 실시예들에 따르면, 상기 제1 절연패턴(130a)의 상기 수평부(HPa) 및 상기 제3 절연패턴(130c)의 상기 수평부(HPc)의 각각은 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb)으로부터 상기 제2 방향(D2)으로 돌출될 수 있다. 본 실시예들에 따르면, 상기 제1 절연패턴(130a)의 상기 수평부(HPa)의 상기 측면(SSa)은 제1 경사면(S1)을 포함할 수 있다. 상기 제1 경사면(S1)은 상기 기판(100)의 상기 상면(100U)에 수직한 법선(100a)에 대하여 상기 제2 방향(D2)의 반대 방향으로 경사질 수 있다. 더하여, 상기 제1 경사면(S1)은 상기 제1 절연패턴(130a)의 상기 수평부(HPa)의 외부를 향하여 볼록한 곡면일 수 있다. 상기 제3 절연패턴(130c)의 상기 수평부(HPc)의 상기 측면(SSc)은 상기 제2 방향(D2)을 따라 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb)으로부터 오프셋될 수 있다. 상기 제3 절연패턴(130c)의 상기 수평부(HPc)의 바닥면(BSS)이 상기 제3 절연패턴(130c)의 상기 수평부(HPc)의 상기 측면(SSc)과 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb) 사이에 개재될 수 있다. 상기 제3 절연패턴(130c)의 상기 수평부(HPc)의 상기 바닥면(BSS)은 상기 기판(100)의 상기 상면(100U)에 실질적으로 평행할 수 있다.
상기 상부 반도체 패턴(USP)은 상기 제1 절연패턴(130a)의 상기 수평부(HPa)와 상기 제3 절연패턴(130c)의 상기 수평부(HPc) 사이로 연장되어 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb)과 접할 수 있다.
도 5g는 본 발명의 일부 실시예들에 따른 3차원 반도체 메모리 장치의 일부를 나타내는 단면도로, 도 4의 B부분에 대응하는 확대도이다. 설명의 간소화를 위해, 도 2 내지 도 4, 및 도 5a를 참조하여 설명한 3차원 반도체 메모리 장치와 차이점을 주로 설명한다.
도 4 및 도 5g를 참조하면, 상기 제1 절연패턴(130a)의 상기 수평부(HPa) 및 상기 제3 절연패턴(130c)의 상기 수평부(HPc)의 각각은 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb)으로부터 상기 제2 방향(D2)으로 돌출될 수 있다. 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb)은 상기 제2 절연패턴(130b)의 내부를 향하여 리세스된 오목한 면(concave surface)을 포함할 수 있고, 상기 제3 절연패턴(130c)의 상기 수평부(HPc)의 상기 측면(SSc)은 상기 제3 절연패턴(130c)의 외부를 향하여 돌출된 볼록한 면(convex surface)을 포함할 수 있다. 상기 제1 절연패턴(130a)의 상기 수평부(HPa)의 상기 측면(SSa)의 적어도 일부는 상기 제1 절연패턴(130a)의 외부를 향하여 돌출된 볼록한 면(convex surface)을 포함할 수 있다.
본 실시예들에 따르면, 상기 제3 절연패턴(130c)의 상기 수평부(HPc)의 상기 측면(SSc)의 하부 에지(edge, E3a)는, 일 예로, 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb)의 상부 에지(E2b)보다 상기 제2 방향(D2)으로 돌출될 수 있다. 다른 예로, 도시된 바와 달리, 상기 제3 절연패턴(130c)의 상기 수평부(HPc)의 상기 측면(SSc)의 상기 하부 에지(edge, E3a)는 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb)의 상기 상부 에지(E2b)와 중첩될 수도 있다. 상기 제3 절연패턴(130c)의 상기 수평부(HPc)의 상기 측면(SSc)의 상부 에지(E3b)는 상기 제3 절연패턴(130c)의 상기 수평부(HPc)의 상기 측면(SSc)의 상기 하부 에지(edge, E3a)보다 상기 제2 방향(D2)으로 돌출될 수 있다. 상기 제1 절연패턴(130a)의 상기 수평부(HPa)의 상기 측면(SSa)의 상부 에지(E1b)는, 일 예로, 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb)의 하부 에지(E2a)보다 상기 제2 방향(D2)으로 돌출될 수 있다. 다른 예로, 도시된 바와 달리, 상기 제1 절연패턴(130a)의 상기 수평부(HPa)의 상기 측면(SSa)의 상기 상부 에지(E1b)는 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb)의 상기 하부 에지(E2a)와 중첩할 수도 있다. 상기 제1 절연패턴(130a)의 상기 수평부(HPa)의 상기 측면(SSa)의 하부 에지(E1a)는 상기 제1 절연패턴(130a)의 상기 수평부(HPa)의 상기 측면(SSa)의 상기 상부 에지(E1b)보다 상기 제2 방향(D1)으로 돌출될 수 있다.
도 6 내지 도 14는 본 발명의 일부 실시예들에 따른 3차원 반도체 메모리 장치의 제조방법을 나타내는 도면들로, 도 2의 Ⅰ-Ⅰ'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 2 내지 도 4, 및 도 5a 내지 도 5e를 참조하여 설명한 3차원 반도체 메모리 장치와 중복되는 설명은 생략될 수 있다.
도 2 및 도 6을 참조하면, 기판(100) 상에 박막 구조체(TS)가 형성될 수 있다. 상기 박막 구조체(TS)는 상기 기판(100) 상의 하부 절연막(102), 및 상기 하부 절연막(102) 상에 교대로 그리고 반복적으로 적층된 희생막들(112) 및 절연막들(110)을 포함할 수 있다. 일 예로, 상기 하부 절연막(102)은 열산화 공정을 통해 형성된 실리콘 산화막이거나, 증착 기술을 이용하여 형성된 실리콘 산화막일 수 있다. 일부 실시예들에 따르면, 상기 희생막들(112)은 서로 동일한 두께를 가지도록 형성될 수 있다. 다른 실시예에 따르면, 상기 희생막들(112) 중 최하층의 희생막(112)은 그 위에 적층되는 희생막들(112)보다 두껍게 형성될 수 있다. 또 다른 실시예들에 따르면, 상기 희생막들(112) 중 최상층의 희생막(112)은 그 아래에 제공되는 희생막들(112)보다 두껍게 형성될 수 있다. 상기 절연막들(110)은 서로 동일한 두께를 가지도록 형성되거나, 상기 절연막들(110) 중 최하층의 절연막(110)은 그 위에 적층되는 절연막들(110)보다 두껍게 형성될 수도 있다. 상기 하부 절연막(102)은 상기 희생막들(112) 및 상기 절연막들(110)보다 얇은 두께를 가질 수 있다.
상기 희생막들(112) 및 상기 절연막(110)들은 일 예로, 열적 화학기상증착(Thermal CVD), 플라즈마 인핸스드 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 형성될 수 있다. 일부 실시예들에 따르면, 상기 희생막들(112) 및 상기 절연막들(110)은 서로 다른 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 상기 희생막들(112)은 실리콘막, 실리콘 산화막, 실리콘 카바이드막, 실리콘 산질화막 및 실리콘 질화막 중의 적어도 하나일 수 있다. 상기 절연막들(110)은 실리콘 산화막, 실리콘 카바이드막, 실리콘 산질화막, 및 실리콘 질화막 중의 적어도 하나이되, 상기 희생막들(112)과 다른 물질일 수 있다. 일 예로, 상기 희생막들(112)은 실리콘 질화막으로 형성될 수 있고, 상기 절연막들(110)은 실리콘 산화막으로 형성될 수 있다. 그러나, 다른 실시예에 따르면, 상기 희생막들(112)은 도전 물질로 형성될 수 있고, 상기 절연막들(110)은 절연 물질로 형성될 수도 있다.
도 2 및 도 7을 참조하면, 상기 박막 구조체(TS) 내에 분리 절연 패턴(165)이 형성될 수 있다. 상기 분리 절연 패턴(165)은 상기 희생막들(112) 중 최상층의 희생막(112)을 분리할 수 있다. 즉, 상기 최상층의 희생막(112)은 상기 분리 절연 패턴(165)에 의해 수평적으로 서로 이격되는 한 쌍의 희생막들(112)로 분리될 수 있다. 상기 박막 구조체(TS)를 관통하여 상기 기판(100)을 노출하는 수직 홀(VH)이 형성될 수 있다. 상기 수직 홀(VH)은 상기 박막 구조체(TS) 내에 복수 개로 형성될 수 있고, 복수 개의 상기 수직 홀들(VH)은 평면적 관점에서 상기 제3 방향(D3)을 따라 배열될 수 있다. 일부 실시예들에 따르면, 상기 수직 홀들(VH)은 상기 제3 방향(D3)을 따라 지그재그 형태로 배치될 수도 있다. 상기 수직 홀(VH)을 형성하는 것은, 상기 박막 구조체(TS) 상에 상기 수직 홀(VH)이 형성될 영역을 노출하는 마스크 패턴(미도시)을 형성하는 것, 및 상기 마스크 패턴을 식각 마스크로 상기 박막 구조체(TS)를 이방성 식각하는 것을 포함할 수 있다. 상기 식각 공정에 의해 상기 기판(100)의 상면이 과식각되어, 상기 기판(100)의 상부가 리세스될 수 있다. 이에 따라, 상기 수직 홀(VH)은 상기 기판(100)의 적어도 일부를 노출할 수 있다.
하부 반도체 패턴(LSP)이 상기 수직 홀(VH)의 하부 영역을 채우도록 형성될 수 있다. 상기 하부 반도체 패턴(LSP)은 상기 수직 홀(VH)에 의해 노출된 상기 기판(100)을 시드로 이용하는 선택적 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 상기 하부 반도체 패턴(LSP)은 상기 기판(100)의 적어도 일부를 관통하는 필라 형태로 형성될 수 있다. 상기 하부 반도체 패턴(LSP)은 적어도 하나의 상기 희생막(112)의 측면을 덮을 수 있다. 상기 하부 반도체 패턴(LSP)의 상면(LSP_U)은 수직적으로 인접하는 상기 희생막들(112) 사이에 위치할 수 있다. 상기 하부 반도체 패턴(LSP)은 단결정 구조 또는 다결정 구조를 포함할 수 있다. 상기 하부 반도체 패턴(LSP)은 일 예로, 실리콘을 포함할 수 있으나 이에 한정되지 않는다. 상기 하부 반도체 패턴(LSP)은 상기 기판(100)과 동일한 도전형을 가질 수 있다.
데이터 저장막(132)이 상기 박막 구조체(TS) 상에 형성될 수 있고, 상기 수직 홀(VH)의 일부를 채우도록 형성될 수 있다. 상기 데이터 저장막(132)은 상기 수직 홀(VH)의 내면을 균일한 두께로 덮을 수 있고, 상기 하부 반도체 패턴(LSP)의 상기 상면(LSP_U)을 덮을 수 있다. 상기 데이터 저장막(132)은 상기 수직 홀(VH)의 상기 내면 상에 차례로 적층된 제1 절연막, 제2 절연막, 및 제3 절연막을 포함할 수 있다. 상기 제1 절연막, 상기 제2 절연막, 및 상기 제3 절연막은 NAND 플래시 메모리 장치의 블로킹 절연막, 전하 저장막, 및 터널 절연막에 각각 대응할 수 있다. 상기 데이터 저장막(132)은 플라즈마 인핸스드 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 기술을 이용하여 증착될 수 있다.
희생 마스크 막(122)이 상기 데이터 저장막(132) 상에 형성될 수 있고, 상기 수직 홀(VH)의 일부를 채우도록 형성될 수 있다. 상기 희생 마스크 막(122)은 상기 수직 홀(VH)의 상기 내면을 균일한 두께로 덮을 수 있고, 상기 하부 반도체 패턴(LSP)의 상기 상면(LSP_U)을 덮을 수 있다. 상기 데이터 저장막(132)은 상기 박막 구조체(TS)의 상면과 상기 희생 마스크 막(122) 사이, 상기 수직 홀(VH)의 상기 내면과 상기 희생 마스크 막(122) 사이, 및 상기 하부 반도체 패턴(LSP)의 상기 상면(LSP_U)과 상기 희생 마스크 막(122) 사이에 개재될 수 있다. 상기 희생 마스크 막(122)은 반도체 물질(일 예로, 실리콘)을 포함할 수 있다. 상기 희생 마스크 막(122)은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술을 이용하여 증착될 수 있다.
도 2 및 도 8을 참조하면, 상기 박막 구조체(TS) 상에 제1 식각 공정(P1)이 수행될 수 있다. 상기 제1 식각 공정(P1)은 상기 박막 구조체(TS)의 상부에 제1 보호층(125)을 형성하는 것, 및 상기 제1 보호층(125)을 식각 마스크로 이용하여 상기 희생 마스크 막(122)을 이방성 식각하는 것을 포함할 수 있다. 상기 제1 보호층(125)은 상기 수직 홀(VH)의 상단 영역의 일부를 채울 수 있고, 이로 인해, 상기 수직 홀(VH)의 상기 상단 영역의 개구가 좁아질 수 있다. 상기 희생 마스크 막(122)의 상기 이방성 식각 동안 식각 소스의 일부가 상기 제1 보호층(125)에 의해 스크린될 수 있고, 그 결과, 상기 수직 홀(VH)의 상기 내면 상의 상기 희생 마스크 막(122)의 식각이 억제될 수 있다. 상기 희생 마스크 막(122)의 상기 이방성 식각 동안 상기 식각 소스의 다른 일부는 상기 수직 홀(VH) 내부에 도달될 수 있고, 그 결과 상기 하부 반도체 패턴(LSP)의 상기 상면(LSP_U) 상의 상기 희생 마스크 막(122)의 일부가 식각될 수 있다. 상기 희생 마스크 막(122)의 상기 이방성 식각 동안 상기 제1 보호층(125)이 손실될 수 있고, 이에 따라, 상기 박막 구조체(TS)의 상면 상의 상기 희생 마스크 막(122)의 일부가 식각될 수 있다.
상기 제1 보호층(125)은 탄소 함유 막이거나 실리콘 함유 막일 수 있다. 상기 제1 식각 공정(P1) 동안, 상기 제1 보호층(125)을 형성하는 것, 및 상기 희생 마스크 막(122)을 이방석 식각하는 것은 1회 이상 반복될 수 있다.
도 2 및 도 9를 참조하면, 상기 희생 마스크 막(122)의 상기 이방성 식각에 의해, 희생 스페이서(120)가 형성될 수 있다. 상기 희생 스페이서(120)는 상기 수직 홀(VH)의 상기 내면 상에 국소적으로 형성될 수 있고, 상기 하부 반도체 패턴(LSP)의 상기 상면(LSP_U) 상의 상기 데이터 저장막(132)을 노출할 수 있다.
상기 박막 구조체(TS) 상에 제2 식각 공정(P2)이 수행될 수 있다. 상기 제2 식각 공정(P2)은 상기 박막 구조체(TS)의 상부에 제2 보호층(127)을 형성하는 것, 및 상기 제2 보호층(127) 및 상기 희생 스페이서(120)를 식각 마스크로 이용하여 상기 데이터 저장막(132)을 이방성 식각하는 것을 포함할 수 있다. 상기 제2 보호층(127)은 상기 수직 홀(VH)의 상단 영역의 일부를 채울 수 있고, 이로 인해, 상기 수직 홀(VH)의 상기 상단 영역의 개구가 좁아질 수 있다. 상기 데이터 저장막(132)의 상기 이방성 식각 동안 식각 소스의 일부가 상기 제2 보호층(127)에 의해 스크린될 수 있고, 그 결과, 상기 수직 홀(VH)의 상기 내면 상의 상기 희생 스페이서(120)의 식각이 억제될 수 있다. 상기 데이터 저장막(132)의 상기 이방성 식각 동안 상기 식각 소스의 다른 일부는 상기 수직 홀(VH) 내부에 도달될 수 있고, 그 결과 상기 하부 반도체 패턴(LSP)의 상기 상면(LSP_U) 상의 상기 데이터 저장막(132)의 일부가 식각될 수 있다. 상기 데이터 저장막(132)의 상기 이방성 식각 동안 상기 제2 보호층(127)이 손실될 수 있고, 이에 따라, 상기 박막 구조체(TS)의 상면 상의 상기 데이터 저장막(132)의 일부가 식각될 수 있다.
상기 제2 보호층(127)은 탄소 함유 막이거나 실리콘 함유 막일 수 있다. 상기 제2 식각 공정(P2) 동안, 상기 제2 보호층(127)을 형성하는 것, 및 상기 데이터 저장막(132)을 이방석 식각하는 것은 1회 이상 반복될 수 있다.
도 2 및 도 10을 참조하면, 상기 데이터 저장막(132)의 상기 이방성 식각에 의해, 데이터 저장 패턴(130)이 형성될 수 있다. 상기 데이터 저장 패턴(130)은 상기 수직 홀(VH)의 상기 내면을 덮을 수 있고, 상기 하부 반도체 패턴(LSP)을 노출할 수 있다. 상기 데이터 저장막(132)의 상기 이방성 식각 동안, 상기 하부 반도체 패턴(LSP)의 상부가 과식각될 수 있고, 이에 따라, 상기 하부 반도체 패턴(LSP)의 상기 상면(LSP_U)이 리세스될 수 있다.
상기 데이터 저장 패턴(130)은, 도 4를 참조하여 설명한 바와 같이, 상기 수직 홀(VH)의 상기 내면 상에 차례로 적층된 제1 절연패턴(130a), 제2 절연패턴(130b), 및 제3 절연패턴(130c)을 포함할 수 있다. 상기 제1 절연패턴(130a), 상기 제2 절연패턴(130b), 및 상기 제3 절연패턴(130c)은 상기 제1 절연막, 상기 제2 절연막, 및 상기 제3 절연막이 이방성 식각됨에 따라 각각 형성될 수 있다.
상기 데이터 저장막(132)의 상기 이방성 식각에 의해, 상기 희생 스페이서(120) 아래에 위치하는 상기 데이터 저장막(132)의 일부는 식각되지 않을 수 있다. 이에 따라, 상기 데이터 저장 패턴(130)은 상기 희생 스페이서(120)의 바닥면과 상기 하부 반도체 패턴(LSP)의 상기 상면(LSP_U) 사이에 개재되는 수평부를 가질 수 있다. 구체적으로, 도 5a를 참조하여 설명한 바와 같이, 상기 제1 내지 제3 절연패턴들(130a, 130b, 130c)의 각각은 상기 제2 방향(D2)으로 연장되는 수평부(HPa, HPb, HPc), 및 상기 수평부(HPa, HPb, HPc)로부터 상기 제1 방향(D1)으로 연장되는 수직부(VPa, VPb, VPc)를 포함할 수 있다. 본 명세서에서, 상기 제2 방향(D2)은 상기 수직 홀(VH)의 내부를 향하는 방향으로 지칭될 수도 있다. 상기 제1 절연패턴(130a)의 상기 수평부(HPa), 상기 제2 절연패턴(130b)의 상기 수평부(HPb), 및 상기 제3 절연패턴(130c)의 상기 수평부(HPc)는 상기 하부 반도체 패턴(LSP)의 상기 상면(LSP_U) 상에 상기 제1 방향(D1)을 따라 차례로 적층될 수 있다. 상기 제1 절연패턴(130a)의 상기 수직부(VPa), 상기 제2 절연패턴(130b)의 상기 수직부(VPb), 및 상기 제3 절연패턴(130c)의 상기 수직부(VPc)는 상기 수직 홀(VH)의 상기 내면 상에 상기 제2 방향(D2)을 따라(즉, 상기 수직 홀(VH)의 내부를 향하는 방향으로) 차례로 적층될 수 있다. 상기 데이터 저장 패턴(130)의 상기 수평부는 상기 제1 절연패턴(130a)의 상기 수평부(HPa), 상기 제2 절연패턴(130b)의 상기 수평부(HPb), 및 상기 제3 절연패턴(130c)의 상기 수평부(HPc)를 포함할 수 있다. 상기 데이터 저장 패턴(130)의 상기 수평부는 상기 하부 반도체 패턴(LSP)의 상기 상면(LSP_U)과 접할 수 있다. 일 예로, 상기 제1 절연패턴(130a)의 상기 수평부(HPa)가 상기 하부 반도체 패턴(LSP)의 상기 상면(LSP_U)과 접할 수 있다.
상기 데이터 저장 패턴(130)이 형성된 후, 상기 박막 구조체(TS) 상에 세정 공정(P3)이 수행될 수 있다. 상기 세정 공정(P3)은 상기 제1 식각 공정(P1) 및/또는 상기 제2 식각 공정(P2)의 식각 부산물을 제거하기 위해 수행될 수 있다. 상기 세정 공정(P3)은 일 예로, 습식 식각 공정일 수 있고, 상기 제2 절연패턴(130b)에 대하여 식각 선택성을 갖는 식각 조건으로 수행될 수 있다. 일 예로, 상기 세정 공정(P3) 동안, 상기 제2 절연패턴(130b)의 식각 속도는 상기 제1 및 제3 절연패턴들(130a, 130c)의 식각 속도보다 빠를 수 있다. 상기 희생 스페이서(120)는 상기 세정 공정(P3) 동안 식각 마스크로 이용될 수 있다. 도 4 및 도 5a를 참조하여 설명한 바와 같이, 상기 제2 절연패턴(130b)의 상기 수평부(HPb)는, 상기 세정 공정(P3) 동안, 상기 제1 절연패턴(130a)의 상기 수평부(HPa) 및 상기 제3 절연패턴(130c)의 상기 수평부(HPc)보다 옆으로 리세스될 수 있다. 즉, 상기 제1 절연패턴(130a)의 상기 수평부(HPa) 및 상기 제3 절연패턴(130c)의 상기 수평부(HPc)는 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb)으로부터 상기 제2 방향(D2)으로 돌출될 수 있다. 다시 말하면, 상기 제1 절연패턴(130a)의 상기 수평부(HPa) 및 상기 제3 절연패턴(130c)의 상기 수평부(HPc)는 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb)보다 상기 수직 홀(VH)의 내부로 더 돌출될 수 있다. 일부 실시예들에 따르면, 상기 제1 절연패턴(130a)의 상기 수평부(HPa)의 상기 제1 돌출 길이(PL1)는 상기 제3 절연패턴(130c)의 상기 수평부(HPc)의 상기 제2 돌출 길이(PL2)과 실질적으로 동일할 수 있다.
일부 실시예들에 따르면, 상기 제3 절연패턴(130c)의 상기 수평부(HPc)의 일부가 상기 세정 공정(P3)에 의해 손실될 수 있다. 이에 따라, 도 4 및 도 5b를 참조하여 설명한 바와 같이, 상기 제3 절연패턴(130c)의 상기 수평부(HPc)의 상기 제2 돌출 길이(PL2)는 상기 제1 절연패턴(130a)의 상기 수평부(HPa)의 상기 제1 돌출 길이(PL1)보다 작을 수 있다. 즉, 상기 제1 절연패턴(130a)의 상기 수평부(HPa)는 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb)으로부터 상기 수직 홀(VH)의 내부를 향하여 상기 제3 절연패턴(130c)의 상기 수평부(HPc)보다 더 길게 돌출될 수 있다.
일부 실시예들에 따르면, 상기 세정 공정(P3)이 습식 식각 공정으로 수행됨에 따라, 도 4 및 도 5c를 참조하여 설명한 바와 같이, 상기 제1 내지 상기 제3 절연패턴들(130a, 130b, 130c)의 상기 수평부들(HPa, HPb, HPc)은 라운드진 측면들을 가질 수 있다. 일 예로, 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb)은 상기 제2 절연패턴(130b)의 내부를 향하여 리세스된 오목한 면(concave surface)을 포함할 수 있고, 상기 제3 절연패턴(130c)의 상기 수평부(HPc)의 상기 측면(SSc)은 상기 제3 절연패턴(130c)의 외부를 향하여 돌출된 볼록한 면(convex surface)을 포함할 수 있다. 상기 제1 절연패턴(130a)의 상기 수평부(HPa)의 상기 측면(SSa)의 적어도 일부는 상기 제1 절연패턴(130a)의 외부를 향하여 돌출된 볼록한 면(convex surface)을 포함할 수 있다.
일부 실시예들에 따르면, 상기 제1 내지 제3 절연패턴들(130a, 130b, 130c)의 상기 수평부들(HPa, HPb, HPc)은 상기 세정 공정(P3)에 의해 경사진 측면들을 가질 수 있다. 일 예로, 도 4 및 도 5d를 참조하여 설명한 바와 같이, 상기 제1 절연패턴(130a)의 상기 수평부(HPa)의 상기 측면(SSa)은 상기 제1 경사면(S1)을 포함할 수 있고, 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb)은 상기 제2 경사면(S2)을 포함할 수 있다. 상기 제2 경사면(S2)은 상기 법선(100a)에 대하여 상기 제2 방향(D2)으로 경사질 수 있고, 상기 제1 경사면(S1)은 상기 법선(100a)에 대하여 상기 제2 방향(D2)의 반대 방향으로 경사질 수 있다. 상기 제3 절연패턴(130c)의 상기 수평부(HPc)의 상기 측면(SSc)은 상기 제3 경사면(S3)을 포함할 수 있고, 제3 경사면(S3)은 상기 법선(100a)에 대하여 상기 제2 방향(D2)으로 경사질 수 있다. 상기 제2 경사면(S2)은 상기 제3 경사면(S3)에 정렬될 수 있고, 상기 제1 경사면(S1)은 상기 제2 방향(D2)을 따라 상기 제2 경사면(S2)으로부터 오프셋될 수 있다. 다른 예로, 도 4 및 도 5e를 참조하여 설명한 바와 같이, 상기 제3 경사면(S3)은 상기 제2 방향(D2)을 따라 상기 제2 경사면(S2)으로부터 오프셋될 수 있고, 상기 제3 절연패턴(130c)의 상기 수평부(HPc)의 상기 바닥면(BSS)이 상기 제2 경사면(S2)과 상기 제3 경사면(S3) 사이에 개재될 수 있다. 상기 제1 경사면(S1)은 상기 제2 방향(D2)을 따라 상기 제2 경사면(S2)으로부터 오프셋될 수 있고, 상기 제1 절연패턴(130a)의 상기 수평부(HPa)의 상기 상면(TSS)이 상기 제1 경사면(S1)과 상기 제2 경사면(S2) 사이에 개재될 수 있다. 또 다른 예로, 도 4 및 도 5f를 참조하여 설명한 바와 같이, 상기 제1 절연패턴(130a)의 상기 수평부(HPa)의 상기 측면(SSa)은 상기 제1 경사면(S1)을 포함할 수 있고, 상기 제1 경사면(S1)은 상기 법선(100a)에 대하여 상기 제2 방향(D2)의 반대 방향으로 경사질 수 있다. 더하여, 상기 제1 경사면(S1)은 상기 제1 절연패턴(130a)의 상기 수평부(HPa)의 외부를 향하여 볼록한 곡면일 수 있다. 상기 제3 절연패턴(130c)의 상기 수평부(HPc)의 상기 측면(SSc)은 상기 제2 방향(D2)을 따라 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb)으로부터 오프셋될 수 있고, 상기 제3 절연패턴(130c)의 상기 수평부(HPc)의 상기 바닥면(BSS)이 상기 제3 절연패턴(130c)의 상기 수평부(HPc)의 상기 측면(SSc)과 상기 제2 절연패턴(130b)의 상기 수평부(HPb)의 상기 측면(SSb) 사이에 개재될 수 있다. 또 다른 예로, 상기 제1 내지 제3 절연패턴들(130a, 130b, 130c)의 상기 수평부들(HP, HPb, HPc)은 도 4 및 도 5g를 참조하여 설명한 측면 프로파일을 가지도록 형성될 수 있다.
상기 데이터 저장 패턴(130)의 형성 위해, 상기 수직 홀(VH) 내 상기 희생 스페이서(120) 상에 추가적인 마스크 스페이서가 제공되는 경우, 상기 추가적인 마스크 스페이서는 상기 수직 홀(VH)의 내면 상에서 불균일한 두께 산포를 가질 수 있다. 이로 인해, 상기 데이터 저장 패턴(130)의 형성을 위한 식각 공정 동안 상기 데이터 저장막(132)의 식각이 어려울 수 있다.
본 발명의 개념에 따르면, 상기 데이터 저장 패턴(130)은 상기 제2 식각 공정(P2)에 의해 형성될 수 있고, 상기 제2 식각 공정(P2) 동안 형성된 상기 제2 보호층(127)이 상기 데이터 저장 패턴(130)의 형성을 위한 이방성 식각 동안 식각 마스크로 기능할 수 있다. 이에 따라, 상기 수직 홀(VH) 내 상기 희생 스페이서(120) 상에 추가적인 마스크 스페이서가 요구되지 않을 수 있고, 상기 추가적인 마스크 스페이서에 의해 유발되는 결함이 방지될 수 있다. 더하여, 상기 데이터 저장 패턴(130)의 형성 후 상기 세정 공정(P3)이 수행됨에 따라, 상기 수직 홀(VH) 내에 잔류하는 식각 부산물이 제거될 수 있다. 따라서, 3차원 반도체 메모리 장치의 제조공정이 단순화될 수 있고, 상기 3차원 반도체 메모리 장치의 제조공정 동안 발생될 수 있는 결함이 최소화될 수 있다.
도 2 및 도 11을 참조하면, 상기 희생 스페이서(120)가 제거될 수 있다. 상기 희생 스페이서(120)는 식각 공정에 의해 제거될 수 있고, 상기 식각 공정 동안 상기 희생 스페이서(120)가 선택적으로 식각될 수 있다. 상기 식각 공정에 의해 상기 데이터 저장 패턴(130)이 노출될 수 있고, 상기 하부 반도체 패턴(LSP)의 상부가 과식각될 수 있다. 이에 따라, 상기 하부 반도체 패턴(LSP)은 그 상부가 과식각되어 형성된 상부 리세스 영역을 포함할 수 있다.
도 2 및 도 12를 참조하면, 상기 수직 홀(VH) 내에 상부 반도체 패턴(USP)이 형성될 수 있다. 상기 상부 반도체 패턴(USP)은 상기 데이터 저장 패턴(130) 상에 형성될 수 있고, 상기 수직 홀(VH)의 일부를 채우도록 형성될 수 있다. 상기 상부 반도체 패턴(USP)은 상기 수직 홀(VH)의 내면을 균일한 두께로 덮을 수 있고, 상기 데이터 저장 패턴(130)에 의해 노출된 상기 하부 반도체 패턴(LSP)과 접할 수 있다. 상기 상부 반도체 패턴(USP)은 상기 하부 반도체 패턴(LSP)의 상기 상부 리세스 영역의 일부를 채울 수 있다. 매립 절연 패턴(140)이 상기 수직 홀(VH)의 잔부를 채우도록 형성될 수 있다. 상기 매립 절연 패턴(140)은 상기 하부 반도체 패턴(LSP)의 상기 상부 리세스 영역의 잔부를 채울 수 있다. 상기 상부 반도체 패턴(USP) 및 상기 매립 절연 패턴(140)을 형성하는 것은, 상기 박막 구조체(TS) 상에 상기 수직 홀(VH)의 채우는 반도체막 및 매립 절연막을 차례로 형성하는 것, 및 상기 박막 구조체(TS)의 상면이 노출될 때까지 상기 반도체막 및 상기 매립 절연막을 평탄화하는 것을 포함할 수 있다. 상기 반도체막은 원자층 증착(ALD) 또는 화학 기상 증착(CVD) 방법을 이용하여 형성되는 반도체 물질(예를 들면, 다결정 실리콘막, 단결정 실리콘막, 또는 비정질 실리콘막)을 포함할 수 있고, 상기 매립 절연막은 에스오지(SOG) 기술을 이용하여 형성되는 절연성 물질들 또는 실리콘 산화막을 포함할 수 있다. 상기 평탄화 공정에 의해 상기 상부 반도체 패턴(USP) 및 상기 매립 절연 패턴(140)이 상기 수직 홀(VH) 내에 국소적으로 형성될 수 있다. 상기 상부 반도체 패턴(USP) 및 상기 하부 반도체 패턴(LSP)은 수직 반도체 패턴(VS)으로 지칭될 수 있다.
도전 패드(160)가 상기 상부 반도체 패턴(USP)의 최상부면 및 상기 매립 절연 패턴(140)의 상면을 덮도록 형성될 수 있다. 상기 도전 패드(160)를 형성하는 것은, 상기 상부 반도체 패턴(USP) 및 상기 매립 절연 패턴(140)의 상부들을 리세스하여 상기 수직 홀(VH) 내에 빈 영역을 형성하는 것, 및 상기 빈 영역 채우는 도전 물질을 형성하는 것을 포함할 수 있다. 상기 도전 패드(160)는 상기 수직 홀(VH) 내에 국소적으로 형성될 수 있고, 상기 상부 반도체 패턴(USP)과 다른 도전형의 불순물을 도핑함으로써 형성될 수 있다.
도 2 및 도 13을 참조하면, 캐핑 절연막(190)이 상기 박막 구조체(TS) 상에 형성되어 상기 도전 패드(160)의 상면을 덮을 수 있다. 상기 캐핑 절연막(190)은 절연 물질(일 예로, 실리콘 산화물)을 포함할 수 있다.
트렌치들(T)이 상기 캐핑 절연막(190) 및 상기 박막 구조체(TS)를 관통하여 상기 기판(100)을 노출하도록 형성될 수 있다. 상기 트렌치들(T)은 상기 제3 방향(D3)으로 연장될 수 있고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 트렌치들(T)을 형성하는 것은 상기 캐핑 절연막(190) 상에 상기 트렌치들(T)이 형성될 영역을 노출하는 마스크 패턴을 형성하는 것, 및 상기 마스크 패턴을 식각 마스크로 이용하여 상기 캐핑 절연막(190) 및 상기 박막 구조체(TS)를 이방성 식각하는 것을 포함할 수 있다. 상기 트렌치들(T)을 형성하기 위한 상기 식각 공정에 의해 상기 기판(100)의 상부가 리세스될 수 있다. 상기 트렌치들(T)은 상기 수직 반도체 패턴들(VS)로부터 수평적으로 이격될 수 있고, 상기 희생막들(112) 및 상기 절연막들(110)의 측면들을 노출할 수 있다.
상기 트렌치들(T)에 의해 노출된 상기 희생막들(112)을 제거하여, 상기 절연막들(110) 사이에 리세스 영역들(RR)이 형성될 수 있다. 상기 리세스 영역들(RR) 중 최하층의 리세스 영역(RR)은 상기 절연막들(110) 중 최하층의 절연막(110)과 상기 하부 절연막(102) 사이에서 수평적으로 연장될 수 있고, 상기 하부 반도체 패턴(LSP)의 측면을 노출할 수 있다. 상기 리세스 영역들(RR) 중 나머지 리세스 영역들(RR)은 상기 절연막들(110) 사이에서 수평적으로 연장될 수 있고, 상기 데이터 저장 패턴(130)의 측면의 부분들을 노출할 수 있다.
게이트 유전 패턴(172)이 상기 최하층의 리세스 영역(RR) 내에 형성될 수 있다. 상기 게이트 유전 패턴(172)을 형성하는 것은, 열 산화 공정을 수행하여 상기 최하층의 리세스 영역(RR)에 의해 노출된 상기 하부 반도체 패턴(LSP)의 상기 측면을 산화시키는 것을 포함할 수 있다. 일 예로, 상기 게이트 유전 패턴(172)은 실리콘 산화물을 포함할 수 있다.
도 2 및 도 14를 참조하면, 수평 절연체들(175) 및 게이트 전극들(150L, 150, 150U)이 상기 리세스 영역들(RR) 내에 형성될 수 있다. 상기 수평 절연체들(175)의 각각은 상기 리세스 영역들(RR)의 각각의 일부를 채우도록 형성될 수 있고, 상기 게이트 전극들(150L, 150, 150U)의 각각은 상기 리세스 영역들(RR)의 각각의 잔부를 채우도록 형성될 수 있다. 상기 수평 절연체들(175) 및 상기 게이트 전극들(150L, 150, 150U)을 형성하는 것은, 상기 리세스 영역들(RR)을 차례로 덮는 수평 절연막 및 게이트 전극막을 형성하는 것, 및 상기 트렌치들(T)로부터 상기 수평 절연막 및 상기 게이트 전극막을 제거하여 상기 리세스 영역들(RR) 내에 상기 수평 절연체들(175) 및 상기 게이트 전극들(150L, 150, 150U)을 국소적으로 형성하는 것을 포함할 수 있다. 상기 수평 절연막은 하나의 박막 또는 복수의 박막들로 구성될 수 있고, 전하 트랩형 플래시 메모리 트랜지스터의 블로킹 절연막을 포함할 수 있다. 상기 게이트 전극막을 형성하는 것은, 일 예로, 배리어 금속막 및 금속막을 차례로 증착하는 것을 포함할 수 있다. 상기 배리어 금속막은 일 예로, TiN, TaN 또는 WN와 같은 금속 질화막으로 이루어질 수 있고, 상기 금속막은 일 예로, W, Al, Ti, Ta, Co 또는 Cu와 같은 금속 물질을 포함할 수 있다.
상기 수평 절연체들(175)은 상기 데이터 저장 패턴(130) 또는 상기 게이트 유전 패턴(172)과 접촉할 수 있다. 상기 하부 절연막(102), 상기 게이트 전극들(150L, 150, 150U), 및 상기 게이트 전극들(150L, 150, 150U) 사이에 개재된 상기 절연막들(110)은 전극 구조체(ST)로 지칭될 수 있다.
공통 소스 영역들(170)이 상기 기판(100) 내에 형성될 수 있다. 상기 공통 소스 영역들(170)은 상기 트렌치들(T)에 의해 노출된 상기 기판(100)에 이온 주입 공정을 수행하여 형성될 수 있다. 상기 공통 소스 영역들(170)은 상기 하부 반도체 패턴(LSP)과 다른 도전형을 가질 수 있다. 상기 공통 소스 영역들(170)은 상기 전극 구조체(ST)를 사이에 두고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 공통 소스 플러그들(180)이 상기 트렌치들(T) 내에 각각 형성될 수 있고, 상기 공통 소스 영역들(170)에 각각 접속될 수 있다. 측면 절연 스페이서들(185)이 상기 트렌치들(T) 내에 각각 형성될 수 있고, 상기 공통 소스 플러그들(180)의 각각과 상기 전극 구조체(ST) 사이에 개재될 수 있다. 상기 측면 절연 스페이서들(185)은 일 예로, 상기 트렌치들(T)의 내면을 균일한 두께로 덮는 측면 절연 스페이서막을 형성하고, 상기 측면 절연 스페이서막을 이방성 식각함으로서 형성될 수 있다. 상기 공통 소스 플러그들(180)은 일 예로, 상기 트렌치들(T)의 잔부를 채우는 도전막을 형성하고, 상기 캐핑 절연막(190)의 상면이 노출될 때까지 상기 도전막을 평탄화함으로써 형성될 수 있다.
도 2 및 도 3을 다시 참조하면, 상기 캐핑 절연막(190) 내에 제1 콘택(192)이 형성되어 상기 도전 패드(160)에 연결될 수 있다. 층간 절연막(195)이 상기 캐핑 절연막(190) 상에 형성될 수 있고, 상기 공통 소스 플러그들(CSP)의 상면들을 덮을 수 있다. 상기 층간 절연막(195) 내에 제2 콘택(197)이 형성되어 상기 제1 콘택(192)에 연결될 수 있다. 비트 라인들(200)이 상기 층간 절연막(195) 상에 형성될 수 있다. 상기 수직 반도체 패턴들(VS)은 상기 제1 콘택(192) 또는 상기 제2 콘택(197)과 연결되지 않는 더미 수직 반도체 패턴(DVS)를 포함할 수 있다. 상기 더미 수직 반도체 패턴(DVS)을 제외한, 상기 수직 반도체 패턴들(VS)의 각각은 상기 제1 콘택(192) 및 상기 제2 콘택(197)을 통해 상기 비트 라인들(200) 중 대응하는 비트 라인(200)에 전기적으로 연결될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판 102: 하부 절연막
150L, 150, 150U: 게이트 전극들 110: 절연막들
LSP: 하부 반도체 패턴 USP: 상부 반도체 패턴
VS: 수직 반도체 패턴 130: 데이터 저장 패턴
140: 매립 절연 패턴 160: 도전 패드
130a: 제1 절연패턴 130b: 제2 절연패턴
130c: 제3 절연패턴 HPa, HPb, HPc: 수평부들
VPa, VPb, VPc: 수직부들

Claims (20)

  1. 기판 상의 전극 구조체, 상기 전극 구조체는 상기 기판의 상면에 수직한 제1 방향으로 적층된 게이트 전극들을 포함하는 것;
    상기 전극 구조체를 관통하고 상기 기판에 연결되는 수직 반도체 패턴; 및
    상기 전극 구조체와 상기 수직 반도체 패턴 사이의 데이터 저장 패턴을 포함하되,
    상기 데이터 저장 패턴은 차례로 적층된 제1 절연패턴, 제2 절연패턴, 및 제3 절연패턴을 포함하고,
    상기 제1 내지 제3 절연패턴들의 각각은 상기 기판의 상기 상면에 평행한 제2 방향으로 연장되는 수평부를 포함하고, 상기 제1 절연패턴의 상기 수평부, 상기 제2 절연패턴의 상기 수평부, 및 상기 제3 절연패턴의 상기 수평부는 상기 제1 방향을 따라 차례로 적층되고,
    상기 제1 절연패턴의 상기 수평부 및 상기 제3 절연패턴의 상기 수평부 중 적어도 하나는 상기 제2 절연패턴의 상기 수평부의 일 측면으로부터 상기 제2 방향으로 돌출되고,
    상기 제2 절연패턴의 상기 수평부는 상기 제1 절연패턴의 상기 수평부의 상면, 및 상기 제3 절연패턴의 상기 수평부의 바닥면 중 적어도 하나를 노출하고,
    상기 제1 절연패턴의 상기 수평부의 상기 상면 및 상기 제3 절연패턴의 상기 수평부의 상기 바닥면은 상기 기판의 상기 상면에 평행한 3차원 반도체 메모리 장치.
  2. 청구항 1에 있어서,
    상기 제1 내지 제3 절연패턴들의 각각은 상기 수평부로부터 상기 제1 방향으로 연장되는 수직부를 포함하고,
    상기 제2 절연패턴의 상기 수직부는 상기 제1 절연패턴의 상기 수직부 및 상기 제3 절연패턴의 상기 수직부 사이에 개재되는 3차원 반도체 메모리 장치.
  3. 청구항 2에 있어서,
    상기 제1 절연패턴의 상기 수직부는 상기 전극 구조체와 상기 제2 절연패턴의 상기 수직부 사이에 개재되고,
    상기 제3 절연패턴의 상기 수직부는 상기 수직 반도체 패턴과 상기 제2 절연패턴의 상기 수직부 사이에 개재되는 3차원 반도체 메모리 장치.
  4. 청구항 2에 있어서,
    상기 수직 반도체 패턴은:
    상기 전극 구조체의 하부를 관통하고 상기 기판에 연결되는 하부 반도체 패턴; 및
    상기 전극 구조체의 상부를 관통하고 상기 하부 반도체 패턴에 연결되는 상부 반도체 패턴을 포함하되,
    상기 제1 절연패턴의 상기 수평부, 상기 제2 절연패턴의 상기 수평부, 및 상기 제3 절연패턴의 상기 수평부는 상기 하부 반도체 패턴의 상면 상에서 상기 제1 방향을 따라 차례로 적층되는 3차원 반도체 메모리 장치.
  5. 청구항 4에 있어서,
    상기 제1 절연패턴의 상기 수평부는 상기 하부 반도체 패턴에 인접하고,
    상기 제3 절연패턴의 상기 수평부는 상기 제1 절연패턴의 상기 수평부를 사이에 두고 상기 하부 반도체 패턴으로부터 이격되고,
    상기 제2 절연패턴의 상기 수평부는 상기 제1 절연패턴의 상기 수평부와 상기 제3 절연패턴의 상기 수평부 사이에 개재되는 3차원 반도체 메모리 장치.
  6. 청구항 5에 있어서,
    상기 상부 반도체 패턴은 상기 제1 내지 제3 절연패턴들의 상기 수평부들의 측면들과 접하는 3차원 반도체 메모리 장치.
  7. 청구항 5에 있어서,
    상기 제1 절연패턴의 상기 수평부 및 상기 제3 절연패턴의 상기 수평부의 각각은 상기 제2 절연패턴의 상기 수평부의 상기 측면으로부터 상기 제2 방향으로 돌출되고,
    상기 상부 반도체 패턴은 상기 제1 절연패턴의 상기 수평부와 상기 제3 절연패턴의 상기 수평부 사이로 연장되어 상기 제2 절연패턴의 상기 수평부의 상기 측면, 상기 제1 절연패턴의 상기 수평부의 상기 상면, 및 상기 제3 절연패턴의 상기 수평부의 상기 바닥면과 접하는 3차원 반도체 메모리 장치.
  8. 청구항 1에 있어서,
    상기 제2 절연패턴의 상기 수평부는 상기 제1 절연패턴의 상기 수평부와 상기 제3 절연패턴의 상기 수평부 사이에 개재되고,
    상기 제1 절연패턴의 상기 수평부 및 상기 제3 절연패턴의 상기 수평부의 각각은 상기 제2 절연패턴의 상기 수평부의 상기 측면으로부터 상기 제2 방향으로 돌출되고,
    상기 수직 반도체 패턴은 상기 제1 절연패턴의 상기 수평부와 상기 제3 절연패턴의 상기 수평부 사이로 연장되어 상기 제2 절연패턴의 상기 수평부의 상기 측면, 상기 제1 절연패턴의 상기 수평부의 상기 상면, 및 상기 제3 절연패턴의 상기 수평부의 상기 바닥면과 접하는 3차원 반도체 메모리 장치.
  9. 청구항 1에 있어서,
    상기 제2 절연패턴의 상기 수평부의 상기 측면은 상기 제2 절연패턴의 내부를 향하여 리세스된 오목한 면을 포함하는 3차원 반도체 메모리 장치.
  10. 청구항 9에 있어서,
    상기 제1 절연패턴의 상기 수평부는 상기 제1 절연패턴의 외부를 향하여 돌출된 볼록한 측면을 포함하고,
    상기 제1 절연패턴의 상기 수평부의 상기 측면의 하부 에지는 상기 제1 절연패턴의 상기 수평부의 상기 측면의 상부 에지보다 상기 제2 방향으로 돌출되는 3차원 반도체 메모리 장치.
  11. 청구항 1에 있어서,
    상기 제2 절연패턴의 상기 수평부의 상기 측면은 경사면을 포함하는 3차원 반도체 메모리 장치.
  12. 청구항 1에 있어서,
    상기 제1 절연패턴의 상기 수평부는 상기 제3 절연패턴의 상기 수평부보다 상기 기판의 상기 상면에 인접하고, 상기 제2 절연패턴의 상기 수평부는 상기 제1 절연패턴의 상기 수평부와 상기 제3 절연패턴의 상기 수평부 사이에 개재되고,
    상기 제1 절연패턴의 상기 수평부의 일 측면은 제1 경사면을 포함하고,
    상기 제2 절연패턴의 상기 수평부의 상기 측면은 제2 경사면을 포함하되,
    상기 제1 경사면은 상기 기판의 상기 상면에 수직한 법선에 대하여 상기 제2 경사면과 반대 방향으로 경사지고,
    상기 제1 절연패턴의 상기 수평부의 상기 상면은 상기 제1 절연패턴의 상기 수평부의 상기 측면과 상기 제2 절연패턴의 상기 수평부의 상기 측면 사이에서 연장되는 3차원 반도체 메모리 장치.
  13. 청구항 12에 있어서,
    상기 제3 절연패턴의 상기 수평부의 일 측면은 제3 경사면을 포함하고,
    상기 제3 경사면은 상기 법선에 대하여 상기 제2 경사면과 동일한 방향으로 경사지고,
    상기 제3 절연패턴의 상기 수평부의 상기 바닥면은 상기 제3 절연패턴의 상기 수평부의 상기 측면과 상기 제2 절연패턴의 상기 수평부의 상기 측면 사이에서 연장되는 3차원 반도체 메모리 장치.
  14. 청구항 13에 있어서,
    상기 제2 경사면 및 상기 제3 경사면은 상기 법선에 대하여 상기 제2 방향으로 경사지고,
    상기 제1 경사면은 상기 법선에 대하여 상기 제2 방향의 반대 방향으로 경사진 3차원 반도체 메모리 장치.
  15. 삭제
  16. 청구항 1에 있어서,
    상기 제1 절연패턴의 상기 수평부는 상기 제3 절연패턴의 상기 수평부보다 상기 기판의 상기 상면에 인접하고, 상기 제2 절연패턴의 상기 수평부는 상기 제1 절연패턴의 상기 수평부와 상기 제3 절연패턴의 상기 수평부 사이에 개재되고,
    상기 제1 절연패턴의 상기 수평부 및 상기 제3 절연패턴의 상기 수평부의 각각은 상기 제2 절연패턴의 상기 수평부의 상기 측면으로부터 상기 제2 방향으로 돌출되되,
    상기 제1 절연패턴의 상기 수평부는 상기 제3 절연패턴의 상기 수평부보다 더 길게 돌출되는 3차원 반도체 메모리 장치.
  17. 청구항 1에 있어서,
    상기 제1 절연패턴의 상기 수평부 및 상기 제3 절연패턴의 상기 수평부의 각각은 상기 제2 절연패턴의 상기 수평부의 상기 측면으로부터 상기 제2 방향으로 돌출되되,
    상기 제1 절연패턴의 상기 수평부의 일 측면은 경사면을 포함하고,
    상기 경사면은 상기 기판의 상기 상면에 수직한 법선에 대하여 상기 제2 방향에 반평행한 방향으로 경사지고,
    상기 제1 절연패턴의 상기 수평부의 상기 상면은 상기 제1 절연패턴의 상기 수평부의 상기 측면과 상기 제2 절연패턴의 상기 수평부의 상기 측면 사이에서 연장되는 3차원 반도체 메모리 장치.
  18. 청구항 1에 있어서,
    상기 제2 절연패턴은 상기 제1 및 제3 절연패턴들에 대하여 식각 선택성을 갖는 물질을 포함하는 3차원 반도체 메모리 장치.
  19. 기판 상의 전극 구조체, 상기 전극 구조체는 상기 기판의 상면에 수직한 제1 방향으로 적층된 게이트 전극들을 포함하는 것;
    상기 전극 구조체를 관통하고 상기 기판에 연결되는 수직 반도체 패턴;
    상기 전극 구조체와 상기 수직 반도체 패턴 사이에서 상기 제1 방향으로 제1 절연패턴; 및
    상기 제1 절연패턴과 상기 수직 반도체 패턴 사이에서 상기 제1 방향으로 연장되는 제2 절연패턴을 포함하되,
    상기 제1 절연패턴 및 상기 제2 절연패턴의 각각은 상기 기판의 상기 상면에 평행한 제2 방향으로 연장되는 수평부를 포함하고, 상기 제1 절연패턴의 상기 수평부는 상기 기판과 상기 제2 절연패턴의 상기 수평부 사이에 개재되고,
    상기 제1 절연패턴의 상기 수평부는 상기 제2 절연패턴의 상기 수평부의 일 측면으로부터 상기 제2 방향으로 돌출되고,
    상기 제2 절연패턴의 상기 수평부는 상기 제1 절연패턴의 상기 수평부의 상면을 노출하고, 상기 제1 절연패턴의 상기 수평부의 상기 상면은 상기 기판의 상기 상면에 평행한 3차원 반도체 메모리 장치.
  20. 청구항 19에 있어서,
    상기 제2 절연패턴은 상기 제1 절연패턴에 대하여 식각 선택성을 갖는 물질을 포함하는 3차원 반도체 메모리 장치.
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