KR20210052753A - 반도체 소자 - Google Patents

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KR20210052753A
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Abstract

반도체 소자를 제공한다. 이 반도체 소자는 기판 구조물; 상기 기판 구조물 상의 하부 구조물; 상기 하부 구조물 상의 상부 패턴; 상기 상부 패턴 상의 적층 구조물; 상기 적층 구조물을 관통하는 분리 구조물들; 상기 분리 구조물들 사이에서 상기 적층 구조물, 상기 상부 패턴 및 상기 하부 구조물을 관통하며 상기 기판 구조물 내로 연장되고, 채널 층을 포함하는 수직 구조물을 포함한다. 상기 적층 구조물은 교대로 반복적으로 적층되는 복수의 층간 절연 층들 및 복수의 게이트 층들을 포함하고, 상기 하부 구조물은 제1 하부 패턴 및 상기 제1 하부 패턴의 물질과 다른 물질의 제2 하부 패턴을 포함하고, 상기 제1 하부 패턴은 상기 제2 하부 패턴과 상기 채널 층 사이에 개재된 제1 부분, 상기 제1 부분으로부터 상기 제2 하부 패턴과 상기 상부 패턴 사이로 연장된 제2 부분, 및 상기 제1 부분으로부터 상기 제2 하부 패턴과 상기 기판 구조물 사이로 연장된 제3 부분을 포함하고, 상기 제1 하부 패턴은 상기 상부 패턴의 측면 상으로 연장되지 않는다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 기판과 적층 구조물 사이의 하부 구조물을 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 소자의 집적도를 향상시키기 위하여, 기판의 상부면과 수직한 방향으로 서로 이격되면서 적층되는 게이트들을 포함하는 반도체 소자가 개발되고 있다. 상기 게이트들의 적층 수가 증가하면서 예상치 못한 공정 불량이 발생되어, 반도체 소자의 생산성을 향상시키는데 어려움이 있다.
본 발명의 기술적 사상이 해결하려는 과제는 신뢰성을 향상시킬 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 집적도를 향상시킬 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 기판 구조물; 상기 기판 구조물 상의 하부 구조물; 상기 하부 구조물 상의 상부 패턴; 상기 상부 패턴 상의 적층 구조물; 상기 적층 구조물을 관통하는 분리 구조물들; 상기 분리 구조물들 사이에서 상기 적층 구조물, 상기 상부 패턴 및 상기 하부 구조물을 관통하며 상기 기판 구조물 내로 연장되고, 채널 층을 포함하는 수직 구조물; 상기 수직 구조물 상의 콘택 플러그; 및 상기 콘택 플러그 상의 도전성 라인을 포함한다. 상기 적층 구조물은 교대로 반복적으로 적층되는 복수의 층간 절연 층들 및 복수의 게이트 층들을 포함하고, 상기 하부 구조물은 제1 하부 패턴 및 상기 제1 하부 패턴의 물질과 다른 물질의 제2 하부 패턴을 포함하고, 상기 제1 하부 패턴은 상기 제2 하부 패턴과 상기 채널 층 사이에 개재된 제1 부분, 상기 제1 부분으로부터 상기 제2 하부 패턴과 상기 상부 패턴 사이로 연장된 제2 부분, 및 상기 제1 부분으로부터 상기 제2 하부 패턴과 상기 기판 구조물 사이로 연장된 제3 부분을 포함하고, 상기 제1 하부 패턴은 상기 상부 패턴의 측면 상으로 연장되지 않는다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 기판 상의 하부 구조물; 상기 하부 구조물 상의 상부 패턴; 상기 상부 패턴 상의 적층 구조물; 상기 적층 구조물, 상기 하부 구조물 및 상기 상부 패턴을 관통하며 상기 기판 내로 연장되는 수직 구조물; 및 상기 적층 구조물, 상기 상부 패턴, 및 상기 하부 구조물을 관통하고 상기 수직 구조물과 이격된 분리 구조물을 포함한다. 상기 상부 패턴은 상기 기판의 상부면과 평행한 상부 부분, 및 상기 상부 부분으로부터 연장되며 상기 기판과 접촉하는 지지대 부분을 포함하고, 상기 하부 구조물은 상기 상부 패턴의 상기 상부 부분과 상기 기판 사이에 배치되고, 상기 분리 구조물은 상기 적층 구조물, 상기 상부 패턴의 상기 상부 부분 및 상기 하부 구조물을 관통하는 제1 분리 부분, 및 상기 적층 구조물을 관통하며 상기 상부 패턴의 상기 지지대 부분과 접촉하는 제2 분리 부분을 포함하고, 상기 적층 구조물은 상기 기판의 상부면과 수직한 수직 방향으로 서로 이격되면서 적층되는 복수의 게이트 층들을 포함하고, 상기 수직 구조물은 상기 복수의 게이트 층들, 상기 상부 패턴의 상기 상부 부분, 및 상기 하부 구조물을 관통하며 상기 기판 내로 연장되는 채널 층을 포함하고, 상기 하부 구조물은 제1 하부 패턴 및 상기 제1 하부 패턴의 물질과 다른 물질의 제2 하부 패턴을 포함하고, 상기 제1 하부 패턴은 상기 제2 하부 패턴과 상기 채널 층 사이에 개재된 제1 부분, 상기 제1 부분으로부터 상기 제2 하부 패턴과 상기 상부 패턴 사이로 연장된 제2 부분, 상기 제1 부분으로부터 상기 제2 하부 패턴과 상기 기판 구조물 사이로 연장된 제3 부분을 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 기판 상의 하부 구조물; 상기 하부 구조물 상의 상부 패턴; 상기 상부 패턴 상의 적층 구조물; 상기 적층 구조물, 상기 하부 구조물 및 상기 상부 패턴을 관통하며 상기 기판 내로 연장되는 수직 구조물; 및 상기 적층 구조물, 상기 상부 패턴 및 상기 하부 구조물을 관통하고 상기 수직 구조물과 이격된 분리 구조물을 포함한다. 상기 적층 구조물은 상기 기판의 상부면과 수직한 수직 방향으로 서로 이격되면서 적층되는 복수의 게이트 층들을 포함하고, 상기 수직 구조물은 상기 복수의 게이트 층들, 상기 상부 패턴, 및 상기 하부 구조물을 관통하며 상기 기판 내로 연장되는 채널 층을 포함하고, 상기 하부 구조물은 제1 하부 패턴 및 상기 제1 하부 패턴의 물질과 식각 선택성을 갖는 물질의 제2 하부 패턴을 포함하고, 상기 제1 하부 패턴은 상기 제2 하부 패턴과 상기 채널 층 사이에 개재된 제1 부분, 상기 제1 부분으로부터 상기 제2 하부 패턴과 상기 상부 패턴 사이로 연장된 제2 부분, 상기 제1 부분으로부터 상기 제2 하부 패턴과 상기 기판 구조물 사이로 연장된 제3 부분을 포함하고, 상기 제1 하부 패턴의 상기 제2 부분, 상기 제1 하부 패턴의 상기 제3 부분, 및 상기 제2 하부 패턴 중 적어도 하나는 상기 상부 패턴의 측면 보다 리세스된 측면을 갖는다.
본 발명의 기술적 사상의 실시예 들에 따르면, 기판과 적층 구조물 사이에서 적층 구조물을 관통하는 채널 층과 접촉하는 하부 구조물의 제1 하부 패턴을 안정적으로 신뢰성 있게 형성할 수 있는 방법을 제공할 수 있다. 이와 같은 방법으로 형성되는 하부 구조물을 포함하는 반도체 소자를 제공할 수 있으므로, 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 2는 도 1의 I-I'선을 따라 취해진 영역을 나타낸 단면도이다.
도 3a 및 도 3b는 도 2의 일부분을 확대한 부분 확대 단면도들이다.
도 4a는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 부분 확대 단면도이다.
도 4b는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 부분 확대 단면도이다.
도 4c는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 부분 확대 단면도이다.
도 4d는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 부분 확대 단면도이다.
도 4e는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 부분 확대 단면도이다.
도 4f는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 부분 확대 단면도이다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 일 예를 설명하기 위한 단면들이다.
도 1, 도 2, 도 3a 및 도 3b를 참조하여 본 발명의 일 실시예에 따른 반도체 소자를 설명하기로 한다. 도 1 내지 도 3b에서, 도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 평면도이고, 도 2는 도 1의 I-I'선을 따라 취해진 영역을 나타낸 단면도이고, 도 3a는 도 2의 'A'로 표시된 부분을 확대한 부분 확대 단면도이고, 도 3b는 도 2의 'B'로 표시된 부분을 확대한 부분 확대 단면도이다.
도 1, 도 2, 도 3a 및 도 3b를 참조하면, 기판 구조물(3)이 제공될 수 있다. 일 예에서, 상기 기판 구조물(3)은 하부 기판(5), 상기 하부 기판(5) 상의 주변 회로 영역(7), 상기 주변 회로 영역(7) 상의 상부 기판(9)을 포함할 수 있다.
일 예에서, 상기 하부 기판(5)은 단결정 실리콘 기판 등과 같은 반도체 기판일 수 있다.
일 예에서, 상기 상부 기판(9)은 폴리 실리콘 기판일 수 있다. 상기 상부 기판(9)은 N형의 도전형을 갖는 폴리 실리콘 기판일 수 있다.
다른 예에서, 상기 상부 기판(9)은 금속 질화물(e.g., TiN 또는 WN 등), 금속-반도체 화합물(e.g., TiSi 또는 WSi 등), 및 금속(e.g., W 등) 중 적어도 하나의 도전성 물질 층 및 상기 도전성 물질 층 상의 폴리 실리콘 층을 포함할 수 있다.
일 예에서, 상기 주변 회로 영역(7)은 주변 회로(7a) 및 상기 주변 회로(7a)를 덮는 하부 절연 층(7b)을 포함할 수 있다. 상기 기판 구조물(3) 상에 하부 구조물(75)이 배치될 수 있다. 상기 하부 구조물(75) 상에 상부 패턴(16)이 배치될 수 있다. 상기 상부 패턴(16) 상에 적층 구조물(20')이 배치될 수 있다. 상기 적층 구조물(20') 상에 제1 상부 절연 층(53)이 배치될 수 있다. 상기 제1 상부 절연 층(53) 및 상기 적층 구조물(20')을 관통하는 분리 구조물들(84)이 배치될 수 있다.
상기 분리 구조물들(84) 사이에서 상기 적층 구조물(20'), 상기 상부 패턴(16) 및 상기 하부 구조물(75)을 관통하며 상기 기판 구조물(3) 내로 연장되는 수직 구조물(33)이 배치될 수 있다. 상기 제1 상부 절연 층(53) 상에 제2 상부 절연 층(87)이 배치될 수 있다. 상기 제2 상부 절연 층(87) 및 상기 제1 상부 절연 층(53)을 관통하며 상기 수직 구조물(33)과 전기적으로 연결되는 콘택 플러그(90)가 배치될 수 있다. 상기 콘택 플러그(90) 상에 도전성 라인(93)이 배치될 수 있다.
일 예에서, 상기 도전성 라인(93)은 제1 수평 방향(X)으로 연장되는 라인 모양일 수 있고, 상기 분리 구조물들(84)은 상기 제1 수평 방향(X)과 수직한 제2 수평 방향(Y)으로 연장되는 라인 모양일 수 있다. 상기 제1 및 제2 수평 방향들(X, Y)은 상기 기판 구조물(3)의 상부면(3s)과 평행한 방향일 수 있다.
상기 적층 구조물(20')은 하부 적층 구조물(20L') 및 상기 하부 적층 구조물(20L') 상의 상부 적층 구조물(20U')을 포함할 수 있다.
상기 하부 적층 구조물(20L') 및 상기 상부 적층 구조물(20U')의 각각은 수직 방향(Z)으로 교대로 반복적으로 적층되는 복수의 층간 절연 층들(25) 및 복수의 수평 층들(81)을 포함할 수 있다. 상기 수직 방향(Z)은 상기 기판 구조물(3)의 상부면(3s)과 수직한 방향일 수 있다.
각각의 상기 하부 적층 구조물(20L) 및 상기 상부 적층 구조물(20U)에서, 상기 층간 절연 층들(25) 및 상기 수평 층들(81) 중 최하위 층 및 최상위 층은 층간 절연 층일 수 있다.
각각의 상기 하부 적층 구조물(20L) 및 상기 상부 적층 구조물(20U)에서, 상기 층간 절연 층들(25) 중 최상위의 층간 절연 층은 상기 수평 층들(81) 사이의 층간 절연 층들 보다 두꺼울 수 있다.
일 예에서, 상기 층간 절연 층들(25)은 실리콘 산화물로 형성될 수 있다.
일 예에서, 상기 수평 층들(81)의 각각은 도전성 물질을 포함할 수 있다.
일 예에서, 상기 수평 층들(81)의 각각은 제1 층(81a) 및 제2 층(81b)을 포함할 수 있다. 상기 제1 층(81a)은 상기 제2 층(81b)과 상기 수직 구조물(33) 사이에 개재되며 상기 제2 층(81b)의 상부면 및 하부면을 덮을 수 있다.
일 예에서, 상기 제1 층(81a) 및 상기 제2 층(81b)은 서로 다른 물질로 형성될 수 있다. 예를 들어, 상기 제2 층(81b)은 도전성 물질, 예를 들어 도우프트 실리콘, 금속 질화물(e.g., TiN 또는 WN 등), 금속-반도체 화합물(e.g., TiSi 또는 WSi 등), 또는 금속(e.g., W 등)으로 형성될 수 있고, 상기 제1 층(81a)은 절연성 물질로 형성될 수 있다. 상기 제1 층(81a)은 알루미늄 산화물 등과 같은 고유전체(high-k dielectric)로 형성될 수 있다.
다른 예에서, 상기 제1 층(81a)은 금속 질화물(e.g., TiN 또는 WN 등)로 형성될 수 있고, 상기 제2 층(81b)은 금속(e.g., W 등)으로 형성될 수 있다.
다른 예에서, 상기 수평 층들(81)의 각각은 하나의 도전성 물질, 예를 들어 도우프트 실리콘, 금속 질화물(e.g., TiN 또는 WN 등), 금속-반도체 화합물(e.g., TiSi 또는 WSi 등), 또는 금속(e.g., W 등)으로 형성될 수 있다.
상기 수평 층들(81)은 게이트 층들일 수 있다. 상기 수평 층들(81)에서, 도전성 물질로 형성되는 부분은 게이트 전극들일 수 있다. 예를 들어, 상기 제1 층(81a)은 절연성 물질로 형성되고, 상기 제2 층(81b)은 도전성 물질로 형성되는 경우에, 상기 수평 층들(81)의 상기 제2 층들(81b)은 게이트 전극들일 수 있다.
상기 수평 층들(81)은 복수의 하부 게이트 층들(81L), 상기 복수의 하부 게이트 층들(81L) 상의 복수의 중간 게이트 층들(81M), 및 상기 복수의 중간 게이트 층들(81M) 상의 복수의 상부 게이트 층들(81U)을 포함할 수 있다.
상기 적층 구조물(20')의 일부 내에 절연성 분리 패턴(30)이 배치될 수 있다. 상기 절연성 분리 패턴(30)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 절연성 분리 패턴(30)은 상기 복수의 상부 게이트 층들(81U)을 관통할 수 있다. 상기 절연성 분리 패턴(30)은 상기 복수의 중간 게이트 층들(81M) 상에 배치될 수 있다.
상기 수직 구조물(33)은 복수개가 배치될 수 있다. 상기 복수개의 수직 구조물들(33) 중 일부는 상기 절연성 분리 패턴(30)을 관통할 수 있다. 이와 같이, 상기 절연성 분리 패턴(30)을 관통하는 일부의 수직 구조물은 더미 수직 구조물(33d)일 수 있다.
상기 수직 구조물(33)은 코어 영역(48), 및 상기 코어 영역(48) 상의 패드 패턴(50), 상기 코어 영역(48)의 측면 및 바닥면을 덮고 상기 패드 패턴(50)과 접촉하는 채널 층(46), 상기 채널 층(46)의 외측면을 둘러싸는 유전체 구조물(36)을 포함할 수 있다.
상기 채널 층(46)은 반도체 물질로 형성될 수 있다. 상기 채널 층(46)은 폴리 실리콘으로 형성될 수 있다. 상기 패드 패턴(50)은 도우프트 폴리 실리콘, 예를 들어 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다. 상기 패드 패턴(50)은 상기 콘택 플러그(90)와 접촉할 수 있다. 상기 코어 영역(48)은 절연성 물질, 또는 보이드가 형성된 절연성 물질을 포함할 수 있다.
상기 유전체 구조물(36)은 제1 유전체 층(38), 제2 유전체 층(42) 및 상기 제1 유전체 층(38)과 상기 제2 유전체 층(42) 사이의 정보 저장 물질 층(40)을 포함할 수 있다. 상기 제1 유전체 층(38)은 상기 정보 저장 물질 층(40)과 상기 적층 구조물(20') 사이에 배치될 수 있고, 상기 제2 유전체 층(42)은 상기 정보 저장 물질 층(40)과 상기 채널 층(46) 사이에 배치될 수 있다. 상기 정보 저장 물질 층(40)은 실리콘 질화물 등과 같은 전하 트랩 층일 수 있다. 상기 정보 저장 물질 층(40)은 수직형 낸드 플래쉬 메모리 소자 등과 같은 반도체 소자에서, 정보를 저장할 수 있는 영역들을 포함할 수 있다.
일 예에서, 상기 복수의 하부 게이트 층들(81L) 중 적어도 최하위의 하부 게이트 층은 게이트 유도 누설전류(gate induced drain leakage, GIDL) 현상을 이용하여 수직형 낸드 플래쉬 메모리 소자의 소거(erase) 동작에 이용되는 소거 트랜지스터의 게이트 층일 수 있다.
일 예에서, 상기 복수의 하부 게이트 층들(81L) 중 소거 동작에 이용되는 소거 트랜지스터의 게이트 층 상에 위치하는 게이트 층은 접지 선택 트랜지스터의 접지 선택 게이트 층일 수 있다.
일 예에서, 상기 복수의 중간 게이트 층들(81M) 중 적어도 몇몇은 메모리 셀들을 구성하는 수직형 낸드 플래쉬 메모리 소자의 워드라인들일 수 있다.
일 예에서, 상기 복수의 상부 게이트 층들(81U) 중 적어도 최상위에 위치하는 게이트 층은 게이트 유도 누설전류(gate induced drain leakage, GIDL) 현상을 이용하여 수직형 낸드 플래쉬 메모리 소자의 소거(erase) 동작에 이용되는 소거 트랜지스터의 게이트 층일 수 있다.
일 예에서, 상기 복수의 상부 게이트 층들(81U) 중에서 소거 트랜지스터의 게이트 층 하부에 위치하는 하나 또는 복수의 게이트 층은 수직형 낸드 플래쉬 메모리 소자의 스트링 선택 트랜지스터의 게이트 층들일 수 있다.
상기 유전체 구조물(36)은 서로 이격되는 제1 유전체 구조물(36a) 및 제2 유전체 구조물(36b)을 포함할 수 있다.
상기 제1 유전체 구조물(36a)은 상기 수평 층들(81)과 접촉하며 상기 상부 패턴(16)의 일부와 접촉할 수 있다. 상기 제2 유전체 구조물(36b)은 상기 기판 구조물(3)과 접촉할 수 있다.
상기 상부 패턴(16)은 상기 하부 구조물(75) 상의 수평 부분(16a) 및 상기 수평 부분(16a)으로부터 연장되며 상기 기판 구조물(3)과 접촉하는 지지대 부분(16b)을 포함할 수 있다. 상기 수평 부분(16a)은 상기 하부 구조물(75)과 상기 적층 구조물(20') 사이에 배치될 수 있다.
상기 하부 구조물(75)은 제1 하부 패턴(65) 및 제2 하부 패턴(69)을 포함할 수 있다. 상기 제1 하부 패턴(65) 및 상기 제2 하부 패턴(69)은 서로 다른 물질로 형성될 수 있다. 상기 제1 하부 패턴(65)은 실리콘 물질로 형성될 수 있다. 상기 제1 하부 패턴(65)은 도우프트 폴리 실리콘, 예를 들어 N 형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다.
상기 제2 하부 패턴(69)은 상기 제1 하부 패턴(65)의 물질과 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 상기 제2 하부 패턴(69)은 절연성 물질, 예를 들어 실리콘 산화물로 형성될 수 있다. 상기 제2 하부 패턴(69)은 실리콘 산화물과 다른 물질로 대체될 수 있다. 예를 들어, 상기 제2 하부 패턴(69)은 상기 제1 하부 패턴(65)의 물질과 다른 도전성 물질(e.g., TiN, TaN, WN, TiSi, WSi, TaSi, W, Ta 또는 Ti 등)로 대체될 수 있다.
일 예에서, 상기 제1 하부 패턴(65) 및 상기 상부 패턴(16)은 서로 동일한 물질, 예를 들어 폴리 실리콘으로 형성될 수 있다.
일 예엥서, 상기 제1 하부 패턴(65) 및 상기 제2 하부 패턴(69)은 상기 상부 패턴(16)의 측면 상으로 연장되지 않을 수 있다. 상기 제1 하부 패턴(65) 및 상기 제2 하부 패턴(69)은 상기 상부 패턴(16)의 측면과 상기 분리 구조물들(84) 사이로 연장되지 않을 수 있다.
상기 제2 하부 패턴(69)은 상기 기판 구조물(3) 및 상기 상부 패턴(16)과 이격될 수 있다.
상기 제1 하부 패턴(65)은 상기 제2 하부 패턴(69)과 상기 채널 층(46) 사이에 개재된 제1 부분(65a), 상기 제1 부분(65a)으로부터 상기 제2 하부 패턴(69)과 상기 상부 패턴(16) 사이로 연장된 제2 부분(65b), 및 상기 제1 부분(65a)으로부터 상기 제2 하부 패턴(69)과 상기 기판 구조물(3) 사이로 연장된 제3 부분(65c)을 포함할 수 있다.
상기 제1 하부 패턴(65)은 상기 제1 부분(65a)으로부터 상기 상부 패턴(16)과 상기 채널 층(46) 사이로 연장되는 상부 연장 부분(65e1) 및 상기 기판 구조물(3)과 상기 채널 층(46) 사이로 연장되는 하부 연장 부분(65e2)을 더 포함할 수 있다. 상기 상부 연장 부분(65e1)은 상기 제1 유전체 구조물(36a)과 접촉하고, 상기 하부 연장 부분(65e2)은 상기 제2 유전체 구조물(36b)과 접촉할 수 있다.
상기 제1 하부 패턴(65)에서 상기 제1 부분(65a), 상기 상부 연장 부분(65e1) 및 상기 하부 연장 부분(65e2)은 상기 채널 층(46)과 접촉할 수 있다.
상기 제1 하부 패턴(65)은 상기 제2 부분(65b) 및 상기 제3 부분(65c)으로부터 연장되며 상기 제2 하부 패턴(69)과 상기 상부 패턴(16)의 상기 지지대 부분(16b) 사이에 개재된 제4 부분(65d)을 더 포함할 수 있다.
상기 분리 구조물들(84)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 분리 구조물들(84)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다. 다른 예에서, 상기 분리 구조물들(84)의 각각은 도전성 물질 및 상기 도전성 물질과 상기 적층 구조물(20')을 전기적으로 절연시키는 절연성 물질을 포함할 수 있다.
상기 분리 구조물들(84)의 각각은 상기 상부 패턴(16)의 상기 수평 부분(16a) 및 상기 하부 구조물(75)을 관통하는 제1 분리 부분(84a) 및 상기 상부 패턴(16)의 상기 지지대 부분(16b)과 접촉하는 제2 분리 부분(84b)을 포함할 수 있다.
각각의 상기 분리 구조물들(84)에서, 상기 제1 분리 부분(84a)은 상기 하부 구조물(75)과 접촉할 수 있고, 상기 제2 분리 부분(84b)은 상기 하부 구조물(75)과 이격될 수 있다.
실시 예들에서, 상기 상부 패턴(16)의 상기 수평 부분(16a)과 상기 기판 구조물(3) 사이에 서로 다른 물질들로 형성되는 상기 제1 및 제2 하부 패턴들(65, 69)을 포함하는 상기 하부 구조물(75)로 채움으로써, 상기 상부 패턴(16)의 상기 수평 부분(16a)과 상기 기판 구조물(3) 사이에서 발생하는 불량을 방지할 수 있다. 따라서, 신뢰성이 향상된 반도체 소자를 제공할 수 있다.
다음으로, 도 4a 내지 도 4c를 각각 참조하여 상기 하부 구조물(75) 및 상기 제1 분리 부분(84a)의 다양한 변형 예에 대하여 설명하기로 한다. 도 4a 내지 도 4c는 도 1의 'B'로 표시된 부분의 다양한 변형 예를 설명하기 위한 부분 확대 단면도들이다.
변형 예에서, 도 4a를 참조하면, 도 1a 내지 도 3b를 참조하여 상술한 상기 하부 구조물(도 1a 내지 도 3b의 75)은 리세스된 측면(65s, 69s)을 갖는 하부 구조물(75a)로 대체될 수 있다. 예를 들어, 상기 하부 구조물(75a)에서, 상기 제1 하부 패턴(65)의 측면(65s) 및 상기 제2 하부 패턴(69s)의 측면은 상기 상부 패턴(16)의 측면(16s) 보다 리세스될 수 있다. 도 1a 내지 도 3b를 참조하여 상술한 상기 분리 구조물(도 1a 내지 도 3b의 84)의 상기 제1 분리 부분(84a)은 상기 기판 구조물(3)과 상기 상부 패턴(16) 사이로 연장된 돌출 부분(84p)을 갖는 제1 분리 부분(84aa)으로 대체될 수 있다.
변형 예에서, 도 4b를 참조하면, 도 1a 내지 도 3b를 참조하여 상술한 상기 하부 구조물(도 1a 내지 도 3b의 75)은 돌출된 부분(69p)을 포함하는 하부 구조물(75b)로 대체될 수 있다. 예를 들어, 상기 하부 구조물(75b)에서, 상기 제1 하부 패턴(65)은 리세스된 측면(65s)을 갖도록 변형될 수 있고, 상기 제2 하부 패턴(69)은 상기 제1 하부 패턴(65) 보다 제1 수평 방향(X)으로 돌출된 부분(69p)을 포함하도록 변형될 수 있다. 상기 제1 수평 방향(X)은 상기 기판 구조물(3)의 상부면(3s)과 평행한 방향일 수 있다. 도 1a 내지 도 3b를 참조하여 상술한 상기 분리 구조물(도 1a 내지 도 3b의 84)의 상기 제1 분리 부분(84a)은 상기 수평 패턴(16)과 상기 제2 하부 패턴(69) 사이로 연장된 부분(84p1) 및 상기 기판 구조물(3)과 상기 제2 하부 패턴(69) 사이로 연장된 부분(84p2)을 포함하는 제1 분리 부분(84ab)으로 대체될 수 있다. 상기 제2 하부 패턴(69)의 상기 돌출된 부분(69p)은 상기 제1 하부 패턴(65) 보다 상기 제1 분리 부분(84ab)을 향하는 상기 제1 수평 방향(X)으로 돌출될 수 있다.
변형 예에서, 도 4c를 참조하면, 도 1a 내지 도 3b를 참조하여 상술한 상기 하부 구조물(도 1a 내지 도 3b의 75)은 리세스된 측면들(65sa, 69sa)을 갖는 하부 구조물(75c)로 대체될 수 있다. 예를 들어, 상기 하부 구조물(75c)에서, 상기 제1 하부 패턴(65)은 상기 상부 패턴(16)의 측면(16s) 보다 리세스된 측면(65sa)을 갖도록 변형될 수 있고, 상기 제2 하부 패턴(69)은 상기 제1 하부 패턴(65)의 상기 리세스된 측면(65sa) 보다 리세스된 측면(69sa)을 갖도록 변형될 수 있다. 따라서, 상기 제1 하부 패턴(65)은 상기 제2 하부 패턴(69) 보다 상기 수평 방향으로 돌출된 부분(65p)을 가질 수 있다. 도 1a 내지 도 3b를 참조하여 상술한 상기 분리 구조물(도 1a 내지 도 3b의 84)의 상기 제1 분리 부분(84a)은 상기 수평 패턴(16)과 상기 기판 구조물(3) 사이로 연장된 부분(84p')을 포함하는 제1 분리 부분(84ac)으로 대체될 수 있다. 상기 제1 분리 부분(84ac)에서, 상기 수평 패턴(16)과 상기 기판 구조물(3) 사이로 연장된 부분(84p')의 가운데 부분은 상기 제1 하부 패턴(65)의 상기 제2 부분(65b) 및 상기 제3 부분(65c) 사이로 연장될 수 있다.
다음으로, 도 4d 내지 도 4f를 각각 참조하여 상기 하부 구조물(75)의 다양한 변형 예에 대하여 설명하기로 한다. 도 4d 내지 도 4f는 도 1의 'B'로 표시된 부분의 다양한 변형 예를 설명하기 위한 부분 확대 단면도들이다.
변형 예에서, 도 4d를 참조하면, 도 4a를 참조하여 상술한 상기 하부 구조물(도 4a의 75a)은 제3 하부 패턴(72a)을 더 포함하는 하부 구조물(75d)로 변형될 수 있다. 상기 하부 구조물(75d)에서, 상기 제3 하부 패턴(72a)은 상기 하부 구조물(도 4a의 75a)의 상기 제1 및 제2 하부 패턴들(65, 69)과 상기 분리 구조물(84) 사이에 배치될 수 있다.
변형 예에서, 도 4e를 참조하면, 도 4b를 참조하여 상술한 상기 하부 구조물(도 4b의 75b)은 제3 하부 패턴(72b)을 더 포함하는 하부 구조물(75e)로 변형될 수 있다. 상기 하부 구조물(75e)에서, 상기 제3 하부 패턴(72b)은 상기 하부 구조물(도 4b의 75b)의 상기 제1 및 제2 하부 패턴들(65, 69)과 상기 분리 구조물(84) 사이에 배치될 수 있다.
변형 예에서, 도 4f를 참조하면, 도 4c를 참조하여 상술한 상기 하부 구조물(도 4c의 75c)은 제3 하부 패턴(72c)을 더 포함하는 하부 구조물(75f)로 변형될 수 있다. 상기 하부 구조물(75f)에서, 상기 제3 하부 패턴(72c)은 상기 하부 구조물(도 4c의 75c)의 상기 제1 및 제2 하부 패턴들(65, 69)과 상기 분리 구조물(84) 사이에 배치될 수 있다.
도 5a 내지 도 5e를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 형성 방법을 설명하기로 한다. 도 5a 내지 도 5e는 도 1의 I-I'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 1 및 도 5a를 참조하면, 기판 구조물(3)을 준비할 수 있다. 상기 기판 구조물(3)은 하부 기판(5), 상기 하부 기판(5) 상의 주변 회로 영역(7), 상기 주변 회로 영역(7) 상의 상부 기판(9)을 포함할 수 있다.
일 예에서, 상기 하부 기판(5)은 단결정 실리콘 기판 등과 같은 반도체 기판일 수 있다.
일 예에서, 상기 상부 기판(9)은 폴리 실리콘 기판일 수 있다. 상기 상부 기판(9)은 N형의 도전형을 갖는 폴리 실리콘 기판일 수 있다.
일 예에서, 상기 주변 회로 영역(7)은 주변 회로(7a) 및 상기 주변 회로(7a)를 덮는 하부 절연 층(7b)을 포함할 수 있다.
상기 기판 구조물(3) 상에 개구부(14a)를 갖는 희생 패턴(14)을 형성할 수 있다.
상기 희생 패턴(14) 상에 상부 패턴(16)을 형성할 수 있다.
상기 상부 패턴(16)은 상기 희생 패턴(14)의 상부면을 덮는 수평 부분(16a) 및 상기 수평 부분(16a)으로부터 연장되며 상기 개구부(14a)를 채우는 지지대 부분(16b)을 포함할 수 있다.
상기 상부 패턴(16) 상에 적층 구조물(20)을 형성할 수 있다.
일 예에서, 상기 적층 구조물(20)은 하부 적층 구조물(20L) 및 상부 적층 구조물(20U)을 포함할 수 있다.
상기 하부 적층 구조물(20L) 및 상기 상부 적층 구조물(20U)의 각각은 교대로 반복적으로 적층된 층간 절연 층들(25) 및 희생 수평 층들(28)을 포함할 수 있다.
각각의 상기 하부 적층 구조물(20L) 및 상기 상부 적층 구조물(20U)에서, 상기 층간 절연 층들(25) 및 상기 희생 수평 층들(28) 중 최하위 층 및 최상위 층은 층간 절연 층일 수 있다.
각각의 상기 하부 적층 구조물(20L) 및 상기 상부 적층 구조물(20U)에서, 상기 층간 절연 층들(25) 중 최상위의 층간 절연 층은 상기 희생 수평 층들(28) 사이의 층간 절연 층들 보다 두꺼울 수 있다.
일 예에서, 상기 층간 절연 층들(25)은 실리콘 산화물로 형성할 수 있다.
일 예에서, 상기 희생 수평 층들(28)은 상기 층간 절연 층들(25)과 식각 선택성을 갖는 물질, 예를 들어 실리콘 질화물로 형성할 수 있다.
다른 예에서, 상기 희생 수평 층들(28)은 도전성 물질로 형성할 수 있다.
상기 상부 적층 구조물(20U)의 일부 내에 절연성 분리 패턴(30)을 형성할 수 있다. 상기 절연성 분리 패턴(30)은 상기 상부 적층 구조물(20U) 중 상부에 위치하는 하나 또는 복수의 희생 수평 층들(28)을 관통할 수 있다.
상기 적층 구조물(20), 상기 상부 패턴(16) 및 상기 하부 패턴(14)을 차례로 관통하며 상기 기판 구조물(3)의 상기 상부 기판(9) 내로 연장되는 수직 구조물(33)을 형성할 수 있다.
일 예에서, 상기 수직 구조물(33)을 형성하는 것은 상기 적층 구조물(20), 상기 상부 패턴(16) 및 상기 하부 패턴(14)을 차례로 관통하며 상기 기판 구조물(3)의 상기 상부 기판(9) 내로 연장되는 채널 홀(32)을 형성하고, 상기 채널 홀(32)의 내벽을 덮는 유전체 구조물(도 3a의 36)을 형성하고, 상기 유전체 구조물(도 3a의 36)을 덮는 채널 층(도 3a의 46)을 형성하고, 상기 채널 층(도 3a의 46) 상에 상기 채널 홀(도 3a의 32)을 부분적으로 채우는 코어 영역(도 3a의 48)을 형성하고, 상기 코어 영역(도 3a의 48) 상에 상기 채널 홀(32)의 나머지 부분을 채우는 패드 패턴(도 3a의 50)을 형성하는 것을 포함할 수 있다.
상기 수직 구조물(33)은 복수개가 형성될 수 있다. 상기 복수개의 상기 수직 구조물들(33) 중에서, 일부 수직 구조물(도 1의 33d)은 상기 절연성 분리 패턴(30)을 관통할 수 있다. 이와 같이 상기 절연성 분리 패턴(30)을 관통하는 일부 수직 구조물(도 1의 33d)은 더미 수직 구조물일 수 있다.
도 1 및 도 5b를 참조하면, 상기 적층 구조물(20) 상에 제1 상부 절연 층(53)을 형성할 수 있다. 상기 제1 상부 절연 층(53) 및 상기 적층 구조물(20)을 관통하는 분리 트렌치들(56)을 형성할 수 있다. 상기 분리 트렌치들(56)의 측면들 상에 보호 스페이서들(58)을 형성할 수 있다.
상기 분리 트렌치들(56)은 상기 상부 패턴(16)의 일부를 노출시키면서 상기 희생 패턴(도 5a의 14)을 노출시킬 수 있다.
상기 분리 트렌치들(56)의 각각은 상기 상부 패턴(16)의 상기 수평 부분(16a)을 관통하는 부분 및 상기 상부 패턴(16)의 상기 지지대 부분(16b)과 중첩하는 부분을 포함할 수 있다.
상기 노출된 상기 희생 패턴(도 5a의 14)을 제거하여 하부 공간(60)을 형성할 수 있다.
일 예에서, 상기 노출된 상기 희생 패턴(도 5a의 14)을 제거하면서, 상기 수직 구조물(33)의 상기 채널 층(46)을 노출시킬 수 있다.
상기 상부 패턴(16)의 상기 지지대 부분(16b)은 상기 적층 구조물(20)의 무너짐 또는 변형을 방지할 수 있다.
도 1 및 도 5c를 참조하면, 상기 하부 공간(60) 및 상기 분리 트렌치들(56)의 측벽들을 콘포멀하게 덮는 제1 하부 층(64)을 형성할 수 있다.
상기 제1 하부 층(64) 상에 제2 하부 층(68)을 형성할 수 있다. 상기 제2 하부 층(68)은 상기 하부 공간(60)을 채우며 상기 분리 트렌치들(56) 내로 연장될 수 있다.
일 예에서, 상기 제1 하부 층(64)은 비정질 실리콘 물질로 형성할 수 있다.
일 예에서, 상기 제2 하부 층(68)은 상기 제1 하부 층(64)과 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 상기 제2 하부 층(68)은 절연성 물질, 예를 들어 실리콘 산화물로 형성할 수 있다. 본 발명의 실시예에서, 상기 제2 하부 층(68)은 실리콘 산화물과 다른 물질로 대체될 수도 있다.
도 1 및 도 5d를 참조하면, 상기 제2 하부 층(68)을 부분 식각하여, 상기 하부 공간(60) 내에 잔존하는 제2 하부 패턴(69)을 형성할 수 있다. 상기 제1 하부 층(64)을 부분 식각하여, 상기 하부 공간(60) 내에 잔존하는 제1 하부 패턴(65)을 형성할 수 있다.
상기 보호 스페이서(58)를 제거하여, 상기 희생 수평 층들(28)을 노출시킬 수 있다.
일 예에서, 상기 제1 및 제2 하부 패턴들(65, 69)을 형성한 후에, 어닐링 공정을 진행하여 상기 제1 하부 층(64)의 비정질 실리콘 물질을 폴리 실리콘 물질로 형성할 수 있다. 따라서, 상기 제1 하부 층(64)은 폴리 실리콘 물질로 형성될 수 있다.
도 1 및 도 5e를 참조하면, 상기 보호 스페이서(58)를 제거함으로써 노출되는 상기 희생 수평 층들(28)을 제거하여 빈 공간들(78)을 형성할 수 있다.
다시, 도 1, 도 2, 도 3a 및 도 3b를 참조하면, 상기 빈 공간들(도 5e의 78)을 채우는 수평 층들(81)을 형성할 수 있다.
상기 수평 층들(81)을 형성하는 것은 각각의 상기 빈 공간들(도 5e)의 내벽을 덮는 제1 층(도 3a의 81a) 및 상기 제1 층(도 3a의 81a) 상에 각각의 상기 빈 공간들(도 5e의 78)을 채우는 제2 층(도 3a의 81b)을 형성하는 것을 포함할 수 있다.
상기 분리 트렌치들(56)을 채우는 분리 구조물들(84)을 형성할 수 있다. 상기 분리 구조물들(84) 및 상기 제1 상부 절연 층(53)을 덮는 제2 상부 절연 층(87)을 형성할 수 있다. 상기 제1 및 제2 상부 절연 층을(53, 87)을 관통하며 상기 수직 구조물(33)의 상기 패드 패턴(50)과 전기적으로 연결되는 콘택 플러그(90)을 형성할 수 있다. 상기 콘택 플러그(90) 상에 도전성 라인(93)을 형성할 수 있다.
실시예들에서, 도 5b와 같은 빈 공간(도 5b의 60)을 형성한 후에, 도 5c 및 도 5d에서 설명한 것과 같은 방법을 이용하여 상기 빈 공간(도 5b의 60)을 상기 제1 하부 패턴(65) 및 상기 제2 하부 패턴(69)으로 채움으로써, 상기 제1 하부 패턴(65) 및 상기 제2 하부 패턴(69)을 포함하는 상기 하부 구조물(75)을 안정적이고 신뢰성 있게 형성할 수 있다. 따라서, 상기 빈 공간(도 5b의 60) 내에 도우프트 폴리 실리콘 물질을 형성하면서 발생하는 불량을 방지할 수 있다. 따라서, 상기 빈 공간(도 5b의 60)을 채우는 상기 하부 구조물(75)은 안정적인 구조를 형성할 수 있기 때문에, 반도체 소자의 신뢰성을 향상시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
3 : 기판 구조물 5 : 하부 기판
7 : 주변 회로 영역 9 : 상부 기판
14 : 희생 패턴 16 : 상부 패턴
16a : 수평 부분 16b : 지지대 부분
20, 20' : 적층 구조물 20L, 20L' : 하부 적층 구조물
20U, 20L' : 상부 적층 구조물 25 : 층간 절연 층들
28 : 희생 수평 층들 30 : 절연성 분리 패턴
33 : 수직 구조물 33d : 더미 수직 구조물
36 : 유전체 구조물 36a : 제1 유전체 구조물
36b : 제2 유전체 구조물 38 : 제1 유전체 층
40 : 정보 저장 물질 층 42 : 제2 유전체 층
46 : 채널 층 48 : 코어 영역
50 : 패드 패턴 53 : 제1 상부 절연 층
56 : 분리 트렌치들 58 : 보호 스페이서
60 : 하부 공간 62 : 제1 하부 층
65 : 제1 하부 패턴 68 : 제2 하부 층
69 : 제2 하부 패턴 72 : 제3 하부 패턴
75, 75': 하부 구조물 81 : 수평 층들(게이트 층들)
84 : 분리 구조물 87 : 제2 상부 절연 층
90 : 콘택 플러그 93 : 도전성 라인

Claims (10)

  1. 기판 구조물;
    상기 기판 구조물 상의 하부 구조물;
    상기 하부 구조물 상의 상부 패턴;
    상기 상부 패턴 상의 적층 구조물;
    상기 적층 구조물을 관통하는 분리 구조물들;
    상기 분리 구조물들 사이에서 상기 적층 구조물, 상기 상부 패턴 및 상기 하부 구조물을 관통하며 상기 기판 구조물 내로 연장되고, 채널 층을 포함하는 수직 구조물;
    상기 수직 구조물 상의 콘택 플러그; 및
    상기 콘택 플러그 상의 도전성 라인을 포함하되,
    상기 적층 구조물은 교대로 반복적으로 적층되는 복수의 층간 절연 층들 및 복수의 게이트 층들을 포함하고,
    상기 하부 구조물은 제1 하부 패턴 및 상기 제1 하부 패턴의 물질과 다른 물질의 제2 하부 패턴을 포함하고,
    상기 제1 하부 패턴은 상기 제2 하부 패턴과 상기 채널 층 사이에 개재된 제1 부분, 상기 제1 부분으로부터 상기 제2 하부 패턴과 상기 상부 패턴 사이로 연장된 제2 부분, 및 상기 제1 부분으로부터 상기 제2 하부 패턴과 상기 기판 구조물 사이로 연장된 제3 부분을 포함하고,
    상기 제1 하부 패턴은 상기 상부 패턴의 측면 상으로 연장되지 않는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 하부 패턴 및 상기 상부 패턴은 폴리 실리콘으로 형성되고,
    상기 제2 하부 패턴은 폴리 실리콘과 다른 물질로 형성되는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제2 하부 패턴은 실리콘 산화물로 형성되는 반도체 소자.

  4. 제 1 항에 있어서,
    상기 수직 구조물은 상기 채널 층과 접촉하는 제1 유전체 구조물 및 제2 유전체 구조물을 더 포함하되,
    상기 제1 유전체 구조물은 상기 채널 층과 상기 적층 구조물 사이에 개재되며 상기 상부 패턴과 상기 채널 층 사이로 연장되고,
    상기 제2 유전체 구조물은 상기 채널 층과 상기 기판 구조물 사이에 배치되고,
    상기 제1 하부 패턴은 상기 제1 부분으로부터 상기 상부 패턴과 상기 채널 층 사이로 연장되는 상부 연장 부분 및 상기 기판 구조물과 상기 채널 층 사이로 연장되는 하부 연장 부분을 더 포함하고,
    상기 상부 연장 부분은 상기 제1 유전체 구조물과 접촉하고,
    상기 하부 연장 부분은 상기 제2 유전체 구조물과 접촉하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 제1 및 제2 하부 패턴들은 상기 상부 패턴의 측면 보다 리세스된 측면들을 갖는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제2 하부 패턴은 상기 제1 하부 패턴 보다 수평 방향으로 돌출된 부분을 포함하고,
    상기 수평 방향은 상기 기판 구조물의 상부면과 평행한 방향인 반도체 소자.
  7. 제 1 항에 있어서,
    상기 제1 하부 패턴은 상기 제2 하부 패턴 보다 수평 방향으로 돌출된 부분을 포함하고,
    상기 수평 방향은 상기 기판 구조물의 상부면과 평행한 방향인 반도체 소자.
  8. 제 1 항에 있어서,
    상기 하부 구조물은 제3 하부 패턴을 더 포함하되,
    상기 제3 하부 패턴은 상기 제1 하부 패턴과 상기 분리 구조물 사이, 및 상기 제2 하부 패턴과 상기 분리 구조물 사이에 배치되는 반도체 소자.
  9. 기판 상의 하부 구조물;
    상기 하부 구조물 상의 상부 패턴;
    상기 상부 패턴 상의 적층 구조물;
    상기 적층 구조물, 상기 하부 구조물 및 상기 상부 패턴을 관통하며 상기 기판 내로 연장되는 수직 구조물; 및
    상기 적층 구조물, 상기 상부 패턴, 및 상기 하부 구조물을 관통하고 상기 수직 구조물과 이격된 분리 구조물을 포함하되,
    상기 상부 패턴은 상기 기판의 상부면과 평행한 상부 부분, 및 상기 상부 부분으로부터 연장되며 상기 기판과 접촉하는 지지대 부분을 포함하고,
    상기 하부 구조물은 상기 상부 패턴의 상기 상부 부분과 상기 기판 사이에 배치되고,
    상기 분리 구조물은 상기 적층 구조물, 상기 상부 패턴의 상기 상부 부분 및 상기 하부 구조물을 관통하는 제1 분리 부분, 및 상기 적층 구조물을 관통하며 상기 상부 패턴의 상기 지지대 부분과 접촉하는 제2 분리 부분을 포함하고,
    상기 적층 구조물은 상기 기판의 상부면과 수직한 수직 방향으로 서로 이격되면서 적층되는 복수의 게이트 층들을 포함하고,
    상기 수직 구조물은 상기 복수의 게이트 층들, 상기 상부 패턴의 상기 상부 부분, 및 상기 하부 구조물을 관통하며 상기 기판 내로 연장되는 채널 층을 포함하고,
    상기 하부 구조물은 제1 하부 패턴 및 상기 제1 하부 패턴의 물질과 다른 물질의 제2 하부 패턴을 포함하고,
    상기 제1 하부 패턴은 상기 제2 하부 패턴과 상기 채널 층 사이에 개재된 제1 부분, 상기 제1 부분으로부터 상기 제2 하부 패턴과 상기 상부 패턴 사이로 연장된 제2 부분, 상기 제1 부분으로부터 상기 제2 하부 패턴과 상기 기판 사이로 연장된 제3 부분을 포함하는 반도체 소자.

  10. 기판 상의 하부 구조물;
    상기 하부 구조물 상의 상부 패턴;
    상기 상부 패턴 상의 적층 구조물;
    상기 적층 구조물, 상기 하부 구조물 및 상기 상부 패턴을 관통하며 상기 기판 내로 연장되는 수직 구조물; 및
    상기 적층 구조물, 상기 상부 패턴 및 상기 하부 구조물을 관통하고 상기 수직 구조물과 이격된 분리 구조물을 포함하되,
    상기 적층 구조물은 상기 기판의 상부면과 수직한 수직 방향으로 서로 이격되면서 적층되는 복수의 게이트 층들을 포함하고,
    상기 수직 구조물은 상기 복수의 게이트 층들, 상기 상부 패턴, 및 상기 하부 구조물을 관통하며 상기 기판 내로 연장되는 채널 층을 포함하고,
    상기 하부 구조물은 제1 하부 패턴 및 상기 제1 하부 패턴의 물질과 식각 선택성을 갖는 물질의 제2 하부 패턴을 포함하고,
    상기 제1 하부 패턴은 상기 제2 하부 패턴과 상기 채널 층 사이에 개재된 제1 부분, 상기 제1 부분으로부터 상기 제2 하부 패턴과 상기 상부 패턴 사이로 연장된 제2 부분, 상기 제1 부분으로부터 상기 제2 하부 패턴과 상기 기판 사이로 연장된 제3 부분을 포함하고,
    상기 제1 하부 패턴의 상기 제2 부분, 상기 제1 하부 패턴의 상기 제3 부분, 및 상기 제2 하부 패턴 중 적어도 하나는 상기 상부 패턴의 측면 보다 리세스된 측면을 갖는 반도체 소자.
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