KR100199258B1 - 반도체집적회로장치 - Google Patents

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가쯔로 사사끼
고이찌로 이시바시
도시아끼 야마나까
나오따까 하시모또
노부유끼 모리와끼
시게루 다까하시
아쯔시 히라이시
유따까 고바야시
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가나이 쓰도무
가부시끼가이샤 히다치 세이사꾸쇼
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Abstract

반도체집적회로장치에 관한 것으로써, SRAM을 갖는 반도체집적회로장치에 있어 집적도를 향상하는 것이 가능한 기술을 제공하기 위해서 제1전극 또는 제2전극 중 어느 한쪽을 반도체기판상에 CVD법에 의해 퇴적되고 또한 퇴적중에 저항값을 저감하는 불순물을 도입한 규소막으로 형성하는 공정을 포함한다.
이러한 것에 의해 메모리셀의 점유면적을 축소할 수 있으므로, SRAM의 집적도를 향상할 수 있다.

Description

반도체집적회로장치
제1도는 본 발명의 실시예 1인 SRAM의 칩레이아우트도.
제2도∼제4도는 상기 SRAM의 주요부의 확대블럭도.
제5도는 상기 SRAM의 메모리셀의 회로도.
제6도 및 제7도는 상기 SRAM의 입출력부의 등가회로도.
제8도는 상기 SRAM의 메모리셀의 평면도.
제9도는 상기 SRAM의 메모리셀의 단면도.
제10도∼제14도는 상기 SRAM의 제조프로세스의 각 제조공정마다 도시한 메모리셀의 평면도.
제15도∼제20도는 상기 SRAM의 제조프로세스의 각 제조공정마다 도시한 메모리셀 어레이의 평면도.
제21도 및 제22도는 상기 SRAM의 주변회로의 단면도.
제23도∼제32도는 상기 SRAM의 제조프로세스의 각 제조공정마다 도시한 메모리셀의 단면도.
제33도∼제39도는 본 발명의 효과를 설명하기 위한 도면.
제40도는 본 발명의 실시예 2의 작용을 설명하기 위한 도면.
제41도는 상기 실시예 2의 회로의 결선도.
제42도는 제41도를 구체적으로 형성하는 경우의 소자의 레이아웃트도.
제43도는 상기 실시예 2의 변형예를 도시한 도면.
제44도는 상기 실시예 2의 소자의 레이아우트도.
제45도는 상기 실시예 2의 다른 변형예를 도시한 도면.
본 발명의 반도체직접회로장치에 관한 것으로써, 특히 SRAM(Static Random Access Memory)를 갖는 반도체집적회로장치에 적용해서 유효한 기술에 관한 것이다.
휘발성의 반도체기억장치로서의 SRAM에 대해서는, 예를들면 USP, 4,890,148호에 기재되어 있다. 이러한 종류의 SRAM은 상보형 데이타선과 워드선의 교차부에 메모리셀을 배치한다. 메모리셀은 플립플롭회로 및 2개의 전송용MISFET(Metal Insulator Semiconductor Field Effect Transistor)로 구성된다. 전송용MISFET은 플립플롭회로의 입출력단자에 한쪽의 반도체영역을 접속하고, 상보성데이타선에 다른쪽의 반도체영역을 접속한다. 이 전송용MISFET은 게이트전극을 워드선에 접속하고, 이 워드선으로 도통, 비도통을 제어한다. 플립플롭회로는 정보축적부로서 구성되고, 2개의 구동용MISFET 및 2개의 부하용 저항소자로 구성된다. 구동용MISFET은 한쪽의 전송용MISFET의 한쪽의 반도체영역에 드레인영역을 접속하고, 기준전압선(소스선)에 소스영역을 접속한다. 구동용MISFET의 게이트전극은 다른쪽의 전송용MISFET의 한쪽의 반도체영역에 접속된다. 부하용 저항소자는 한쪽의 전송용MISFET의 한쪽의 반도체영역의 한쪽끝을 접속하고, 전원전압배선(소스선)에 소스영역을 접속한다. 이러한 종류의 SRAM의 메모리셀은 구동용MISFET의 상부에 부하용 저항소자를 배치하여 메모리셀의 점유면적을 축소할 수 있으므로, SRAM의 고집적화를 도모할 수 있다. 메모리셀에는 1bit의 정보를 기억할 수 있다.
미세화에 따라 다결정실리콘으로 PMOS(Metal Oxide Semiconductor)트랜지스터의 부하를 구성하며, 또한 구동용MISFET의 상부에 이 부하를 형성하는 것에 의해 SRAM의 고집적화가 이루어지고 있다. 이러한 종류의 SRAM에 대해서는 예를 들면 1988 IEEE International Electron Devices Meeting, pp.48∼51, 1988년 12월 및 IEEE Journal of Solid-State Circuits, Vol.24, No.6, 1989년 12월, pp.1708∼1713에 기재되어 있다.
이들의 기술에서는 메모리셀의 2개의 전송용MISFET의 게이트전극과 그들에 접속하는 워드선 및 구동용MISFET의 게이트전극을 동일층의 도전층인 제1층째의 다결정 실리콘층으로 구성하고 있다. 이 때문에, 워드선 및 전송용MISFET의 게이트전극과 구동용MISFET의 게이트전극은 소정간격 떨어뜨릴 필요가 있어 메모리셀 크기가 증대한다.
이와 같은 메모리셀의 2개의 전송용MISFET의 게이트전극, 워드선 및 구동용MISFET의 게이트전극을 동일 층의 도전층으로 구성하는 기술은 그 외에 IEEE Journal of Solid-State Circuits, Vol.23, No.5, 1988년 10월, pp.1048∼1053에 기재되어 있다. 이 기술에서는 SRAM의 주변회로를 BiCMOS(Bipolar complementary MOS)회로로 구성함과 동시에 2층 폴리실리콘, 이중레벨금속 프로세스를 사용하여 2층째의 폴리실리콘으로 레지스터부하를 형성하고 있다.
SRAM의 고집적화에 관한 다른 기술로서, 예를 들면 1988년 9월 14일에 공개된 EP281,711호가 있다.
이 기술은 메모리셀의 한쪽의 전송용MISFET의 한쪽의 반도체영역과 한쪽의 구동용MISFET의 드레인 영역을 일체로 구성한다. 한쪽의 전송용MISFET, 한쪽의 구동용MISFET의 각각의 게이트길이 방향은 일치된다. 마찬가지로 메모리셀의 다른쪽의 전송용MISFET의 한쪽의 반도체영역과 다른쪽의 구동용MISFET의 드레인영역은 일체로 구성된다. 다른쪽의 전송용MISFET은 한쪽의 구동용MISFET의에 그 게이트폭 방향에 있어서 대향시켜서 배치된다. 다른쪽의 구동용MISFET은 한쪽의 전송용MISFET에 그 게이트폭방향에 있어서 대향시켜서 배치된다. 즉, 메모리셀은 한쪽의 전송용MISFET 및 구동용MISFET, 다른쪽의 전송용MISFET 및 구동용MISFET의 각각의 평면형상이 양자간의 중심점에 대해서 서로 점대칭형상으로 구성된다. 한쪽의 구동용MISFET의 게이트전극은 그 한쪽끝을 게이트폭방향으로 연장하고, 다른쪽의 전송용MISFET의 한쪽의 반도체영역 및 다른쪽의 구동용MISFET의 드레인영역에 접속된다. 마찬가지로, 다른쪽의 구동용MISFET의 게이트전극은 그 한쪽끝을 게이트폭방향으로 연장하고, 한쪽의 전송용MISFET의 한쪽의 반도체영역 및 한쪽의 구동용MISFET의 드레인영역에 접속된다. 한쪽의 구동용MISFET, 다른쪽의 구동용MISFET의 각각의 게이트전극은 동일 도전층(제조프로세스에 있어서 동일 제조공정)으로 구성된다. 이들의 접속구조는 메모리셀내의 교차배선구조를 구성한다. 상기 한쪽의 전송용MISFET, 다른쪽의 전송용MISFET의 각각의 게이트전극은 동일 도전층으로 구성되고, 상기 구동용MISFET의 게이트전극과 다른 상층에(제조프로세스에 있어서 다른 제조공정에서)형성된다. 메모리셀에 접속되는 워드선은 전송용MISFET의 게이트전극과 동일 도전층으로 구성되며, 또한 그것에 일체로 구성된다. 이 워드선은 메모리셀사이에 있어서, 메모리셀의 전송용MISFET, 구동용MISFET의 각각의 게이트폭방향과 동일 방향으로 연장한다. 메모리셀의 한쪽의 전송용MISFET, 다른쪽의 전송용MISFET의 각각은 서로 점대칭으로 배치되므로, 워드선은 메모리셀내에 있어서 상기 연장하는 방향과 교차하는 방향(게이트길이방향)으로 둘러쳐진다.
이 워드선은 한쪽의 전송용MISFET 및 구동용MISFET과 다른쪽의 전송용MISFET 및 구동용MISFET 사이의 소자분리 절연막상으로 연장한다.
이 공보에 기재된 기술은 메모리셀의 구동용MISFET의 게이트전극, 워드선의 각각을 각각의 도전층으로 구성하고, 양자가 중첩되므로, 메모리셀의 점유면적을 축소하여 SRAM의 고집적화를 도모할 수 있다.
본 발명자는 SRAM의 개발에 앞서서 다음의 문제점이 발생하는 것을 발견하였다.
[1] 상기 워드선은 메모리셀내에 있어서, 교차배선 구조를 구성하는 구동용MISFET의 게이트전극의 한쪽끝의 연장부분과 교차한다. 그러나, 메모리셀의 한쪽의 전송용MISFET의 및 구동용MISFET과 다른쪽의 전송용MISFET 및 구동용MISFET 사이에는 상기 워드선을 둘러치는 영역이 필요하게 된다. 이 때문에, 메모리셀내에 워드선을 둘러치는 영역에 해당하는 만큼, 메모리셀의 점유면적이 증가하므로, SRAM의 집적도가 저하한다.
[2] 상기 워드선은 메모리셀 사이를 연장하는 방향, 메모리셀내를 둘러치는 방향의 각각이 서로 다르다. 이 때문에 메모리셀 어레이를 연장하는 상기 워드선의 실효적인 길이가 되어 워드선의 저항값이 증대하므로, 메모리셀의 정보의 라이트동작, 정보의 리드동작이 지연되어 SRAM의 동작속도가 저하한다.
[3] 통상, 상기 메모리셀은 β비율을 증가시킬 목적으로, 전송용MISFET의 게이트폭치수에 비해서 구동용MISFET의 게이트폭치수를 크게 구성한다. 메모리셀내에 있어서, 한쪽의 전송용MISFET 및 구동용MISFET, 다른쪽의 전송용MISFET 및 구동용MISFET의 각각의 게이트폭방향의 분리치수는 게이트폭치수가 큰 한편, 다른쪽의 각각의 구동용MISFET 사이의 분리치수로 규정된다. 즉, 구동용MISFET의 게이트폭치수와의 차에 상당하는 만큼 한쪽, 다른쪽의 각각의 전송용MISFET 사이의 분리치수내에 불필요한 빈영역이 발생한다. 이 때문에 메모리셀의 점유면적이 증대하여 SRAM의 집적도가 저하한다.
본 발명의 목적은 다음과 같다.
[1] SRAM을 갖는 반도체집적회로장치에 있어서, 집적도를 향상하는 것이 가능한 기술을 제공하는 것이다.
[2] SRAM을 갖는 반도체직접회로장치에 있어서, 동작속도의 고속화를 도모할 수 있는 기술을 제공하는 것이다.
[3] SRAM을 갖는 반도체집적회로장치에 있어서, 동작상의 신뢰성을 향상할 수 있는 기술을 제공하는 것이다.
[4] SRAM을 갖는 반도체집적회로장치에 있어서, 소비전력을 저감할 수 있는 기술을 제공하는 것이다.
[5] SRAM을 갖는 반도체집적회로장치에 있어서, 내소프트에러내압을 향상할 수 있는 기술을 제공하는 것이다.
[6] SRAM을 갖는 반도체집적회로장치에 있어서, 전기적 신뢰성을 향상할 수 있는 기술을 제공하는 것이다.
[7] SRAM을 갖는 반도체집적회로장치에 있어서, 정전기 파괴내압을 향상할 수 있는 기술을 제공하는 것이다.
[8] SRAM을 갖는 반도체집적회로장치에 있어서, 제조프로세스상의 제조효율을 향상할 수 있는 기술을 제공하는 것이다.
[9] SRAM을 갖는 반도체집적회로장치에 있어서, 제조프로세스의 제조공정수를 저감할 수 있는 기술을 제공하는 것이다.
[10] 상기 [1]∼[9]의 목적중, 2개이상의 목적을 동시에 달성할 수 있는 기술을 제공하는 것이다.
본 발명의 상기 및 그외의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에 의해서 명확해질 것이다.
본원에 있어서 개시되는 발명중, 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
[1] 워드선으로 제어되는 전송용MISFET 및 구동용MISFET로 메모리셀이 구성된 SRAM을 갖는 반도체집적회로장치에 있어서, 메모리셀의 구동용MISFET의 게이트전극, 전송용MISFET의 게이트전극 및 워드선의 각각을 다른 도전층으로 구성하고, 구동용MISFET, 전송용MISFET의 각각을 서로 게이트길이방향을 교차시켜서 배치하고, 워드선을 구동용MISFET의 게이트전극의 게이트길이 방향으로 연장시키며, 또한 구동용MISFET의 게이트전극의 일부에 교차시킨다.
[2] 상기 수단[1]의 워드선은 다결정규소막 및 그 상부에 마련된 고융점금속규화막으로 형성된 적층구조로 구성되고, 구동용MISFET의 게이트전극은 다결정규소막의 단층구조로 구성된다.
[3] 워드선으로 제어되는 2개의 전송용MISFET로 메모리셀이 구성된 SRAM을 갖는 반도체집적회로장치에 있어서, 메모리셀의 2개의 전송용MISFET의 게이트전극의 각각에 2개의 워드선의 각각을 접속한다.
[4] 워드선으로 제어되는 2개의 전송용MISFET 및 소스선에 접속되는 2개의 구동용MISFET로 메모리셀이 구성된 SRAM을 갖는 반도체 집적회로장치에 있어서, 메모리셀의 2개의 전송용MISFET의 게이트전극의 각각에 서로 분리되며 또한 동일방향으로 연장하는 2개의 워드선의 각각을 접속하고, 이 2개의 워드선으로 규정된 영역내에 2개의 구동용MISFET을 배치함과 동시에 소스선을 배치한다.
[5] 상기 수단[4]의 2개의 워드선, 소스선의 각각은 동일 도전층으로 구성되며 또한 동일방향으로 연장시킨다.
[6] 워드선으로 제어되는 2개의 전송용MISFET 및 2개의 구동용MISFET로 메모리셀이 구성된 SRAM을 갖는 반도체집적회로장치에 있어서, 메모리셀의 제1전송용MISFET의 게이트전극에 제1워드선을 접속함과 동시에 제2전송용MISFET의 게이트전극에 제1워드선과 분리하며 또한 동일방향으로 연장하는 제2워드선을 접속하고, 제1워드선, 제2워드선 사이에 제1전송용MISFET의 한쪽의 반도체영역에 드레인영역에 접속된 제1구동용MISFET 및 제2전송용MISFET의 한쪽의 반도체영역에 드레인영역에 접속된 제2구동용MISFET을 배치하고, 메모리셀의 중심점에 대해서 제1전송용MISFET 및 제1구동용MISFET의 평면형상을 제2전송용MISFET 및 제2구동용MISFET의 평면형상의 점대칭으로 구성한다.
[7] 상기 수단[6]의 제1 및 제2전송용MISFET의 게이트폭치수는 제1 및 제2구동용MISFET의 게이트폭치수에 비해서 작게 구성된다.
[8] 전송용MISFET 및 소스선이 접속된 구동용MISFET로 메모리셀이 구성된 SRAM을 갖는 반도체집적회로장치에 있어서, 메모리셀의 구동용MISFET의 게이트전극, 소스선의 각각을 다른 도전층으로 구성하고, 소스선을 구동용MISFET의 게이트전극의 게이트길이방향으로 연장시키며 또한 이 구동용MISFET의 게이트전극의 일부에 교차시킨다.
[9] 메모리셀어레이에 배열된 메모리셀이 워드선을 개재시켜서 디코더회로에서 선택되는 SRAM을 갖는 반도체집적회로장치에 있어서, 디코더회로, 이 디코도회로에 메인워드선을 개재시켜서 접속되며 또한 선택되는 메인워드선의 연장방향으로 배치된 워드디코더회로, 이 워드디코더회로에 제1워드선을 개재시키거나 또는 제1서브워드선, 제1워드선의 각각을 순차로 개재시켜서 접속되며 또한 선택되는 메모리셀이 배열된 제1메모리셀어레이 및 워드디코더회로에 제1메모리셀어레이상을 제1워드선 또는 제1서브워드선과 동일 방향으로 연장하는 제2서브워드선, 제2워드선의 각각을 순차로 개재시켜서 접속되며 또한 선택되는 메모리셀이 배열된 제2메모리셀어레이를 구비한다.
[10] 상기 수단[9]의 제1워드선 및 제2워드선은 동일 도전층으로 구성되고, 메인워드선, 제1서브워드선 및 제2서브워드선은 제1워드선 및 제2워드선과 다른층의 동일 도전층으로 구성되며 또한 제1워드선 및 제2워드선에 비해서 비저항값이 작은 재료로 구성된다.
[11] 제1방향으로 연장하는 워드선 및 소스선과 제1방향과 교차하는 제2방향으로 연장하는 상보성데이타선의 교차영역에 메모리셀이 배치되는 SRAM을 갖는 반도체집적회로장치에 있어서, 소스선을 상기 워드선과 동일 도전층으로 구성하고, 상보성데이타선의 각각의 데이타선을 워드선 및 소스선과 다른 층의 동일 도전층으로 구성하고, 워드선 및 소스선과 상보성데이타선 사이의 동일 도전층으로 워드선 및 소스선과 동일한 제1방향으로 연장하는 디바이디드워드라인 방식의 채용으로 사용되는 메인워드선 및 이중워드라인방식의 채용으로 사용되는 서브워드선의 2개의 워드선을 구성한다.
[12] 상기 수단[11]의 메인워드선, 서브워드선의 각각은 스퍼터법으로 퇴적한 고융점금속막으로 구성하고, 이 메인워드선, 서브워드선의 각각의 하지의 층간절연막은 글라스플로로 평탄화처리가 실시된 산화규소막으로 구성된다.
[13] 상기 수단[6]의 메모리셀은 제1 및 제2워드선이 연장하는 방향으로 배열된 인접하는 다른 제1메모리셀과의 사이의 제1 및 제2워드선과 교차하는 제1축을 중심으로 제1메모리셀의 평면형상에 선대칭의 평면형상으로 구성되고, 메모리셀은 제1 및 제2워드선이 연장하는 방향과 교차하는 방향으로 배열된 인접하는 다른 제2메모리셀과의 사이의 제1 및 제2워드선과 평행한 제2축을 중심으로 제2메모리셀의 평면형상에 선대칭의 평면형상으로 구성된다.
[14] 상기 수단[13]의 메모리셀의 제1전송용MISFET의 한쪽의 반도체영역에 상보성데이타선의 한쪽이 접속되고, 제2전송용MISFET의 한쪽의 반도체영역에 상보성데이타선의 다른쪽이 접속되고, 제1워드선에 따라 제1전송용MISFET의 한쪽의 반도체영역과 상보성데이타선의 한쪽의 접속부를 우회하며 또한 제2전송용MISFET의 다른쪽의 반도체영역에 제1부하용 MISFET를 거쳐서 접속하는 제1전원배선을 연장하고, 제2워드선에 따라 제2전송용MISFET의 한쪽의 반도체영역과 상보성데이타선의 다른쪽의 접속부를 제1전원배선과 동일한 방향으로 우회하며 또한 제1전송용MISFET의 다른쪽의 반도체영역으로 제2부하용 MISFET를 거쳐서 접속하는 제2전원배선을 연장한다.
[15] 상기 수단[14]의 제1전원배선, 제2전원배선의 각각은 제1축에 대해서 선대칭으로 구성되고, 제2축에 대해서 비선대칭으로 구성된다.
[16] 상기 수단[15]의 메모리셀의 제1 및 제2부하용 MISFET의 게이트전극의 평면형상은 제1축에 대해서 선대칭으로 구성되고, 제2축에 대해서 비선대칭으로 구성된다.
[17] 전송용MISFET 및 구동용MISFET로 메모리셀이 구성되는 SRAM을 갖는 반도체집적회로장치에 있어서, 메모리셀의 전송용MISFET의 게이트전극을 구동용MISFET의 게이트전극의 상층에 그것에 비해서 두꺼운 막두께로 구성한다.
[18] 전송용MISFET 및 구동용MISFET로 구성되는 메모리셀이 워드선, 데이타선의 각각에 접속되는 SRAM을 갖는 반도체집적회로장치에 있어서, 메모리셀의 전송용MISFET의 게이트전극, 워드선의 각각을 동일한 층이며 또한 구동용MISFET의 게이트전극의 상층에 그것에 비해서 두꺼운 막두께로 구성한다.
[19] 상기 수단[17] 또는 [18]의 구동용MISFET의 게이트전극은 다결정규소막의 단층구조로 구성되고, 전송용MISFET의 게이트전극은 다결정규소막 및 그 상부에 마련된 고융점금속규화막으로 형성된 적층구조로 구성된다.
[20] 전송용MISFET 및 구동용MISFET로 구성되는 메모리셀이 워드선, 데이타선, 소스선의 각각에 접속된 SRAM을 갖는 반도체집적회로장치에 있어서, 메모리셀의 전송용MISFET의 게이트전극, 워드선, 소스선의 각각을 동일층에 또한 구동용MISFET의 게이트전극과 다른층에 그것에 비해서 비저항값이 작은 도전층으로 구성한다.
[21] 전송용MISFET 및 구동용MISFET로 메모리셀이 구성되는 SRAM을 갖는 반도체집적회로장치에 있어서, 메모리셀의 전송용MISFET을 LDD로 구성하고, 구동용MISFET을 이중드레인구조로 구성한다.
[22] 상기 수단[21]의 메모리셀의 LDD구조의 전송용MISFET은 저농도의 반도체영역의 게이트전극끝에서 채널형성영역쪽으로의 확산량(게이트전극과 LDD부의 중첩량)을 0.05㎛이상에서 단채널효과가 발생하지 않을 때까지의 범위로 설정된다.
[23] 2개의 구동용MISFET 및 2개의 부하용MISFET로 메모리셀이 구성되는 SRAM을 갖는 반도체집적회로장치에 있어서, 메모리셀의 한쪽의 구동용MISFET의 상부에 이 한쪽의 구동용MISFET의 제1게이트전극, 한쪽의 부하용MISFET의 제2게이트전극의 각각을 대향시키고, 한쪽의 부하용MISFET를 마련하고, 이 한쪽의 부하용MISFET의 드레인영역을 한쪽의 또는 다른쪽의 부하용MISFET의 제2게이트전극과 동일 도전층으로 형성된 중간도전층을 개재시켜 다른쪽의 구동용MISFET의 드레인영역에 접속한다.
[24] 상기 수단[23]의 메모리셀의 부하용MISFET의 드레인영역측을 오프세트 구조로 구성한다.
[25] CVD법으로 퇴적한 규소막으로 채널형성영역, 소스영역 및 드레인영역을 형성한 부하용MISFET로 메모리셀을 구성하는 SRAM을 갖는 반도체집적회로장치에 있어서, 메모리셀의 부하용MISFET의 채널형성영역에 채널도전형과 반대도전형의 불순물을 도입한다.
[26] 메모리셀의 전송용MISFET의 상부로 이 전송용MISFET의 한쪽의 반도체영역에 접속되는 상보성데이타선이 연장되는 SRAM을 갖는 반도체집적회로장치에 있어서, 메모리셀의 한쪽의 전송용MISFET의 한쪽의 반도체영역에 중간도전층을 개재시키고, 다른쪽의 전송용MISFET의 상부를 연장하는 상보성데이타선의 한쪽의 데이타선을 접속함과 동시에 다른쪽의 전송용MISFET의 한쪽의 반도체영역에 중간도전층을 개재시키고, 한쪽의 전송용MISFET의 상부를 연장하는 상보성데이타선의 다른쪽의 데이타선을 접속한다.
[27] 상기 수단[26]의 상보성데이타선은 알루미늄 또는 알루미늄합금 또는 장벽성금속과 알루미늄합금의 적층구조로 구성되고, 상기 중단도전층은 고융점금속막으로 구성된다.
[28] 전송용MISFET 및 구동용MISFET로 메모리셀이 구성되는 SRAM을 갖는 반도체집적회로장치의 제조방법에 있어서, 기판의 구동용MISFET의 형성영역의 주면부에 게이트절연막을 개재시켜서 제1게이트전극을 형성하는 공정, 기판의 구동용MISFET의 형성영역의 주면부에 기판과 반대도전형의 확산속도가 다른 2종류의 불순물을 제1게이트 전극에 비해서 자기정합으로 도입하여 이중드레인구조의 구동용MISFET를 형성하는 공정, 기판의 전송용MISFET의 형성영역의 주면부에 게이트절연막을 개재시켜서 제2게이트전극을 형성하는 공정, 기판의 전송용MISFET의 형성영역의 주면부에 기판과 반대도전형의 저농도의 불순물을 제2게이트전극에 대해서 자기정합으로 도입하는 공정, 제2게이트전극의 측벽에 그것에 대해서 자기정합으로 사이드월스페이서를 형성하는 공정, 기판의 전송용MISFET의 형성영역의 주면부에 상기 기판과 반대도전형의 고농도의 불순물을 사이스월스페이서에 대해서 자기정합으로 도입하여 LDD구조의 전송용MISFET를 형성하는 공정을 포함한다.
[29] 상기 수단[28]의 구동용MISFET의 이중드레인구조의 소스영역에는 전송용MISFET의 제2게이트전극과 동일 제조공정에서 형성된 소스선을 접속한다.
[30] 상기 수단[28]의 이중드레인구조의 구동용MISFET를 형성하는 공정은 제1게이트전극을 형성한 후에 이 제1게이트전극의 측벽에 그것에 대해서 자기정합으로 사이드월스페이서를 형성하고, 그 후 확산속도다 다른 2종류의 불순물을 제1게이트전극에 대해서 자기정합으로 도입하는 공정이다.
[31] 상기 수단[28] 또는 LDD구조의 전송용MISFET를 형성하는 공정은 제2게이트전극을 형성한 후, 저농도의 불순물을 도입하고, 이 도입된 불순물에 신장확산을 실시하는 어닐을 실행한 후, 사이드월스페이서를 형성하고, 그 후 고농도의 불순물을 도입하는 공정이다.
[32] 워드선으로 제어되는 전송용MISFET 및 소스선에 접속된 구동용MISFET로 메모리셀이 구성된 SRAM을 갖는 반도체집적회로장치의 제조방법에 있어서, 메모리셀의 구동용MISFET의 제1게이트전극을 형성하는 공정과 이 제1게이트전극의 상층에 메모리셀의 전송용MISFET의 제2게이트전극을 형성함과 동시에 이 제2게이트전극과 동일층으로 워드선 및 소스선을 형성하는 공정을 포함한다.
[33] 구동용MISFET의 게이트전극을 제1전극으로 하고, 이 제1전극상에 유전체막을 개재시켜서 정보축적노드에 접속된 제2전극을 마련한 용량소자가 메모리셀에 배치되는 SRAM을 갖는 반도체집적회로장치의 제조방법에 있어서, 제1전극 또는 제2전극을 CVD법으로 퇴적하며 또한 이 퇴적중에 저항값을 저감하는 불순물을 도입한 다결정규소막으로 형성한다.
[34] 구동용MISFET의 게이트전극을 제1전극으로 하고, 이 제1전극상에 유전체막을 개재시켜서 정보축적노드에 접속된 제2전극을 마련한 용량소자가 메모리셀에 배치되는 SRAM을 갖는 반도체집적회로장치의 제조방법에 있어서, 제1전극 또는 제2전극은 디실란을 소오스가스로 하는 CVD법에 의해 퇴적된 다결정규소막으로 형성한다.
[35] 구동용MISFET의 게이트전극을 제1전극으로 하고, 이 제1전극상에 유전체막을 개재시켜서 정보축적노드에 접속된 제2전극을 마련한 용량소자가 메모리셀에 배치되는 SRAM을 갖는 반도체집적회로장치의 제조방법에 있어서, CVD법으로 퇴적된 다결정규소막으로 제1전극을 형성하는 공정과 이 제1전극상에 CVD법으로 퇴적한 산화규소막으로 유전체막을 형성하는 공정을 포함한다.
[36] 상기 수단[35]의 제1전극 또는 제2전극은 CVD법으로 퇴적되며 또한 이 퇴적중에 저항값을 저감하는 불순물을 도입한 다결정규소막 또는 디실란을 소오스가스로 하는 CVD법으로 퇴적된 다결정규소막으로 형성한다.
[37] 전송용MISFET의 한쪽의 반도체영역에 제1구동용MISFET의 한쪽의 반도체영역 및 제2구동용MISFET의 게이트전극이 접속되고, 제1구동용MISFET의 게이트전극에 제1전극, 제1구동용MISFET의 한쪽의 반도체영역에 제2전극의 각각을 접속한 용량소자가 메모리셀에 구성된 SRAM을 갖는 반도체집적회로장치의 제조방법에 있어서, 제1구동용MISFET 및 제2구동용MISFET를 형성함과 동시에 제1구동용MISFET의 게이트전극으로 용량소자의 제1전극을 형성하는 공정, 제1구동용MISFET의 한쪽의 반도체영역에 한쪽의 반도체영역이 접속된 전송용MISFET를 형성하는 공정 및 용량소자의 제1전극상에 유전체막을 개재시켜서 용량소자의 제2전극을 형성함과 동시에 이 제2전극의 일부로 상기 전송용MISFET의 한쪽의 반도체영역과 제2구동용MISFET의 게이트전극을 접속하는 공정을 포함한다.
[38] 상기 수단[37]의 용량소자의 제1전극 또는 제2전극은 디실란을 소오스가스로 하는 CVD법으로 퇴적된 다결정규소막 또는 CVD법으로 퇴적되며 또한 이 퇴적중에 저항값을 저감하는 불순물을 도입한 다결정규소막으로 형성된다.
[39] 메모리셀의 전송용MISFET의 게이트전극에 워드선이 일체로 구성된 SRAM을 갖는 반도체집적회로장치의 제조방법에 있어서, 기판의 메모리셀의 전송용MISFET의 형성영역의 주면상에 게이트절연막을 형성하는 공정, 이 게이트절연막상을 포함하는 기판전면에 CVD법으로 퇴적되며 또한 이 퇴적중에 저항값을 저감하는 불순물이 도입된 다결정규소막을 형성하는 공정, 이 다결정규소막상을 포함하는 기판전면에 고융점금속규화막을 퇴적하는 공정 및 이 고융점금속규화막, 상기 다결정규소막의 각각에 패터닝을 실시하고, 잔존한 다결정규소막 및 고융점금속규화막으로 게이트절연막상에 전송용MISFET의 게이트전극 및 그것에 일체로 접속된 워드선을 형성하는 공정을 포함한다.
[40] 상기 수단[39]의 전송용MISFET의 게이트전극 및 그것에 접속된 워드선의 하층의 다결정규소막은 디실란을 소오스가스로 하는 CVD법으로 퇴적된다.
[41] 상기 수단[37] 또는 [40]의 전송용MISFET의 게이트전극 및 그것에 접속된 워드선의 하층의 다결정규소막은 5nm이상, 100nm이하의 막두께로 형성된다.
[42] 전송용MISFET 및 소스영역이 소스선에 접속된 구동용MISFET로 메모리셀이 구성된 SRAM을 갖는 반도체집적회로장치의 제조방법에 있어서, 기판의 구동용MISFET의 형성영역의 주면상에 제1게이트전극을 형성함과 동시에 그 주면부에 소스영역 및 드레인영역을 형성하고, 구동용MISFET를 형성하는 공정, 기판의 전송용MISFET의 형성영역의 주면상에 게이트절연막을 형성하는 공정, 이 게이트절연막상을 포함하는 기판전면에 규소막을 퇴적하는 공정, 구동용MISFET의 소스영역상의 규소막, 그 하층의 절연막의 각각을 순차로 제거하고, 접속구멍을 형성하는 공정, 규소막상을 포함하는 기판전면에 또 접속구멍을 통해서 구동용MISFET의 소스영역에 접속되는 고융점금속규화막을 형성하는 공정 및 이 고융점금속규화막, 규소막의 각각에 순차로 패터닝을 실시하고, 게이트절연막상에 규소막 및 고융점금속규화막으로 형성된 제2게이트전극을 형성함과 동시에 구동용MISFET의 소스영역에 접속된 소스선을 형성하는 공정을 포함한다.
[43] 전송용MISFET 및 구동용MISFET로 메모리셀이 구성된 SRAM을 갖는 반도체집적회로장치의 제조방법에 있어서, 기판의 구동용MISFET의 형성영역의 주면상에 제1게이트절연막을 형성하는 공정, 이 제1게이트절연막상을 포함하는 기판전면에 규소막, 내산화마스크로서의 제1절연막, 제2절연막의 각각을 순차로 형성하는 공정, 이 제2, 제1절연막, 규소막의 각각에 실질적으로 동일 패턴으로 순차로 패터닝을 실시하고, 규소막으로 구동용MISFET의 제1게이트전극을 형성하는 공정, 이 제1게이트전극의 측벽에 사이드월스페이서를 형성하는 공정, 기판의 전송용MISFET의 형성영역의 주면상에 열산화법으로 제2게이트절연막을 형성하는 공정, 이 제2게이트절연막상에 전송용MISFET의 제2게이트전극을 형성하는 공정 및 기판전면에 에칭처리를 실시하고, 제1게이트전극상의 제2, 제1절연막의 각각을 순차로 제거하는 공정을 포함한다.
[44] 상기 수단[43]의 구동용MISFET의 제1게이트전극은 용량소자의 제1전극으로서 사용되고, 제1, 제2절연막의 각각이 제거된 제1게이트전극상에는 유전체막을 개재시켜서 용량소자의 제2전극이 형성된다.
[45] 전송용MISFET의 한쪽의 반도체영역에 구동용MISFET의 게이트전극이 접속된 메모리셀로 구성된 SRAM을 갖는 반도체집적회로장치의 제조방법에 있어서, 기판의 구동용MISFET의 형성영역의 주면상에 제1게이트전극 및 그 상부에 제1절연막을 형성하는 공정, 기판의 전송용MISFET의 형성영역의 주면상에 제2게이트전극 및 그 상부에 제1절연막에 비해서 두꺼운 막두께의 제2절연막을 형성함과 동시에 이 전송용MISFET의 형성영역의 주면부에 한쪽의 반도체영역을 형성하는 공정, 구동용MISFET의 제1게이트전극상의 제1절연막의 일부를 제거함과 동시에 전송용MISFET의 한쪽의 반도체영역의 적어도 일부의 표면을 노출하는 접속구멍을 형성하는 공정 및 이 접속구멍을 통해서 전송용MISFET의 한쪽의 반도체영역, 구동용MISFET의 제1게이트전극의 각각을 제1 및 제2게이트전극보다 상층에 형성된 도저층으로 접속하는 공정을 포함한다.
[46] 전송용MISFET의 한쪽의 반도체영역에 구동용MISFET의 게이트전극이 접속된 메모리셀을 구성하고, 이 메모리셀의 전송용MISFET의 다른쪽의 반도체영역에 데이타선이 접속된 메모리셀을 갖는 반도체 집적회로장치의 제조방법에 있어서, 기판의 구동용MISFET의 형성영역의 주면상에 제1게이트전극을 형상하는 공정, 기판의 전송용MISFET의 형성영역의 주면상에 제1게이트전극보다 상층의 제2게이트전극을 형성함과 동시에 이 전송용MISFET의 형성영역의 주면부에 한쪽의 반도체영역 및 다른쪽의 반도체영역을 형성하는 공정, 전송용MISFET의 한쪽의 반도체영역, 구동용MISFET의 제1게이트전극의 각각을 제1 및 제2게이트전극보다 상층에 형성된 도전층으로 접속함과 동시에 이 도전층과 동일층으로 전송용MISFET의 다른쪽의 반도체영역상에 중간도전층을 형성하는 공정, 이 중간도전층을 개재시켜서 전송용MISFET의 다른쪽의 반도체영역에 데이타선을 접속하는 공정을 포함한다.
[47] 구동용MISFET 및 부하용MISFET로 메모리셀이 구성되는 SRAM을 갖는 반도체집적회로장치의 제조방법에 있어서, 기판의 메모리셀의 구동용MISFET의 형성영역의 주면에 이 구동용MISFET의 제1게이트전극, 소스용역 및 드레인영역을 형성하는 공정, 이 구동용MISFET의 제1게이트전극상에 유전체막을 개재시켜서 부하용MISFET의 제2게이트전극을 형성함과 동시에 이 제2게이트전극을 구동용MISFET의 드레인영역에 접속하는 공정 및 이 부하용MISFET의 제2게이트전극상에 게이트절연막을 개재시켜서 이 부하용MISFET의 채널형성영역, 소스영역 및 드레인영역을 형성하는 공정을 포함한다.
[48] 상기 수단[47]의 부하용MISFET의 제2게이트전극은 디실란을 소오스가스로 하는 CVD법에 의해 퇴적된 다결정규소막 또는 CVD법으로 퇴적되며 또한 이 퇴적중에 저항값을 저감하는 불순물을 도입한 다결정규소막으로 형성된다.
[49] 상기 수단[48]의 부하용MISFET의 채널형성영역은 5nm이상 50nm이하의 막두께로 형성된다.
[50] 상기 수단[48]의 부하용MISFET의 게이트절연막은 CVD법으로 퇴적된 산화규소막으로 형성된다.
[51] 상기 수단[48]∼[50]의 부하용MISFET의 게이트절연막의 막두께는 10nm이상 50nm이하로 형성된다.
[52] 하층배선의 상층에 층간절연막을 개재시켜서 상층배선을 형성하는 다층배선구조를 갖는 반도체집적회로장치의 제조방법에 있어서, 기판상에 하층배선인 제1재선, 제2배선의 각각을 소정간격 분리시켜서 형성하는 공정, 이 하층배선상을 포함하는 기판전면에 테트라에톡시실란가스를 소오스가스로 하는 플라즈마 CVD법을 사용하여 이 하층배선의 제1배선과 제2배선의 분리치수의 1/2이상의 막두께의 제1산화규소막을 퇴적하는 공정, 이 제1산화규소막상을 포함하는 기판전면에 SOG법으로 제2산화규소막을 도포하고, 그 후 제2산화규소막을 베이크하는 공정, 이 제2산화규소막의 전면에 에칭을 실시하고, 하층배선의 제1배선상 및 제2배선상의 제2산화규소막을 제거함과 동시에 그것 이외의 영역의 제2산화규소막을 잔존시키는 공정, 이 잔존시킨 제2산화규소막상을 포함하는 기판전면에 CVD법으로 제3산화규소막을 퇴적하는 공정, 제1, 제2 및 제3산화규소막의 제1배선상 또는 제2배선상을 제거하고, 접속구멍을 형성하는 공정 및 제3산화규소막상에 접속구멍을 통해서 제1배선 또는 제2배선에 접속되는 상층배선을 형성하는 공정을 포함한다.
[53] 기판의 비활성영역에 형성된 소자분리절연막으로 주위를 규정하는 활성영역내의 주면에 전송용MISFET 및 구동용MISFET로 메모리셀이 구성되는 SRAM을 갖는 반도체집적회로장치의 제조방법에 있어서, 기판의 활성영역의 형성영역의 주면상에 서로 분리되며 또한 규칙적으로 평면형상이 링형상으로 형성된 산화마스크를 여러개 배열하는 공정 및 이 산화마스크를 사용하여 기판의 비활성영역의 주면상에 선택 산화법으로 소자분리절연막을 형성하는 공정을 포함한다.
[54] 상기 수단[53]의 산화마스크는 기판의 활성영역의 형성영역의 주면상에 서로 분리되며 또한 제1방향으로 동일 피치로 여러개 열형상으로 배열됨과 동시에 이 배열의 제1방향과 교차하는 제2방향의 다음단의 열에 서로 분리되며 또한 제1방향으로 동일 피치로 또 앞단의 배열에 대해서 1/2피치 어긋나게 해서 여러개 열형상으로 배열된다.
[55] 상기 수단[54]의 메모리셀은 2개의 전송용MISFET 및 2개의 구동용MISFET로 구성되고, 산화마스크의 링형상은 제1방향으로 인접하는 2개의 메모리셀 및 이 2개의 메모리셀과 제2방향으로 인접하는 2개의 메모리셀, 합계 4개의 메모리셀에 있어서, 각각 1개의 전송용MISFET, 1개의 구동용MISFET, 합계 4개의 전송용MISFET, 4개의 구동용MISFET의 각각을 직렬로 접속한 형상으로 형성된다.
[56] 상기 수단[53]∼[55]의 규칙적으로 배열되는 산화마스크 중, 메모리셀어레이의 종단에 배열되는 산화마스크는 레이아우트룰에 따라 형성된 링형상의 일부분으로 형성되고, 이 종단에 배열된 산화마스크는 링형상의 패턴이 연장하는 방향의 비활성영역과의 경계영역을 적어도 버어드비크에 해당하는 치수보다 크게 형성한다.
[57] 외부단자와 MISFET로 형성되는 입출력단회로 사이에 MISFET로 형성되는 정전기파괴방지회로를 배치하고, 메모리셀을 구동용MISFET 및 전송용MISFET로 구성하는 SRAM을 갖는 반도체집적회로장치에 있어서, 메모리셀의 전송용MISFET를 LDD구조로 구성함과 동시에 구동용MISFET를 이중드레인구조로 구성하고, 정전기파괴방지회로의 MISFET의 외부단자에 직접 접속되는 드레인영역 또는 입출력단회로의 MISFET의 외부단자에 집적 접속되는 드레인영역을 이중드레인 구조로 구성한다.
[58] 외부단자와 MISFET로 형성되는 입출력단회로 사이에 MISFET로 형성되는 정전기파괴방지회로를 배치하고, 메모리셀을 구동용MISFET 및 전송용MISFET로 구성하는 SRAM을 갖는 반도체집적회로장치의 제조방법에 있어서, 메모리셀의 구동용MISFET, 정전기파괴방지회로의 외부단자에 집적 접속되는 드레인영역을 갖는 MISFET 또는 입출력단회로의 외부단자에 직접 접속되는 드레인영역을 갖는 MISFET의 각각을 형성하는 공정 및 메모리셀의 전송용MISFET를 형성하는 공정을 포함한다.
[59] 워드선으로 제어되는 전송용MISFET 및 구동용MISFET로 메모리셀이 구성되고, 이 메모리셀의 정보의 라이트동작, 정보의 유지동작, 정보의 리드동작을 제어하는 주변회로를 MISFET로 구성하는 SRAM을 갖는 반도체집적회로장치에 있어서, 전송용MISFET의 게이트전극 및 그것에 접속되는 워드선을 구동용MISFET의 게이트전극에 비해서 비저항값이 작은 재료로 구성하고, 주변회로의 MISFET의 게이트전극을 전송용MISFET의 게이트전극과 동일 도전층으로 구성한다.
[60] 상기 수단[59]의 메모리셀의 전송용MISFET, 주변회로의 MISFET의 각각은 LDD구조로 구성하고, 메모리셀의 구동용MISFET는 이중드레인구조로 구성된다.
[61] 워드선으로 제어되는 전송용MISFET 및 구동용MISFET로 메모리셀이 구성되고, 이 메모리셀의 정보의 라이트동작, 정보의 유지동작, 정보의 리드동작을 제어하는 주변회로를 MISFET로 구성하는 SRAM을 갖는 반도체집적회로장치의 제조방법에 있어서, 메모리셀의 구동용MISFET를 형성하는 공정, 메모리셀의 전송용MISFET를 형성함과 동시에 주변회로의 MISFET를 형성하는 공정을 포함한다.
[62] 메모리셀에 전원을 공급하는 제1전원배선이 메모리셀어레이의 주변부분에서 제1전원배선의 상층에 층간절연막을 개재시켜서 마련된 제2전원선에 접속되는 SRAM을 갖는 반도체집적회로장치의 제조방법에 있어서, 기판상의 메모리셀어레이의 주변부분에 반도체영역 또는 도전층을 형성하는 공정, 이 반도체영역 또는 도전층상을 포함하는 기판전면에 제2층간절연막을 형성하는 공정, 이 제1층간절연막의 반도체영역 또는 도정층의 일부의 영역상을 제거하고, 제1접속구멍을 형성하는 공정, 제1층간절연막상에 제1접속구멍을 통해서 반도체영역 또는 도전층의 일부의 영역에 접속되는 제1전원배선을 형성하는 공정, 제1전원배선상을 포함한 기판전면에 제2층간절연막을 형성하는 공정, 이 제2층간절연막 및 제1층간절연막의 반도체영역 또는 도전층의 다른 부분의 영역상을 제거하고, 제2접속구멍을 형성하는 공정 및 제2층간절연막 상에 제2접속구멍을 통해서 반도체영역 또는 도전층의 다른부분의 영역에 접속되는 제2전원배선을 형성하는 공정을 포함한다.
[63] 상기 수단[62]의 반도체영역을 형성하는 공정은 메모리셀어레이의 주변영역에 배치된 주변회로의 MISFET의 소스영역, 드레인영역의 각각을 형성하는 공정과 동일 제조공정에서 형성된다.
[64] 각각 2개씩의 구동용 MOS로 트랜지스터와 전송용 MOS 트랜지스터, 부하소자 및 축적노드부로 구성되는 플립플롭형 메모리셀을 포함하며 또한, 2개의 전송용 MOS 트랜지스터의 게이트배선이 각각 각각의 워드선에 접속된 메모리셀로서, 상기 각각의 워드선을 소정의 메모리셀수마다 보조워드선에 접속한 것이다.
상술한 수단[1]에 의하면, 메모리셀의 구동용MISFET의 점유면적, 워드선의 점유면적의 각각의 일부를 중첩시키고, 이 중첩시킨 영역에 해당하는 만큼 구동용MISFET의 게이트폭방향에 있어서 메모리셀의 점유면적을 축소할 수 있으므로, SRAM의 집적도를 향상할 수 있다.
상술한 수단[2]에 의하면, 상기 수단[1]의 효과 이외에 적층구조는 상기 다결정규소막의 단층구조에 비해서 비저항값이 작아서 워드선의 저항값을 저감할 수 있으므로, 메모리셀의 정보의 라이트동작 및 정보의 리드동작으로 빠르게 하여 SRAM의 동작속도의 고속화를 도모할 수 있다.
상술한 수단[3]에 의하면, 메모리셀의 2개의 전송용MISFET의 게이트전극의 각각에 2개의 워드선의 각각을 접속하는 것만으로 2개의 전송용MISFET의 게이트전극 사이를 접속하는 메모리셀내의 워드선의 둘러침(메모리셀당 1개의 워드선의 경우)을 배제할 수 있으므로, 상기 2개의 워드선의 각각을 거의 직선으로 연장하며 또한 길이를 짧게 할 수 있어 워드선의 저항값을 저감할 수 있다. 이 결과, 메모리셀의 정보의 라이트동작 및 리드동작을 빠르게 하여 SRAM의 동작속도의 고속화를 도모할 수 있다.
상술한 수단[4]에 의하면, 상기 수단[3]의 효과 이외에 메모리셀내의 워드선의 둘러침이 배제된 것에 의해 메모리셀내의 2개의 워드선 사이의 빈영역에 소스선을 배제할 수 있다. 이 결과, 2개의 구동용MISFET의 소스영역의 각각과 소스선의 접속거리를 단축하여 구동용MISFET의 소스영역의 플로팅의 상승을 저감할 수 있으므로, 메모리셀의 정보유지의 안정성을 향상하여 SRAM의 동작상의 신뢰성을 향상할 수 있다.
상술한 수단[5]에 의하면, 소스선, 구동용MISFET의 소스영역의 각각을 다른 도전층으로 구성하고, 구동용MISFET의 점유면적내로 소스선을 연장할 수 있으므로, 소스선의 점유면적, 소스선과 구동용MISFET의 소자분리영역의 각각에 해당하는 만큼 메모리셀의 점유면적을 축소할 수 있어 SRAM의 집적도를 향상할 수 있다.
상술한 수단[6]에 의하면, 메모리셀내, 특히 제1전송용MISFET와 제2전송용MISFET 사이, 제1구동용MISFET와 제2구동용MISFET 사이의 각각에 있어서, 포토리도그래피기술의 노출중의 회절현상(헐레이션), 에칭액이 돌아 들어가는 등 제조프로세스의 조건을 균일화하여 각 소자의 치수의 편차를 저감할 수 있으므로, 각 소자의 치수를 축소해서 메모리셀의 점유면적을 축소하여 SRAM의 집적도를 향상할 수 있다.
상술한 수단[7]에 의하면, 메모리셀내의 제1전송용MISFET 및 제1구동용MISFET와 제2전송용MISFET 및 제2구동용MISFET 사이의 분리치수를 제1구동용MISFET와 제2구동용MISFET 사이의 소자분리영역의 치수로 일률적으로 규정하여 분리치수에서 불필요한 치수(구동용MISFET의 게이트폭치수와 전송용MISFET의 게이트폭치수의 차에 해당하는 빈영역)을 배제할 수 있으므로, 메모리셀의 점유면적을 축소하여 SRAM의 집적도를 향상할 수 있다.
상술한 수단[8]에 의하면, 메모리셀의 구동용MISFET의 점유면적, 소스선의 점유면적의 각각의 일부를 중첩하고, 이 중첩시킨 영역에 해당하는 만큼 구동용MISFET의 게이트폭방향에 있어서 메모리셀의 점유면적을 축소할 수 있으므로, SRAM의 집적도를 향상할 수 있다.
상술한 수단[9]에 의하면, 디코더회로에서 선택된 워드디코더회로에 접속되는 제1메모리셀어레이의 제1워드선 또는 제2메모리셀어레이의 제2워드선만을 선택하는(개시하는) 디바이디드워드라인방식을 채용했으므로, 이 선택된 워드선의 충반전 전류량을 저감하여 SRAM의 저소비 전력화를 도모할 수 있다. 또, 이와 동시에 워드디코더회로에서 선택되는 제1메모리셀어레이의 제1워드선, 제2메모리셀어레이의 제2워드선의 각각을 메모리셀어레이마다 분할하고 제1워드선, 제2워드선의 각각의 길이를 짧게 하며 또한 각각을 서브워드선을 개재해서 워드디코더회로에 접속한 이중워드라인방식을 채용했으므로, 서브워드선에 해당하는 만큼 워드디코더회로와 워드선 사이의 저항값을 저감하고 선택된 워드선의 충방전속도를 빠르게 하여 SRAM의 동작속도의 고속화를 도모할 수 있다.
상술한 수단[10]에 의하면, 메인워드선, 서브워드선 및 워드선의 3종류의 워드선을 2층의 도전층으로 구성했으므로, 도전층수를 저감하여 SRAM의 다층배선구조를 간단화할 수 있음과 동시에 동작속도를 규정하는 메인워드선, 서브워드선의 각각의 비저항값을 저감하여 각각의 충방전속도를 빠르게 했으므로, SRAM의 동작속도의 고속화를 도모할 수 있다.
상술한 수단[11]에 의하면, 소스선을 워드선과 동일도전층으로 구성하고 소스선을 연장시키고 있던 도전층에 적어도 2개의 배선을 연장할 수 있는 빈영역이 생기므로, 이 빈영역에 메인워드선 및 서브워드선의 2개의 워드선을 연장시키고, 이 2개의 워드선을 연장시키는 점유면적에 해당하는 만큼 SRAM의 집적도를 향상할 수 있다. 즉, 메모리셀어레이에 그 점유면적을 증가하지 않고 메인워드선 및 서브워드선을 연장할 수 있으므로, SRAM에 디바이디드워드라인방식 및 이중워드라인방식을 동시에 채용할 수 있다.
상술한 수단[12]에 의하면, 스퍼터법으로 퇴적한 고융점금속막은 하지의 층간절연막과의 접착성이 CVD법으로 최적한 고융점금속막에 비해 높으므로, 메인워드선, 서브워드선의 각각의 박리를 방지할 수 있음과 동시에 하지의 층간절연막은 평탄화처리가 실시되어 있으므로, 메인워드선, 서브워드선의 각각의 스텝커버리지를 향상하여 메인워드선, 서브워드선의 각각의 단선불량을 방지할 수 있다.
상술한 수단[13]에 의하면, 메모리셀의 전송용MISFET, 구동용MISFET의 각각의 한쪽의 반도체영역을 인접하는 제1메모리셀, 제2메모리셀의 각각의 그것과 겸용하여 메모리셀의 점유면적을 축소할 수 있으므로, SRAM의 집적도를 향상할 수 있다. 또, 메모리셀, 인접하는 제1메모리셀, 제2메모리셀의 각각에 있어서, 포토리도그래피기술의 노출중의 회절현상, 에칭액이 돌아 들어가는 등 제조프로세스의 조건을 균일화하여 각 소자의 치수의 편차를 저감할 수 있으므로, 각 소자의 치수를 축소해서 메모리셀의 점유면적을 더욱 축소하여 SRAM의 집적도를 향상할 수 있다.
상술한 수단[14]에 의하면, 전송용MISFET의 한쪽의 반도체영역과 상보성데이타선의 접속부에 있어서 제1전원배선, 제2전원배선의 각각을 한방향으로만 우회시켜 접속부와 제1부하용MISFET 사이에 제2전원배선이 또는 접속부와 제2부하용MISFET 사이에 제1전원배선이 배치되지 않으므로, 제2전원배선에 배치되지 않는 만큼 또는 제1전원배선이 배치되지 않는 만큼 메모리셀의 접속부와 제1부하용MISFET 사이 또는 접속부와 제2부하용MISFET 사이의 점유면적을 축소하여 SRAM의 집적도를 향상할 수 있다.
상술한 수단[15], [16]의 각각에 의하면 상기 수단[14]의 효과와 동일한 효과를 나타낼 수 있다.
상술한 수단[7]에 의하면, 메모리셀의 전송용MISFET, 구동용MISFET의 각각의 영역을 중첩시킬 수 있으므로, 메모리셀의 점유면적을 축소하여 SRAM의 집적도를 향상할 수 있음과 동시에 구동용MISFET의 게이트전극(메모리셀의 최하층)의 막두께를 얇게 하고 상층의 단차형상의 성장을 저감하여 평탄화할 수 있으므로, 상층배선의 단선불량등을 저감하여 SRAM의 전기적 신뢰성을 향상할 수 있다.
상술한 수단[18]에 의하면, 상기 수단[17]의 효과 이외에 워드선의 단면면적을 증가하여 이 워드선의 저항값을 저감할 수 있으므로, 메모리셀의 정보의 라이트동작 및 정보의 리드동작을 빠르게 하여 SRAM의 동작속도의 고속화를 도모할 수 있다.
상술한 수단[19]에 의하면, 적층구조는 다결정규소막의 단층막에 비해 비저항값이 작으므로, SRAM의 동작속도의 고속화를 더욱 도모할 수 있다.
상술한 수단[20]에 의하면, 워드선, 소스선의 각각의 비저항값을 저감할 수 있으므로(및 적층구조에서 막두께를 두껍게 하여 그 저항값을 저감할 수 있으므로), 메모리셀의 정보의 라이트동작 및 정보의 리드동작을 빠르게 하여 SRAM의 동작속도의 고속화를 도모할 수 있다.
상술한 수단[21]에 의하면, 메모리셀의 구동용MISFET의 상호콘덕턴스를 전송용MISFET의 상호콘덕턴스에 비해서 크게 하여 실효적인 β비율을 크게 할 수 있으므로, 구동용MISFET의 점유면적을 축소해서 메모리셀의 점유면적을 축소할 수 있어 SRAM의 집적도를 향상할 수 있다. 또, 실효적인 β비율을 크게 하여 메모리셀의 정보축적노드에 유지된 정보의 안정성을 향상할 수 있으므로, 메모리셀의 오동작을 저감하여 SRAM의 동작상의 신뢰성을 향상할 수 있다.
상술한 수단[22]에 의하면, 전송용MISFET의 게이트전극과 상기 저농도의 반도체영역(LDD부)의 중첩량(오버랩량)을 증가하여 드레인영역의 근방에 발생하는 전계강도를 약하게 할 수 있으므로, 핫캐리어의 발생량을 저감해서 전송용MISFET의 경시적인 임계값전압의 저하를 저감하여 SRAM의 전기적 신뢰성을 향상할 수 있다.
상술한 수단[23]에 의하면, 메모리셀의 한쪽의 부하용MISFET의 드레인영역과 다른쪽의 구동용MISFET의 드레인영역 사이의 거리를 중간도전층으로 분리하고, 한쪽의 부하용MISFET의 드레인영역을 형성하는 불순물의 다른쪽의 구동용MISFET의 드레인영역으로의 확산을 방지할 수 있으므로, 다른쪽의 구동용MISFET의 불순물의 확산에 따른 임계값전압의 변동의 방지 등 SRAM의 전기적 특성을 향상할 수 있다.
상술한 수단[24]에 의하면 상기 수단[23]의 효과 이외에 부하용MISFET의 소스영역과 드레인영역 사이의 누설전류를 저감할 수 있으므로, SRAM의 대기전류량을 저감할 수 있다.
상술한 수단[25]에 의하면, 메모리셀의 부하용MISFET의 임계값전압을 절대값에서 크게 하고, 임계값전압을 엔한스멘트형으로 설정하고, 부하용MISFET의 ON, OFF 제어를 확실하게 실행할 수 있으므로, 전원전압선에서 메모리셀의 정보축적노드로의 전원전압의 공급을 확실하게 실행할 수 있어 정보를 안정하게 유지할 수 있음과 동시에 불필요한 전류의 공급(누설전류)를 저감하여 전지백업방식을 채용하는 SRAM의 대기전류량을 저감할 수 있다.
상술한 수단[36]에 의하면, 메모리셀의 전송용MISFET의 배열과 상보성데이타선의 배열을 반전시키고, 이 반전시킨 거리에 해당하는 만큼 중간도전층으로 둘러쳐서 전송용MISFET의 한쪽의 반도체영역과 상보성데이타선의 접속거리를 길게 하였으므로, 전송용MISFET의 한쪽의 반도체영역의 규소와 상보성데이타선의 금속의 상호확산을 방지하여 얼로이스파이크의 방지 등 SRAM의 전기적인 신뢰성을 향상할 수 있다.
상술한 수단[27]에 의하면, 알루미늄계의 금속은 비저항값이 다른 고융점금속이나 규소에 비해 작아 상보성데이타선의 저항값을 저감할 수 있으므로, 상보성데이타선에서의 정보의 전달속도를 빠르게 하여 SRAM의 동작속도의 고속화를 도모할 수 있음과 동시에 중간도전층의 고융점금속막은 장벽성을 가지므로, 상술한 얼로이스파이크를 더욱 방지할 수 있다.
상술한 수단[28]에 의하면, 핫캐리어의 대책을 목적으로 전송용MISFET 및 구동용MISFET를 LDD구조로 한 경우(합계 4개의 마스크를 사용)에 비해서 핫캐리어의 대책 및 단위콘덕턴스의 증가를 목적으로 구동용MISFET를 이중드레인구조로 하여 1장의 마스크로 2종류의 불순물을 도입하므로, 마스크장수를 1장 삭감(합계 3장의 마스크를 사용해서 SRAM의 제조프로세스에 있어서 제조공정수를 저감할 수 있다. 또, 구동용MISFET의 게이트절연막, 전송용MISFET의 게이트절연막의 각각을 각각의 제조공정에서 형성하므로, 각각의 게이트절연막의 막두께를 독립으로 최적화할 수 있다. 예를 들면, 구동용MISFET의 게이트절연막의 막두께를 전송용MISFET의 게이트절연막의 막두께에 비해서 얇게 형성한 경우, 구동용MISFET의 단위콘덕턴스를 증가해서 메모리셀의 β비율을 크게 할 수 있다.
상술한 수단[29]에 의하면, 소스선하부의 이 소스선과 구동용MISFET의 소스영역을 접속하는 접속용의 반도체영역(기준전원의 인출용 반도체영역)을 구동용MISFET의 이중드레인구조의 반도체영역을 형성하는 공정에서 형성할 수 있으므로, 접속용의 반도체영역을 형성하는 공정에 해당하는 만큼 SRAM의 제조프로세스의 제조공정수를 저감할 수 있다.
상술한 수단[30]에 의하면, 사이드월스페이서의 막두께에 해당하는 만큼 구동용MISFET의 반도체영역의 채널형성영역측으로의 돌아 들어가는 양을 저감할 수 있다. 이 결과, 구동용MISFET의 게이트길이 치수를 확보하여 단채널효과를 방지해서 구동용MISFET의 점유면적을 축소할 수 있으므로, 메모리셀의 점유면적을 축소하여 SRAM의 집적도를 향상할 수 있다.
상술한 수단[31]에 의하면, 전송용MISFET의 LDD구조의 저농도의 불순물의 도입으로 형성된 반도체영역의 채널형성영역측으로의 확산량을 어닐의 추가로 증가할 수 있다. 이 결과, 전송용MISFET의 게이트전극과 저농도의 불순물의 도입으로 형성된 반도체영역의 중첩량(오버랩량)을 증가하여 드레인영역의 근방에 발생하는 전계강도를 약하게 할 수 있으므로, 핫캐리어의 발생량을 저감해서 전송용MISFET의 경시적인 임계값전압의 저하를 저감하여 SRAM의 전기적인 신뢰성을 향상할 수 있다.
상술한 수단[32]에 의하면, 메모리셀의 전송용MISFET의 제2게이트 전극을 형성하는 공정에서 워드선 및 소스선을 형성했으므로, 이 워드선 및 소스선을 형성하는 공정에 해당하는 만큼 SRAM의 제조프로세스의 제조공정수를 저감할 수 있다.
상술한 수단[33]에 의하면, CVD법으로 퇴적한 후에 불순물을 도입해서 저저항화한 다결정규소막에 비해서 다결정규소막의 유전체막과 접촉하는 축의 표면 즉, 제1전극 또는 제2전극의 표면을 평탄화할 수 있다. 이 결과, 용량소자의 제1전극과 제2전극 사이에 발생하는 전계집중을 방지하여 용량소자의 유전체막의 절연내압을 향상할 수 있으므로, SRAM의 전기적인 신뢰성을 향상할 수 있다. 또, 용량소자의 유전체막의 절연내압을 향상할 수 있으므로, 유전체막을 박막화하여 용량소자에 축적되는 전하량을 증가할 수 있으므로, 용량소자의 크기를 축소해서 메모리셀의 점유면적을 축소하여 SRAM의 집적도를 향상할 수 있다. 또, 용량소자에 축적되는 전하량을 증가할 수 있으므로, 메모리셀의 정보유지의 안정성을 향상하여 α선 소프트에러내압을 향상할 수 있다.
상술한 수단[34]에 의하면, 단지 CVD법으로 퇴적한 다결정규소막(도프드 폴리실리콘)에 비해서 다결정규소막의 유전체막과 접촉하는 측의 표면, 즉 제1전극 또는 제2전극의 표면을 평탄화할 수 있다. 그 결과, 상기 수단[33]과 동일한 효과를 나타낼 수 있다.
상술한 수단[35]에 의하면, 제2전극인 다결정규소막의 표면에 열산화법으로 형성된 산화규소막으로 유전체막을 형성하는 경우에 비해서 하지의 다결정규소막의 표면의 결정입자의 결정면(다른 여러개의 결정면이 존재하고, 각 결정면에서 열산화 성정속도가 빠르다)에 관계없이 산화규소막을 퇴적화할 수 있어 이 산화규소막, 즉 유전체막의 막두께를 균일화할 수 있으므로, 제1전극과 제2전극 사이에 발생하는 전계집중을 방지해서 유전체막의 절연내압을 향상하여 SRAM의 전기적인 신뢰성을 향상할 수 있다. 또, 상기 수단[33]의 효과와 마찬가지로 용량소자의 크기를 축소하여 메모리셀의 점유면적을 축소할 수 있으므로 SRAM의 집적도를 향상할 수 있다. 또, 메모리셀의 정보유지의 안정성을 향상하여 α선 소프트에러내압을 향상할 수 있다.
상술한 수단[36]에 의하면, 상기 수단[35]의 효과에 부가해서 상기 수단[33] 또는 [34]의 효과를 나타낼 수 있다.
상술한 수단[37]에 의하면, 용량소자의 제1전극을 제1구동용MISFET의 게이트전극으로 형성했으므로, 제1전극을 형성하는 공정에 해당하는 만큼 SRAM의 제조프로세스의 제조공정수를 저감할 수 있음과 동시에 용량소자의 제2전극을 형성하는 공정(제2전극과 동일한 도전층을 사용)에서 전송용MISFET의 한쪽의 반도체영역과 제2구동용MISFET의 게이트전극을 접속했으므로, 이 양자 사이를 접속하는 공정에 해당하는 만큼 SRAM의 제조프로세스의 제조공정수를 저감할 수 있다.
상술한 수단[38]에 의하면, 상기 수단[37]의 효과에 부가해서 상기 수단[33] 또는 [37]의 효과를 나타낼 수 있다.
상술한 수단[39]에 의하면, 전송용MISFET의 게이트전극의 하층의 다결정규소막은 퇴적중에 불순물을 도입하여 퇴적후의 P의 열확산처리를 폐지해서 이 열확산처리에 의해 다결정규소막의 표면에 형성되는 인유리막의 제거에 플루오르화 수소산이 사용되는 것을 폐지했으므로, 또, 퇴적중에 불순물이 도입되는 다결정규소막의 막질을 퇴적중에 불순물이 도입되지 않은 다결정규소막에 비해서 치밀하게 형성할 수 있으므로, 다결정규소막중으로의 풀루오르화 수소산의 스며듬에 따른 게이트절연막의 절연내압의 저하를 저감할 수 있다. 이 결과, 저항값을 저감해서 SRAM의 동작속도의 고속화를 목적으로 하는 2층구조의 워드선의 하층의 다결정규소막의 막두께를 박막화(약 1/2정도로 박막화)하여 워드선 전체의 막두께를 박막화할 수 있으므로, 이 워드선상에 배치되는 도전층(예를 들면 데이타선)의 하지표면의 평탄화를 도모할 수 있다.
상술한 수단[40]에 의하면, 다결정규소막의 게이트절연막측의 표면을 평탄화하여 기판과 게이트전극 사이에 전계집중이 발생하는 것을 방지할 수 있으므로, 전송용MISFET의 게이트절연막의 절연내압의 저하를 더욱 저감할 수 있다.
상술한 수단[41]에 의하면, 전송용MISFET의 게이트전극의 막두께의 박막화를 도모할 수 있음과 동시에 게이트절연막의 절연내압의 저하를 저감할 수 있다.
상술한 수단[42]에 의하면, 전송용MISFET의 게이트절연막을 형성한 후에 이 게이트절연막상에 직접 규소막(제2게이트전극의 하층)을 형성하고, 그 후 규소막과 함께 그 하층의 절연막을 제거해서 구동용MISFET의 소스영역의 표면상에 접속구멍을 형성했으므로, 이 접속구멍을 형성하는 포토레지스트마스크가 전송용MISFET의 게이트절연막에 집적 접촉되지 않아 오염 등 전송용MISFET의 게이트절연막의 절연내압의 저하를 저감할 수 있다.
상술한 수단[43]에 의하면, 구동용MISFET의 제1게이트전극의 표면부분에 비해서 모서리부분의 산화속도가 느린 현상에 따라 제2게이트 절연막을 형성하는 열산화공정에서 구동용MISFET의 제1게이트전극의 끝부가 말려 올라가는 현상을 제1게이트전극상의 제1절연막으로 저감할 수 있으므로, 제1게이트전극상의 제2절연막의 막두께로 균일화할 수 있고 이 제2절연막의 제고공정에서의 에칭량을 저감할 수 있다. 또, 제2게이트절연막의 제고공정에 있어서 제1게이트전극상의 제1절연막을 에칭스토퍼막으로서 사용하여 에칭부족이나 과잉에칭을 저감할 수 있으므로, 에칭의 제어성을 향상할 수 있다. 또, 제2게이트절연막을 형성하는 열산화공정에 있어서 제1게이트전극상의 제1절연막을 내열산화 마스크로서 사용하여 제1게이트전극의 표면부분의 규소막의 결정입자의 성장을 저감할 수 있으므로, 제1게이트전극의 표면의 평탄화를 도모할 수 있다.
상술한 수단[44]에 의하면, 용량소자의 제1전극인 제1게이트전극의 표면이 열산화공정시에 제1절연막으로 피복되어 표면이 평탄화되므로, 용량소자의 제1전극과 제2전극 사이에 발생하는 전계집중을 저감하여 용량소자의 유전체막의 절연내압을 향상할 수 있다.
상술한 수단[45]에 의하면, 구동용MISFET의 제1게이트전극상의 제1절연막의 막두께에 비해서 전송용MISFET의 제2게이트전극상의 제2절연막의 막두께를 두껍게 형성하여 접속구멍을 형성할 때에 제2게이트 전극상에 제2절연막을 잔존시켰으므로, 제2게이트전극과 도전층의 단락을 방지하여 제조프로세스상의 제조효율을 향상할 수 있다.
상술한 수단[46]에 의하면, 전송용MISFET의 한쪽의 반도체영역과 구동용MISFET의 제1게이트전극을 접속하는 도전층을 형성하는 공정에서 중간도전층을 형성할 수 있으므로, 이 중간도전층을 형성하는 공정에 해당하는 만큼 SRAM의 제조프로세스의 제조공정수를 저감할 수 있다.
상술한 수단[47]에 의하면, 구동용MISFET의 제1게이트전극을 형성하는 공정에서 정보축적노드 사이에 삽입되는 용량소자의 제1전극, 부하용MISFET의 제2게이트전극을 형성하는 공정에서 용량소자의 제2전극의 각각을 형성할 수 있으므로, 용량소자를 형성하는 공정에 해당하는 만큼 SRAM의 제조프로세스의 제조공정수를 저감할 수 있다. 또, 메모리셀의 구동용MISFET상에 부하용MISFET, 용량소자의 각각을 중첩시켰으므로, 이 중첩에 해당하는 만큼 메모리셀의 점유면적을 축소하여 SRAM의 집적도를 향상할 수 있다.
상술한 수단[48]에 의하면, CVD법으로 퇴적한 후 불순물을 도입해서 저저항화한 다결정규소막에 비해서 다결정규소막의 게이트절연막과 접촉하는 측의 표면, 즉 제2게이트전극 또는 채널형성영역의 표면을 평탄화할 수 있다. 이 결과, 부하용MISFET의 제2게이트전극과 채널형성영역(또는 소스영역) 사이에 발생하는 전계집중을 방지하여 게이트절연막의 절연내압을 향상할 수 있으므로, 부하용MISFET의 게이트절연막의 막두께를 박막화할 수 있다. 부하용MISFET의 게이트절연막의 박막화는 ON특성의 향상 등, 전기적특성을 향상할 수 있다.
상술한 수단[49]에 의하면, 부하용MISFET의 채널형성영역에서의 누선전류를 현저하게 저감할 수 있어 전원에서 메모리셀의 정보축적노드에 공급되는 불필요한 전류량을 저감할 수 있으므로, 전지백업방식을 채용하는 SRAM의 대기전류량을 저감할 수 있다.
상술한 수단[50]에 의하면, 부하용MISFET의 제2게이트전극의 게이트절연막측의 표면을 평탄화할 수 있어 게이트절연막의 절연내압을 향상할 수 있으므로, 게이트절연막의 막두께의 박막화를 도모할 수 있다. 이 결과 부하용MISFET의 전기적특성을 향상할 수 있다.
상술한 수단[51]에 의하면, 부하용MISFET의 게이트절연막의 막두께을 박막화했으므로, 부하용MISFET의 전기적특성을 향상할 수 있다.
상술한 수단[52]에 의하면, 제1산화규소막의 평탄부 및 단차부에서의 막두께를 균일화하여 하층배선의 제1배선, 제2배선 사이의 영역에 있어서 제1산화규소막의 오버행형상에 따른 공동의 발생을 저감할 수 있으므로, 제2산화규소막의 전면에칭시의 공동의 관통의 방지 등 층간절연막의 절연불량을 저감하여 반도체집적회로장치의 제조프로세스상의 제조효율을 향상할 수 있다. 또, 제2산화규소막으로 제1산화규소막의 표면상의 급준한 단차형상을 완화하여 제3산화규소막의 표면의 평탄화를 도호할 수 있으므로, 상층배선의 단선불량을 저감하여 반도체집적회로장치의 제조프로세스상의 제조효율을 향상할 수 있다. 또, 상기 하층배선과 상층배선의 접속구멍내에는 전면에칭으로 제2산화규소막이 잔존하지 않으므로, 이 제2산화규소막이 함유하는 수분에 따른 상층배선의 부식을 방지하여 반도체집적회로장치의 제조프로세스상의 제조효율을 향상할 수 있다. 또, 제2산화규소막의 하층을 제1산화규소막으로, 상층을 제2산화규소막으로 피복하고, 제2산화규소막의 수분의 흡수를 저감하여 제2산화규소막의 막질을 향상할 수 있으므로, 제2산화규소막의 균열의 방지 등 반도체집적회로장치의 제조프로세스상의 제조효율을 향상할 수 있다.
상술한 수단 [53]에 의하면, 평면형상의 링형상으로 형성된 산화마스크는 활성영역과 비활성영역의 경계영역이 링형상의 서로 대향하는 안틀 즉 및 바깥틀측에 존재하고, 이 경계영역에는 선택산화법으로 소자분리절연막을 형성할 때에 버어드비크의 발생에 따라 활성영역의 점유면적이 감소하지만, 산화마스크의 링형상의 안특측 및 바깥틀측 이외의 패턴이 연장하는 방향은 패턴이 닫히고 즉, 패턴에 종단이 없어 경계영역이 존재하지 않으므로, 버어드비크의 발생에 따른 활성영역의 점유면적의 감소가 작고, 이 감소가 작은 만큼 SRAM의 제조프로세스에 있어서 활성영역의 패턴의 치수변환량을 저감할 수 있다.
상술한 수단[54]에 의하면, 산화마스크의 배열을 지그재그 배열로 하고, 제1방향, 제2방향의 각각에 있어서 인접하는 산화마스크 사이의 분리치수를 균일화하며 또한 최소한으로 할 수 있으므로, 산화마스크의 배열밀도를 높일 수 있다. 즉, 산화마스크 사이인 소자분리절연막의 점유면적을 축소하여 SRAM의 집적도를 향상할 수 있다.
상술한 수단[55]에 의하면, 제1방향, 제2방향의 각각에 인접하는 합계 4개의 메모리셀 중, 4개의 전송용MISFET 및 4개의 구동용MISFET, 합계 8개의 MISFET의 각각의 한쪽의 반도체영역을 다른 MISFET의 다른쪽의 반도체영역과 일체로 형성하며 또한 겸용할 수 있다. 이 결과, 겸용한 반도체영역에 해당하는 만큼 메모리셀의 점유면적을 축소하여 SRAM의 집적도를 향상할 수 있다.
상술한 수단[56]에 의하면, 메모리셀어레이의 종단에 배열되는 산화마스크에 미리 여유치수를 형성했으므로, SRAM의 제조프로세스에 있어서 메모리셀어레이의 중앙부분의 활성영역과 메모리셀어레이의 종단의 활성영역 사이의 패턴의 치수변환량차를 저감할 수 있다. 즉, 메모리셀어레이 내에 있어서(중앙부 및 종단부를 포함) 메모리셀의 전기적 특성을 균일화하여 SRAM의 전기적 신뢰성을 향상할 수 있다.
상술한 수단[57]에 의하면, 메모리셀의 구동용MISFET의 단위콘덕턴스를 전송용MISFET의 단위콘덕턴스에 비해서 크게 하여 실효적인 β비율을 크게 할 수 있으므로, 구동용MISFET의 점유면적을 축소해서 메모리셀의 점유면적을 축소할 수 있어 SRAM의 집적도를 향상할 수 있음과 동시에 LDD구조에 비해서 정전기파괴방지회로의 MISFET의 드레인영역에서의 pn접합내압을 높일 수 있으므로, 정전기파괴방지회로의 정전기파괴내압을 향상하여 SRAM의 정전기파괴를 방지할 수 있다. 또, 실효적인 β비율을 크게 하여 메모리셀의 정보축적노드에 유지된 정보의 안정성을 향상할 수 있으므로, 메모리셀의 오동작을 저감하여 SRAM의 동작상의 신뢰성을 향상할 수 있다.
상술한 수단[58]에 의하면, 메모리셀의 이중드레인구조를 채용하는 구동용MISFET를 형성하는 공정과 동일한 제조공정에서 정전기파괴방지회로의 MISFET 또는 입출력단회로의 MISFET를 형성할 수 있으므로, 이 정전기파괴방지회로의 MISFET 또는 입출력단회로의 MISFET를 형성하는 공정에 해당하는 만큼 SRAM의 제조프로세스의 제조공정수를 저감할 수 있다.
상술한 수단[59]에 의하면, 메모리셀의 전송용MISFET의 게이트전극 및 워드선의 저항값을 저감하여 메모리셀의 정보의 라이트동작 및 정보의 리드동작을 빠르게 할 수 있으므로, SRAM의 동작속도의 고속화를 도모할 수 있음과 동시에 주변회로의 MISFET의 게이트전극의 저항값을 저감하여 이 MISFET의 동작속도를 빠르게 할 수 있으므로, SRAM의 동작속도의 고속화를 더욱 도모할 수 있다.
상술한 수단[60]에 의하면, 상기 수단[57]의 효과 이외에 주변회로의 LDD구조의 MISFET는 이중드레인구조의 구동용MISFET에 비해서 드레인영역 근방의 전계감도를 약하게 할 수 있어 핫캐리어의 발생량을 저감할 수 있으므로, 주변회로의 MISFET의 경시적인 임계값전압의 변동을 저감하여 SRAM의 전기적 신뢰성을 향상할 수 있다.
상술한 수단[61]에 의하면, 메모리셀의 전송용MISFET를 형성하는 공정에서 주변회로의 MISFET를 형성할 수 있으므로, 이 주변회로의 MISFET를 형성하는 공정에 해당하는 만큼 SRAM의 제조프로세스의 제조공정수를 저감할 수 있다.
상술한 수단[62]에 의하면, 제2접속구멍은 제1전원배선상이 아닌 이 제1전원배선과 다른 영역의 반도체영역 또는 도전층상에 형성하고(반도쳉여역 또는 도전층을 제2접속구멍을 형성할 때의 버퍼층으로서 형성하고), 제2접속구멍의 형성시에 오버에칭에 의한 제1전원배선의 관통불량을 방지할 수 있으므로, SRAM의 제조프로세스상의 제조효율을 향상할 수 있다.
상술한 수단[63]에 의하면, 주변회로의 MISFET의 소스영역, 드레인영역의 각각을 형성하는 공정과 동일한 제조공정에서 반도체영역을 형성할 수 있으므로, 이 반도체영역을 형성하는 공정에 해당하는 만큼 SRAM의 제조프로세스의 제조공정수를 저감할 수 있다.
상술한 수단[64]에 의하면 수비트에 1개소의 빈도로 저저항값의 보조워드선에 접속되므로, 액세스시간차(CR곱)을 저감할 수 있어 동일 메모리셀내에서 오동작이 없어지므로, 전기적 신뢰성을 향상할 수 있다.
이하, 본 발명의 구성에 대해서 완전CMOS구조의 메모리셀로 구성된 SRAM에 본 발명을 적용한 실시예 1과 함께 설명한다.
또한, 실시예를 설명하기 위한 전도면에서 동일기능을 갖는 것은 동일부호를 붙이고, 그 반복설명은 생략한다.
[실시예 1]
본 발명의 실시예 1인 SRAM의 전체의 개략구성을 제1도(칩레이아우트도)에 도시한다.
제1도에 도시한 SRAM(반도체펠릿)1은 512Kbit×8bit구성을 채용하는 4Mbit의 대용량으로 구성된다. 이 SRAM1은 도시하지 않지만, DIP(Dual Inline Package), SOJ(Small Outline J-bend Package), TSOP(Thin Small Outline Package)등 리이드가 대향하는 2변으로 배열되는 듀얼인라인방식을 채용하는 수지봉지형 반도체장치로 봉해진다. SRAM1은 평면형상이 가는 장방형상으로 구성된다. 예를 들면 SRAM1은 장방형상의 긴변이 17㎜, 짧은 변이 7㎜로 구성된다.
SRAM1의 장방형상의 서로 대향하는 긴변에 따른 주변영역의 각각에는 여러개의 외부단자(본딩패드)BP가 배치된다. 이 외부단자BP는 상술한 리이드(내부리이드)에 접속된다. 여러개의 외부단자BP의 각각에는 예를 들면 어드레스신호, 칩선택신호, 출력이네이블신호, 라이트네이블신호, 입출력데이타신호의 각각이 인가된다. 또, 외부단자BP에는 전원전압Vcc, 기준전압 Vss의 각각이 인가된다. 전원전압Vcc는 예를 들면 회로의 동작전압5V, 기준전압Vss는 예를 들면 회로의 접지전압0V이다.
SRAM1의 중앙부에는 4개의 메모리블럭LMB1∼LMB4가 배치된다.
이 4개의 메모리블럭LMB1∼DLMB4의 각각은 SRAM1의 장방형상의 긴변에 따라서(제1도 중 좌측의 짧은 변에서 우측의 짧은 변으로 향해서 열방향으로)배치된다. 4개의 메모리블럭LMB1∼LMB4의 각각은 제1도에 도시한 바와 같이 4개의 메모리블럭MB로 분할된다. 이 4개로 분할된 메모리블럭MB는 메모리블럭LMB내에 있어서 열방향으로 배열된다.
제1도 중, SRAM1의 4개의 메모리블럭LMB1∼LMB4의 각각의 상측에는 로드회로LOAD가 배치된다. 4개의 메모리블럭LMB1∼LMB4의 각각의 하측에는 Y디코더회로YDEC, Y스위치회로Y-SE, 센스앰프회로SA의 각각이 배치된다. 4개의 메모리블럭LMB1∼LMB4중, SRAM1의 장방형상의 좌측에 배치된 2개의 메모리블럭LMB1, LMB2 사이에는 X디코더회로XDEC가 배치된다. 마찬가지로, 우측에 배치된 2개의 메모리블럭LMB3, LMB4 사이에는 X디코더회로XDEC가 배치된다.
4개의 메모리블럭LMB1∼LMB4 중, SRAM1의 가장 좌측에 배치된 메모리블럭LMB4의 우측에는 용장회로SMB가 배치된다.
각 메모리블럭LMB를 4개로 분할한 메모리블럭MB의 각각은 제2도(주요부 확대블럭도)에 도시한 바와 같이 4개의 메모리셀 어레이MAY로 구성된다. 이 4개의 메모리셀어레이MAY의 각각은 메모리블럭MB에 있어서 열방향으로 배열된다. 즉 SRAM1은 4개의 메모리블럭LMB의 각각을 4개의 메모리셀어레이MAY로 구성했으므로, 합계 64개의 메모리셀어레이MAY를 배치한다. 이 64개의 메모리셀어레이MAY는 열방향으로 배열된다.
상기 1개의 메모리셀어레이MAY는 제4도(주요부 확대블럭도)에 도시한 바와 같이 또 4개의 메모리셀어레이SMAY로 분할된다. 이 4개로 분할된 메모리셀어레이SMAY의 각각은 열방향으로 배열된다. 각 메모리셀어레이SMAY는 열방향(워드선 연장방향)으로 배열된 16개의 메모리셀MC로 구성된다. 즉, 1개의 메모리셀어레이MAY는 열방향으로 16개의 메모리셀MC를 배열한 4개의 메모리셀어레이SMAY를 배치하므로, 합계 64(64bit)의 메모리셀MC를 배열한다. 또, 1개의 메모리셀어레이MAY는 행방향(상보성데이타선 연장방향)으로 1028개(1028bit)의 메모리셀MC를 배열한다. 행방향으로 배열된 1028개의 메모리셀MC중, 1024개(1024bit)는 정규의 메모리셀MC로서 구성하고, 4개(4bit)는 용장용의 메모리셀MC로서 구성한다.
상기 제2도에 도시한 바와 같이 메모리블럭MB내의 좌측의 2개의 메모리셀어레이MAY와 우측의 2개의 메모리셀어레이MAY 사이에는 워드디코더회로WDEC가 배치된다. 제1도에 도시한 SRAM1의 좌측에 배치된 2개의 메모리블럭LMB1, LMB2내에 있는 합계 8개의 메모리블록MB의 워드디코더회로WDEC는 이 2개의 메모리블럭LMB1, LMB2 사이에 배치된 X디코더회로XDEC에서 선택된다. 마찬가지로, 우측에 배치된 2개의 메모리블럭LMB3, LMB4내에 있는 합계 8개의 메모리블럭MB의 워드디코더회로WEDC는 이 2개의 메모리블럭 LMB 사이에 배치된 X디코더회로XDEC에서 선택된다. 즉, 1개의 X디코더회로XDEC는 8개의 메모리블럭MB의 합계 8개의 워드디코더회로WDEC중의 1개를 선택한다.
제4도에 도시한 바와 같이 워드디코더회로WDEC는 메인워드선MWL을 거쳐서 X디코더회로XDEC에서 선택된다. 또, 워드디코더회로WDEC는 그것마다 배치된 어드레스신호선AL로 선택된다. 상기 메인워드선MWL은 메모리셀어레이MAY상을 열방향으로 연장하고, 4개(4bit)의 메모리셀MC마다 행방향으로 여러개 배치된다. 즉, 메인워드선MWL은 1개의 메모리블럭MB에 있어서 워드디코더회로WDEC의 우측에 배치된 2개의 메모리셀어레이MAY의 512개의 메모리셀MC, 좌측에 배치된 2개의 메모리셀어레이MAY의 512개 메모리셀MC, 합계 1024개의 메모리셀MC를 선택한다. 어드레스신호선AL은 행방향으로 연장하고, 열방향으로 여러개 배치된다. 어드레스신호선AL은 메모리블럭MB에 있어서 워드디코더회로WDEC의 우측에 배치된 2개의 메모리셀어레이MAY의 메모리셀MC를 선택하는데 8개, 좌측에 배치된 2개의 메모리셀어레이MAY에 배치된 2개의 메모리셀어레이MAY의 메모리셀MC를 선택하는데 8개, 합계 16개 배치된다.
제2도 및 제4도에 도시한 바와 같이 메모리블럭MB에 있어서 워드디코더회로WDEC는 4개의 메모리셀어레이MAY중의 1개의 메모리셀어레이MAY상을 연장하는 제1워드선WL1 및 제2워드선WL2를 선택한다. 제1워드선WL1 및 제2워드선WL2는 메모리셀어레이MAY마다(4개의 메모리셀어레이SMAY마다)에 배치된다. 제1워드선WL1, 제2워드선WL2의 각각은 서로 분리하고 또한 실질적으로 평행하게 열방향으로 연장한다. 이 제1워드선WL1 및 제2워드선WL2는 행방향으로 배열된 1개의 메모리셀MC마다 배치된다. 즉, 1개의 메모리셀MC에는 동일선택신호가 인가되는 2개의 제1워드선WL1 및 제2워드선WL2가 연장한다.
워드디코더회로WDEC의 우측에 배치된 2개의 메모리셀어레이MAY중 워드디코더회로WDEC측의 메모리셀어레이MAY를 연장하는 제1워드선WL1 및 제2워드선WL2는 제2서브워드선SWL2를 거쳐서 워드디코더회로WDEC에 선택된다. 워드디코더회로WDEC에서 떨어진 메모리셀어레이MAY를 연장하는 제1워드선WL1 및 제2워드선WL2는 제1서브워드선SWL1을 거쳐서 워드디코더회로WDEC에서 선택된다. 제1서브워드선SWL1, 제2서브워드선SWL2의 각각은 서로 분리되며, 또한 평행하에 열방향으로 연장한다. 제1서브워드선SWL1 및 제2서브워드선SWL2는 제1워드선WL1 및 제2워드선WL2와 마찬가지로 행방향으로 배열된 1개의 메모리셀MC마다 배치된다. 제1서브워드선SWL1은 2개의 메모리셀어레이MAY상을 연장하고, 그 외의 메모리셀어레이MAY에 배치된 제1워드선WL1 및 제2워드선WL2와 워드디코더회로WDEC를 접속한다. 워드디코더회로WDEC의 좌측에 배치된 2개의 메모리셀어레이MAY의 각각에는 우측과 마찬가지로 제1워드선WL1 및 제2워드선WL2가 배치된다. 이 제1워드선WL1 및 제2워드선WL2는 제1서브워드선SWL1 또는 제2서브워드선SWL2를 거쳐서 워드디코더회로WDEC에 접속된다. 또한, 본 발명은 제2서브워드선SWL2의 길이가 제1서브워드선SWL1에 비해서 짧으므로, 이 제2서브워드선SWL2를 폐지하고, 제1워드선WL1 및 제2워드선WL2를 직접 워드디코더회로WDEC에 접속해도 좋다.
제2도에 도시한 바와 같이 메모리블럭MB에 있어서 4개의 메모리셀어레이MAY의 각각의 상층에는 각각마다 분할된 로드회로LOAD가 배치된다. 4개의 메모리셀어레이MAY의 각각의 하측에는 각각마다 분할된 Y디코더회로YDEC 및 Y스위치회로Y-SW가 배치된다. 또, 4개의 메모리셀어레이MAY의 각각의 하측에는 각각마다 분할된 센스앰프회로SA가 배치된다. 이 센스앰프회로SA는 1개의 메모리셀어레이MAY에 대해서 4개 배치되어 4bit의 정보를 한번에 출력할 수 있다. 상기 워드디코더회로WDEC의 하측에는 제어회로CC가 배치된다. 또, 제2도에 도시한 메모리블럭MB에 있어서 워드디코더회로WDEC의 좌측, 우측의 각각에 배치된 2개의 메모리셀어레이MAY사이에는 도시하지 않지만 메모리셀어레이MAY 사이를 접속하는 연결셀이 배치된다.
제2도 및 제4도에 도시한 바와 같이 메모리블럭MB에 있어서 메모리셀어레이MAY에는 상보성데이타선DL이 배치된다. 상보성데이타선DL은 메인워드선MWL, 서브워드선SWL, 워드선WL의 각각의 연장방향과 교차(실질적으로 직교)하는 행방향으로 연장한다. 상보성데이타선DL은 서로 분리되며, 또한 평행하게 행방향으로 연장하는 제1데이타선DL1 및 제2데이타선DL2의 2개로 구성된다. 이 상보성데이타선DL은 제4도에 도시한 바와 같이 열방향으로 배열된 메모리셀MC마다 배치된다. 상보성데이타선DL의 상측의 한쪽끝은 로드회로LOAD회로에 접속된다. 상보성데이타선DL의 하측의 다른쪽끝은 Y스위치회로Y-SW회로를 거쳐서 센스앰프회로SA에 접속된다.
센스앰프회로SA의 회로구성에 대해서는 예를 들면 IEEE Journal of Solid-State Circuits, Vol.24, No.5, 1989년 10월, pp.1219∼1225에 기재되어 있다. 이 문헌에는 센스앰프에 교차결합된 3단 PMOS와 CMOS 프리앰프가 개시되어 있다. 이 문헌의 내용을 참고로 해서 삽입한다.
제1도에 도시한 SRAM1의 메모리블럭LMB의 우측에 배치된 용장회로SMB에는 제5도(주요부 확대블럭도)에 도시한 바와 같이 용장용 메모리셀어레이MAYS가 배치된다. 이 용장용 메모리셀어레이MAYS에는 상술한 메모리셀어레이MAY에 배치된 메모리셀MC와 동일한 구조의 메모리셀MC가 여러개 배치된다. 이것에 한정되지 않지만, 용장용 메모리셀어레이MAYS는 열방향으로 32개(32bit)의 메모리셀MC를 배열하고, 행방향으로 1028개(1028bit)의 메모리셀MC를 배열한다.
용장용 메모리셀어레이MAYS의 상측에는 제3도에 도시한 바와 같이 용장용 로드회로LOAD가 배치된다. 용장용 메모리셀어레이MAYS의 좌측에는 용장용 워드디코더회로WDECS가 배치된다. 용장용 메모리셀어레이MAYS의 하측은 용장용 Y스위치회로Y-SW가 배치된다.
메모리셀어레이MAY에 배치된 메모리셀MC는 제5도(회로도)에 도시한 바와 같이 워드선WL과 상보성데이타선DL의 교차부에 배치된다. 즉, 메모리셀MC는 제1워드선WL1 및 제2워드선WL2와 제1테이다선DL1 및 제2데이타선DL2의 교차부에 배치된다. 메모리셀MC는 플립플롭회로와 2개의 전송용MISFET Qt1 및 Qt2로 구성된다. 플립플롭회로는 정보축적부로서 구성되고, 이 메모리셀MC는 1bit의 1 또는 0정보를 기억한다.
메모리셀MC의 2개의 전송용MISFET Qt1, Qt2의 각각은 플립플롭회로의 1쌍의 입출력단자의 각각에 한쪽의 반도체영역을 접속한다. 전송용MISFET Qt1의 다른쪽의 반도체영역은 데이타선DL1에 접속되고, 게이트전극은 제1워드선WL에 접속된다. 전송용MISFET Qt2의 다른쪽의 반도체영역은 데이타선DL2에 접속되고, 게이트전극은 제2워드선WL2에 접속된다. 이 2개의 전송용MISFET Qt1, Qt2의 각각은 n채널형으로 구성된다.
상기 플립플롭회로는 2개의 구동용MISFET Qd1 및 Qd2와 2개의 부하용MISFET Qp1 및 Qp2로 구성된다. 구동용MISFET Qd1, Qd2의 각각은 n채널형으로 구성된다. 부하용MISFET Qp1, Qp2의 각각은 p채널형으로 구성된다. 즉, 본 실시예의 SRAM1의 메모리셀MC는 완전CMOS구조로 구성된다.
구동용MISFET Qd1, 부하용MISFET Qp1의 각각은 서로의 드레인영역을 접속하고 또한 서로의 게이트전극을 접속하여 CMOS를 구성한다. 마찬가지로 구동용MISFET Qd2, 부하용MISFET Qp2의 각각은 서로의 드레인영역을 접속하며 또한 서로의 게이트전극을 접속하여 CMO를 구성한다. 구동용MISFET Qd1, 부하용MISFET Qp1의 각각의 드레인영역(입출력단자)은 전송용MISFET Qt1의 한쪽의 반도체영역에 접속됨과 동시에 구동용MISFET Qd2, 부하용MISFET Qp2의 각각의 게이트전극에 접속된다. 구동용MISFET Qd2, 부하용MISFET Qp2의 각각의 드레인영역(입출력단자)은 전송용MISFET Qt2의 한쪽의 반도체영역에 접속됨과 동시에 구동용MISFET Qd1, 부하용MISFET Qp1의 각각의 게이트전극에 접속된다. 구동용MISFET Qd1, Qd2의 각각의 소스영역은 기준전압Vss(예를 들면 0V)에 접속된다. 부하용MISFET Qp1, Qp2의 각각의 소스영역은 전원전압Vcc(예를 들면 5V)에 접속된다.
메모리셀MC의 플립플롭회로의 1쌍의 입출력단자 사이, 즉 2개의 정보축적노드영역 사이에는 용량소자C가 구성된다. 용량소자C는 한쪽의 전극을 한쪽의 정보축적노드영역에, 다른쪽의 전극을 다른쪽의 정보축적노드영역에 각각 접속한다. 이 용량소자C는 기본적으로 정보축적노드영역의 전하축적량을 증가하여 α선 소프트에러내압을 높힐 목적으로 구성된다. 또, 용량소자C는 각각의 전극을 2개의 정보축적노드영역 사이에 접속했으므로, 2개소의 정보축적노드영역의 각각에 독립으로 2개의 용량소자를 구성하는 경우에 비해서 약 1/2의 평면면적으로 구성할 수 있다. 즉, 이 용량소자C는 메모리셀MC의 점유면적을 축소할 수 있으므로, SRAM1의 집적도를 향상할 수 있다.
이와 같이 구성되는 SRA1은 제1도, 제2도 및 제4도에 도시한 바와 같이 X디코더회로XDEC에서 메인워드선MWL을 거쳐서 메모리블럭LMB의 여러개의 메모리블럭MB에 배치된 워드디코더회로WDEC 중의 1개를 선택하고, 이 선택된 워드디코더회로WDEC에서 메모리셀어레이MAY의 제1워드선WL1 및 제2워드선WL2를 선택한다. 즉, SRAM1은 제1워드선WL1 및 제2워드선WL2를 그 연장방향으로 여러개 분할하고, 이 여러개로 분할된 것중의 1조의 제1워드선WL1 및 제2워드선WL2를 워드디코더회로WDEC 및 X디코더회로XDEC에서 선택하는 디바이디드워드라인방식을 채용한다.
또, SRAM1은 제2도 및 제4도에 도시한 바와 같이 워드디코더회로WDEC의 한쪽끝에 배치된 2개중의 한쪽의 메모리셀어레이MAY를 연장하는 제1워드선WL1 및 제2워드선WL2를 제2서브워드선SWL2를 거쳐서 워드디코더회로WDEC에 접속하고, 다른쪽의 메모리셀어레이MAY를 연장하는 제1워드선WL1 및 제2워드선WL2를 제1서브워드선SWL1을 거쳐서 워드디코더회로WDEC에 접속한다. 즉, SRAM1은 메모리셀어레이MAY에 그것마다 분할된 워드선WL 및 분할된 여러개의 워드선WL 사이를 접속하는 서브워드선SWL을 배치하는 이중워드라인방식을 채용한다.
이와 같이(A-9) 메모리셀어레이MAY에 배열된 메모리셀MC가 워드선WL을 개재시켜서 X디코더회로XDEC에서 선택되는 SRAM1에 있어서 X디코더회로XDEC, 이 X디코더회로XDEC에 메인워드선MWL을 개재시켜서 접속되고 또한 선택되는 상기 메인워드선MWL의 연장방향으로 배치된 워드디코더회로WDEC, 이 워드디코더회로WDEC에 제1워드선 WL(WL1 및 WL2)를 개재시키거나 또는 제2서브워드선SWL2, 제1워드선WL의 각각을 순차로 개재시켜서 접속되며 또한 선택되는 메모리셀MC가 배열된 제1메모리셀어레이MAY 및 상기 워드디코더회로WDEC에 상기 제1메모리셀어레이MAY상을 제1워드선WL 및 제2서브워드선WL2와 동일한 연장방향으로 연장하는 제1서브워드선SWL1, 제2워드선WL(WL1 및 WL2)의 각각을 순차로 개재시켜서 접속되며 또한 선택되는 메모리셀MC가 배열된 제2메모리셀어레이MAY를 구비한다. 이 구성에 의해 X디코더회로XDEC에서 선택된 워드디코더회로WDEC에 접속되는 제1메모리셀어레이MAY의 제1워드선WL 및 제2메모리셀어레이MAY의 제2워드선WL만을 선택하는(개시하는)디바이디드워드라인방식을 채용했으므로, 이 선택된 워드선WL의 충방전전류량을 저감하여 SRAM1의 저소비전력화를 도모할 수 있다. 또, 이 효과와 함께 워드디코더회로WDEC에서 선택되는 제1메모리셀어레이MAY의 제1워드선WL, 제2메모리셀어레이MAY의 제2워드선WL의 각각을 메모리셀어레이MAY마다 분할하고, 제1워드선WL, 제2워드선WL의 각각의 길이를 단축하며 또한 각각을 서브워드선SWL을 개재시켜서 워드디코더회로WDEC에 접속한 이중워드라인방식을 채용했으므로, 서브워드선SWL에 해당하는 만큼 워드디코더회로WDEC와 워드선WL 사이의 저항값을 저감하고, 선택된 워드선WL의 충방전속도를 빠르게 하여 SRAM1의 동작속도의 고속화를 도모할 수 있다.
SRAM1의 메모리셀어레이MAY의 주변영역에 배치된 X디코더회로XDEC, Y디코더회로YDEC, Y스위치회로Y-SW, 센스앰프회로SA, 로드회로LOAD 등은 주변회로를 구성한다. 이 주변회로는 메모리셀MC의 정보의 라이트동작, 정보의 유지동작, 정보의 리드동작 등을 제어한다.
SRAM1의 외부단자BP와 상기 주변회로의 입력단회로, 출력단회로의 각각의 사이에는 정전기파괴방지회로가 배치된다. SRAM1의 입력단측의 구성은 제6도(등가회로도)에, 출력단측의 구성은 제7도(등가회로도)에 각각 도시한다.
제6도에 도시한 바와 같이 SRAM1의 입력단측에 있어서 외부단자(입력용 외부단자)BP와 입력단회로Ⅱ사이에는 정전기파괴방지회로 Ⅰ이 배치된다. 입력단회로Ⅱ는 n채널MISFET 및 p채널MISFET로 형성된 CMOS(Complimentaly Metal Oxide Semiconductor)인버터회로INC로 구성된다. 정전기파괴방지회로Ⅰ은 보호저항소자R, 및 클램프용 MISFET Qn1로 구성된다. 보호저항소자R은 외부단자BP, 입력단회로Ⅱ의 각각의 사이에 직렬로 삽입된다. 클램프용MISFET Qn1은 n채널MISFET로 구성된다. 이 클램프용MISFET Qn1은 보호저항소자R, 입력단회로Ⅱ의 각각의 사이에 각각 드레인영역을 접속하고, 게이트전극, 소스영역의 각각을 기준전압Vss에 접속하여 배치된다. 정전기파괴방지회로Ⅰ은 외부단자BP에 입력된 과대전류를 둔화시킴과 동시에 기준전압Vss측에 흡수하여 입력단회로Ⅱ의 정전기파괴를 방지할 수 있다.
제7도에 도시한 바와 같이 SRAM1의 출력단측에 있어서 외부단자(출력용 외부단자)BP와 출력단회로Ⅳ사이에는 정전기파괴방지회로Ⅲ이 배치된다. 출력단회로Ⅳ는 출력용 n채널MISFET Qn2, Qn3, 저항소자R, n채널MISFET Qn6, CMOS인버터회로OUTC로 구성된다. 출력단회로Ⅳ의 출력용 n채널MISFET Qn2의 드레인영역, Qn3의 소스영역의 각각은 외부단자BP에 접속된다. 출력용 n채널MISFET Qn2의 게이트전극에는 입출력데이타신호D, 소스영역에는 기준전압Vss의 각각이 인가된다. 출력용 n채널MISFET Qn3의 게이트전극에는 입출력데이타신호D, 드레인영역에는 전원전압Vcc의 각각에 인가된다. 이 출력용 n채널MISFET Qn2의 드레인영역 및 Qn3의 소스영역에는 직렬로 접속된 저항소자R, 병렬로 접속된 n채널MISFET Qn6의 각각을 거쳐서 CMOS인버터회로OUTC가 접속된다. n채널MISFET Qn6은 드레인영역을 상기 출력용 n채널MISFET Qn2의 드레인영역 및 Qn3의 소스영역에 접속하고, 게이트전극, 소스영역의 각각을 기준전압Vss에 접속한다. 정전기파괴방지회로Ⅲ은 클램프용MISFET Qn4, Qn5 및 바이롤라 트랜지스터BiT로 구성된다. 이 정전기파괴방지회로Ⅲ의 클램프용MISFET Qn4, Qn5의 각각은 n채널용으로 구성된다. 클램프용MISFET Qn4의 드레인영역 및 Qn5의 소스영역은 외부단자BP, 출력단회로Ⅳ의 출력용 n채널MISFET Qn2의 드레인영역 및 Qn3의 소스영역의 각각의 사이에 배치되며 또한 각각에 접속된다. 클램프용MISFET Qn4의 게이트전극, 소스영역의 각각은 기준전압Vss에 접속된다. 클램프용MISFET Qn5의 게이트전극은 기준전압Vss, 드레인영역은 전원전압Vcc에 각각 접속된다. 바이폴라 트랜지스터BiT는 npn형으로 구성된다. 바이폴라 트랜지스터BiT의 에미터영역은 외부단자BP, 클램프용MISFET Qn4의 드레인영역 및 Qn5의 소스영역의 각각의 사이에 배치되며 각각에 접속된다. 베이스영역에는 입출력데이타신호D가 인가된다. 에미터영역에는 전원전압Vcc가 접속된다., 이 정전기파괴방지회로Ⅲ은 외부단자BP에 입력된 과대전류를 기준전압Vss측에 또른 전원전압Vcc측에 흡수하여 출력단회로Ⅳ의 정전기파괴를 방지할 수 있다.
다음에 SRAM1의 메모리셀MC 및 메모리셀어레이MAY의 구체적인 구조에 대해서 설명한다. 메모리셀MC의 완성상태의 평면구조는 제8도(평면도)에, 제조프로세스 중의 각 제조공정마다의 평면구조는 제8도(평면도)에, 제조프로세스 중의 각 제조공정마다의 평면구조는 제10도∼제14도(평면도)에 각각 도시한다. 메모리셀MC의 완성상태의 단면구조는 제9도(제8도의 Ⅰ∼Ⅰ절단선으로 자른 단면도)에 도시한다. 또, 메모리셀어레이MAY에 있어서 제조프로세스 중의 각 제조공정에서 형성되는 층의 평면구조를 제15도∼제20도(평면도)에 도시한다.
제8도 및 제9도에 도시한 바와 같이 SRAM1은 단결정규소로 이루어지는 n-형 반도체기관(1)로 구성된다. 이 n-형 반도체기판(1)의 일부의 영역의 주면부에는 p-형 웰영역(2)가 구성된다. n-형 반도체기판(1)의 다른 영역의 주면부에는 n-형 웰영역(3)이 구성된다(제21도 참조). p-형 웰영역(2)는 N채널MISFET Qn의 형성영역, 즉 메모리셀어레이MAY의 형성영역 및 주변회로의 일부의 영역에 구성된다. n-형 웰영역(3)은 p채널MISFET Qp의 형성영역 즉, 주변회로의 다른 영역에 구성된다.
p-형 웰영역(2)의 비활성영역의 주면상에는 소자분리절연막(필드산화막((4)가 구성된다. 또, p-형 웰영역(2)의 비활성영역의 주면부 즉, 소자분리절연막(4) 하부에는 p형 채널스토퍼영역(5)가 구성된다. 마찬가지로, n-형 웰영역(3)의 비활성영역의 주면상에는 소자분리절연막(4)가 구성된다(제21도 참조). n-형 웰영역(3)의 비활성영역의 주면부는 p-형 웰영역(2)에 비해서 반전영역이 발생하기 어려워 소자분리를 확실하게 실행할 수 있으므로, 제조프로세스 간단화하기 위해 기본적으로 채널스토퍼영역은 마련하지 않는다.
SRAM1의 1개의 메모리셀NC는 p-형 웰영역(2)의 활성영역의 주면에 구성된다. 메모리셀MC중 구동용MISFET Qd1, Qd2의 각각은 제8도, 제9도, 제10도 및 제16도에 도시한 바와 같이 소자분리절연막(4)로 주위를 규정한 영역내에 있어서 p-형 웰영역(2)의 주면에 구성된다. 구동용MISFET Qd1, Qd2의 각각은 주로 p-형 웰영역(2), 게이트절연막(6), 게이트전극(7), 소스영역 및 드레인영역으로 구성된다.
구동용MISFET Qd1, Qd2의 각각은 게이트길이(Lg)방향과 열방향(워드선WL의 연장방향 또는 X방향)을 일치시켜 배치된다. 소자분리절연막(4)(및 p형 채널스토퍼영역(5))는 주로 이 구동용MISFET Qd1, Qd2의 각각의 게이트폭(Lw)방향을 규정하는 위치에 구성된다.
p-형 웰영역(2)는 구동용MISFET Qd1, Qd2의 각각의 채널형성영역을 구성한다.
게이트전극(7)은 활성영역에 있어서 p-형 웰영역(2)의 채널형성영역상에 게이트절연막(6)을 거쳐서 구성된다. 게이트전극(7)의 한쪽끝은 적어도 제조프로세스에 있어서의 마스크맞춤 여유치수에 해당하는 만큼 소자분리절연막(4)상을 행방향으로 돌출한다. 구동용MISFET Qd1의 게이트전극(7)의 다른쪽끝은 소자분리절연막(4)상을 거쳐서 구동용MISFET Qd2의 드레인영역상까지 행방향으로 돌출한다. 마찬가지로 구동용MISFET Qd2의 게이트전극(7)의 다른쪽끝은 소자분리절연막(4)상을 거쳐서 구동용MISFET Qd2의 드레인영역상까지 행방향으로 돌출한다.
게이트전극(7)은 제1층째의 게이트재 형성공정에서 형성되고, 예를 들면 단층구조의 다결정규소막으로 형성된다. 이 다결정규소막에는 저항값을 저감하는 n형불순물, 예를 들면 P(또는 As)가 도입된다. 단층구조로 구성되는 게이트전극(7)은 그 막두께를 박막화할 수 있으므로, 상층의 도전층의 하지로 되는 층간절연막의 표면의 평탄화를 도모할 수 있다.
소스영역, 드레인영역의 각각은 저불순물농도의 n형 반도체영역(10) 및 그 주면부에 마련된 고불순물농도의 n+형 반도체영역(11)로 구성된다. 이 불순물농도가 다른 2종류의 n형 반도체영역(10), n+형 반도체영역(11)의 각각은 게이트전극(7)의 게이트길이방향의 측부에 있어서 이 게이트전극(7)(정확하게 게이트전극(7)과 다음에 기술하는 사이드월스페이서(9))에 대해서 자기정합으로 형성된다. 즉, 구동용MISFET Qd1, Qd2의 각각의 소스영역 및 드레인영역은 소위 이중드레인구조로 구성된다. 이 이중드레인구조의 소스영역, 드레인영역의 각각은 p-형 웰영역(2)의 활성영역의 주면부에 있어서, 제10도에 부호DDD로 표시한 1점쇄선으로 둘러싼 영역내에 구성된다.
소스영역, 드레인영역의 각각은 n형 반도체영역(10)을 n형 불순물, 예를 들면 p로 형성한다. n+형 반도체영역(11)은 p에 비해서 확산속도가 느린 n형 불순물, 예를 들면 As로 형성한다. 제조프로세스에 있어서, 동일한 마스크를 사용해서 동일 제조공정에서 2종류의 n형 불순물을 도입한 경우, n+형 반도체영역(11), n형 반도체영역(10)의 각각의 확산거리는 2종류의 n형 불순물의 각각의 확산속도로 규정된다. 이중드레인구조를 사용하는 구동용MISFET Qd1, Qd2의 각각에 있어서 n+형 반도체영역(11)과 채널형성영역 사이의 n형 반도체영역(10)의 게이트길이방향의 실질적인 치수는 n형 반도체영역(10)의 확산거리에서 n+형 반도체영역(11)의 확산거리를 뺀 치수에 해당한다. 이 n형 반도체영역(10)은 게이트길이방향의 실질적인 치수가 다음에 기술하는 LDD구조의 저불순물농도의 n형 반도체영역(17)의 게이트길이 방향의 치수에 비해서 작고, 또 LDD구조의 저불순물농도의 n형 반도체영역(17)에 비해서 불순물농도가 높다. 즉, 구동용MISFET Qd1, Qd2의 각각은 소스영역과 드레인영역 사이의 전류경로에 있어서, n형 반도체영역(10)에 부가되는 기생저항이 LDD구조의 n형 반도체영역(17)에 비해 작으므로, 다음에 기술하는 LDD구조를 채용하는 전송용MISFET Qt1, Qt2의 각각에 비해서 구동능력이 높다.
게이트전극(7)의 게이트길이방향의 측벽에는 사이드월스페이서(9)가 구성된다. 사이드월스페이서(9)는 게이트전극(7)에 대해서 자기정합으로 형성되고, 예를 들면 산화규소막 등의 절연막으로 형성된다. 사이드월스페이서(9)는 다음에 기술하는 상층의 도전층(13) 및 부하용MISFET Qp의 하지를 평탄화하여 단차(하지의 단차)를 완화한다.
게이트전극(7)상부의 상층의 도전층(13)이 배치된 영역에는 절연막(8A),(8)의 각각이 순차로 적층된다. 상측의 절연막(8)은 주로 하층의 게이트전극(7), 상층의 도전층(13)의 각각을 전기적으로 분리하고, 예를 들면 산화규소막으로 형성된다. 하측의 절연막(8A)는 게이트전극(7)의 표면의 산화를 방지하는 산화마스크로 구성되고, 예를 들면 질화규소막으로 형성된다.
메모리셀MC는 제10도에 MC를 붙여서 2점쇄선으로 둘러싼 평면형상이 장방형상으로 규정된 영역내에 배치된다. 메모리셀MC는 한쪽의 구동용MISFET Qd1의 평면형상은 메모리셀MC의 중심점CP(장방형상의 대각선의 교차점)에 대한 구동용MISFET Qd2의 평면형상의 점대칭으로 구성된다. 또, 중심점CP는 설명의 편의상 표시한 점으로서 SRAM1의 메모리셀MC에 실제로 형성한 점은 아니다.
제16도에 도시한 바와 같이 메모리셀어레이MAY에서의 메모리셀MC의 배열에 있어서 메모리MC의 구동용MISFET Qd1, Qd2의 각각의 평면형상은 열방향으로 인접하는 다른 메모리셀MC와의 사이의 Y1-Y3축 또는 Y2-Y4측에 대한 상기 다른 메모리셀MC의 구동용MISFET Qd1, Qd2의 각각의 평면형상의 선대칭으로 구성된다. 마찬가지로 메모리셀MC의 구동용MISFET Qd1, Qd2의 각각의 평면형상은 행방향으로 인접하는 다른 메모리셀MC와의 사이의 X1-X2축 또는 X3-X4축에 대한 상기 다른 메모리셀MC의 구동용MISFET Qd1, Qd2의 각각의 평면형상의 선대칭으로 구성된다. 즉, 메모리셀MC의 구동용MISFET Qd는 열방향, 행방향의 각각에 있어서 선대칭의 형상으로 구성된다.
열방향으로 배열된 메모리셀MC의 구동용MISFET Qd 중 인접하는 메모리셀MC의 구동용MISFET Qd의 각각의 서로 대향하는 소스영역은 일체로 구성된다. 즉, 인접하는 한쪽의 메모리셀MC의 구동용MISFET Qd의 소스영역에서 다른쪽의 메모리셀MC의 구동용MISFET Qd의 소스영역으로 구성하여 구동용MISFET Qd의 소스영역의 점유면적을 축소한다. 또, 한쪽의 메모리셀MC의 구동용MISFET Qd의 소스영역과 그것과 대향하는 다른쪽의 메모리셀MC의 구동용MISFET Qd의 소스영역 사이에는 소자분리절연막(4)를 개재하지 않으므로, 이 소자분리절연막(4)에 해당하는 만큼 메모리셀MC의 점유면적을 축소할 수 있다. 메모리셀MC의 2개의 전송용MISFET Qt1, Qt2의 각각은 제8도, 제9도, 제11도 및 제17도에 도시한 바와 같이 소자분리절연막(4)로 주위를 규정한 영역내에 있어서 p-형 웰영역(2)의 주면에 구성된다. 전송용MISFET Qt1, Qt2의 각각은 주로 p-형 웰영역(2), 게이트절연막(12), 게이트전극(13), 소스영역 및 드레인영역으로 구성된다.
전송용MISFET Qt1, Qt2의 각각은 게이트길이방향과 행방향(상보성데이타선DL의 연장방향 또는 Y방향)을 일키시켜 배치된다. 즉, 전송용MISFET Qt1, Qt2의 각각의 게이트길이방향과 구동용MISFET Qd1, Qd2의 게이트길이방향은 거의 직각으로 교차한다. 소자분리절연막(4)(및 p형 채널스토퍼영역(5))는 주로 이 전송용MISFET Qt1, Qt2의 각각의 게이트폭(Lw)방향을 규정하는 위체 구성된다.
p-형 웰영역(2)는 전송용MISFET Qt1, Qt2의 각각의 채널형성영역을 구성한다.
게이트전극(13)은 활성영역에 있어서 p-형 웰영역(2)의 채널형성영역상에 게이트절연막(12)를 거쳐서 구성된다. 게이트전극(13)은 제2층째의 게이트재 형성공정에서 형성되고, 예를 들면 다결정규소막(13A) 및 그 위에 고융점금속규화막(13B)를 마련한 적층구조(폴리사이드구조)로 구성된다. 하층의 다결정규소막(13A)에는 저항값을 저감하는 n형 불순물 예를 들면P(또는 As)가 도입된다. 상층의 고융점금속규화막(13B)는 예를 들면, 텅스텐 실리사이드(WSiX)(x는 예를 들면 2)로 형성된다. 이 게이트전극(13)은 상층의 고융점금속규화막(13B)의 비저항값이 하층의 다결정규소막(13A)에 비해서 작으므로, 신호전달속도의 고속화를 도모할 수 있다. 또, 게이트전극(13)은 다결정규소막(13A) 및 고융점금속규화막(13B)의 적층구조로 구성도고, 합계의 단면면적을 증가하여 저항값을 저감할 수 있으므로, 신호전달속도의 고속화를 도모할 수 있다. 또, 게이트전극(13)의 상층의 고융점금속규화막(13B)는 WSix이외에 몰리브덴 실리사이드(MoSix), 티탄 실리사이드(TiSix) 또는 탄탈 실리사이드(TaSix), 티탄 실리사이드(TiSix) 또는 탄탈 실리사이드(TaSix)를 사용해도 좋다.
게이트전극(13)의 게이트폭치수는 상기 구동용MISFET Qd의 게이트전극(7)의 게이트폭치수에 비해서 작게 구성된다. 즉, 전송용MISFET Qt는 구동용MISFET Qd에 비해서 구동능력을 작게 구성하여 β비율을 크게 할 수 있으므로, 메모리셀MC는 정보축적노드영역에 기억된 정보를 안정하게 유지할 수 있다.
소스영역, 드레인영역의 각각은 고불순물농도의 n+형 반도체영역(18) 및 그것과 채널형성영역 사이에 마련된 저불순물농도의 n형 반도체형역(17)로 구성된다. 이 불순물농도가 다른 2종류 중 n형 반도체영역(17)은 게이트전극(13)의 게이트길이방향의 측부에 있어서 이 게이트전극(13)에 대해서 자기정합으로 형성된다. n형 반도체영역(17)은 채널형성영역과의 pn접합부에 있어서 불순물농도의 구배가 완만하게 되는 n형불순물 예를 들면 P로 형성된다. n+형 반도체영역(18)은 게이트전극(13)의 게이트길이방향의 측부에 있어서 사이드월스페이서(16)에 대해서 자기정합으로 형성된다. n+형 반도체영역(18)은 p-형 웰영역(2)와의 접합부의 깊이(접합깊이:xj)를 얕게 할 수 있는 n형 불순물 예를 들면 As로 형성된다. 즉, 전송용MISFET Qt1, Qt2의 각각은 LDD구조로 구성된다. 이 LDD구조를 채용하는 전송용MISFET Qt1, Qt2의 각각은 드레인영역의 근방에 있어서 전계강도를 완화할 수 있으므로, 핫캐리어의 발생량을 저감하여 경시적인 임계값전압의 변동을 절감할 수 있다.
사이드월스페이서(16)은 게이트전극(13)의 측벽에 그것에 대해서 자기정합으로 형성된다. 사이드월스페이서(16)은 예를 들면 산화규소막 등의 절연막으로 형성된다. 사이드월스페이서(16)은 다음에 기술하는 부하용MISFET Qp의 하지를 평탄화하여 하지의 단차를 완화한다.
게이트 전극(13)상부에는 절연막 (15)가 구성된다. 절연막(15)는 주로 하층의 게이트전극(13), 상층의 도전층(23)의 각각을 전기적으로 분리하고, 예를 들면 산화규소막으로 형성된다. 이 절연막(15)는 게이트전극(7)의 상부에 마련된 절연막(8)에 비해서 두꺼운 막두께로 형성된다.
전송용MISFET Qt1의 한쪽의 소스영역 또는 드레인영역은 제11도에 도시한 바와 같이 구동용MISFET Qd1의 드레인영역에 일체로 구성된다. 전송용MISFET Qt1, 구동용MISFET Qd1의 각각은 게이트길이 방향을 교차시키고 있으므로, 일체로 구성된 부분을 중심으로 구동용MISFET Qd1의 활성영역은 열방향(게이트길이방향)으로 향해서, 전송용MISFET Qt1의 활성영역은 행방향(게이트길이방향)으로 향해서 각각 형성된다. 즉, 전송용MISFET Qt1, 구동용MISFET Qd1의 각각의 활성영역은 평면형상이 대략 L자 형성으로 구성된다. 마찬가지로 전송용MISFET Qt2의 한쪽의 소스영역 또는 드레인영역은 구동용MISFET Qd2의 드레인영역에 일체로 구성된다. 즉, 전송용MISFET Qt2, 구동용MISFET Qd2의 각각의 활성영역은 평면형상이 대략 L자형상으로 구성된다.
전송용MISFET Qt1, Qt2의 각각의 평면형상은 메모리셀MC내에 있어서 구동용MISFET Qd1, Qd2의 각각과 마찬가지로 중심점CP에 대해서 점대칭으로 구성된다. 즉, 제11도에 도시한 바와 같이 메모리셀MC는 전송용MISFET Qt1 및 그것에 일체화된 구동용MISFET Qd1, 전송용 MISFET Qt2 및 그것에 일체화된 구동용MISFET Qd2의 각각을 중심점CP에 대해서 점대칭으로 구성한다(메모리셀내 점대칭). 메모리셀MC는 전송용MISFET Qt1, Qt2의 각각의 사이에 구동용MISFET Qd1 및 Qd2를 배치하고, 이 구동용MISFET Qd1, Qd2의 각각의 사이에 구동용MISFET Qd1 및 Qd2를 배치하고, 이 구동용MISFET Qd1, qd2의 각각을 대향시켜서 배치한다. 즉, 메모리셀MC의 전송용MISFET Qt1 및 구동용MISFET Qd1, 전송용MISFET Qt2 및 구동용MISFET Qd2의 각각은 구동용MISFET Qd1, Qd2의 각각의 사이의 분리치수만으로 분리치수를 규정한다.
이 분리영역에는 소자분리절연막(4) 및 P형 채널스토퍼영역(5)가 배치된다.
제17도에 도시한 바와 같이 메모리셀어레이MAY에서의 메모리셀MC의 배열에 있어서, 메모리셀MC의 전송용MISFET Qt1, Qt2의 각각의 평면형상은 열방향으로 인접하는 다른 메모리셀MC와의 사이의 Y1-Y3축 또는 Y2-Y4축에 대한 상기 다른 메모리셀MC의 전송용MISFET Qt1, Qt2의 각각의 평면형상의 선대칭으로 구성된다. 마찬가지로, 메모리셀MC의 전송용MISFET Qt1, Qt2의 각각의 평면형상은 행방향으로 인접하는 다른 메모리셀MC와의 사이에 X1-X2축 또는 X3-X4축에 대한 상기 다른 메모리셀MC의 전송용MISFET Qt1, Qt2의 각각의 평면형상의 선대칭으로 구성된다. 즉, 메모리셀MC의 전송용MISFET Qt는 열방향, 행방향의 각각에 있어서 선대칭의 형상으로 구성된다.
행방향으로 배열된 메모리셀MC의 전송용MISFET Qt중 인접하는 메모리셀MC의 전송용MISFET Qt의 각각의 서로 대향하는 다른쪽의 드레인영역 또는 소스영역은 일체로 구성된다. 즉, 인접하는 한쪽의 메모리셀MC의 전송용MISFET Qt의 다른쪽의 드레인영역 또는 소스영역으로 다른쪽의 메모리셀MC의 전송용MISFET Qt의 다른쪽의 드레인영역 또는 소스영역을 구성하여 전송용MISFET Qt의 다른쪽의 드레인영역 또는 소스영역의 점유면적을 축소한다. 또, 한쪽의 메모리셀MC의 전송용MISFET Qt의 다른쪽의 드레인영역 또는 소스영역과 그것과 대향하는 다른쪽의 메모리셀MC의 전송용MISFET Qt의 다른쪽의 드레인영역 또는 소스영역 사이에는 소자분리절연막(4)를 개재하지 않으므로, 이 소자분리절연막(4)에 해당하는 만큼 메모리셀MC의 점유면적을 축소할 수 있다.
제11도, 제15도∼제17도의 각각에 도시한 바와 같이 메모리셀어레이MAY에 있어서, 열방향 및 행방향으로 인접하는 4개의 메모리셀MC의 일부의 활성영역은 일체로 구성되고 평면형상이 링형상으로 구성된다. 구체적으로는 제15도에 도시한 바와 같이 예를 들면 좌표(X1, Y1)을 중심으로하여 열방향으로 배열되며 또한 인접하는 2개의 메모리셀MC 및 이 2개의 메모리셀MC와 행방향으로 배열되며 또한 인접하는 2개의 메모리셀MC, 합계 4개의 메모리셀MC에 있어서 4개의 메모리셀MC의 각각의 한쪽의 전송용MISFET Qt 및 한쪽의 구동용MISFET Qd, 합계 4개의 전송용MISFET Qt 및 4개의 구동용MISFET Qd의 활성영역을 일체로 구성하고 링형상의 활성영역이 구성된다(일부를 빈틈없이 칠한 영역). 즉, 상기 4개의 전송용MISFET Qt, 4개의 구동용MISFET Qd인 각각(합계 8개의 MISFET)는 서로 대향하는 소스영역 또는 드레인영역을 일체로 구성하고 직렬접속된 링형상으로 구성된다. 즉, 열방향, 행방향의 각각에 인접하는 4개의 메모리셀MC에 있어서 메모리셀MC의 한쪽의 전송용MISFET Qt 및 구동용MISFET Qd로 구성되는 한쪽의 L자형상의 활성영역을 서로 연속시키며, 또한 활성영역의 연장하는 방향(게이트길이방향)으로 종단이 없어 활성영역의 서로 대향하는 안틀측, 바깥틀측의 각각(전송용MISFET Qt, 구동용MISFET Qd의 각각의 게이트폭방향을 규정하는 영역)은 소자분리절연막(4) 및 P형 채널스토퍼 영역(5)로 규정된다. 상기 4개의 메모리셀MC의 각각의 전송용MISFET Qt는 게이트길이방향을 행방향에 일치시키고, 구동용MISFET Qd는 게이트길이방향을 열방향에 일치시키고 있으므로, 상기 링형상은 평면방형상(장방형상)으로 구성된다.
링형상으로 구성된 활성영역은 열방향으로 동일형상이며 또한 동일 피치로 여려개 배열되고, 열방향으로 인접하는 활성영역은 소자분리절연막(4)를 거쳐서 서로 분리된다. 이 링형상의 활성영역의 행방향으로 인접하는 다음단의 링형상의 활성영역은 앞단의 배열과 마찬가지로 열방향으로 동일형상이며, 또한 동일피치로 여러개 배열됨과 동시에 앞단의 배열에 대해서 열방향으로 1/2피치만큼 어긋나게 해서 배열된다.
즉, 링형상의 활성영역은 메모리셀어레이MAY에 있어서 제15도에 도시한 지그재그로 배열된다.
메모리셀어레이MAY의 종단, 즉 메모리셀어레이MAY의 주변회로와의 경계영역으로 되는 주변에 있어서 링형상의 활성영역의 평면형상에는 제15도에 도시한 바와 같이 여유치수L이 확보된다. 메모리셀어레이MAY의 종단의 링형상의 활성영역은 메모리셀어레이MAY의 중앙부분에 배열된 링형상의 활성영역의 대략 1/2의 반링형상으로 구성된다. 이 반링형상의 활성영역은 단순히 레이아우트롤에 따라 형성한 경우에는 제15도에 도시한 바와 같이 인접하는 메모리셀MC와의 공용의 영역(예를 들면 소스선 또는 상보성데이타선 DL의 접속영역)을 포함하는 점선E로 표시한 형상으로 형성된다. 메모리셀어레이MAY의 종단의 반링형상의 활성영역은 그 연장방향(게이트길이방향)으로 종단이 존재하여 활성영역의 패턴이 닫혀 있지 않으므로, 이 영역에 점선E로 표시한 형상보다 크게 되는 여유치수L이 부가된다. 이 여유치수L은 제조프로세스에 있어서 소자분리절연막(4)를 형성했을 때에 발생하는 버어드비크의 게이트길이방향의 치수에 해당하는 치수 또는 그 이상이 치수이다.
메모리셀MC의 전송용MISFET Qt1, Qt2의 각각의 게이트전극(13)은 제8도, 제9도, 제11도 및 제17도에 도시한 바와 같이 그 게이트폭방향에 있어서 위드선(WL)(13)에 접속된다. 워드선(13)은 게이트전극(13)과 일체로 구성되고 동일도전층으로 구성된다. 메모리셀MC중 전송용MISFET Qt1의 게이트전극(13)에는 제1워드선(WL1)(13)이 접속되고, 제1워드선(13)은 제17도에 도시한 바와 같이 소자분리절연막(4)상을 열방향으로 실질적으로 직선으로 연장한다. 전송용MISFET Qt2의 게이트전극(13)에는 제2워드선(WL2)(13)이 접속되고, 제2워드선(13)은 제17도에 도시한 바와 같이 열방향으로 실질적으로 직선으로 연장한다. 즉, 1개의 메모리셀MC에는 서로 분리되며 또한 동일 열방향으로 평행하게 연장하는 2개의 제1워드선(13) 및 제2워드선(13)이 배치된다. 메모리셀어레이MAY에 있어서, 제1워드선(13) 및 제2워드선(13)의 평면형상은 상술한 Y1-Y3축, Y2-Y4축의 각각에 대해서 열방향으로 선대칭으로 구성된다. 또, 제1워드선(13) 및 제2워드선(13)의 평면형상은 X1-X2축, X3-X4축의 각각에 대해서 행방향으로 선대칭으로 구성된다.
제1워드선(WL1)(13)은 제8도, 제9도 및 제11도에 도시한 바와 같이 메모리셀MC의 구동용MISFET Qd1의 게이트전극(7)의 게이트폭방향의 소자분리절연막(4)상으로 돌출하는 부분상을 통과하며 또한 이 돌출하는 부분과 교차한다. 마찬가지로, 제2워드선(WL2)는 구동용MISFET Qd2의 게이트전극(7)의 게이트폭방향의 소자분리절연막(4)상으로 돌출하는 부분상을 통과하며 또한 이 돌출하는 부분과 교차한다. 이 구성에 의해 상기 돌출하는 부분의 끝부가 워드선(13) 하부에 있는 경우에 비해서 워드선(13)의 하지를 평탄화하여 하지의 단차를 완화할 수 있으므로, 워드선(13)의 저항의 편차를 저감할 수 있다. 또, 게이트전극(7)의 측벽에 형성된 사이드월스페이서(9)는 이 워드선(13)의 하지 단차를 더욱 저감한다.
또, 메모리셀MC에 배치된 제1워드선(WL1)(13), 제2워드선(WL2)(13)의 각각의 사이에는 기준전압선(소스선:Vss)(13)이 배치된다. 기준전암선(13)은 메모리셀MC에 있어서 1개 배치되고, 메모리셀MC의 구동용MISFET Qd1 및 Qd2에 공통의 소스선으로서 구성된다. 기준전압선(13)은 워드선(13)과 동일 도전층으로 구성되고, 이 워드선(13)과 분리되며 또한 소자분리절연막(4)상을 열방향으로 실질적으로 직선으로 평행하게 연장한다. 메모리셀어레이MAY에 있어서, 기준전압선(13)의 평면형상은 Y1-Y3축, Y2-Y4축의 각각에 대해서 열방향으로 선대칭으로 구성된다. 또, 기준전압선(13)의 평면형상은 X1-X2축, X3-X4축의 각각에 대해서 행방향으로 선대칭으로 구성된다.
기준전압선(13)은 제8도, 제9도 및 제11도에 도시한 바와 같이 메모리셀MC의 구동용MISFET Qd1, Qd2의 각각의 게이트전극(7)의 게이트 폭방향의 소자분리절연막(4)상으로 돌출하는 부분과 교차한다. 또, 게이트전극(7)의 측벽에 형성된 사이드월스페이서(9)는 기준전압선(13)하부의 하지 단차를 완화하여 기준전압선(13)의 저항의 편차, 콘텍트저항을 저감할 수 있다.
기준전압선(13)은 제8도, 제9도, 제11도 및 제17도에 도시한 바와 같이 구동용MISFET Qd1, Qd2의 각각의 소스영역(n+형 반도체영역(11))에 접속된다. 기준전압선(13)은 소스영역상의 게이트절연막(12)와 동일층의 절연막(12)에 형성된 접속구멍(14)를 통해서 접속된다. 기준전압선(13)은 하층의 다결정규소막(13A)에 형성된 접속구멍(14) 및 절연막(12)에 형성된 접속구멍(14)의 각각을 통해서 상층의 고융점금속규화막(13B)를 소스영역인 n+형 반도체영역(11)에 직접 접속한다.
이와 같이 (A-1) 워드선(WL)(13)으로 제어되는 전송용MISFET Qt 및 구동용MISFET Qd로 메모리셀MC가 구성된 SRAM1에 있어서, 메모리셀MC의 구동용MISFET Qd의 게이트전극(7), 전송용MISFET Qt의 게이트전극(13) 및 워드선(13)의 각각알 다른 도전층으로 구성하고, 구동용MISFET Qd, 전송용MISFET Qt의 각각을 서로 게이트길이방향을 교차시켜서 배치하고, 워드선(13)을 구동용MISFET Qd의 게이트전극(7)의 게이트길이방향으로 연장시키며 또한 이 구동용MISFET Qd의 게이트전극(7)의 일부에 교차시킨다. 이 구성에 의해 메모리셀MC의 구동용MISFET Qd의 점유면적, 워드선(13)의 점유면적의 각각의 일부를 중첩하고, 이 중첩한 영역에 해당하는 만큼 구동용MISFET Qd의 게이트폭방향에 있어서 메모리셀MC의 점유면적을 축소할 수 있으므로, SRAM1의 집적도를 향상할 수 있다.
또, (A-2) 상기 구성(A-1)에 부가해서 워드선(13)은 다결정규소막(13A) 및 그 상부에 마련된 고융점금속규화막(13B)로 형성된 적층구조(복합막)로 구성되고, 구동용MISFET Qd의 게이트전극(7)은 다결정규소막의 단층구조(단층막)로 구성된다. 이 구성에 의해 상기 효과 외에 이 적층구조는 다결정규소막의 단층구조에 비해서 비저항값이 작아(다결정규소막에 비해서 고융점금속규화막(13B)의 비저항값이 작아) 워드선(13)의 저항값을 저감할 수 있으므로, 메모리셀MC의 정보의 라이트동작 및 정보의 리드동작을 빠르게 하여 SRAM1의 동작속도의 고속화를 도모할 수 있다. 또, 적층구조는 다결정규소막의 단층구조에 비해서 단면면적을 증가하여 워드선(13)의 저항값을 저감할 수 있으므로, 마찬가지로 SRAM1의 동작속도의 고속화를 도모할 수 있다.
또, (A-3) 워드선(WL)(13)으로 제어되는 2개의 전송용MISFET Qt로 메모리셀MC가 구성된 SRAM1에 있어서, 메모리셀MC의 2개의 전송용MISFET Qt1의 게이트전극(13), 전송용MISFET Qt2의 게이트전극(13)의 각각에 2개의 제1워드선(WL1)(13), 제2워드선(WL2)(13)의 각각을 접속한다. 이 구성에 의해 메모리셀MC의 2개의 전송용MISFET Qt1의 게이트전극(13), 전송용MISFET Qt2의 게이트전극(13)의 각각에 2개의 제1워드선(13), 제2워드선(13)의 각각을 접속하는 것 만으로 2개의 전송용MISFET Qt1의 게이트전극(13), 전송용MISFET Qt2의 게이트전극(13)의 각각의 사이를 접속하는 메모리셀MC내의 워드선(13)의 둘러침(메모리셀당 1개의 워드선의 경우)을 배제할 수 있으므로, 상기 2개의 제1워드선(13), 제2워드선(13)의 각각을 대략 직선으로 연장하며 또한 메모리셀어레이MAY에서의 길이를 짧게 하여 제1워드선(13), 제2워드선(13)의 각각의 저항값을 저감할 수 있다. 이 결과, 메모리셀MC의 정보의 라이트동작 및 리드동작을 빠르게 하여 SRAM1의 동작속도의 고속화를 도모할 수 있다.
또, (A-1) 워드선(WL)(13)으로 제어되는 2개의 전송용MISFET Qt 및 기준전압선(13)(소스선:Vss)에 접속되는 2개의 구동용MISFET Qd로 메모리셀MC가 구성된 SRAM1에 있어서, 메모리셀MC의 2개의 전송용MISFET Qt1, Qt2의 각각의 게이트전극(13)의 각각에 서로 분리되며 또한 동일방향으로 연장하는 2개의 제1워드선(WL1)(13), 제2워드선(WL2)(13)의 각각을 접속하고, 이 2개의 제1워드선(13), 제2워드선(13)의 각각으로 규정된 영역내에 상기 2개의 구동용MISFET Qd1 및 Qd2를 배침함과 동시에 기준전압선(13)을 배치한다. 이 구성에 의해 상기 구성(A-3)의 효과 외에 메모리셀MC내의 워드선(13)의 둘러침이 배제된 것에 의해 메모리셀MC내의 2개의 제1워드선(13), 제2워드선(13)의 각각의 사이의 빈영역(메모리셀MC의 중앙부)에 기준전압선(13)을 배치할 수 있다. 이 결과, 2개의 구동용MISFET Qd1, Qd2의 각각의 소스영역과 기준전압선(13)의 접속거리를 단축하여 구동용MISFET Qd1, Qd2의 각각의 소스영역의전위의 플로팅을 저감할 수 있으므로, 메모리셀MC의 정보유지의 안정성을 향상하여 SRAM1의 동작상의 신뢰성을 향상할 수 있다. 또, 메모리셀MC의 2개의 구동용MISFET Qd1, Qd2의 각각의 사이에 1개의 기준전압선(13)을 배치하고 1개의 기준전압선(13)을 구동용MISFET Qd1, Qd2의 각각에 공통배선으로서 사용하므로, 1개의 기준전압선(13)에 해당하는 만큼 메모리셀MC의 점유면적을 축소하여 SRAM1의 집적도를 향상할 수 있다.
또, (A-5) 상기 구성(A-4)의 상기 2개의 워드선(WL1, WL2)(13), 기준전압선(13)의 각각은 동일도전층으로 구성되며 또한 동일 열방향으로 연장시킨다. 이 구성에 의해 상기 기준전압선(13), 구동용MISFET Qd의 소스영역(n+형 반도체영역(11))의 각각을 다른 도전층으로 구성하고 구동용MISFET Qd의 점유면적내에 기준전압선(13)을 연장할 수 있으므로, 기준전압선(13)의 점유면적, 기준전압선(소스선)과 구동용MISFET Qd의 소자분리영역(소자분리절연막(4))의 각각에 해당하는 만큼 메모리셀MC의 점유면적을 축소할 수 있어 SRAM1의 집적도를 향상할 수 있다.
또, (A-6) 워드선(WL)(13)으로 제어되는 2개의 전송용MISFET Qt 및 2개의 구동용MISFET Qd로 구성된 SRAM1에 있어서, 메모리셀MC의 전송용MISFET Qt1의 게이트전극(13)에 제1워드선(WL1)(13)을 접속함과 동시에 전송용MISFET Qt2의 게이트전극(13)에 제1워드선(13)과 분리되며 또한 동일방향으로 연장하는 제2워드선(WL2)(13)을 접속하고, 제1워드선(13), 제2워드선(13)의 각각의 사이에 전송용MISFET Qt1의 한쪽의 반도체영역에 드레인영역이 접속된 구동용MISFET Qd1 및 전송용MISFET Qt2의 한쪽의 반도체영역에 드레인영역에 접속된 구동용MISFET Qd2를 배치하고, 메모리셀MC의 중심선CP에 대해서 전송용MISFET Qd2를 배치하고, 메모리셀MC의 중심점CP에 대해서 전송용MISFET Qt1 및 구동용MISFET Qd1의 평면형상을 전송용MISFET Qt2 및 구동용MISFET Qd2의 평면형상의 점대칭으로 구성한다. 이 구성에 의해 메모리셀MC내, 특히 전송용MISFET Qt1과 전송용MISFET Qt2 사이, 구동용MISFET Qd1과 구동용MISFET Qd2 사이의 각각에 있어서, 포토리도그래피기술의 노출중의 회절현상(헬레이션), 에칭액이 돌아들어가는 등 제조프로세스의 조건을 균일화할 수 있어 각 소자의 치수의 편차를 저감할 수 있으므로, 각 소자의 치수를 축소해서 메모리셀MC의 점유면적을 축소하여 SRAM1의 짐적도를 향상할 수 있다.
또, (A-7) 상기 구성(A-6)의 전송용MISFET Qt1, Qt2의 각각의 게이트폭치수는 구동용MISFET Qd1, Qd2의 각각의 게이트폭치수에 비해서 작게 구성된다. 이 구성에 의해 메모리셀MC내의 전송용MISFET Qt1 및 구동용MISFET Qd1과 전송용MISFET Qt2 및 구동용MISFET Qd2 사이의 분리치수를 구동용MISFET Qd1, Qd2의 각각의 소자분리영역의 치수로 일률적으로 규정하여 상기 분리치수에서 불필요한 치수(구동용MISFET Qd의 게이트폭치수와 전송용MISFET Qt의 게이트폭치수의 차에 해당하는 빈 영역)을 배제할 수 있으므로, 메모리셀MC의 점유면적을 축소하여 SRAM1의 집적도를 향상할 수 있다.
또, (A-8) 전송용MISFET Qt 및 기준전압선(소스선)(13)이 접속된 구동용MISFET Qd로 메모리셀MC가 구성된 SRAM1에 있어서, 메모리셀MC의 구동용MISFET Qd의 게이트전극(7), 기준전압선(13)의 각각을 다른 도전층으로 구성하고, 기준전압선(13)을 구동용MISFET Qd의 게이트전극(7)의 게이트길이방향으로 연장시키며, 또한 이 구동용MISFET Qd의 게이트전극(7)의 일부에 교차시킨다. 이 구성에 의해 상기 메모리셀MC의 구동용MISFET Qd의 점유면적, 상기 기준전압선(13)의 점유면적의 각각의 일부를 중첩하고, 이 중첩한 영역에 해당하는 만큼 구동용MISFET Qd의 게이트폭방향에 있어서 메모리셀MC의 점유면적을 축소할 수 있으므로, SRAM1의 집적도를 향상할 수 있다.
또, (A-13) 상기 구성(A-6)이 메모리셀MC는 제1워드선(WL)(13) 및 제2워드선(WL)(13)이 연장하는 열방향으로 배열된 인접하는 다른 제1메모리셀MC와의 사이의 상기 제1 및 제2워드선(13)과 교차하는 제1축(Y1-Y3축 또는 Y2-Y4축)을 중심으로 제1메모리셀MC의 평면형상에 선대칭의 평면형상으로 구성되고, 메모리셀MC는 제1 및 제2워드선(13)이 연장하는 열방향과 교차하는 행방향으로 배열된 인접하는 다른 제2메모리셀MC와의 사이의 제1 및 제2워드선(13)과 평행한 제2축(X1-X2축 또는 X3-X4축)을 중심으로 제2메모리셀MC의 평면형상에 선대칭의 평면형상으로 구성된다. 이 구성에 의해 메모리셀MC의 전송용MISFET Qt, 구동용MISFET Qd의 각각의 한쪽의 반도체영역을 인접하는 제1메모리셀MC, 제2메모리셀MC의 각각의 그것과 겸용하여 메모리셀MC의 점유면적을 축소할 수 있으므로, SRAM1의 집적도를 향상할 수 있다. 또, 메모리셀MC, 인접하는 제1메모리셀MC, 제2메모리셀MC의 각각에 있어서, 포토리도그래피기술의 노출중의 회절현상, 에칭액이 돌아들어가는 등 제조프로세스의 조건을 균일화하여 각 소자의 치수의 편차를 저감할 수 있으므로, 각 소자의 치수를 축소해서 메모리셀MC의 점유면적을 축소하여 SRAM1의 집적도를 더욱 향상할 수 있다.
또, (B-1) 전송용MISFET Qt 및 구동용MISFET Qd로 메모리셀MC가 구성되는 SRAM1에 있어서, 메모리셀MC의 전송용MISFET Qt의 게이트전극(13)을 구동용MISFET Qd의 게이트전극(7)의 상충에 그것에 비해서 두꺼운 막두께로 구성한다. 이 구성에 의해 메모리셀MC의 전송용MISFET Qt, 구동용MISFET Qd의 각각의 영역을 중첩시키므로(Qd의 게이트전극(7)과 Qt의 게이트전극(13)에 일체화된 워드선(13)을 중첩시키므로), 메모리셀MC의 점유면적을 축소하여 SRAM1의 집적도를 향상할 수 있음과 동시에 구동용MISFET Qd의 게이트전극(메모리셀의 최하층)(7)의 막두께를 얇게 하고 상층의 단차형상의 성장을 저감하여 평탄화할 수 있으므로, 상층배선(게이트전극(13), 워드선(13), 기준전압선(13)의 각각 또는 그 상층배선)의 단선불량 등을 저감하여 SRAM1의 전기적 신뢰성을 향상할 수 있다.
또, (B-2) 전송용MISFET Qt 및 구동용MISFET Qd로 구성되는 메모리셀MC가 워드선(WL)(13), 데이터선(DL33)의 각각에 접속되는 SRAM1에 있어서, 메모리셀MC의 전송용MISFET Qt의 게이트전극(13), 워드선(13)의 각각을 동일층이며 또한 구동용MISFET Qd의 게이트전극(7)의 상층에 그것에 비해서 두꺼운 막두께로 구성한다. 이 구성에 의해 구성(B-1)의 효과 외에 워드선(13)의 단면면적을 증가하여 이 워드선(13)의 저항값을 저감할 수 있으므로, 메모리셀MC의 정보의 라이트동작 및 정보의 리드동작을 빠르게 하여 SRAM1의 동작속도의 고속화를 도모할 수 있다.
또, (B-3) 구성(B-1) 또는 (B-2)의 구동용MISFET Qd의 게이트전극(7)은 다결정규소막의 단층구조로 구성하고, 전송용MISFET Qt의 게이트전극(13)은 다결정규소막(13A) 및 그 상부에 마련된 고융점금속규화막(13B)로 형성된 적층구조로 구성된다. 이 구성에 의해 게이트전극(13)의 적층구조는 게이트전극(7)의 다결정규소막의 단층구조에 비해 비저항값이 작으므로, SRAM1의 동작속도의 고속화를 더욱 도모할 수 있다.
또, (B-4) 전송용MISFET Qt 및 구동용MISFET Qd로 구성되는 메모리셀MC가 워드선(WL)(13), 데이터선(DL:33), 기전전압선(소스선:Vss)(13)의 각각에 접속된 SRAM1에 있어서, 메모리셀MC의 전송용MISFET Qt의 게이트전극(13), 워드선(13), 기준전압선(13)의 각각을 동일도전층이며 또한 구동용MISFET Qd의 게이트전극(7)과 다른 층에 그것에 비해서 비저항값이 작은 도전층(폴리사이드구조)로 구성한다. 이 구성에 의해 워드선(13), 기준전압선(13)의 각각의 비저항값을 저감할 수 있으므로 ( 및 적층구조로 막두께를 두껍게 하여 그 저항값을 저감할 수 있으므로), 메모리셀MC의 정보의 라이트동작 및 정보의 리드동작을 바르게 하여 SRAM1의 동작속도의 고속화를 도모할 수 있다.
또, (B-5) 전송용MISFET Qt 및 구동용MISFET Qd로 메모리셀MC가 구성되는 SRAM1에 있어서, 메모리셀MC의 전송용MISFET Qt를 LDD구조로 구성하고, 구동용MISFET Qd를 이중드레인구조로 구성한다. 이 구성에 의해 메모리셀MC의 구동용MISFET Qd의 구동능력(단위 콘덕턴스gm)을 전송용MISFET Qt의 구동능력(단위 gm)에 비해서 크게 하여 메모리셀MC의 실효적인 β비율을 크게 할 수 있으므로, 구동용MISFET Qd의 점유면적을 축소해서 메모리셀MC의 점유면적을 축소할 수 있어 SRAM1의 집적도를 향상할 수 있다. 또, 메모리셀MC의 실효적인 β비율을 크게 한 것에 의해 메모리셀MC의 정보축적노드영역에 유지된 정보의 안정성을 향상할 수 있으므로, 메모리셀MC의 오동작을 저감하여 SRAM1의 동작상의 신뢰성을 향상할 수 있다.
메모리셀MC에 배치된 용량소자C는 제8도, 제9도, 제12도 및 제18도에 도시한 바와 같이 주로 제1전극(7), 유전체막(21), 제2전극(23)의 각각을 순차로 적층해서 구성된다. 즉, 용량소자C는 적층구조로 구성된다. 메모리셀MC에는 주로 2개의 용량소자C가 배치되고, 이 2개의 용량소자C는 메모리셀MC의 정보축적노드영역 사이에 직렬로 접속되어 배치된다.
제1전극(7)은 구동용MISFET Qd의 게이트전극(제1층째의 게이트재형성공정에서 형성된 다결정규소막)의 일부로 구성된다. 즉, 메모리셀MC의 한쪽의 구동용MISFET Qd1의 게이트전극(7)은 2개중의 한쪽의 용량소자C의 제1전극(7)을 구성한다. 다른쪽의 구동용MISFET Qd2의 게이트전극(7)은 다른쪽의 용량소자C의 제1전극(7)을 구성한다.
유전체막(21)은 제1전극(게이트전극)(7)위에 구성된다. 유전체막(21)은 제1전극(7) 이외의 영역에도 구성되지만, 제1전극(7)상에 있어서 제1워드선(WL1)(13), 기준전압선(13)의 각각으로 규정되는 영역 및 제2워드선(WL2)(13), 기준전압선(13)의 각각으로 규정되는 영역이 용량소자C의 실질적인 유전체막으로 사용된다. 이 유전체막(21)은 예를 들면 산화규소막으로 형성된다.
제2전극(23)은 제1전극(7)상에 유전체막(21)을 거쳐서 구성된다. 제2전극(23)은 유전체막(21)과 거의 마찬가지로 워드선(WL)(13), 기준전압선(13)의 각각으로 규정되는 영역이 용량소자C의 실질적인 제2전극으로서 사용된다. 제2전극(23)은 제3층째의 게이트재 형성공정에서 형성되고, 예를 들면 단층의 다결정규소막으로 형성된다. 다결정규소막에는 저항값을 저감하는 n형 불순물, 예를 들면 P(또는 As)가 도입된다.
즉, 용량조사C는 구동용MISFET Qd1의 게이트전극(7)을 제1전극(7)로 하고 구동용MISFET Qd1의 영역에 배치된 용량소자C와 구동용MISFET Qd2의 게이트전극(7)을 제1전극(7)로 하여 구동용MISFET Qd2의 영역에 배치된 용량소자C로 구성된다. 이 용량소자의 제2전극(23)은 후술하지만, 부하용MISFET Qp의 게이트전극(23)으로서도 구성된다. 또, 용량소자C의 제2전극(23)은 부하용MISFET Qp의 드레인영역(실제로는 n형 채널형성영역(26N))과 전송용MISFET Qt의 한쪽의 반도체영역, 구동용MISFET Qd의 드레인영역, 구동용MISFET Qd의 게이트전극(7)의 각각을 접속하는 도전층(중간도전층)(23)으로서도 구성된다.
구동용MISFET Qd1의 영역에 배치된 한쪽의 용량소자C의 제2전극(23)은 구동용MISFET Qd1의 드레인영역(11), 전송용MISFET Qt1의 한쪽의 반도체영역(18), 구동용MISFET Qd2의 게이트전극(7)의 각각에 접속된다. 이들의 접속은 용량소자C의 제2전극(23)을 구동용MISFET Qd1의 게이트길이방향(열방향)으로 인출한 제2전극(23)과 동일층이며 또한 일체로 구성된 도전층(23)으로 실행된다. 도전층(230은 절연막(유전체막(21)과 동일층)(21), 절연막(8), 절연막(12)의 각각을 제거해서 형성된 접속구멍(22)을 통해서 상기 드레인영역, 한쪽의 반도체영역, 게이트전극(7)의 각각에 접속된다. 마찬가지로 구동용MISFET Qd2의 영역에 배치된 다른쪽의 용량소자C의 제2전극(23)은 구동용MISFET Qd2의 드레인영역(11), 전송용MISFET Qt2의 한쪽의 반도체영역(18), 구동용MISFET Qd1의 게이트전극(7)의 각각에 접속된다. 이들의 접속은 용량소자C의 제2전극(23)을 구동용MISFET Qd2의 게이트길이방향으로 인출한 도전층(23)으로 실행된다. 도전층(23)은 접속구멍(22)를 통해서 상기 드레인영역, 한쪽의 반도체영역, 게이트전극(7)의 각각에 접속된다.
메모리셀어레이MAY에 있어서 열방향으로 배열된 메모리셀MC의 용량소자C는 제18도에 도시한 바와 같이 Y1-Y3축 또는 Y2-Y4축에 대해서 제2전극(23)( 및 도전층(23))의 평면형상을 선대칭으로 구성한다. 또, 행방향으로 배열된 메모리셀MC의 용량소자C는 상술한 구동용MISFET Qd 및 전송용MISFET Qt의 선대칭의 배열과 달리 제2전극(23)의 평면형상을 비선대칭으로 구성한다. 즉, 열방향으로 배열된 메모리셀MC의 용량소자C의 제2전극(23)의 배열에 대해서 행방향으로 인접하는 다음 단의 열방향으로 배열된 메모리셀MC의 용량소자C는 상기 앞단의 제2전극(23)과 마찬가지로 제2전극(23)의 평면형상을 열방향으로 선대칭으로 구성함과 동시에 제2전극(23)의 평면형상을 상기 앞단의 메모리셀MC의 배열에 대해서 1개의 메모리셀MC만큼(1메모리셀피치)열방향으로 어긋나게 해서 구성된다. 메모리셀어레이MAY에 있어서, 상술한 메모리셀MC의 용량소자C의 제2전극(23)(및 도전층(23))의 배열은 다음에 기술하지만 주로 제2전극(23)의 상층에 형성되는 전원전압선(Vcc 26P) 및 부하용MISFET Qp의 평면형상이 행방향에 대해서 비선대칭으로 구성되므로, 이것으로 규정된다.
메모리셀MC의 2개의 부하용MISFET Qp1, Qp2의 각각은 제8도, 제9도, 제13도 및 제19도에 도시한 바와 같이 구동용MISFET Qd의 영역상에 구성된다. 부하용MISFET Qp1은 구동용MISFET Qd2의 영역상에 구성되고, 부하용MISFET Qp2는 구동용MISFET Qd1상에 구성된다. 부하용MISFET Qp1, Qp2의 각각은 구동용MISFET Qd1, Qd2의 각각의 게이트길이방향으로 게이트길이방향을 대략 직교시켜서 배치된다. 이 부하용MISFET Qp1, Qp2의 각각은 주로 n형 채널형성영역(26N), 게이트절연막(24), 게이트전극(23), 소스영역(26P) 및 드레인영역(26P)로 구성된다.
게이트전극(23)은 용량소자C의 제2전극(제3층째의 게이트재 형성공정에서 형성되는 다결정규소막)(23)으로 구성된다. 즉, 구동용MISFET Qd1의 영역에 배치된 한쪽의 용량소자C의 제2전극(23)은 부하용MISFET Qp2의 게이트전극(23)을 구성한다. 구동용MISFET Qd2의 영역에 배치된 다른쪽의 용량소자C의 제2전극(23)은 부하용MISFET Qp1의 게이트전극(23)을 구성한다.
게이트절연막(24)는 예를 들면 산화규소막으로 구성된다.
n형 채널형성영역(26N)은 게이트전극(23)상에 게이트절연막(24)를 거쳐서 구성된다. n형 채널형성영역(26N)은 그 게이트길이방향을 구동용MISFET Qd의 게이트폭방향과 대략 일치시켜 배치된다. n형 채널형성영역(26N)은 제4층째의 게이트재 형성공정에서 형성되고 예를 들면, 다결정규소막으로 구성된다. 다결정규소막에는 부하용MISFET Qp의 임계값전압을 엔한스멘트형으로 설정하는 n형 불순물(예를 들면 P)가 도입된다. 부하용MISFET Qp는 동작시(ON동작시), 정보축적노드영역에 전원전압Vcc를 충분히 공급할 수 있으므로, 정보의 안정된 유지가 가능하다. 또, 부하용MISFET Qp는 비동작시(OFF동작시), 정보축적노드영역으로의 전원전압Vcc의 공급을 거의 확실하게 차단할 수 있으므로, 예비전류량을 저감하여 저소비전력화를 도모할 수 있다. 부하용MISFET Qp는 부하용 고저항소자에 비해서 이 점이 다르다.
소스영역(26P)는 n형 채널형성(26N)의 한쪽끝(소스영역측)에 일체로 구성되고, 또한 동일도전층으로 형성된 p형 도전층(26P)로 구성된다. 즉, 소스영역(p형 도전층)(26P)는 제4층째의 게이트재 형성공정으로 형성된 다결정규소막으로 형성되고, 이 다결정규소막에는 p형 불순물(예를 들면 BT2)가 도입된다. 소스영역(26P)는 제9도, 제13도 및 제19도에 (26P)를 붙여서 2점쇄선으로 둘러싼 영역내에 있어서(일부는 전원전압선(26P)로서 구성된다)구성된다. 드레인영역(26P)는 n형 채널형성영역(26N)의 다른쪽끝(드레인측)에 일체로 구성되고, 소스영역(26P)와 마찬가지로 동일도전층으로 형성된 p형 도전층(26P)로 구성된다.
드레인영역(26P)는 (26P)를 붙여서 2점쇄신으로 들러싼 영역내에 있어서 구성된다. 즉, 다음에 기술하는 제조프로세스에 있어서는 2점쇄선으로 둘러싼 영역(26P)내에 소스영역 및 드레인영역(26P)를 형성하는 p형 불순물이 도입되고, 그 이외의 영역은 n형 채널형성영역(26N)으로서 구성된다.
부하용MISFET Qp1의 드레인영역(26P)는 전송용MISFET Qt1의 한쪽의 반도체영역, 구동용MISFET Qd1의 드레인영역 및 구동용MISFET Qd2의 게이트전극(7)에 접속된다. 마찬가지로, 부하용MISFET Qp2의 게이트전극(7)에 접속된다. 마찬가지로, 부하용MISFET Qp2의 드레인영역(26P)는 전송용MISFET Qt2의 한쪽의 반도체영역, 구동용MISFET Qd2의 드레인영역 및 구동용MISFET Qd1의 게이트전극(7)에 접속된다. 이들의 접속은 도전층(23)을 거쳐서 실행된다.
또, 부하용MISFET Qp의 드레인영역(26P)는 n형 채널형성영역(26N)을 거쳐서 게이트전극(23)에서 분리된다. 즉, 부하용MISFET Qp는 게이트전극(23)과 드레인영역(26P)가 중첩되지 않고 분리된다. 즉, 부하용MISFET Qp의 드레인영역(26P)측은 오프세트구조로 구성된다. 이 오프세트구조의 부하용MISFET Qp는 n형 채널형성영역(26N)과 드레인영역(26P)사이의 브레이크다운내압을 향상할 수 있다. 즉, 이 오프세트구조는 드레인영역(26P)와 게이트전극(23)에 의해서 충전이 유기되는 n형 채널형성영역(26N)을 분리하는 것에 의해서 드레인영역(26P)와 n형 채널형성영역(26N)의 pn접합부의 브레이크다운내압을 향상할 수 있다. 본 실시예의 경우, 부하용MISFET Qp는 약 0.6㎛ 또는 그 이상의 치수의 오프세트치수(분리치수)로 구성된다.
도전층(23)은 상술한 바와 같이 용량소자C의 제2전극(23)을 인출해서 구성된다(제3층째의 게이트재 형성공정에서 형성된 다결정규소막). 도전층(23)은 부하용MISFET Qp의 게이트전극(23)과 동일도전층으로 형성된다. 이 도전층(23)은 층간절연막(24)에 형성된 접속구멍(25)를 통해서 상층의 부하용MISFET Qp의 p형 드레인영역(26P)에 접속된다. 또, 상술한 바와 같이 도전층(23)은 접속구멍(22)를 통해서 전송용MISFET Qt의 한쪽의 반도체영역, 구동용MISFET Qd의 드레인영역 및 게이트전극(7)에 접속된다. 이와 같이 구성되는 도전층(23)은 도전층(23)의 막두께 및 도전층(23)의 상측 접속구멍(25)의 위치와 하측 접속구멍(22)의 위치 사이의 치수에 해당하는 만큼 부하용MISFET Qp의 드레인영역(26P)의 다른쪽끝, 전송용MISFET Qt의 한쪽의 반도체영역(18) 및 구동용MISFET Qd의 드레인영역(11)의 각각의 사이를 분리할 수 있다. 도전층(23)은 n형 불순물이 도입된 다결정규소막으로 형성되므로, p형 드레인영역(26P)를 형성하는 p형 불순물의 상기 한쪽의 반도체영역(18), 드레인영역(11)의 각각으로의 확산거리를 도전층(23)으로 증가할 수 있다. 즉, 도전층(23)은 전송용MISFET Qt, 구동용MISFET Qd의 각각의 채널형성영역으로 부하용MISFET Qp의 드레인영역(26P)의 p형 불순물이 확산되는 것을 저감하여 전송용MISFET Qt, 구동용MISFET Qd의 각각의 임계값전압의 변동을 방지할 수 있다. 도전층(23)은 부하용MISFET Qp의 게이트전극(23), 용량소자C의 제2전극(23) 또는 거기서 인출된 도전층(23)과 동일도전층(동일제조공정)으로 형성되므로, 제조상 도전층수를 저감할 수 있다. 또, 도전층(23)은 제조프로세스의 제조공정수를 저감할 수 있다.
이와 같이 (B-7) 2개의 구동용MISFET Qd 및 2개의 부하용MISFET Qp로 메모리셀MC가 구성되는 SRAM1에 있어서, 메모리셀MC의 한쪽의 구동용MISFET Qd의 상부에 이 한쪽의 구동용MISFET Qd의 게이트전극(7), 한쪽의 부하용MISFET Qp의 게이트전극(23)의 각각을 대향시켜 한쪽의 부하용MISFET Qp을 마련하고, 이 한쪽의 부하용MISFET Qp의 드레인영역(26P)를 한쪽의 또는 다른쪽의 부하용MISFET Qp의 게이트전극(23)과 동일도전층으로 형성된 도전층(중간도전층)(23)을 개재시켜 다른쪽의 구동용MISFET Qd의 드레인영역(11)에 접속한다. 이 구성에 의해, 메모리셀MC의 한쪽의 부하용MISFET Qp의 드레인영역(26P)와 다른쪽의 구동용MISFET Qd의 드레인영역 사이의 거리를 도전층(23)으로 분리하여 상기 한쪽의 부하용MISFET Qp의 드레인영역(26P)를 형성하는 p형 불순물의 다른쪽의 구동용MISFET Qd의 드레인영역으로의 확산을 방지할 수 있으므로, 상기 다른쪽의 구동용MISFET Qd로의 상기 p형 불순물의 확산에 따른 임계값전압의 변동의 변동의 방지 등 SRAM1의 전기적특성을 향상할 수 있다. 또, 마찬가지로 상기 한쪽의 부하용MISFET Qp의 p형 드레인영역(26P)는 도전층(중간도전층)(23)을 거쳐서 다른쪽의 전송용MISFET Qt의 한쪽의 반도체영역(18)에도 접속되므로, 이 전송용MISFET Qt의 임계값전압의 변동도 방지할 수 있다.
또, (B-8) 상기 구성(B-7)의 메모리셀MC의 부하용MISFET Qp의 드레인영역(26P)를 오프세트구조로 구성한다. 이 구성에 의해 부하용MISFET Qp의 드레인영역(26P)와 n형 채널형성영역(26N) 사이의 브레이크다운내압을 향상하여 부하용MISFET Qp의 점유면적을 축소할 수 있으므로, 메모리셀MC의 점유면적을 축소하여 SRAM1의 집적도를 향상할 수 있다.
부하용MISFET Qp의 소스영역(p형 도전층(26P))에는 전원전압선(Vcc)(26P)가 접속된다. 전원전압선(26P)는 상기 소스영역인 p형 도전층(26P)와 일체로 구성되고 또한 동일 도전층으로 구성된다. 즉, 전원전압선(26P)는 제4층째의 게이트재 형성공정에서 형성된 다결정규소막으로 형성되고, 이 다결정규소막에는 저항값을 저감하는 p형 불순물(예를 들면 BF2)가 도입된다.
전원전압선(26P)는 메모리셀MC내에 2개 배치된다. 이 2개의 전원전압선(26P)는 메모리셀어레이MAY에 있어서, 제19도에 도시한 바와 같이 서로 분리되며 또한 동일 열방향을 대략 평행하게 연장한다. 메모리셀MC에 배치되는 한쪽의 전원전압선(26P)는 부하용MISFET Qp2의 소스영역과 일체로 구성되고, 제1워드선(WL1)(13)상을 그것에 따라서 연장한다. 다른쪽의 전원전압선(26P)는 부하용MISFET Qp1의 소스영역과 일체로 구성되고, 제2워드선(WL2)(13)상을 그것에 따라서 연장한다.
제13도 및 제19도에 도시한 바와 같이 메모리셀MC에 있어서, 한쪽의 전원전압선(26P)는 열방향으로 연장함과 동시에 전송용MISFET Qt1의 다른쪽의 반도체영역(18)과 상보성데이타선이의 제1데이타선(DL1)(33)의 접속부분(다음에 기술하는 중간도전층(23))을 열방향으로 우회한다.
즉, 한쪽의 전원전압선(26P)는 메모리셀MC의 부하용MISFET Qp1과 상기 접속부분 사이를 통과하지 않고, 이 접속부분과 행방향으로 인접하는(상측에 배치된)다른 메모리셀MC의 부하용MISFET Qp1 사이를 우회한다. 또, 한쪽의 전원전압선(26P)는 행방향으로 인접하는(상측에 배치된)다른 메모리셀MC의 한쪽의 전원전압선(26P)와 겸용한다. 다른쪽의 전원전압선(26P)는 마찬가지로 열방향으로 연장함과 동시에 전송용MISFET Qt2의 다른쪽의 반도체영역(18)과 상보성데이타선DL의 제2데이타선(DL2)(33)의 접속부분(다음에 기술하는 중간도전층(23))을 열방향으로 우회한다. 다른쪽의 전원전압선(26p)는 메모리셀MC의 부하용MISFET Qp2와 상기 접속부분 사이를 우회하고, 이 접속부분과 행방향으로 인접하는(하측에 배치된)다른 메모리셀MC의 부하용MISFET Qp2 사이는 통과하지 않는다. 또, 마찬가지로 다른쪽의 전원전압선(26P)는 상기 행방향으로 인접하는(하측에 배치된)다른 메모리셀MC의 다른쪽의 전원전압선(26P)와 겸용한다. 즉, 1개의 메모리셀MC에는 2개의 전원전압선(26P)가 배치되지만, 이 2개의 전원전압선(26P)의 각각은 열방향의 상하에 인접하는 다른 메모리셀MC의 각각의 전원전압선(26P)과 겸용되므로, 1개의 메모리셀MC에는 실질적으로 1개의 전원전압선(26P)가 배치되게 된다.
메모리셀MC에 배치된 2개의 전원전압선(26P)는 제19도에 도시한 바와 같이 메모리셀어레이MAY의 열방향에 있어서 Y1-Y3축 또는 Y2-Y4축에 대해서 평면형상을 선대칭으로 구성한다. 또, 메모리셀MC에 배치된 2개의 전원전압선(26)은 메모리셀어레이MAY의 행방향에 있어서 상술한 구동용MISFET Qd 및 전송용MISFET Qt의 선대칭의 배열과 다르며 또한 용량소자C의 제2전극(23)의 배열과 마찬가지로 평면형상을 비선대칭으로 구성한다. 즉, 열방향으로 배열된 메모리셀MC를 연장하는 전원전압선(26P)의 평면형상에 대해서 행방향으로 인접하는 다음단의 열방향으로 배열된 메모리셀MC를 연장하는 전원전압선(26P)는 상기 앞단의 메모리셀MC를 연장하는 전원전압선(26P)와 마찬가지로 열방향으로 선대칭으로 구성함과 동시에 상기 앞단의 메모리셀MC를 연장하는 전원전압선(26P)에 대해서 1개의 메모리셀MC만큼(1메모리셀피치) 열방향으로 어긋나게 해서 구성된다. 메모리셀어레이MAY에 있어서, 전원전압선(26P)의 전송용MISFET Qt의 다른쪽의 반도체영역과 상보성데이타선DL의 접속부분(중간도전층(23))의 우회는 동일 행방향인 상측에 실행된다. 즉, 전원전압선(26P)는 제19도에 도시한 바와 같이 상기 접속부분을 전부 상측으로 우회한다.
이와 같이 (A-14) 상기 구성(A-13)의 메모리셀MC의 전송용MISFET Qt1의 다른쪽의 반도체영역(18)에 상보성데이타선DL의 제1데이타선(DL1)(33)이 접속되고, 전송용MISFET Qt2의 다른쪽의 반도체영역에 상보성데이타선DL의 제2데이타선(DL2)(33)이 접속되어 제1워드선(WL1)(13)에 따라 전송용MISFET Qt1의 다른쪽의 반도체영역과 제1데이타선(DL1)의 접속부(중간도전층(23))을 우회하며 또한, 전송용MISFET Qt2의 한쪽의 반도체영역(18)에 부하용MISFET Qp2를 거쳐서 접속되는 제1전원전압선(소스선)(26P)를 연장시키고, 제2워드선(WL2)(13)에 따라 전송용MISFET Qt2의 다른쪽의 반도체영역과 제2데이타선(DL2)의 접속부(중간도전층(23))을 제1전원전압선(26P)와 동일한 방향으로 우회하며 또한, 전송용MISFET Qt1의 한쪽의 반도체영역에 부하용MISFET Qp1을 거쳐서 접속되는 제2전원전압선(소스선)(26P)를 연장시킨다. 즉, (A-15) 상기 구성(A-14)의 메모리셀MC에 배치된 2개의 전원전압선(26P)는 메모리셀어레이MAY에 있어서, 열방향(Y1-Y3축 또는 Y2-Y4축)에 선대칭으로 구성되고, 행방향(X1-X2축 또는 X3-X4축)에 비선대칭으로 구성된다. 이 구성에 의해 전송용MISFET Qt의 다른쪽의 반도체영역과 상보성데이타선DL의 접속부(중간도전층(23))에 있어서, 2개의 전원전압선(26P)를 한쪽방향(상측)으로만 우회시켜 접속부와 부하용MISFET Qp1 사이에 한쪽의 전원전압선(26P)(또는 상기 접속부와 부하용MISFET Qp2 사이에 다른쪽의 전원전압선(26P))가 배치되지 않으므로, 한쪽의 전원전압선(26P)가 배치되지 않는 만큼 메모리셀MC의 상기 접속부와 부하용MISFET Qp1 사이의 점유면적을 축소하여 SRAM1의 집적도를 향상할 수 있다. 또, 이 효과는 메모리셀MC의 부하용MISFET Qp를 부하용 고저항소자로 변경한 경우에도 마찬가지로 얻을 수 있다.
상술한 메모리셀MC에 배치된 용량소자C중 구동용MISFET Qd1상에 배치된 용량소자C의 제2전극(23)(및 도전층(23))은 제13도에 도시한 바와 같이 한쪽의 전원전압선(26P)를 상기 접속부분(중간도전층(23))에 있어서 상측의 다른 메모리셀MC로 우회시켜 상기 접속부분과 부하용MISFET Qp1 사이의 분리치수를 축소하고 있으므로, 이 축소한 치수에 해당하는 만큼 평면형상이 축소된다. 또, 메모리셀MC의 구동용MISFET Qd2상에 배치된 용량소자C의 제2전극(23)(및 도전층(23))은 다른쪽의 전원전압선(26P)를 상기 접속부분(중간도전층(23))에 있어서 이 메모리셀MC로 우회시켜 상기 접속부분과 부하용MISFET Qp2의 사이에 다른쪽의 전원전압선(26P)를 통과시키므로, 이 다른쪽의 전원전압선(26P)의 통과에 해당하는 만큼 평면형상이 증대한다. 즉, 전원전압선(26P)는 집적도를 향상할 목적으로 메모리셀MC상을 반드시 연장하므로, 이 전원전압선(26P)가 메모리셀MC상을 우회하는 측인 구동용MISFET Qd2상에 배치된 용량소자C의 제2전극(23)(및 도전층(23))의 평면형상을 기준으로 한 경우, 구동용MISFET Qd1상에 배치된 용량소자C 의 제2전극(23)(및 도전층(23))의 평면형상은 축소된다. 따라서, 메모레셀MC의 용량소자C의 제2전극(23)(및 도전층(23))은 행방향(X1-X2축 또는 X3-X4축)에 선대칭으로 배치한 경우에는 구동용MISFET Qd2상에 배치되는 제2전극(23)의 평면형상으로 모든 제2전극(23)의 평면형상이 규정되어 메모리셀MC의 점유면적이 증대하지만, 상술한 바와 같이 전원전압선(26P)의 배치에 대응시켜서 행방향이 비선대칭으로 배치하는 것에 의해 구동용MISFET Qd1상의 제2전극(23)의 평면형상의 축소에 해당하는 만큼 메모리셀MC의 점유면적을 축소할 수 있다.
이와 같이(A-16) 상기 구성(A-15)의 메모리셀MC의 부하용MISFET Qp1, Qp2의 각각의 게이트전극(23)(용량소자C의 제2전극(23) 및 도전층(23))의 평면형상은 열방향에 선대칭으로 구성되고, 행방향에 비선대칭으로 구성된다. 이 구성에 의해 메모리셀MC의 2개의 부하용MISFET Qp중, 부하용MISFET Qp2의 게이트전극(23)(제2전극(23) 및 도전층(23))의 평면형상을 축소할 수 있으므로, 이 축소에 해당하는 만큼 메모리셀MC의 점유면적을 축소하여 SRAM1의 집적도를 향상할 수 있다.
메모리셀MC의 전송용MISFET Qt의 다른쪽의 반도체영역(18)은 제8도, 제9도, 제14도 및 제20도에 도시한 바와 같이 상보성데이타선(DL)(33)에 접속된다. 메모리셀MC의 한쪽의 전송용MISFET Qt1은 상보성데이타선(33)의 제1데이타선(DL1)(33)에 접속된다. 다른쪽의 전송용MISFET Qt2는 상보성데이타선(33)의 제2데이타선(DL2)에 접속된다.
이 전송용MISFET Qt의 다른쪽의 반도체영역, 상보성데이타선(33)의 각각의 접속은 하층쪽에서 상층쪽으로 향해서 순차로 적층된 층간도전층(23), (29), 매립형전극(32)의 각각을 거쳐서 실행된다.
중간도전층(23)은 제8도, 제9도, 제12도 및 제18도에 도시한 바와 같이 층간절연막(21)상에 구성된다. 이 중간도전층(23)의 일부는 사이드월스페이서(16)으로 규정된 영역내에 있어서 층간절연막(21)에 형성된 접속구멍(22)를 통해서 전송용MISFET Qt의 다른쪽의 반도체영역(18)에 접속된다. 접속구멍(22)는 사이드월스페이서(16)으로 규정되는 영역보다 큰(게이트전극(13)측으로 큰) 개구크기로 구성된다. 상기 사이드월스페이서(16)은 상술한 바와 같이 전송용MISFET Qt의 게이트전극(13)의 측벽에 그것에 대해서 자기정합으로 형성된다. 즉, 중간도전층(23)의 일부는 사이드월스페이서(16)으로 규정된 위치에 또한 그것에 대해서 자기정합으로 전송용MISFET Qt의 다른쪽의 반도체영역에 접속된다. 중간도전층(23)의 다른 부분은 적어도 이 중간도전층(23)과 상층의 중간도전층(99)의 제조프로세스에 마스크맞춤 여유치수에 해당하는 만큼 층간절연막(21)상으로 인출된다. 이 중간도전층(23)은 전송용MISFET Qt의 다른쪽의 반도체영역, 중간도전층(29)의 각각에 제조프로세스의 마스크맞춤 어긋남이 발생한 경우라도 이 마스크맞춤 어긋남을 흡수하여 전송용MISFET Qt의 다른쪽의 반도체영역에 그것에 대해서 자기정합으로 중간도전층(29)를 외관상 접속할 수 있다.
중간도전층(23)은 부하용MISFET Qp의 게이트전극(23), 용량소자C의 제2전극(23), 도전층(23)의 각각과 동일 도전층으로 구성된다. 즉, 제3층째의 게이트재 형성공정에서 형성되는 다결정규소막으로 형성되고, 이 다결정규소막에는 저항값을 저감하는 n형 불순물이 도입된다.
중간도전층(29)는 제8도, 제9도, 제14도 및 제20도에 도시한 바와 같이 층간절연막(27)상에 구성된다. 중간도전층(29)의 한쪽끝은 층간절연막(27)에 형성된 접속구멍(28)을 통해서 중간도전층(23)에 접속된다. 이 중간도전층(23)은 상술한 바와 같이 전송용MISFET Qt의 다른쪽의 반도체영역에 접속된다. 중간전도층(29)의 다른쪽끝은 열방향으로 인출되어 층간절연막(30)에 형성된 접속구멍(31)내에 매립된 매립형전극(32)에 접속된다. 이 매립형전극(32)는 상보성데이타선(3)에 접속된다.
전송용MISFET Qt1의 다른쪽의 반도체영역에 한쪽끝이 접속되는 중간도전층(29)는 전송용MISFET Qt2의 다른쪽의 반도체영역상을 행방향으로 연장하는 상보성데이타선(33)중의 제1데이타선(DL1)(33)하부까지 열방향으로 인출되고, 이 인출된 영역에 있어서서 제1데이타선(33)에 접속된다. 마찬가지로 전송용MISFET Qt2의 다른쪽의 반도체영역에 한쪽끝이 접속된 중간도전층(29)는 전송용MISFET Qt1의 다른쪽의 반도체영역상을 행방향으로 연장하는 상보성데이타선(33)중의 제2데이타선(DL2)(33)하부까지 열방향으로 인출되고, 이 인출된 영역에 있어서 제2데이타선(33)에 접속된다. 즉, 중간도전층(29)는 메모리셀MC의 전송용MISFET Qt1, Qt2의 각각과 그것과 열방향에 있어서 반전위치로 연장하는 제1데이타선(33), 제2데이타선(33)의 각각을 접속하는 교차배선구조를 구성한다.
중간도전층(29)는 그 형성방법에 대해서 다음에 기술하지만 제조프로세스의 제1층째의 금속제형성공정으로 형성된 고융점금속막, 예를 들면 W막으로 형성된다. 이 W막은 상술한 다결정규소막, 고융점금속규화막의 각각에 비해서 비저항값이 작다.
이 중간도전층(29)의 하지로 되는 층간절연막(27)은 산화규소막(27A), BPSG(Boron-Doped Phospho-Silicate Glass)막 (27B)의 각각을 순차로 적층한 복합막으로 구성된다. 층간절연막(27)의 상층의 BPSG막(27B)에는 글라스플로가 실시되어 표면에 평탄화처리가 실시된다.
매립형전극(32)는 층간절연막(30)에 형성된 접속구멍(31)내에 있어서 중간도전층(29)상에 선택적으로 구성된다. 이 매립형전극(32)는 접속구멍(31)에서 발생하는 급준한 단차형상을 흡수하여 상층의 상보성데이타선(33)의 단선불량을 방지할 수 있다.
층간절연막(30)은 제9도에 도시한 바와 같이 퇴적형의 산화규소막(30A), 도포형의 산화규소막(30B), 퇴적형의 산화규소막(30C)의 각각을 순차로 적층한 3층의 적층구조로 구성된다. 하층의 산화규소막(30A), 상층의 산화규소막(30C)의 각각은 다음에 기술하지만 TEOS(Tetra Ethoxy Silane)가스를 소오스가스로 하는 플라즈마CAD법으로 퇴적된다.
하층의 산화규소막(30A)는 하지의 단차형상에 따라서 균일한 막두께로 퇴적되고, 특히 하지의 단차형상의 오목부분에 있어서 이 오목부분의 상측에서의 오버행형상이 잘 발생하지 않는다. 즉, 하층의 산화규소막(30A)는 오버행형상에 따른 공동의 발생을 저감할 수 있다. 중간층의 산화규소막(30B)는 SOG(Spin On Glass)법으로 도포되고, 베이크처리가 실시된 후, 전면 에칭(에칭백)된다. 이 중간층의 산화규소막(30B)는 하층의 산화규소막(30A)의 표면의 단차형상부분에 집중적으로 형성되어(잔존하여) 층간절연막(30)의 표면의 평탄화를 도모할 수 있다. 중간층의 산화규소막(30B)는 기본적으로 상술한 중간도전층(29)와 상보성데이타선(33)을 접속하는 접속구멍(31)의 영역을 제외한 하층의 산화규소막(30A)의 표면상의 단차부분에 형성된다. 즉, 중간층의 산화규소막(30B)가 함유하는 수분에 따른 상보성데이타(알루미늄 합금)(33)의 부식을 방지할 수 있다. 상층의 산화규소막(30C)는 중간층인 산화규소막(30B)의 표면을 피복하여 이 산화규소막(30B)의 막질의 저하를 방지할 수 있다.
상보성데이타선(DL)(33)은 제9도에 도시한 바와 같이 층간절연막(30)상에 구성된다. 이 상보성데이타선(33)은 접속구멍(31)내에 매립된 매립용전극(32)에 접속된다. 상보성데이타선(33)은 제조프로세스의 제2층째의 금속재 형성공정에서 형성된다. 상보성데이타선(33)은 장벽성금속막(33A), 알루미늄합금막(33B)의 각각을 순차로 적층한 2층의 적층구조로 구성된다. 장벽성금속막(33A)는 기본적으로 전송용MISFET Qt의 다른쪽의 반도체영역(18)이나 중간도전층(23)의 규소, 알루미늄합금막(33B)의 알루미늄의 각각의 상호 확산을 방지하여 소위 얼로이스파이크를 방지한다. 또, 장벽성금속막(33A)는 하층의 매립용전극(32)와의 접착성이 양호한 금소재로 구성한다. 장벽성금속막(33A)는 예를 들면 TiW막으로 형성한다. 알루미늄합금막(33B)는 다결정규소막, 고융점 금속막, 고융점 금속 규화막의 각각에 비해서 비저항값이 작다, 알루미늄합금막(33B)는 Cu 및 Si를 첨가한 알루미늄으로 구성된다. Cu는 기본적으로 전자이동내압을 향상할 수 있는 작용을 갖는다. Si는 기본적으로 얼로이스파이크를 방지할 수 있는 작용을 갖는다. 또, 상보성데이타선(33)은 알루미늄합금막(33B)를 알루미늄막으로 또는 하층의 장벽성금속막(33A)를 폐지해서 단층의 알루미늄합금막으로 구성해도 된다.
상보성데이타선(33)은 제8도 및 제20도에 도시한 바와같이 메모리셀 MC상을 행방향으로 연장한다. 상보성데이타선(33)중의 한쪽의 제1데이타선(DL1)(33)은 메모리셀 MC의 구동용MISFET Qd1, 전송용MISFET Qt2 및 부하용MISFET Qp2상을 행방향으로 연장한다. 다른쪽의 제2데이타선(DL2)(33)은 메모리셀 MC의 구동용MISFET Qd2, 전송용MISFET Qt1 및 부하용MISFiT Qpl상을 행방향으로 연장한다. 즉, 상보성데이타선(33)의 제1데이타선(33), 제2데이타선(33)의 각각은 서로 분리되며 또한 대략 평행하게 행방향으로 연장한다.
제8도 및 제20도에 도시한 바와같이 메모리셀어레이 MAY에 있어서, 열방향으로 배열된 메모리셀 MC의 상보성데이타선(33)의 평면형상은 Y1-Y3축 또는 Y2-Y4축에 대해서 선대칭으로 배치된다. 행방향으로 배열된 메모리셀 MC의 상보성데이타선(33)의 평면형상은 X1-X2축 또는 X3-X4축에 대해서 선대칭으로 배열된다.
이와 같이(B-10) 메모리셀 MC의 전송용MISFET Qt의 상부에 이 전송용 MISFET Qt의 다른쪽의 반도체영역(18)에 접속되는 상보성데이타선(DL)(33)이 연장되는 SRAM 1에 있어서, 메모리셀 MC의 한쪽의 전송용MISFET Qt1의 다른쪽의 반도체영역(18)에 중간도전층(29)를 개재시키고, 다른쪽의 전송용MISFET Qt2의 상부를 연장하는 상보성데이타선(33)의 한쪽의 제1데이타선(DL1)(33)을 접속함과 동시에 상기 다른쪽의 전송용MISFET Qt2의 다른쪽의 반도체영역에 중간도전층(29)를 개재시키고, 한쪽의 전송용MISFET Qt1의 상부를 연장하는 상보성데이타선(33)의 다른쪽의 제2데이타선(DL2)(33)을 접속한다. 이 구성에 의해 메모리셀 MC의 전송용MISFET Qt의 배열과 상보성데이타선(33)의 배열을 반전시키고, 이 반전시킨 거리에 해당하는 만큼 상기 중간도전층(29)로 둘러치고, 전송용MISFET Qt의 다른쪽의 반도체영역과 상보성데이타선(33)의 접속거리를 길게 했으므로, 상기 전송용MISFET Qt의 다른쪽의 반도체영역의 Si와 상보성데이타선(33)의 금속(알루미늄합금막(33B)의 A1)의 상호 확산을 방지하여 얼로이스파이크의 방지 등 SRAM 1의 전기적 신뢰성을 향상할 수 있다.
또, (B-11) 상기 구성(B-10)의 상보성데이타선(33)은 장벽성금속막(예를 들면 TiW)(33A)와 알루미늄 합금막(33B)의 적층구조로 구성되고, 중간도전층(29)는 고융점금속막(W)로 구성된다. 이 구성에 의해 알루미늄합금막(33B)는 비저항값이 다른 고융점금속막이나 다결정규소막에 비해서 작아 상보성데이타선(33)의 저항값을 저감할 수 있으므로, 상보성데이타선(33)에서의 정보의 전달속도를 빠르게 하여 SRAM 1의 동작속도의 고속화를 도모할 수 있음과 동시에 중간도전층(29)의 고융점금속막은 장벽성을 가지므로, 상술한 얼로이스파이크를 더욱 방지할 수 있다.
메모리셀 MC상에는 제8도, 제9도, 제14도 및 제20도에 도시한 바와 같이 메인워드선(MWL)(29) 및 서브워드선(SWL1)(29)가 배치된다.
메인워드선(MWL)(29), 서브워드선(SWL1)(29)의 각각은 동일 도전층(제1층째의 금속재료 형성공정에서 형성되는 고융점금속막)으로 구성되고, 상기 중간도전층(29)와 동일 도전층으로 구성된다. 즉, 메인워드선(29), 서브워드선(29)의 각각은 워드선(WL)(13)과 상보성데이타선(33)사이의 층에 구성된다. 메인워드선(29), 서브워드선(29)의 각각은 메모리셀 MC의 전송용MISFET Qt1에 접속되는 중간도전층(29)와 전송용MISFET Qt2에 접속되는 중간도전층(29) 사이에 배치된다. 메인워드선(29), 서브워드선(29)의 각각은 서로 분리되며 또한 메모리셀어레이 MAY를 대략 평행하게 열방향으로 연장한다.
상술한 제1도, 제2도 및 제4도에 도시한 바와같이 메인워드선(MWL)(29)는 행방향으로 배열된 4개(4bit)의 메모리셀 MC마다 1개 배치된다. 메인워드선(MWL)(29)는 4개의 메모리블럭 MB의 합계 16개의 메모리셀 어레이 MAY상을 연장하므로, 저항값을 저감할 목적으로 서브워드선(29)에 비해서 배선폭 치수를 굵게 구성한다.
서브워드선(SWL1)(29)는 상술한 제2도 및 제4도에 도시한 바와 같이 메모리블럭 MB의 워드디코더회로 WDEC에 근접하는 쪽에 배치된 메모리셀 어레이 MAY에 있어서, 행방향으로 배열된 1개의 메모리셀 MC마다 1개 배치된다. 서브워드선(29)는 1개의 메모리셀어레이 MAY를 연장할 정도의 길이로 메인워드선(29)에 비해서 연장하는 길이가 짧으므로, 메인워드선(29)에 비해서 배선폭 치수를 가늘게 구성한다.
메인워드선(29), 서브워드선(29)의 각각은 메모리셀 MC에 접속되는 기준전압선(Vss)(13)을 워드선(WL)(13)과 동일 도전층으로 구성하고, 이 기준전압선(13)을 연장시키고 있던 도전층을 빈영역으로 했으므로, 이 빈영역(2개의 배선을 배치할 수 있는 정도의 영역)을 이용해서 배칙된다. 즉, 메모리셀 MC는 워드선(WL)(13) 및 기준전압선(13)외에 열방향으로 디바이디드 워드라인방식에서 사용하는 메인워드선(29) 및 이중 워드라인방식에서 사용하는 서브워드선(29)의 2개의 워드선을 연장할 수 있다.
이와같이 (A-10) 상기 구성(A-9)의 제1워드선(WL1)(13) 및 제2워드선(WL2)(13)은 동일 도전층으로 구성되고, 메인워드선(MWL1)(29), 제1서브워드선(SWL1)(29) 및 제2서브워드선(SWL2)(29)는 제1워드선(13) 및 제2워드선(13)과 다른 층의 동일 도전층으로 구성되며 또한 제1워드선(13) 및 제2워드선(13)에 비해서 비저항값이 작은 재료로 구성된다. 이 구성에 의해 메인워드선(29), 서브워드선(29) 및 워드선(13)의 3종류의 워드선을 2층의 도전층으로 구성했으므로, 도전층수를 저감하여 SRAM 1의 다층배선구조를 간단화할 수 있음과 동시에 동작속도를 규정하는 메인워드선(29), 서브워드선(29)의 각각의 비저항값을 저감하여 각각의 층방전속도를 빠르게 했으므로, SRAM 1의 동작속도의 고속화를 도모할 수 있다.
또, (A-11) 열방향으로 연장하는 워드선(13) 및 기준전압선(Vss)(13)과 열방향과 교차하는 행방향으로 연장하는 상보성데이타선(33)의 교차영역 에 메모리셀 MC가 배치되는 SRAM 1에 있어서, 기준전압선(13)을 상기 워드선(WL)(13)과 동일도전층으로 구성하고, 상보성데이타선(33)의 제1데이타선(DL1)(33) 및 제2데이타선(DL2)(33)을 워드선(13) 및 기준전압선(13)과 다른층의 동일도전층으로 구성하여 워드선(13) 및 기준전압선(13)과 상보성데이타선(33) 사이의 동일도전층에 워드선(13) 및 기준전압선(13)과 동일열방향으로 연장하는 디바이디드 워드라인방식의 채용에 의해 사용되는 메인워드선(MWL)(29) 및 이중워드라인방식의 채용에 의해 사용되는 서브워드선(SWL)(29)의 2개의 워드선을 구성한다. 이 구성에 의해 기준전압선(13)을 워드선(13)과 동일 도전층으로 구성하고, 기준전압선(13)을 연장시키고 있던 도전층에 적어도 2개의 배선을 연장시킬 수 있는 빈 영역이 생기므로, 이 빈영역에 메인워드선(29) 및 서브워드선(29)의 2개의 워드선을 연장시키고, 이 2개의 워드선을 연장시키는 점유면적에 해당하는 만큼 SRAM1의 집적도를 향상할 수 있다. 즉, 메모리셀어레이 MAY상에 그 점유면적을 증가시키지 않고 상기 메인워드선(29) 및 서브워드선(29)를 연장시킬 수 있으므로 SRAM 1에 디바이디드 워드라인방식 및 이중워드라인방식을 동시에 채용할 수 있다.
메모리셀 MC의 상보성데이타선(33)상을 포함하는 기판전면(외부단자 BP의 영역은 제외)에는 제9도에 도시한 바와같이 최종 비활성화막(34)(최종보호막(34))가 구성된다. 이 최종 비활성화막(34)는 그 구조를 상세하게 도시하지 않지만, 산화규소막, 질화규소막, 수지막의 각각을 순차로 적층한 3층의 적층구조로 구성한다.
최종 비활성화막(34)의 하층의 산화규소막은 다음에 기술하지만, TEOS가스를 소오스가스로 하는 CVD법에 의해 형성된다. 즉, 하층의 산화규소막은 상층의 질화규소막에 공동이 발생하는 것을 방지한다. 중간층의 질화규소막은 플라즈마CVD법으로 형성된다. 이 중간층의 질화규소막은 내습성을 높이는 작용이 있다. 상층의 수지막은 예를 들면 폴리이미드계 수지로 형성된다. 이 수지막은 수지봉지형 반도체장치의 수지봉지부에 미량으로 함유되는 방사성 원소에서 방출되는 α선을 차폐하여 SRAM1의 α선 소프트 에러 내압을 향상할 수 있다. 또, 수지막은 상기 수지용지부에 함유되는 충전제로 최종 비활성화막(34)등의 층간막에 균열이 발생하는 것을 방지한다.
SRAM1의 주변회로는 제21도(주요부단면도)에 도시한 바와 같이 CMOS로 구성된다.
이 CMOS중의 n채널 MISFET Qn은 소자분리절연막(4) 및 p형 채널스토퍼 영역(5)로 주위를 규정하는 영역내에 있어서 p-형 웰영역(2)의 활성영역의 주면에 구성된다. 즉, n채널 MISFET Qn은 주로 p-형 웰영역(2), 게이트 절연막(12), 게이트 전극(13), 소스영역 및 드레인 영역으로 구성된다. 게이트 전극(13)은 상기 메모리셀 MC의 전송용MISFET Qt의 게이트 전극(13)과 동일 도전층으로 구성된다. 소스 영역, 드레인 영역의 각각은 저불순물농도의 n형 반도체영역(17) 및 고불순물농도의 n+형 반도체영역(18)로 구성된다 즉, 주변회로의 n채널 MISFET Qn은 메모리셀 MC의 전송용MISFET Qt와 마찬가지로 LDD구조로 구성된다.
LDD구조를 채용하는 n채널 MISFET Qn은 상술한 바와 같이 핫캐리어의 발생량을 저감할 수 있으므로 경시적인 임계값 전압의 변동을 방지할 수 있다. 또, 이 n채널 MISFET Qn은 구동용MISFET Qd의 게이트전극(7) 등 다결정 규소막에 비해서 비저항값이 작은 적층구조의 도전층으로 게이트전극(13)을 구성하므로, 동작속도의 고속화를 도모할 수 있다.
n채널 MISFET Qn의 소스영역, 드레인영역의 각각인 n+형 반도체영역(18)에는 배선(29)가 접속된다. 배선(29)는 메모리셀 MC에 배치된 중간도전층(29), 메인워드선(29) 및 서브워드선(29)와 동일도전층으로 구성된다. 이 배선(29)는 층간절연막(27), (24), (21)등에 형성된 접속구멍(28)을 통해서 n+형 반도체영역(18)에 접속된다. 또, 배선(29)는 층간절연막(30)에 형성된 접속구멍(31)내에 매립된 매립용전극(32)를 거쳐서 상층의 배선(33)에 접속된다. 매립용전극(32)는 메모리셀 MC에 형성된 매립용 전극(32)와 동일 도전층으로 구성된다. 배선(33)은 메모리셀 MC에 배치된 상보성데이타선(33)과 동일 도전층으로 구성된다.
CMOS중의 p채널 MISFET Qp는 소자분리절연막(4)로 주위를 규정한 영역내에 있어서 n-형 웰영역(3)의 활성영역의 주면에 구성된다. 즉 p채널 MISFET Qp는 주로 n-형 웰영역(3), 게이트절연막(12), 게이트전극(13), 소스영역 및 드레인영역으로 구성된다. n-형 웰영역(3)은 채널형성영역을 구성한다. 게이트전극(13)은 상기 n채널 MISFET Qn과 마찬가지로 전송용MISFET Qt의 게이트전극(13)과 동일 도전층으로 구성된다. 소스영역, 드레인영역의 각각은 저불순물 농도의 p형 반도체영역(19) 및 고불순물농도의 p+형 반도체영역(20)으로 구성된다. 저불순물농도의 p형 반도체영역(19)는 n채널 MISFE를 Qn과 마찬가지로 고불순물농도의 p+형 반도체영역(20)과 채널형성영역 사이에 마련된다.
즉, p채널MISFET Qp는 LDD구조로 구성된다. 마찬가지로 LDD구조를 채용하는 p채널 MISFET Qp는 경시적인 임계값 전압의 변동을 방지할 수 있다. 또, p채널 MISFET Qp는 게이트전극(13)의 비저항값이 작으므로, 동작속도의 고속화를 도모할 수 있다.
p채널 MISFET Qp의 소스영역, 드레인영역의 각각인 p+형 반도체영역(20)에는 배선(29)가 접속된다. 또, 배선(29)는 매립용전극(32)를 거쳐서 상층의 배선(33)에 접속된다.
이 주변회로의 CMOS의 영역은 메모리셀어레이MAY의 영역과 마찬가지로 최종 비활성화막(34)가 구성된다.
이와같이 (D-3) 워드선(WL)(13)으로 제어되는 전송용MISFET Qt 및 구동용MISFET Qd로 메모리셀 MC가 구성되고, 이 메모리셀 MC의 정보의 라이트동작, 정보의 유지동작, 정보의 리드동작을 제어하는 주변회로를 MISFET(본 실시예에서는 CMOS)로 구성하는 SRAM1에서 전송용MISFET Qt의 게이트 전극(13) 및 그것에 접속되는 워드선(13)을 구동용 MISFET Qd의 게이트 전극(7)에 비해서 비저항값이 작은 재료로 구성하고, 주변회로의 MISFET(Qn, Qp)의 게이트전극(13)을 전송용MlSFET Qt의 게이트전극(13)과 동일 도전층으로 구성한다. 이 구성에 의해 메모리셀 MC의 전송용 MISFET Qt의 게이트전극(13) 및 워드선(13)의 저항값을 저감하여 메모리셀 MC의 정보의 라이트동작 및 정보의 리드동작을 다르게 할 수 있으므로, SRAM1의 동작속도의 고속화를 도모할 수 있음과 동시에 주변회로의 MISFET(Qn, Qp)의 게이트 전극(13)의 저항값을 저감하여 MISFET의 동작속도를 다르게 할 수 있으므로, SRAM1의 동작속도의 고속화를 더욱 도모할 수 있다.
제6도에 도시한 주변회로의 입력단회로 II와 외부단자BP 사이에 배치된 정전기파괴방지회로 I의 클램프용MISFET Qn1은 구체적인 단면구조를 도시하지 않지만, 메모리셀 MC의 구동용MISFET Qd와 동일 구조로 구성된다. 즉, 클램프용MISFET Qn1은 p-형 웰영역(2), 게이트절연막(6), 게이트전극(7), 소스영역 및 드레인영역으로 구성된다. 소스영역, 드레인영역의 각각은 저불순물 농도의 n형 반도체영역(10) 및 고불순물농도의 n+형 반도체영역(11)로 구성된다. 즉, 클램프용MISFET Qn1은 이중 드레인구조로 구성된다.
상술한 바와같이 SRAM1은 메모리셀 MC에 있어서, 전송용MISFET Qt에 LDD구조, 구동용MISFET Qd에 이중 드레인구조의 2종류의 구조의 n채널 MISFET를 채용한다. 이 2종류의 구조의 n채널 MISFET중, 주변회로의 n채널 MISFET Qn은 동작속도의 고속화 및 임계값 전압의 변동의 방지를 도모할 목적으로 LDD구조를 채용한다. 또, 정전기파괴 방지회로 I 의 클램프용MISFET Qn1은 정전기파괴내압을 향상할 목적으로 2종류의 구조의 n채널 MISFET중 이중 드레인구조를 채용한다.
본 실시예의 경우, LDD구조를 채용하는 예를 들면, 주변회로의 n채널 MISFET Qn의 정전기파괴내압은 약 30V로 구성된다. 이것에 대해서 정전기파괴 방지회로 I 의 이중 드레인구조를 채용하는 클램프용MISFET Qn1의 정전기파괴내압은 약 150V로 구성된다.
정전기파괴 방지회로 I 의 보호저항 소자 R은 도시하지 않지만, 제2층째의 게이트 재형성공정에서 형성되는 도전층(13)으로 구성된다. 이 도전층(13)은 상술한 바와 같이 다결정규소막(13A) 및 고융점금속규화막(13B)의 적층 구조로 구성되어 다른 게이트재에 비해서 막두께를 두껍게 형성할 수 있으므로, 보호저항소자 R의 전류 용량을 증가할 수 있다.
즉, 보호저항소자 R은 과대전류가 흐른 경우에도 잘 절단되지 않게된다. 또, 보호저항소자 R은 상기 4층의 게이트재(7, 13, 23 및 26)중 막두께가 두꺼운 제3층째의 도전층(23)으로도 형성할 수 있다. 또, 보호저항소자 R은 4층의 게이트재중 어느 것인가 2층 또는 그 이상을 적층한 적층구조로 구성해도 좋다. 또, 보호저항소자 R은 클램프용MISFET Qn1, n채널 MISFET Qn중 어느 것인가의 소스영역 또는 드레인영역과 동일 구조의 소위 확산층 저항소자로서 구성해도 좋다.
제7도에 도시한 주변회로의 출력단회로 IV와 외부단자 BP사이에 배치된 정전기파괴방지회로 III의 클램프용 MISFET Qn4, Qn5의 각각은 정전기파괴방지회로 I 와 마찬가지로 이중드레인 구조로 구성된다. 이 이중드레인구조를 채용하는 클램프용MISFET Qn4, Qn5의 각각은 정전기파괴내압을 향상할 수 있다.
정전기파괴방지회로 III의 바이폴라 트랜지스터 BiT는 상술한 바와 같이 npn형으로 구성된다. 이 바이폴라 트랜지스터 BiT의 n형에미터영역은 전송용MISFET Qt의 소스영역, 드레인영역의 각각인 n+형 반도체영역(18)로 구성된다 또, n형 에미터영역은 구동용MISFET Qd의 소스영역, 드레인영역의 각각인 n+형 반도체영역(11)로 구성된다. p형 베이스영역은 p-형 웰영역(2)로 구성된다. n형 컬렉터영역은 n-형 반도체기판(1)로 구성된다. 즉, 바이폴라 트랜지스터 BiT는 n채널 MISFET Qn과 동일 제조프로세스로 구성할 수 있다.
출력단회로 IV의 출력용 n채널 MISFET Qn2, Qn3의 각각은 정전기파괴방지회로 I , III의 각각과 마찬가지로 이중드레인구조로 구성된다.
이 이중드레인구조를 채용하는 출력용 n채널 MISFET Qn2, Qn3의 각각은 정전기파괴내압을 향상할 수 있다. 마찬가지로 출력단회로 IV의 n채널 MISFET Qn6은 이중드레인구조로 구성된다, 즉, 제6도에 도시한 입력단측, 제7도에 도시한 출력단측의 각각에 있어서 이중드레인구조를 채용하는 MISFET Qn은 점선으로 둘러싸서 나타낸다.
이와 같이(D-1) 상기 외부단자BP와 MISFET(Qn, Qp)로 형성된 입출력단회로(II 또는 IV)사이에 클램프용 MISFET Qn(Qn1 또는 Qn4 및 Qn5)로 형성되는 정전기파괴방지회로(I 또는 III)을 배치하고, 메모리셀 MC를 구동용MISFET Qd 및 전송용MISFET Qt로 구성하는 SRAM 1에 있어서 , 메모리셀MC의 전송용MISFET Qt를 LDD구조로 구성함과 동시에 구동용MISFET Qd를 이중드레인구조로 구성하고 정전기 파괴방지회로(I 또는 III)의 클램프용MISFET Qn의 외부단자BP에 직접 접속되는 드레인영역(또는 소스영역) 또는 출력단회로 N의 출력용 n채널 MISFET Qn2의 드레인영역(또는 Qn3의 소스영역)을 이중드레인 구조로 구성한다. 이 구성에 의해 상기 구성(B-5)와 마찬가지로 메모리셀MC의 구동용MISFET Qd의 상호콘덕턴스를 전송용MISFET Qt의 상호콘덕턴스에 비해 크게 하여 실효적인 B비율블 크게할 수 있으므로, 구동용MISFET Qd의 점유면적을 축소하고 메모리셀MC의 점유면적을 축소할 수 있어 SRAM1의 집적도를 향상할 수 있음과 동시에 LDD구조에 비해서 정전기파괴방지회로(I 또는 III)의 클램프용MISFET Qn의 드레인 영역에서 pn접합부에서의 파괴내압을 높게 할 수 있으므로, 정전기파괴방지회로(I 또는 III)의 정전파괴 내압을 향상하고 또는 출력단회로 IV의 출력용 n채널 MISFET Qn2의 드레인영역에서 pn접합부에서의 파괴내압을 높게 할 수 있으므로, 출력단회로IV의 정전기파괴내압을 향상하여 SRAM1의 정전기 파괴를 방지할 수 있다. 또, 메모리셀 MC의 실효적인 β비율을 크게 하여 메모리셀MC의 정보축적노드 영역에 유지된 정보의 안정성을 향상할 수 있으므로, 메모리셀MC의 오동작을 저감하여 SRAM1의 동작상의 신뢰성을 향상할 수 있다.
또, (D-4) 상기 구성(D-3)의 메모리셀MC의 전송용MISFET Qt, 주변 회로의 MISFET(Qn, Qp)의 각각은 LDD구조로 구성하고, 메모리셀MC의 구동용MISFET Qd는 이중드레인구조로 구성된다. 이 구성에 의해 상기 구성(D-1)의 효과 외에 주변회로의 LDD구조의 MISFET(Qn, Qp)는 이중드레인구조의 구동용MISFET Qd에 비해 드레인영역의 근방의 전계강도를 약하게 할 수 있어 핫케리어의 발생량을 저감할 수 있으므로, 주변회로의 MISFET의 경시적인 임계값전압의 변동을 저감하여 SRAM1의 전기적 신뢰성을 향상할 수 있다.
상술한 제8도, 제9도, 제13도 및 제19도에 도시한 전원전압선(Vcc)(26P)는 주변회로의 영역에서 도시하지 않은 전원전압배선(33)에 접속된다. 전원전압선(26P)는 메모리셀MC상에 배치되어 메모리셀어레이MAY를 열방향으로 연장하므로, 제1도에 도시한 X디코더회로XDEC의 영역에서 전원전압배선(33)에 접속된다. 이 접속구조를 제22도(주요부단면도)에 도시한다.
메모리셀어레이MAY를 열방향으로 연장하는 전원전압선(26P)의 끝부, 전원전압배선(33)의 각각은 p+형 반도체영역(20) 및 전원용 중간배선(29)를 거쳐서 접속된다. 전원전압선(26P), p+형 반도체영역(20)의 한쪽끝부와의 접속은 층간절연막(21), (24)의 각각에 형성된 접속구멍(25)를 통해서 실행된다. 전원전압선(26P)가 접속된 p+형 반도체영역(20)의 다른쪽끝부는 층간절연막(27) 등에 형성된 접속구멍(28)을 통해서 전원용 중간배선(29)에 접속된다. 이 전원용 중간배선(29)는 층간절연막(30)에 형성된 접속구멍(31)을 통해서 또 상층의 전원전압배선(33)에 접속된다. 즉, 전원전압선(26P)는 일단 하층의 p+형 반도체영역(20)에 접속되고, 이 접속부분과 다른 영역으로 p+형 반도체영역(20)에서 인출되고, 이 인출된 영역의 p+형 반도체영역(20)에 전원용 중간배선(29)를 접속하고, 이 전원용 중간배선(29)를 거쳐서 전원전압배선(33)에 접속된다. p+형 반도체영역(20)은 전원전압선(26P)(p형 불순물을 도입한다결정규소막)와의 접속으로 pn접합이 구성되지 않는 도전형을 갖는다.
이 p+형 반도체영역(20)은 주변회로의 p채널MISFET Qp의 소스영역, 드레인영역의 각각의 p+형 반도체영역(20)과 동일도전층으로 구성된다. 전원용 중간배선(29)는 메모리셀MC에 배치된 중간도전층(29), 메인워드선(29), 서브워드선(29), 주변회로의 배선(29)의 각각과 동일 도전층으로 구성된다. 전원전압배선(33)은 도시하지 않지만, 외부단자BP에서 주변회로의 각 회로나 메모리불럭LMB에 전원전압Vcc를 공급하는 주요전원간선이다. 이 전원전압배선(33)은 메모리셀어레이MAY를 연장하는 상보성데이타선(33), 주변회로의 배선(33)의 각각과 동일 도전층으로 구성된다.
전원전압선(26P)는 상술한 바와같이 메모리셀MC의 부하용MISFET Qp의 n형채널형성영역(26N)과 동일 도전층으로 구성되고, 이 n채널형성영역(26N)에서의 누설전류망을 저감하므로, 박막으로 구성된다.
즉, 접속구조는 층간절연막(27)에 형성되는 접속구멍(28)을 전원전압선(26P)의 영역상에 형성하고, 이 접속구멍(28)을 통하여 전원용 중간도전층(29)를 전원전압선(26P)에 직접 접속하는 경우에 있어서 접속구멍(28)을 형성하는 에칭(드라이에칭)시에 전원전압선(26P)가 빠지는 것을 방지할 수 있다. 전원전압선(26P)가 빠진 경우, 전원전압선(26P)와 전원용 중간도전층(29)의 접속면적이 극단적으로 축소되어 저항값이 증대하던가 또는 전원전압선(26P)와 전원용 중간도전층(29)의 접속불량이 발생한다.
다음에 상술한 SRAM1의 구체적인 제조방법에 대해서 제23도∼제32도(각 제조공정마다 표시한 메모리셀MC의 주요부단면도)를 사용해서 간단히 설명한다.
[웰형성공정]
우선, 단결정규소로 이루어지는 n-형 반도체기판(1)을 준비한다.
다음에, n-형 반도체기판(1)의 주면상에 산화규소막을 형성한다. 산화규소막은 예를 들면 열산화법으로 형성하고, 약 40∼50nm의 막두께로 형성한다.
다음에, n-형 반도체기판(1)의 p-형 웰영역의 형성영역의 주면상에 상기 산화규소막을 거쳐서 질화규소막을 형성한다. 이 질화규소막은 불순물도입마스크 및 내산화마스크로서 사용된다. 질화규소막은 예를 들면 CVD법으로 퇴적하여 약40∼60nm의 막두께로 형성된다. 질화규소막은 그 퇴적후에 포토리도그래피기술로 패터닝을 실시하는 것으로 형성한다.
다음에, 상기 질화규소막을 불순물도입마스크로서 사용하여 n-형 반도체기판(1)의 n-형 웰영역의 형성영역의 주면부에 n형 불순물을 도입한다. n형 불순물로서는 예를 들면 P를 사용한다. P는 이온주입법을 사용하여 120~130KeV정도의 에너지로 1013atoms/cm2정도 도입된다. P는 상기 산화규소막을 통해서 n-형 반도체기판(1)의 주면부에 도입된다
다음에, n-형 반도체기판(1)의 n-형 웰영역의 형성영역의 주면상에 형성된 산화규소막을 성장시킨다. 이 산화규소막의 성장은 상기 질화규소막을 내산화마스크로서 사용한 열산화법으로 실행한다. 산화규소막은 약130~140nm의 막두께로 성장시킨다.
다음에, 상기 질화규소막을 제거한다. 그리고, 상기 성장시킨 산화츄소막을 불순물도입마스크로서 사용하여 n-형 반도체기판(1)의 p-형 웰영역의 형성영역의 주면부에 p형 불순물을 도입한다. p형 불순물로서는 예를 들면 BF2를 사용한다. BF2는 이온주입법을 사용하여 60KeV정도의 에너지로 1012~1013atoms/cm2정도 도입된다. BF2는 상기 산화규소막을 통해서 n-형 반도체기판(1)의 주면부에 도입된다.
다음에, n-형 반도체기판(1)의 주면부에 도입된 p형 불순물, n형 불순물의 각각에 신장확산을 실시하여 상기 p형 불순물로 p-형 웰영역(2), n형 불순물로 n-형 웰영역(3)의 각각을 형성한다. 불순물의 신장확산은 예를 들면 1200℃의 고온도에서 약 100∼180분 실행한다. 이 p-형 웰영역(2), n-형 웰영역(3)의 각각을 형성하는 것에 의해 트윈웰구조의 n-형 반도체기판(1)이 완성된다.
[소자분리영역의 형성공정]
다음에, n-형 반도체기판(1)의 n-형 웰영역(2)의 주면상의 산화규소막, n-형 웰영역(3)의 주면상의 산화규소막의 각각을 제거한다.
다음에, p-형 웰영역(2), n-형 웰영역(3)의 각각의 주면상에 새로이 산화규소막을 형성한다. 산화규소막은 열산화법으로 형성하고 예를 들면 약10∼15nm의 막두께로 형성한다.
다음에, p-형 웰영역(2), n-형 웰영역(3)의 각각의 활성영역의 형성영역의 주면상에 질화규소막을 형성한다. 질화규소막은 불순물도입마스크 및 내산화마스크로서 사용된다. 질화규소막은 예를 들면 CVD법으로 퇴적하여 약 100~150nm의 막두께로 형성한다. 질화규소막은 그 퇴적 후에 포토리도그래피기술로 패터닝을 실시하는 것에 의해 형성된다. 이 패터닝, 즉 질화규소막을 에칭으로 제거할 때에 질화규소막이 수직형상으로 에칭되고, 이 질화규소막에서 노출하는 비활성영역에 있어서 산화규소막 또는 그 일부가 제거되므로, 이 비활성영역에 새롭게 산화규소막을 형성한다. 이 새롭게 형성된 산화규소막은 예를 들면 열산화법으로 형성하고 약 12~14nm의 막두께로 형성한다. 이 새롭게 형성된 산화규소막은 질화규소막을 패터닝했을 때의 에칭손상의 제거, 불순물 도입시의 오염방지 등의 목적으로 형성된다.
메모리셀어레이MAY의 형성영역에 있어서, 질화규소막의 평면형상은 상술한 제15도에 도시한 활성영역의 평면형상에 해당하는 링형상으로 구성된다(빈틈없이 칠한 영역에 해당한다). 즉, 질화규소막의 평면형상은 4개의 메모리셀MC의 한쪽의 전송용MISFET Qt 및 구동용MISFET Qd의 합계 8개의 MISFET를 직렬접속한 형상으로 구성된다.
또, 바꾸어 말하면, 질화규소막은 패턴이 연장하는 방향으로 종단이 존재하지 않아 패턴이 닫히는 링형상으로 구성된다. 이 링형상의 질화규소막은 메모리셀어레이MAY에 있어서 지그재그로 배열된다.
또, 메모리셀어레이MAY의 종단에 있어서, 질화규소막의 평면형상은 제15도에 도시한 바와 같이 반링형상으로 형성되며 또한 여유치수L을 갖는다. 또, 메모리셀어레이MAY의 종단으로서 메모리셀어레이MAY의 모서리부에서 질화규소막의 평면형상은 링형상의 1/4의 형상, 즉, 메모리셀MC의 한쪽의 전송용MISFET Qt 및 구동용MISFET Qd의 활성영역의 평면형상인 L자형상으로 형성된다. 이 질화규소막의 1/4의 링형상은 패턴이 연장하는 방향으로 어느 것에도 종단이 존재하므로, 2개의 여유치수L이 부가된다.
다음에, 질화규소막을 불순물도입마스크로 사용하여 p-형 웰영역(2)의 비활성영역(소자분리영역)의 형성영역에 p형 불순물을 도입한다. p형 불순물로서는 예를 들면 BF2을 사용한다. BF2는 이온주입법을 사용하여 40KeV 정도의 에너지로 1012~1013atoms/cm2정도 도입된다. BF2는 산화규소막을 통해서 p-형 반도체기판(2)의 주면부에 도입된다.
다음에, 상기 질화규소막을 내산화마스크로서 사용하여 p-형 웰영역(2), n-형 웰영역(3)의 각각의 비활성영역의 주면상의 산화규소막을 성장시켜 소자분리절연막(4)를 형성한다. 소자분리절연막(4)는 예를 들면 열산화법(선택열산화법)으로 형성된 산화규소막으로 형성되고 약 400~500nm의 막두깨로 형성된다.
상술한 바와 같이 메모리셀어레이MAY에 있어서, 소자분리절연막(4)를 형성할 때의 내산화마스크로 사용되는 질화규소막의 평면형상은 링형상으로 형성된다. 질화규소막의 링형상의 안틀축 및 바깥틀축 즉, 활성영역과 비활성영역의 경계영역은 질화규소막, p-형 웰영역(2)의 각각의 사이에서 p-형 웰영역(2)의 활성영역측의 주면에 산소의 공급이 있으므로, 질화규소막 하부의 산화규소막이 성장하여 소자분리절연막(4)의 끝부에 소위 버어드비크(횡방향의 산화)가 발생한다. 이것에 대해서 질화규소막의 링형상의 패턴이 연장하는 방향은 패턴에 종단이 없으며 또한 패턴이 닫히고 있으므로, 산소의 공급이 없어 소자분리절연막(4)가 형성되지 않음과 동시에 버어드비크가 발생하지 않는다.
또, 활성영역과 비활성영역의 경계영역에서도 질화규소막의 패턴이 링형상이므로, 패턴이 종단을 갖는 경우에 비해서 버어드비크의 길이는 짧게 된다.
또, 메모리셀어레이MAY의 종단에 있어서, 소자분리절연막(4)를 형성할 때의 내산화마스크로 사용되는 질화규소막의 평면형상은 반링형상으로 형성되며 또한 여유치수L을 갖는다. 이 질화규소막의 반링형상의 안틀축 및 바깥틀축의 경계영역은 산소의 공급이 있으므로, 질화규소막 하부의 산화규소막이 성장하여 소자 분리절연막(4)의 끝부에 버어드비크가 발생한다. 마찬가지로, 질화규소막의 반링형상의 패턴이 연장하는 방향의 종단(메모리셀어레이MAY의 최단부 또는 점선부분)은 안틀측, 바깥틀측의 각각과 마찬가지로 산소의 공급이 있으므로, 소자분리절연막(4)가 형성됨과 동시에 버어드비크가 발생한다. 버어드비크가 발생한 경우에 메모리셀어레이MAY의 종단에 위치하는 메모리셀MC의 활성영역의 평면형상은 메모리셀어레이MAY의 중앙부에 위치하는 메모리셀MC의 활성영역의 평면형상에 비해서 버어드비크의 발생량에 해당하는 만큼 축소되지만, 여유치수L이 마련되어 있으므로, 결과적으로 거의 같게 된다. 즉, 여유치수L은 적어도 버어드비크의 발생량과 동일 또는 그것보다도 큰 치수로 설정한다. 또, 메모리셀어레이MAY의 종단으로서 메모리셀어레이MAY의 모서리부에 위치하는 메모리셀MC의 활성영역의 평면형상은 상술한 바와 같이 여유치수L이 마련되어 있으므로, 메모리셀어레이MAY의 중앙부에 위치하는 메모리셀MC의 활성영역의 평면형상과 동등하게 형성된다.
소자분리절연막(4)를 형성하는 열처리공정에 의해 비활성영역에 도입된 p형 불순물에 신장확산이 실시되어 p형 채널스토퍼영역(5)가 형성된다.
이와같이, (C-26) p-형 웰영역(기판)(2)의 비활성영역에 형성된 소자분리절연막(4)로 주위를 규정한 활성영역내의 주면에 전송용MISFET Qt 및 구동용MISFET Qd로 메모리셀MC가 구성되는 SRAM1에 있어서, p-형 웰영역(2)의 활성영역의 형성영역의 주면상에 서로 분리되며 또한 규칙적으로 평면형상이 링형상으로 형성된 내산화마스크(질화규소막)을 여러개 배열하는 공정과 이 내산화마스크를 사용하여 p-형 웰영역(2)의 비활성영역의 주면상에 선택산화법으로 소자분리절연막(4)를 형성하는 공정을 포함한다. 이 구성에 의해 상기 평면형상이 링형상으로 형성된 내산화마스크는 활성영역과 비활성영역의 경계영역이 링형상의 서로 대향하는 안틀축 및 바깥틀축에 존재하고, 이 경계영역에는 선택산화법으로 소자분리절연막(4)를 형성할 때에 버어드비크가 발생하지만, 이 버어드비크의 길이는 내산화마스크가 링형상으로 형성되어 종단을 갖지 않으므로, 내산화마스크가 종단을 갖는 경우에 비해서 짧게 된다. 또, 링형상의 내산화마스크의 패턴이 연장하는 방향은 패턴이 닫혀 즉 패턴에 종단이 없어 상기 경계영역이 존재하지 않으므로, 버어드비크의 발생에 따른 활성영역의 점유면적의 감소가 없다. 이와 같이 소자분리절연막(4)가 링형상이므로 SRAM1의 제조프로세스에 있어서 활성영역의 패턴의 치수변환량을 저감할 수 있다. 패턴의 치수변환량의 저감은 미세가공을 가능하게 하므로, SRAM1의 집적도를 향상할 수 있다.
또, (C-27) 상기 구성(C-26)의 내산화마스크는 메모리셀어레이MAY에 있어서, p-형 웰영역(2)의 활성영역의 형성영역의 주면상에 서로 분리되며 또한 열방향으로 동일한 피치로 여러개 열형상으로 배열됨과 동시에 이 배열의 상기 열방향과 교차하는 행방향의 다음단의 열에 서로 분리되며, 또한 열방향으로 동일한 피치이고 또, 상기 앞단의 배열에 대해서 1/2피치 어긋나게 해서 여러개의 열형상으로 배열된다.
이 구성에 의해 내산화마스크의 배열을 지그재그배열로 하여 열방향, 행방향의 각각에 있어서 인접하는 내산화마스크 사이의 분리치수를 균일화하며, 또한 최소한으로 할 수 있으므로 내산화마스크의 배열밀도를 높힐 수 있다. 즉, 내산화마스크사이인 소자분리절연막(4)의 점유면적을 축소하여 SRAM1의 집적도를 향상할 수 있다.
또, (C-28) 상기 구성(C-27)의 메모리셀MC는 2개의 전송용MISFET Qt 및 2개의 구동용 MISFET Qd로 구성되고, 내산화마스크(질화규소막)의 링형상은 열방향으로 인접하는 2개의 메모리셀MC 및 이 2개의 메모리셀MC와 행방향으로 인접하는 2개의 메모리셀MC, 합계 4개의 메모리셀MC에 있어서, 각각 1개의 전송용MISFET Qt 및 1개의 구동용MISFET Qd, 합계 4개의 전송용MISFET Qt, 4개의 구동용MISFET Qd의 각각은 직렬로 접속한 형상으로 형성된다. 이 구성에 의해 열방향, 행방향의 각각에 인접하는 합계 4개의 메모리셀MC중 4개의 전송용MISFET Qt 및 4개의 구동용MISFET Qd, 합계 8개의 MISFET의 각각의 한쪽의 반도체영역을 다른 MISFET의 다른쪽의 반도체영역과 일체로 형성하며 또한 겸용할 수 있다. 이 결과, 상기 겸용한 반도체영역에 해당하는 만큼 메모리셀MC의 점유면적을 축소하여 SRAM1의 집적도를 향상할 수 있다.
또, (C-29) 상기 구성(C-26)~(C-28)의 상기 규칙적으로 배열된 내산화마스크 중 메모리셀어레이MAY의 종단에 배열되는 내산화마스크(질화규소막)은 레이아우트룰에 따라 형성된 상기 링형상의 일부분으로 형성(상기 제15도에 도시한 점선E의 형상으로 형성)되고, 이 종단에 배열된 내산화마스크는 링형상의 패턴이 연장하는 방향의 비활성영역과 이 경계영역을 적어도 버어드비크에 해당하는 치수보다도 크게 형성한다(여유치수L을 마련한다). 이 구성에 의해 메모리셀어레이MAY의 종단에 배열되는 내산화마스크에 미리 여유치수L을 형성했으므로, SRAM1의 제조프로세스에 있어서, 메모리셀어레이MAY의 중앙부분의 활성영역과 메모리셀어레이MAY의 종단의 활성영역사이의 패턴의 치수변환량차를 저감할 수 있다. 즉, 메모리셀어레이MAY내에 있어서(중앙부 및 종단부를 포함한다), 메모리셀MC의 전기적 특성을 균일화하여 SRAM1의 전기적 산화성을 향상할 수 있다.
소자분리절연막(4) 및 p형 채널스토퍼영역(5)를 형성한 후에 내산화마스크로 사용한 질화규소막을 제거한다.
[제1게이트절연막의 형성공정]
다음에, p-형 웰영역(2), n-형 웰영역(3)의 각각의 활성영역의 주면상의 산화규소막을 제거한다. 이 산화규소막을 제거하는 공정에 의해 p-형 웰영역(2), n-형 웰영역(3)의 각각의 활성영역의 주면상이 노출된다.
다음에, p-형 웰영역(2), n-형 웰영역(3)의 각각의 활성영역의 주면상에 새롭게 산화규소막을 형성한다. 산화규소막은 주로 불순물도입시의 오염방지 및 상기 질화규소막의 제거시에 제거할 수 없는 소자분리절연막(4)의 끝부의 질화규소막, 소위 화이트리본의 제거를 목적으로 해서 형성한다. 산화규소막은 예를 들면 열산화법으로 형성되어 약 18∼20nm의 막두께로 형성한다.
다음에, p-형 웰영역(2), n-형 웰영역(3)의 각각의 활성영역의 주면부에 임계값전압조정용 불순물을 도입한다. 임계값전압조정용 불순물로서는 p형 불순물, 예를 들면 BF2를 사용한다. 이 BF2는 이온주입법을 사용하여 40∼50KeV정도의 에너지로 약 2×1012~3×1012atoms/cm2정도 도입된다. BF2는 상기 산화규소막을 통해서 p-형 반도체기판(2), n-형 웰영역(3)의 각각의 주면부에 도입된다.
다음에, p-형 웰영역(2), n-형 웰영역(3)의 각각의 활성영역의 주면상의 산화규소막을 제어하여 이 p-형 웰영역(2), n-형 웰영역(3)의 각각의 활성영역의 주면을 노출한다. 그후, 제23도에 도시한 바와 같이 이 p-형 웰영역(2), n-형 웰영역(3)의 각각의 활성영역의 주면상에 게이트절연막(6)을 형성한다. 게이트절연막(6)은 열산화법으로 형성되어 약13~14nm의 막두께로 형성한다. 게이트절연막(6)은 메모리셀MC의 구동용MISFET Qd 및 정전기파괴방지회로 I, III, 출력단회로 IV의 각각의 MISFET Qn의 게이트절연막으로 사용된다.
[제1층째의 게이트재의 형성공정]
다음에, 게이트절연막(6)상을 포함하는 기판전면에 다결정규소막(7)을 퇴적한다. 이 다결정규소막(7)은 제1층째의 게이트재 형성공정에 의해 형성된다. 다결정규소막(7)은 CVD법으로 퇴적하고, 이 퇴적중에 저항값을 저감하는 불순물을 도입한 소위 도프드 폴리실리콘으로 형성된다. 이 다결정규소막(7)은 디실란(Si2H6) 및 포스핀(PH3)을 소오스가스로 하는 CVD법으로 퇴적된다. 예를 들면 본 실시예의 경우의 CVD법은 Si2H6을 약 80sccm, 캐리어가스로서 약 1%의 질소가스를 포함하는 PH3을 약 90sccm으로 하여 약 500∼520℃의 온도 및 0.8torr의 압력의 조건하에서 실행한다. 이 조건하에서 다결정규소막(도프드 폴리실리콘)(7)은 다음의 생성반응식(1)∼(3)에 따라 생성된다.
Figure kpo00002
Figure kpo00003
Figure kpo00004
본 실시예의 경우, 다결정규소막(7)은 n형 불순물인 P가 도입되며, p는 약 1020~1021atoms/cm2의 농도로 도입된다. 또, 다결정규소막(7)은 MISFET의 게이트전극, 용량소자C의 제1전극의 각각으로서 사용하는 경우에 있어서 비교적 얇은 막두께인 약100nm의 막두께로 형성된다.
이 다결정규소막(7)은 상술한 바와 같이 용량소자C의 제1전극(7)로 사용되고, 다결정규소막(7)상에는 유전체막(21)이 형성되지만, 이 유전체막은 다결정규소막(7)의 형성방법에 의해 절연내압이 변화한다. 제33도(생성방법별로 절연막의 절연내압을 도시한 도면)에 2종류의 다른 형성방법으로 퇴적한 다결정규소막의 각각의 상부에 형성된 절연막의 절연내압의 측정결과를 도시한다. 제33도중, 가로축은 다결정규소막 상에 형성되는 열산화규소막의 생성온도(℃)를 나타낸다. 세로축은 절연막(유전체막)의 절연내압(NV/cm)를 나타낸다. 데이터(A)는 상술한 Si2H6을 소오스가스로 하는 CVD법으로 퇴적된 다결정규소막(도프드 폴리실리콘)상에 열산화법으로 형성된 산화규소막의 절연내압을 나타낸다. 데이터(B)는 CVD법으로 퇴적된 다결정규소막(논도프드 폴리실리콘)에 이온주입법으로 P를 도입하고, 그 후 다결정규소막상에 열산화법으로 형성된 산화규소막의 절연내압을 나타낸다. 데이터(C)는 Si2H6을 소오스가스로 하는 CVD법으로 퇴적된 다결정규소막(도프드 폴리실리콘)상에 CVD법으로 퇴적된 산화규소막의 절연내압을 나타낸다. CVD법으로 퇴적된 산화규소막의 퇴적온도는 약 800℃이다.
제33도의 측정결과에 나타낸 바와 같이 동일 생성온도의 열산화법으로 산화규소막을 형성하는 경우, Si2H6을 소오스가스로 하는 CVD법으로 퇴적된 다결정규소막상의 산화규소막(A)는 퇴적후에 P를 도입한 다결정규소막상의 산화규소막(B)에 비해서 절연내압이 높다. 또, Si2H6을 소오스가스로 하는 CVD법으로 퇴적된 다결정규소막의 경우, 열산화법으로 형성한 산화규소막(A)에 비해서 CVD법으로 퇴적한 산화규소막(C)의 절연내압은 높다.
상술한 산화규소막의 절연내압의 변화는 제34도, 제35도(다결정규소막의 표면거칠음을 나타낸 도면)의 각각의 측정결과에 나타낸 바와 같이 다결정규소막의 표면상태에 따른다고 추정된다. 제34도는 Si2H6을 소오스가스로 하는 CVD법으로 퇴적된 다결정규소막의 표면상태를 도시한 도면이다. 제35도는 CVD법으로 퇴적한후, P를 도입한 다결정규소막의 표면상태를 도시한 것이다. 제34도, 제35도의 각각에 있어서 가로축은 다결정규소막의 표면상에서의 거리(㎛)를 나타내고, 세로축은 표면상에서의 기복(거칠음)(KÅ)을 나타낸다.
제34도 및 제35도의 측정결과에 도시한 바와 같이 Si2H6를 소오스가스로 하는 CVD법으로 퇴적된 다결정규소막의 표면은 퇴적후에 P를 도입하는 다결정규소막의 표면에 비해서 평탄성이 높다. 즉, Si2H6를 소오스가스로 하는 CVD법으로 퇴적된 다결정규소막은 제34도에 도시한 바와 같이 표면의 기복이 작아(오목볼록이 작아)전계집층의 발생을 저감할 수 있으므로, 이 다결정규소막상에 형성되는 열산화법으로 형성되는 산화규소막의 절연내압을 향상할 수 있다. 즉, 상술한 용량소자C는 Si2H6를 소오스가스로 하는 CVD법으로 퇴적된 다결정규소막으로 제1전극(7)을 형성하는 것에 의해 유전체막의 절연내압을 향상할 수 있다.
또, 열산화법으로 형성되는 산화규소막은 하지의 다결정규소막의 표면에 여러개의 결정편이 다른 결정입자가 존재하고, 각각의 결정면에서의 열산화규소막의 성장속도가 다르므로, 막두께에 편차가 발생한다. 이 막두께에 편차가 존재하는 산화규소막은 용량소자C의 유전체막으로서 사용한 경우, 막두께가 얇은 부분에서 제1전극(7)과 제2전극(23) 사이에 전계집중이 발생하므로, 상기 제33도에 도시한 바와 같이 CVD법으로 퇴적한 산화규소막에 비해서 절연내압은 낮게 된다. 즉, 제33도에 도시한 바와 같이 CVD법으로 퇴적된 산화규소막은 다결정규소막상에 그 하지형상에 따라서 균일한 막두 깨로 형성할 수 있으므로, 용량소자C의 유전체막으로서 사용하는 경우 전계집중의 발생을 저감할 수 있어 절연내압을 향상할 수 있다.
또, 다결정규소막은 제36도(다결정규소막의 막두께와 게이트절연막의 절연내압의 관계를 나타낸 도면)에 도시한 바와 같이 형성방법 및 퇴적된 막두께에 의해 절연막의 절연내압을 변화시킨다. 제36도 중 가로축은 다결정규소막의 막두께(nm)을 나타내고, 세로축은 다결정규소막의 하지의 절연막(산화규소막 : 예를 들면 게이트절연막(6)에 해당한다)의 절연내압(NV/cm)을 나타낸다. 데이터(D)는 Si2H6을 소오스가스로 하는 CVD법으로 퇴적된 다결정규소막의 하지의 절연막의 절연내압을 나타낸다. 데이터(E)는 퇴적후에 P를 도입한 다결정규소막의 하지의 절연막의 절연내압을 나타낸다.
제36도의 데이터(E)에 도시한 바와 같이 퇴적 후에 P를 도입한 다결정규소막의 하지의 절연막은 다결정규소막이 70nm을 넘는 막두께인 경우에는 절연내압의 저하를 발생하지 않지만, 70nm이하의 막두께로 되면 절연내압이 급격하게 저하한다. 이것에 대해서 데이터(D)에 나타낸 바와 같이 Si2H6를 소오스가스로 하는 CVD법으로 퇴적된 다결정규소막(도프드폴리실리콘)의 하지의 절연막은 다결정규소막이 70nm이하의 막두께로 되어도 절연내압의 저하가 거의 발생하지 않는다. 즉, 이 다결정규소막은 하지의 절연막(예를 들면 게이트절연막(6)의 절연내압이 저하하지 않으므로, 70nm이하의 얇은 막두께로 형성할 수 있다. 또, 다결정규소막은 막두께가 결정입자의 크기에 가깝게 되면, 표면의 평탄성이 결정입자의 형상으로 규정되고 또한 손상되어(막두께가 균일화되지는 않는다), 단선불량 등이 발생하기 쉬워 도전층으로서는 사용할 수 없으므로, 약 10nm 이상의 막두께로 형성한다.
또, 다결정규소막으로의 불순물의 도입방법으로서 CVD법으로 퇴적된 다결정규소막(노도프드 폴리실리콘)의 표면상에 인유리막을 형성하고, 이 인유리막에 함유되는 P를 열확산법에 의해 다결정규소막에 도입하는 방법이 있다. 이 불순물 도입법은 상기 인유리막의 제거에 플루오르화수소산을 사용한다. 상술한 Si2H6을 소오스가스로 하는 CVD법에 의해 퇴적된 다결정규소막은 상기 인유리막의 제거의 플루오르화수소산의 사용을 폐지하고 또, 이것 이외의 퇴적법으로 퇴적된 다결정규소막에 비해서 막질을 치밀하게 형성할 수 있으므로, 상기 플루오르화수소산의 막중의 침투에 따른 하지의 절연막(예를 들면 절연막(6))의 절연내압의 저하를 방지할 수 있다.
제1층째의 게이트재 형성공정에서 형성된 다결정규소막(7)은 MISFET의 게이트전극 등으로서 사용하는 경우에 동작속도를 손실하지 않는 정도에서 이상의 이유에 따라 그 상층 또는 하지의 절연막의 절연내압을 확보할 수 있으므로, 막두께를 약 100nm정도로 얇게 하여 상층의 평탄화를 도모할 수 있다.
제1층째의 게이트재 형성공정에서 형성된 다결정규소막(7)을 형성한 후에 이 다결정규소막(7)에 열처리를 실시한다. 이 열처리는 예를 들면 질소(N2)가스중, 700∼950℃의 온도에서 8∼12분 정도 실행하여 다결정규소막(7)에 도입된 P의 활성화 및 막질의 안정화를 도모한다.
다음에, 다결정규소막(7)상을 포함하는 기판전면에 절연막(8A)를 형성한다. 절연막(8A)는 주로 다음에 기술하는 전송용MISFET Qt의 게이트절연막(12)를 형성하는 열산화공정에서의 내산화마스크로 사용된다. 이 절연막(8A)는 CVD법으로 퇴적된 질화규소막으로 형성된다. 이 질화규소막은 3nm으로 만족하지 않는 막두께인 경우는 내산화마스크로서 사용할 수 없으므로, 3nm이상의 막두께로 형성된다. 또, 질화규소막은 단차형상의 성장을 억제하고, 상층의 평탄화를 도모하기 위해 10nm이하의 얇은 막두께로 형성한다. 즉, 질화규소막은 3∼10nm의 막두께로 형성되고, 본 실시예에서는 8nm의 막두께로 형성한다.
다음에, 절연막(8A)상을 포함하는 기판전면에 절연막(8)을 형성한다. 절연막(8)은 하층의 다결정규소막(7), 상층의 도전층(13)의 각각을 전기적으로 분리한다. 절연막(8)은 무기실란(SiH4또는 SiH2Cl2)을 소오스가스, 산화질소(N2O)가스를 캐리어가스로 하는 CVD법으로 퇴적된 산화규소막으로 형성한다. 산화규소막은 약 800℃의 온도에서 퇴적된다. 절연막(8)은 약 120∼140nm의 막두께로 형성된다.
다음에, 절연막(8), (8A), 다결정규소막(7)의 각각을 순차로 패터닝하고, 제24도에 도시한 바와 같이 다결정규소막(7)에 의해 게이트전극(7)을 형성한다. 패터닝은 포토리도그래피기술을 사용하여 예를 들면 RIE 등의 이방성에칭으로 실행한다. 게이트전극(7)은 구동용MISFET Qd의 게이트전극으로서 구성된다. 또, 게이트전극(7)은 정전기파괴방지회로 I의 클램프용MISFET Qn1, 정전기파괴방지회로 III의 클램프용 MISFET Qn4, Qn5, 출력단회로 IV의 출력용 n채널 MISFET Qn2, Qn3, n채널 MISFET Qn6의 각각의 게이트전극으로서 사용된다.
[제1소스영역 및 드레인영역의 형성공정]
다음에, 게이트전극(7) 및 절연막(8)의 측벽에 사이드월스페이서(9)를 형성한다. 사이드월스페이서(9)는 절연막(8)상을 포함하는 기판전면에 산화규소막을 퇴적하고, 이 퇴적한 막두께에 해당하는 만큼 이 산화규소막의 전면을 에칭하는 것에 의해 형성된다. 산화규소막은 상술한 바와 같이 무기실란가스를 소오스가스로 하는 CVD법으로 퇴적되고, 예를 들면 140∼160nm의 막두께로 형성한다. 에칭은 RIE 등의 이방성에칭을 사용한다.
다음에, 사이드월스페이서(9)를 형성하는 에칭시에 게이트전극(7) 및 사이드월스페이서(9)가 형성된 이외의 영역의 p-형 웰영역(2), n-형 웰영역(3)의 각각의 활성영역의 주면이 노출하므로, 이 노출한 영역에 산화규소막(부호는 붙이지 않음)을 형성한다. 이 산화규소막은 주로 불순물도입시의 오염방지, 불순물 도입에 따른 활성영역의 주면의 손상의 방지 등의 목적으로 사용된다. 산화규소막은 예를 들면 열산화법으로 형성되어 약 10nm의 막두께로 형성한다.
다음에, 메모리셀어레이MAY의 전송용MISFET Qt, 주변회로의 n채널MISFET Qn, p채널 MISFET Qp의 각각(이중드레인구조의 형성영역은 제외)의 형성영역에 불순물도입마스크(40)을 형성한다. 메모리셀어레이MAY에 있어서, 불순물도입마스크(40)은 제10도에 부호DDD를 붙여서 1점쇄선으로 둘러싼 영역 외에 형성된다. 불순물도입마스크(40)은 예를 들면 포토리도그래피기술로 형성된 포토레지스트막으로 형성한다.
다음에, 불순물도입마스크(40)을 사용하여 메모리셀어레이MAY의 구동용MISFET Qd의 형성영역에 있어서 p-형 웰영역(2)의 주면부에 2종류의 n형 불순물을 도입한다. 이 2종류의 n형 불순물은 동일 제조공정에 의해 정전기파괴방지회로 I, III, 출력단회로 IV의 각각의 이중드레인구조를 채용하는 n채널 MISFET Qn의 형성영역에 있어서 p-형 웰영역(2)의 주면부에도 도입된다. n형 불순물중의 한쪽은 P를 사용하고, 다른쪽은 P에 비해서 확산속도가 느린 As를 사용한다. p는 이온주입법을 사용하여 약 30KeV 정도의 에너지로 약 1014atoms/cm2정도 도입된다. As는 이온주입법을 사용하여 약 40KeV 정도의 에너지로 약 1014atoms/cm2정도 도입된다. 이 As, P의 각각의 도입시에는 불순물도입마스크(40)과 함께 게이트전극(7)의 측벽에 형성된 사이드월스페이서(9)도 불순물도입마스크로서 사용된다.
P, As의 각각의 도입후, 불순물도입마스크(40)은 제거된다.
다음에, 2종류의 n형 불순물 P, As의 각각에 신장확산을 실시하고, 제25도에 도시한 바와 같이 P로 저불순물농도의 n형 반도체영역(10) 및 As로 고불순물농도의 n+형 반도체영역(11)을 형성한다. 이 n형 반도체영역(10) 및 n+형 반도체영역(11)은 각각의 n형 불순물의 확산속도가 다르므로, 이중드레인구조를 구성한다. n형 반도체영역(10), n+형 반도체영역(11)의 각각은 사이드월스페이서(9)를 불순물도입마스크로서 사용하므로, 구동용MISFET Qd의 형성영역에 있어서 채널형성영역측으로의 확산량이 사이드월스페이서(9)로 규정된다. 즉, n형 반도체영역(10), n+형 반도체영역(11)의 각각은 게이트전극(7)을 불순물도입마스크로서 사용한 경우에 비해서 사이드월스페이서(9)의 막두께에 해당하는 만큼 채널형성영역측으로의 확산량을 저감할 수 있다. 이 채널형성영역측으로의 확산량의 저감은 구동용MISFET Qd의 실효적인 게이트길이 치수(채널길이치수)를 확보할 수 있으므로, 구동용MISFET Qd의 단채널효과를 방지할 수 있다.
n형 반도체영역(10), n+형 반도체영역(11)의 각각을 형성하는 공정에 의해 메모리셀어레이MAY에 있어서, 메모리셀MC의 이중드레인구조를 사용하는 구동용MISFET Qd가 완성된다. 또, 동일제조공정에 의해 정전기파괴방지회로 I, III, 출력단회로 IV의 각각의 이중드레인구조를 채용하는 MISFET Qn1∼Qn6이 완성된다.
이와 같이 (D-2) 외부단자BP와 MISFET(INC, Qn2, Qn3, Qn6, OUTC)로 형성되는 입출력단회로(II, IV)사이에 MISFET(Qn1, Qn4, Qn5)로 형성되는 정전기파괴방지회로(I, III)를 배치하고, 메모리셀MC를 구동용MISFET Qd 및 전송용MISFET Qt로 구성하는 SRAM1에 있어서, 메모리셀MC의 구동용MISFET Qd, 정전기파괴방지회로(I, III)의 외부단자BP에 직접 접속되는 드레인영역(또는 소스영역(10) 및 (11))을 갖는 MISFET(Qn1, Qn4, Qn5) 또는 입출력단회로(IV)의 상기 외부단자BP에 직접 접속되는 드레인영역(또는 소스영역(10) 및 (11))을 갖는 MISFET(Qn2, Qn3, Qn6)의 각각을 형성하는 공정과 메모리셀MC의 전송용MISFET Qt를 형성하는 공정을 포함한다. 이 구성에 의해 메모리셀MC의 이층드레인구조를 채용하는 구동용MISFET Qd를 형성하는 공정과 동일 제조공정에서 정전기파괴방지회로(I, III)의 MISFET(Qn1, Qn4, Qn5) 또는 입출력단회로(IV)의 MISFET(Qn2, Qn3, Qn6)을 형성할 수 있으므로, 이 정전기파괴방지회로의 MISFET 또는 입출력단회로의 MISFET를 형성하는 공정에 해당하는 만큼 SRAM1의 제조프로세스의 제조 공정수를 저감할 수 있다.
[제2게이트절연막의 형성공정]
다음에, 메모리셀어레이MAY의 전송용MISFET Qt, 주변회로의 n채널 MISFETQn, p채널 MISFET Qp 의 각각의 형성영역에 있어서 p-형 웰영역(2), n-형 웰영역(3)의 각각의 활성영역의 주면부에 임계값전압조정용 불순물을 도입한다. 임계값전압조정용 불순물로서는 p형 불순물 예를 들면 BF2를 사용한다. BF2는 이온주입법을 사용하여 약 40KeV 정도의 에너지로 약 1012atoms/cm2정도 도입된다. BF2는 활성영역의 주면상에 형성된 부호를 붙이지 않은 산화규소막을 통해서 p-형 웰영역(2), n-형 웰영역(3)의 각각의 주면부에 도입된다.
다음에, 메모리셀어레이MAY의 전송용MISFET Qt, 주변회로의 n채널 MISFETQn, p채널 MISFET Qp의 각각의 형성영역에 있어서, p-형 웰영역(2), n-형 웰영역(3)의 각각의 활성영역의 주면상의 산화규소막을 제거하여 그 주면을 노출한다.
다음에, 이 노출된 p-형 웰영역(2), n-형 웰영역(3)의 각각의 활성영역의 주면상에 게이트절연막(12)를 형성한다. 게이트절연막(12)는 열산화법으로 형성되어 약 13∼14nm의 막두께로 형성한다. 게이트절연막(12)는 메모리셀MC의 전송용MISFET Qt, 주변회로의 n채널 MISFET Qn, p채널 MISFET Qp의 게이트절연막으로서 사용된다.
이 게이트절연막(12)를 형성하는 열산화공정에서는 구동용MISFET Qd의 게이트전극(7)(다른 MISFET Qn1~Qn6도 마찬가지)의 상측의 표면부분을 절연막(8A)로 피복하고, 이 절연막(8A)를 내산화마스크로서 사용한다. 게이트전극(7)은 절연막(산화규소막)(8) 및 사이드월스페이서(9)로 주위를 피복하고 있지만, 열산화공정에서 산소의 공급이 있으므로, 절연막(8A)를 마련하지 않은 경우에는 산화된다. 이 산화는 게이트전극(7)의 상측의 모서리부(8B)(제26도에 도시한 점선으로 둘러싼 영역)에 비해서 게이트전극(7)의 상측의 표면부분의 산화속도가 빠르므로(급격하게 산화되므로), 표면부분의 규소가 모서리부(8B)에 비해서 크게 부식되어 게이트전극(7)의 모서리부(8B)가 말려 올라간다. 즉, 게이트전극(7)의 상측의 표면부분상에는 모서리부(8B)상에 비해서 두꺼운 막두께이고, 또 불명확한 막두께의 산화규소막이 성장한다. 즉, 상기 게이트전극(7)상에 형성된 절연막(질화규소막)(8A)는 이 게이트전극(7)의 말려올라감을 저감할 수 있다.
[제2층째의 게이트재의 형성공정]
다음에, 게이트절연막(12)상을 포함하는 기판전면에 다결정규소막(13A)를 퇴적한다. 이 다결정규소막(13A)는 제2층째의 게이트재 형성 공정으로 형성된다. 다결정규소막(13A)는 다결정규소막(7)과 마찬가지로 Si2H6및 PH3을 소오스가스로 하는 CVD법으로 퇴적된다. 본 실시예의 경우, 다결정규소막(13A)는 약 1020~1021atoms/cm3의 농도로 P를 도입한다. 다결정규소막(13A)는 상술한 바와 같이 하지의 절연막 즉, 게이트절연막(12)의 절연내압을 향상할 수 있고, 또 제2층째의 게이트재로서는 다음에 기술하는 고융점금속규화막(13B)로 실질적인 비저항값을 저감할 수 있으므로, 퇴적후에 P를 도입하는 다결정규소막으로는 불가능하게되는 70nm이하의 얇은 막두께로 형성할 수 있다. 즉, 다결정규소막(13A)는 결정입자가 막두께의 균일성에 영향을 미치지않는 10nm 이상의 막두께가 필요하게 되므로, 10∼100nm의 얇은막두께로 형성한다.
다음에, 다결정규소막(13A)에 열처리를 실시한다.
이 열처리는 예를 들면 질소가스중, 700∼950℃의 온도에서 15~25분 정도 실행하여 다결정규소막(13A)에 도입된 P의 활성화 및 막질의 안정화를 도모한다.
다음에, 메모리셀어레이MAY의 메모리셀MC의 구동용MISFET Qd의 소스영역(10) 및 (11)상에 있어서 다결정규소막(13A), 그 하층의 게이트절연막(12)의 각각을 순차로 제거하고, 접속구멍(14)를 형성한다. 접속구멍(14)는 포토리도그래피기술로 형성된 포토레지스트막(에칭마스크)를 사용하여 예를 들면 RIE 등의 이방성에칭을 실시해서 형성한다.
이 접속구멍(14)는 구동용MISFET Qd의 소스영역, 기준전압선(13)의 각각을 접속한다. 청정한 게이트절연막(12)를 형성한 후에 직접 게이트절연막(12)상에 다결정규소막(13A)를 형성하고, 그후 접속구멍(14)를 형성하므로, 상기 접속구멍(14)를 형성하는 포토레지스트막은 직접 게이트절연막(12)에 접촉하지 않는다. 즉, 이 접속구멍(14)를 형성하는 공정은 포토레지스트막의 형성 및 박리에 따른 게이트절연막(12)의 오염이 발생하지 않으므로 게이트절연막(12)의 절연내압이 저하하지 않는다.
다음에, 다결정규소막(13)상을 포함하는 기판전면에 고융점금속규화막(13B)를 형성한다. 이 고융점금속규화막(13B)는 제2층째의 게이트재 형성공정에서 형성된다. 고융점금속규화막(13B)의 일부는 상기 접속구멍(14)를 통해서 구동용MISFET Qd의 소스영역에 접속된다. 고융점금속규화막(13B)는 CVD법 또는 스퍼터법으로 퇴적한 WSi2로 형성한다. WSi2는 양산적으로는 안정성이 높은 게이트재이다. 고융점금속규화막(13B)는 비저항값이 다결정규소막(13A)에 비해서 작으므로, 또 상층의 단차형상의 성장을 억제하기 위해 약 80∼100nm의 비교적 얇은 막두께로 형성한다.
다음에, 고융점금속규화막(13B)상을 포함하는 기판전면에 절연막(15)를 형성한다. 이 절연막(15)는 게이트전극(7)상의 절연막(8)에 비해서 두꺼운 막두께, 예를 들면 200∼300nm의 막두께로 형성한다. 즉, 절연막(15)는 다음에 기술하는 접속구멍(22)를 형성할 때에 게이트전극(7)상의 절연막(8)이 에칭 제거되어도 게이트전극(13)상의 절연막(15)가 잔존하고, 이 게이트전극(13), 상층의 도전층(23)의 각각의 절연이 실행되는 막두께로 형성된다. 절연막(15)는 예를 들면 유기실란(Si(OC2H5)4)를 소오스가스로 하는 고온도(예를 들면 700~850℃), 저압력(예를 들면 1.0Torr)의 CVD법으로 퇴적된 산화규소막으로 형성한다.
다음에, 절연막(15), 고융점금속규화막(13B), 다결정규소막(13A)의 각각에 순차로 패터닝을 실시하고, 제26도에 도시한 바와 같이 다결정규소막(13A) 및 고융점금속규화막(13B)로 구성된 적층구조의 게이트전극(13)을 형성한다. 게이트전극(13)은 메모리셀MC의 전송용MISFET Qt, 주변회로의 n채널 MISFET Qn, p채널 MISFET Qp의 각각의 게이트전극으로서 사용된다. 또, 게이트전극(13)을 형성하는 공정과 동일한 제조공정에서 워드선(WL)(13), 기준전압선(Vss)(13)의 각각이 형성된다. 패터닝은 포토리도그래피기술로 형성된 에칭마스크를 사용하여 RIE 등의 이방성에칭으로 실행한다.
[제2소스영역 및 드레인영역의 형성공정]
다음에, 메모리셀어레이MAY의 메모리셀MC의 전송용MISFET Qt, 주변회로의 n채널 MISFET Qn의 각각의 형성영역에 있어서 p-형 웰영역(2)의 활성영역의 주면부에 n형 불순물을 도입한다. 이 n형 불순물은 LDD구조의 저불순물농도의 n형 반도체영역(17)을 형성할 목적으로 도입되어 드레인영역 근방에서의 전계강도를 약하게 하기 위해 불순물 농도구배가 As에 비해서 완만한 P를 사용한다. P는 이온주입법을 사용하여 약 30KeV정도의 에너지로 약 1×1013atoms/cm2정도 도입된다.
P는 게이트전극(13)을 불순물도입마스크로서 사용하고, 이 게이트전극(13)에 대해서 자기정합으로 도입된다.
그 후, 열처리를 실시하고, 상기 P에 신장확산을 실시해서 n형 반도체영역(17)을 형성한다(제27도 참조). 열처리는 예를 들면 아르곤(Ar) 중, 900~1000℃의 고온도에서 약 20분 실행한다. 이 열처리에 따라 n형 반도체영역(17)은 전송용 MISFET Qt, n채널 MISFET Qn의 각각의 채널형성영역측으로의 확산량이 증가하고, 제조프로세스의 완료후에 약 0.5㎛ 또는 그이상의 치수로 게이트전극(13)에 중첩된다. n형 반도체영역(17)은 다음에 기술하는 전송용MISFET Qt, n채널 MISFETQn의 각각의 고불순물농도의 n+형 반도체영역(18)에 비해서 열처리가 많이 실시되므로, 이 n+형 반도체영역(18)의 확산량에 비해서 확산량의 비가 크게 된다.
제37도(LDD부의 길이와 드레인전류량의 관계를 도시한 도면)의 측정결과에 도시한 바와 같이 상기 n형 반도체영역(LDD부)(17)과 게이트전극(13)의 중첩되어지는 양이 증가하면 드레인전류량이 증가한다.
제37도 중, 가로축은 n형 반도체영역(LDD부)(17)의 게이트길이방향의 길이Ln(㎛)를 나타낸다. 세로축은 드레인전류량(mA)를 나타낸다. 제37도에 도시한 측정에 사용된 LDD구조를 채용하는 n채널MISFET는 게이트길이L/게이트폭W의 비가 0.5㎛/10㎛ 이다. 또, 게이트절연막(산화규소막)의 막두께는 10nm, 드레인전압Vd 및 게이트전압Vg는 모두 5V이다. n형 반도체영역(17)은 1×1013atoms/cm2의 불순물농도, 5×1013atoms/cm2의 불순물농도의 각각이 사용된다. 또, 드레인전류량은 n형 반도체영역(17)과 게이트전극(13)이 중첩되는 경우 및 중첩되지 않는 경우에 대해서 측정하고 있다. 제37도의 측정 결과에 나타낸 바와 같이 어느 불순물농도인 경우에도 n형 반도체영역(17)의 길이Ln이 길게 되면 n형 반도체영역(17)의 게이트길이방향의 기생저항이 증가하여 드레인전류량은 저감된다. 그러나, 어느 불순물농도의 경우에도 n형 반도체영역(17)은 게이트전극(13)과 중첩되어지면 게이트전극(13)에서의 전계효과에 의해 기생저항이 저감되므로, 드레인전류량은 증가한다. 특히, n형 반도체영역(17)의 불순물농도가 1×1013atoms/cm2의 경우는 드레인전류량의 증가가 크다.
또, 제38도(LDD부의 길이와 전계강도의 관계를 도시한 도면)의 측정결과에 나타낸 바와 같이 n형 반도체영역(LDD부)(17)과 게이트전극(17)의 중첩되는 양이 증가하면 전계강도가 저감된다. 제38도중, 가로축은 n형 반도체영역(17)의 게이트길이방향의 길이Ln(㎛)를 나타낸다. 세로축은 전계강도(x 10V/cm)을 나타낸다. 제38도에 도시한 측정에 사용된 LDD구조를 채용하는 n채널MISFET는 상기 제37도에 도시한 측정에 사용된 것과 동일한 조건에서 구성된다. 제38도의 측정결과에 도시한 바와 같이 n형 반도체영역(17)의 불순물농도가 5×1013atoms/cm2의 경우, n형 반도체영역(17)의 길이Ln이 길게 되면 전계강도가 저감되지만, n형 반도체영역(17), 게이트전극(13)의 각각이 중첩되면 전계강도가 역으로 증가한다. 이것에 대해서 n형 반도체영역(17)의 불순물농도가 1×1013atoms/cm2의 경우, n형 반도체영역(17)의 길이Ln이 길게 되면 전계강도가 마찬가지로 저감되고 또, n형 반도체영역(17), 게이트전극(13)의 각각이 중첩되면 전계강도가 더욱 저감된다. 이 전계강도의 저감효과는 n형 반도체영역(17)의 길이Ln이 약 0.1㎛ 이상으로 되면 발생한다. 본 실시예에 있어서, n형 반도체영역(17)의 길이Ln이 약간 변화해도 전계강도가 거의 일정한 안정한 영역 0.5㎛ 또는 그 이상의 길이Ln으로 n형 반도체영역(17)을 형성한다. 또, n형 반도체영역(17)은 단채널효과가 현저하게 나타나지 않는 영역까지의 범위에서 길이Ln을 길게 한다.
상술한 제37도 및 제38도의 측정결과에 따라 상술한 LDD구조를 채용하는 전송용MISFET Qt, n채널 MISFET Qn의 각각은 게이트전극(13)과 n형 반도체영역(17)을 중첩시키고, 적극적으로 상호콘덕턴스(gm)을 향상해서 드레인 전류량을 증가한다. 또, LDD구조를 채용하는 전송용MISFET Qt, n채널 MISFET Qn의 각각은 n형 반도체영역(17)을 약 1×1013atoms/cm2의 불순물 농도로 형성하여 n형 반도체영역(17)의 길이Ln을 길게 함과 동시에 n형 반도체영역(17)을 게이트전극(13)과 중첩시켜 전계강도를 저감한다. 이 전계강도의 저감은 드레인영역 근방에서의 핫케리어의 발생량을 저감할 수 있으므로, LDD구조를 사용하는 전송용MISFET Qt, n채널MISFET Qn의 각각의 임계값전압의 경시적인 변동을 저감할 수 있다.
다음에, 주변회로의 P채널MISFET Qp의 형성영역에 있어서 n-형 웰영역(3)의 활성영역의 주면부에 p형 불순물을 도입한다. 이 p형 불순물은 LDD구조의 저불순물 농도의 n형 반도체영역(19)를 형성할 목적으로 도입된다. p형 불순물은 BF2를 사용한다. BF2는 이온주입법을 사용하여 약 40KeV정도의 에너지로 약 1012~1013atoms/cm2정도 도입된다. BF2는 게이트전극(13)을 불순물도입마스크로서 사용하고 이 게이트전극(13)에 대해서 자기정합으로 도입된다. 이 p형 불순물의 도입에 의해 p형 반도체영역(19)가 형성된다(제21도참조). p형 불순물은 n형 불순물에 비해서 확산속도가 다르므로, p형 반도체영역(19)는 열처리를 실시하지 않아도 게이트전극(13)과 충분한 중첩을 형성할 수 있다.
다음에 상술한 게이트전극(13), 절연막(15)의 각각의 측벽에 사이드월스페이서(16)을 형성한다. 사이드월스페이서(16)은 절연막(15)상을 포함하는 기판전면에 산화규소막을 퇴적하고, 이 퇴적한 막두께에 해당하는 만큼 이 산화규소막의 전면을 에칭하는 것에 의해 형성된다. 산화규소막은 상술한 것과 마찬가지로 무기실란가스를 소오스가스로 하는 CVD법으로 퇴적되고, 예를 들면 200nm의 막두께로 형성한다. 에칭은 RIE 등의 이방성에칭을 사용한다.
다음에, 사이드월스페이서(16)을 형성하는 에칭시에 게이트전극(7) 및 사이드월스페이서(16)이 형성된 이외의 영역의 p-형 웰영역(2), n-형 웰영역(3)의 각각의 활성영역의 주면이 노출되므로, 이 노출된 영역에 산화규소막(부호는 붙이지 않음)을 형성한다. 이 산화규소막은 주로 불순물도입시의 오염방지, 불순물 도입에 따른 활성영역의 주면의 손상방지 등의 목적으로 사용된다. 산화규소막은 예를 들면 열산화법으로 형성되어 약 10nm의 막두께로 형성한다.
다음에, 메모리셀어레이MAY의 메모리셀MC의 전송용MISFET Qt1, 주변회로의 n채널MISFET Qn의 각각의 형성영역에 있어서 p-형 웰영역(2)의 활성영역의 주면부에 n형 불순물을 도입한다. n형 불순물은 pn접합깊이를 얕게 할 목적으로 P에 비해서 확산속도가 느린 As를 사용한다. As는 이온주입법을 사용하여 약 30∼50KeV 정도의 에너지로 약 1015~1016atoms/cm2정도 도입된다. 이 AS는 게이트전극(13) 및 사이드월스페이서(16)을 불순물도입마스크로서 사용하고, 이 게이트전극(13) 및 사이드월스페이서(16)에 대해서 자기정합으로 도입된다
다음에, 주변회로의 p채널MISFET Qp의 형성영역에 있어서 n-형 웰영역(3)의 활성영역의 주면부에 p형 불순물을 도입한다. p형 불순물은 BF2를 사용한다. BF2는 이온주입법을 사용하여 약 30KeV 정도의 에너지로 약1015~1016atoms/cm2정도 도입된다. BF2는 게이트전극(13) 및 사이드월스페이서(16)을 불순물도입마스크로서 사용하고, 이 게이트전극(13) 및 사이드월스페이서(16)에 대해서 자기정합으로 도입된다.
그후, 열처리를 실시하고, 상기 n형 불순물에 신장확산을 실시해서 n+형 반도체영역(18)을 형성함과 동시에 상기 p형 불순물에 신장확산을 실시해서 p+형 반도체영역(20)을 형성한다. 열처리는 예를 들면 질소가스중, 900~1000℃의 고온도에서 약 1~3분 실행한다. 상기 n+형 반도체영역(18)은 소스영역 및 그레인영역으로서 사용된다. 이 n+형 반도체영역(18)을 형성하는 공정에 의해 제27도에 도시한 바와 같이 메모리셀어레이MAY에 있어서 메모리셀MC의 LDD구조를 채용하는 전송용MISFET Qt가 완성됨과 동시에 상기 제21도에 도시한 주변회로의 LDD구조를 채용하는 n채널MISFET Qn이 완성된다. 또, 상기 p+형 반도체영역(20)을 형성하는 공정에 의해 상기 제21도에 도시한 LDD구조를 채용하는 p채널MISFET Qp가 완성된다.
이와 같이 (C-1) 전송용MISFET Qt 및 구동용MISFET Qd로 메모리셀MC가 구성되는 SRAM1에 있어서 p-형 웰영역(기판)(2)의 구동용MISFET Qd의 형성영역의 주면부에 게이트절연막(6)을 개재시켜서 게이트전극(7)을 형성하는 공정, 상기 p-형 웰영역(2)의 구동용MISFET Qd의 형성영역의 주면부에 상기 p-형 웰영역(2)와 반대도전형의 확산속도가 다른 2종류의 n형 불순물(P, As)를 상기 게이트전극(7)에 대해서 자기정합으로 도입하여 이중드레인구조의 구동용MISFET Qd를 형성하는 공정, 상기 p-형 웰영역(2)의 전송용MISFET Qt의 형성영역의 주면부에 게이트절연막(12)를 개재시켜서 게이트전극(13)을 형성하는 공정, 상기 p-형 웰영역(2)의 전송용MISFET Qt의 형성영역의 주면부에 상기 p-형 웰영역(2)와 반대도전형의 낮은 농도의 n형 불순물(P)를 상기 게이트전극(13)에 대해서 자기정합으로 도입하는 공정, 상기 게이트측벽에 그것에 대해서 자기정합으로 사이드월스페이서(16)을 형성하는 공정 및 상기 p-형 웰영역(2)의 전송용MISFET Qt의 형성영역의 주면부에 상기 p-형 웰영역(2)와 반대도전형의 고농도의 n형 불순물(As)를 상기 사이드월스페이서(16)에 대해서 자기정합으로 도입하고, LDD구조의 전송용MISFET Qt를 형성하는 공정을 포함한다. 이 구성에 의해 핫캐리어대책을 목적으로 해서 전송용MISFET Qt 및 구동용MISFET Qd를 LDD구조로 한 경우, 불순물도입마스크가 합계 4개 사용되지만, 본 실시예는 핫캐리어대책 및 상호콘덕턴스의 증가를 목적으로 해서 구동용MISFET Qd를 이중드레인 구조로 하여 1장의 마스크로 2종류의 n형 불순물을 도입하고, 구동용MISFET Qd에서 1장, 전송용MISFET Qt에서 2장, 합계 3장의 마스크를 사용했으므로, 마스크장수를 1장 삭감하여 SRAM1의 제조프로세스에 있어서 제조공정수를 저감할 수 있다. 또, 구동용MISFET Qd의 게이트절연막(6), 전송용MISFET Qt의 게이트절연막(12)의 각각을 각각의 제조공정에서 형성하므로, 각각의 게이트절연막의 막두께를 독립으로 최적화할 수 있다. 예를 들면 구동용MISFET Qd의 게이트절연막(6)의 막두께를 전송용MISFET Qt의 게이트절연막(12)의 막두께에 비해서 얇게 형성한 경우, 구동용MISFET Qd의 상호콘덕턴스를 증가해서 메모리셀MC의 β비율을 크게 한다.
또 (C-2) 상기 구성(C-1)의 구동용MISFET Qd의 이중드레인 구조의 소스영역에는 상기 전송용MISFET Qt의 게이트전극(13)과 동일 제조공정에서 형성된 기준전압선(Vss)(13)이 접속된다. 이 구성에 의해 상기 효과 외에 상기 기준전압선(13)하부의 이 기준전압선(13)과 구동용MISFET Qd의 소스영역(11)을 접속하는 접속용의 반도체영역(기준전압Vss의 인출용 반도체영영)을 구동용MISFET Qd의 이중드레인구조의 반도체영역(10 및 11)을 형성하는 공정에서 형성할 수 있으므로, 상기 접속용의 반도체영역을 형성하는 공정에 해당하는 만큼 SRAM1의 제조프로세스의 제조공정수를 저감할 수 있다.
또, (C-3) 상기 구성(C-1)의 이중드레인구조를 채용하는 구동용MISFET Qd를 형성하는 공정은 상기 게이트전극(7)을 형성한 후에 이 게이트전극(7)의 측벽에 그것에 대해서 자기정합으로 사이드월스페이서(9)를 형성하고, 그 후 상기 확산속도가 다른 2종류의 n형 불순물(P, As)를 상기 게이트전극(7)에 대해서 자기정합으로 도입하는 공정으로 한다. 이 구성에 의해 상기 사이드월스페이서(9)의 막두께에 해당하는 만큼 상기 구동용MISFET Qd의 반도체영역(10 및 11)의 채널형성영역측으로의 돌아 들어가는 양(확산량)을 저감할 수 있다. 이 결과, 구동용MISFET Qd의 실질적인 게이트길이치수를 확보하여 단채널효과를 방지해서 구동용MISFET Qd의 점유면적을 축소할 수 있으므로, 메모리셀MC의 점유면적을 축소하여 SRAM1의 집적도를 향상할 수 있다.
또, (C-4) 상기 LDD구조를 채용하는 전송용MISFET Qt를 형성하는 공정은 상기 게이트전극(13)을 형성한 후, 상기 저불순물농도의 n형 불순물(P)를 도입하고, 이 도입된 n형 불순물에 신장확산을 실시하는 열처리(어닐)을 실행한 후(n형 반도체영역(17)을 형성한 후), 상기 사이드월스페이서(16)을 형성하고, 그후, 상기 고불순물농도의 n형 불순물(As)를 도입하는 공정으로 한다. 이 구성에 의해 상기 전송용MISFET Qt의 LDD구조의 저불순물농도의 n형 불순물의 도입으로 형성된 n형 반도체영역(17)의 채널형성영역측으로의 확산량을 열처리의 추가로 증가할 수 있다. 이결과, 전송용MISFET Qt의 게이트전극(13)과 상기 저불순물농도의 n형 불순물의 도입으로 형성된 n형 반도체영역(17)과의 중첩량(오버랩량)을 증가하여 드레인영역의 근방에발생하는 전계강도를 약하게 할 수 있으므로 핫캐리어의 발생량을 저감해서 전송용MISFET Qt의 경시적인 임계값전압의 저하를 저감하여 SRAM1의 전기적 신뢰성을 향상할 수 있다.
또, (C-5) 워드선(WL)(13)으로 제어되는 전송용MISFET Qt 및 기준전압선(Vss)(13)에 접속된 구동용MISFET Qd로 메모리셀MC가 구성된 SRAM1에 있어서 상기 메모리셀MC의 구동용 MISFET Qd의 게이트전극(7)을 형성하는 공정과 이 게이트전극(7)의 상층에 메모리셀MC의 전송용MISFET Qt의 게이트전극(13)을 형성함과 동시에 이 게이트전극(13)과 동일도전층으로 워드선(13) 및 기준전압선(13)을 형성하는 공정을 포함한다.
이 구성에 의해 상기 메모리셀MC의 전송용MISFET Qt의 게이트전극(13)을 형성하는 공정에서 워드선(13) 및 기준전압선(13)을 형성했으므로, 이 워드선(13) 및 기준전압선(13)을 형성하는 공정에 해당하는 만큼 SRAM1의 제조프로세스의 제조공정수를 저감할 수 있다.
또, (C-12) 메모리셀MC의 전송용MISFET Qt의 게이트전극(13)에 워드선(WL)(13)이 일체로 구성된 SRAM1에 있어서 p-형 웰영역(기판)(2)의 메모리셀MC의 전송용MISFET Qt의 형성영역의 주면상에 게이트절연막(12)를 형성하는 공정, 이 게이트절연막(12)상을 포함하는 기판 전면에 CVD법으로 퇴적되며 또한 이 퇴적중에 저항값을 저감하는 불순물이 도입된다. 결정규소막(도프드 폴리실리콘)(13A)를 형성하는 공정, 이 다결정규소막(13A)상을 포함하는 기판전면에 고융점금속규화막(WSi2)(13B)를 퇴적하는 공정 및 이 고융점금속규화막(13B), 상기 다결정규소막(13A)의 각각에 패터닝을 실시하고, 잔존한 다결정규소막(13A) 및 고융점금속규화막(13B)로 게이트절연막(12)상에 상기 전송용MISFET Qt의 게이트전극(13) 및 그것에 일체로 접속된 워드선(13)을 형성하는 공정을 포함한다. 이 구성에 의해 전송용MISFET Qt의 게이트전극(13)의 하층의 다결정규소막(13A)는 퇴적중에 n형 불순물(P)를 도입하고, 퇴적후의 P의 열확산처리를 폐지해서 이 열확산처리에 의해 다결정규소막의 표면에 형성되는 인유리막의 제거에 플루오르화수소산이 사용되는 것을 폐지했으므로, 또 퇴적중에 n형 불순물이 도입되는 다결정규소막(도프드 폴리실리콘)(13A)의 막질을 퇴적중에 불순물이 도입되지 않은 다결정규소막(노도프드 폴리실리콘)에 비해서 치밀하게 형성할 수 있으므로, 상기 다결정규소막 중으로의 플루오르화수소산의 침투에 따른 게이트절연막(12)의 절연내압의 저하를 저감할 수 있다. 이결과, 저항값을 저감해서 SRAM1의 동작속도의 고속화를 목적으로 하는 2층 구조의 워드선(13)의 하층의 다결정규소막(13A)의 막두께를 박막화하여 워드선(13)의 전체의 막두께를 박막화할 수 있으므로, 이 워드선(13)상에 배치되는 도전층(예를 들면 상보성데이타선 DL)의 하지표면(층간절연막(30)의 표면)의 평탄화를 도모할 수 있다.
또, (C-13) 상기 구성(C-12)의 전송용MISFET Qt의 게이트전극(13) 및 그것에 접속된 워드선(WL)(13)의 하층의 다결정규소막(13A)는 Si2H6을 소오스가스로 하는 CVD법로 퇴적한다. 이 구성에 의해 다결정규소막(13A)의 게이트절연막(12)측의 표면을 평탄화하여 p-형 웰영역(2)와 게이트전극(13) 사이에 전계집중에 발생하는 것을 방지할 수 있으므로, 전송용MISFET Qt의 게이트절연막(12)의 절연내압의 저하를 더욱 저감할 수 있다.
또, (C-14) 상기구성(C'-12) 또는 (C-13)의 전송용MISFET Qt의 게이트전극(13) 및 그것에 접속된 워드선(13)의 하층의 다결정규소막(13A)는 30nm 이상 70nm 이하의 막두께로 형성한다. 이 구성에 의해 전송용MISFET Qt의 게이트전극(13)의 막두께의 박막화를 도모할 수 있음과 동시에 게이트절연막(12)의 절연내압의 저하를 저감할 수 있다.
또, (C-15) 전송용MISFET Qt 및 소스영역(11)이 기준전압선(Vss)(13)에 접속된 구동용MISFET Qd로 메모리셀MC가 구성된 SARM1에 있어서, p-형 웰영역(기판)(2)의 구동용MISFET Qd의 형성영역의 주면상에게이트전극(7)을 형성함과 동시에 그 주면부에 소스영역 및 드레인영역(11)을 형성하여 구동용MISFET Qd를 형성하는 공정, p-형 웰영역(2)의 전송용MISFET Qt의 형성영역의 주면상에 게이트절연막(12)를 형성하는 공정, 이 게이트절연막(12)상을 포함하는 기판전면에 다결정규소막(13A)를 퇴적하는 공정, 구동용MISFET Qd의 소스영역(11)상의 다결정규소막(13A), 그 하층의 게이트절연막(12)의 각각을 순차로 제거하고, 접속구멍(14)를 형성하는 공정, 다결정규소막(13A)상을 포함하는 기판전면에 또, 접속구멍(14)를 통해서 구동용MISFET Qd의 소스영역(11)에 접속되는 고융점금속규화막(13B)를 형성하는 공정 및 이 고융점금속규화막(13B), 다결정규소막(13A)의 각각에 순차로 패터닝을 실시하고, 상기 게이트절연막(12)상에 다결정규소막(13A) 및 고융점금속규화막(13B)로 형성된 게이트전극(13)을 형성함과 동시에 구동용MISFET Qd의 소스영역에 접속된 기준전압선(13)을 형성하는 공정을 포함한다. 이 구성에 의해, 전송용MISFET Qt의 게이트절연막(12)를 형성한후에 이 게이트절연막(12)상에 직접 다결정규소막(13A)를 형성하고, 그후 다결정규소막(13A)와 함께 그 하층의 게이트절연막(12)를 제거해서 구동용MISFET Qd의 소스영역(11)의 표면상에 접속구멍(14)를 형성했으므로, 이 접속구멍(14)를 형성하는 포토레지스트마스크가 전송용MISFET Qt의 게이트절연막(12)에 직접 접촉되지 않아 오염 등에 따른 전송용MISFET Qt의 게이트절연막(12)의 절연내압의 저하를 저감할 수 있다.
또, (B-6) 상기 구성(B-5)의 메모리셀MC의 LDD구조를 채용하는 전송용MISFET Qt는 저불순물농도의 n형 반도체영역(17)의 게이트전극(13)끝에서 채널형성영역측으로의 확산량(게이트전극(13)과 n형 반도체 영역(17)의 중첩량 또는 n형 반도체영역(17)의 길이Ln)을 0.5㎛이상에서 단채널효과가 발생하지 않을 때까지의 범위를 설정한다. 이 구성에 의해, 전송용MISFET Qt의 게이트전극(13)과 저불순물농도의 n형 반도체영역(LDD부)(17)이 중첩량(오버랩량)을 증가하여 드레인영역 근방에 발생하는 전계강도를 약하게 할 수 있으므로, 핫캐리어의 발생량을 저감해서 전송용MISFET Qt의 경시적인 임계값전압의 저하를 저감하여 SRAM1의 전기적신뢰성을 향상할 수 있다.
또, (D-5) 워드선(WL)(13)으로 제어되는 전송용MISFET Qt 및 구동용MISFET Qd로 메모리셀MC가 구성되고, 이 메모리셀MC의 정보의 라이트동작, 정보의 유지동작, 정보의 리드동작을 제어하는 주변회로를 MISFET로 구성하는 SRAM1에 있어서, 메모리셀MC의 구동용MISFET Qd를 형성하는 공정 및 메모리셀MC의 전송용MISFET Qt를 형성함과 동시에 주변회로의 n채널MISFET Qn(또는 p채널MISFET Qp)를 형성하는 공정을 포함한다. 이 구성에 의해, 메모리셀MC의 전송용MISFET Qt를 형성하는 공정에서 주변회로의 n채널 MISFETQn을 형성할 수 있으므로, 이 주변회로의 n채널MISFET Qn을 형성하는 공정에 해당하는 만큼 SRAM1의 제조프로세스의 제조공정수를 저감할 수 있다.
[제3층째의 게이트재 형성공정]
다음에, 기판전면에 에칭을 실시하고 주로 메모리셀어레이MAY의 메모리셀MC의 구동용MISFET Qd의 게이트전극(7)상에 형성된 절연막(8) 및 (8A)의 각각을 제거한다. 이 절연막(8) 및 (8A)의 제거는 게이트전극(13), 워드선(13), 기준전압선(13)의 각각의 상부에 형성된 절연막(15) 및 사이드월스페이서(16)을 에칭마스크로서 사용해서(이들 마스크로 규정되어)실행된다. 즉, 게이트전극(13), 워드선(13), 기준전압선(13)의 각각의 하부에 존재하는 절연막(8) 및 (8A)는 잔존한다. 이 절연막(8) 및 (8A)의 제거는 주로 메모리셀MC의 용량소자C의 제1전극(7)로 되는 구동용MISFET Qd1의 게이트전극(7)의 표면을 노출할 목적으로 실행된다. 또, 절연막(8), 절연막(15)의 각각은 본 실시예에서 대략 동일한 에칭속도를 갖는 산화규소막으로 형성되지만, 에칭마스크로서 사용하는 절연막(15)는 절연막(8)에 비해서 두꺼운막 두께로 형성되어 절연막(8)이 제거되어도 잔존한다. 상기 절연막(8)의 에칭시, 그 하층의 절연막(질화규소막)(8A)는 에칭속도가 다르므로, 에칭스토퍼층으로 사용된다. 즉, 절연막(8) 하부에 에칭스토퍼층으로서 사용되는 절연막(8A)를 형성하는 것에 의해 절연막(8)의 에칭의 제어성을 향상할 수 있다.
이와 같이 (C-16) 전송용MISFET Qt 및 구동용MISFET Qd로 메모리셀MC가 구성되는 SRAM1에 있어서 상기 p-형 웰영역(기판)(2)의 구동용MISFET Qd의 형성영역의 주면상에 게이트절연막(6)을 형성하는 공정, 이 게이트절연막(6)상을 포함하는 기판전면에 다결정규소막(7), 내산화마스크로서의 절연막(질화규소막)(8A), 절연막(산화규소막)(8)의 각각을 순차로 형성하는 공정, 이 절연막(8), 절연막(8A), 다결정규소막(7)의 각각에 실질적으로 동일 패턴으로 순차로 패터닝을 실시하고, 상기 다결정규소막(7)로 구동용MISFET Qd의 게이트전극(7)을 형성하는 공정, 이 게이트전극(7)의 측벽에 사이드월스페이서(산화규소막)(9)를 형성하는 공정, p-형 웰영역(2)의 전송용MISFET Qt의 형성영역의 주면상에 열산화법으로 게이트절연막(12)를 형성하는 공정, 이 게이트절연막(12)상에 전송용MISFET Qt의 게이트전극(13)을 형성하는 공정 및 기판 전면에 에칭처리를 실시하고, 상기 게이트전극(7) 상의 절연막(8), 절연막(8A)의 각각을 순차로 제거하는 공정을 포함한다. 이 구성에 의해 구동용MISFET Qd의 게이트전극(7)의 표면부분에 비해서 모서리부(8B)의 산화속도가 느린 현상에 따라 게이트절연막(12)를 형성하는 열산화공정에서 구동용MISFET Qd의 게이트전극(7)의 끝부가 말려 올라가는 현상을 상기 게이트전극(7)상의 절연막(질화규소막: 내산화마스크)(8A)으로 저감할 수 있으므로, 게이트전극(7)상의 절연막(산화규소막)(8)의 막두께를 균일화할 수 있어 이 절연막(8)의 제거공정에서의 에칭량을 저감할 수 있다. 또, 절연막(8)의 제거공정에 있어서 게이트전극(7)상의 절연막(질화규소막)(8A)를 에칭스토퍼층으로서 사용하여 에칭부족이나 과잉에칭을 저감할 수 있으므로, 에칭의 제어성을 향상시킬 수 있다. 또, 게이트절연막(12)를 형성하는 열산화공정에 있어서 게이트전극(7)상의 절연막(질화규소막)(8A)를 내열산화마스크로서 사용하여 게이트전극(7)의 표면부분의 다결정규소막의 결정입자의 성장을 저감할 수 있으므로, 게이트전극(7)의 표면의 평탄화를 도모할 수 있다. 이 게이트전극(7)의 표면의 평탄화는 용량소자C의 제1전극(7)의 표면을 평탄화할 수 있는 것을 의미한다.
다음에, 게이트전극(7)의 노출된 표면상을 포함하는 기판전면에 절연막(21)을 형성한다. 이 절연막(21)은 주로 메모리셀MC의 용량소자C의 유전체막(21)로서 사용된다. 절연막(21)은 제33도의 측정결과에 나타낸 바와 같이 절연내압을 향상할 수 있는 CVD법으로 퇴적한 산화규소막에 의해 형성한다. 용량소자C의 제1전극(7)은 Si2H6을 소오스가스로 하는 CVD법에 의해 퇴적되어 제34도에 도시한 바와 같이 표면을 평탄화할 수 있으므로, 절연막(21)은 절연내압을 향상할 수 있고, 그 결과 막두께를 얇게 할 수 있다. 또, 절연막(21)은 단층의 산화규소막으로 형성되어 막두께를 얇게 할 수 있다. 절연막(21)은 약40nm의 얇은 막두께로 형성된다.
다음에, 메모리셀MC의 전송용MISFET Qt의 한쪽의 반도체영역(18) 및 다른쪽의 반도체영역(18)상에 있어서 절연막(21) 및 그 하층의 절연막을 제거하고 접속구멍(22)를 형성한다. 전송용MISFET Qt의 한쪽의 반도체영역상에 형성된 접속구멍(22)는 이 한쪽의 반도체영역(18), 구동용MISFET Qd의 드레인영역(11), 게이트전극(7), 용량소자C의 제2전극(23)의 각각을 접속할 목적으로 형성된다. 전송용MISFET Qt의 다른쪽의 반도체영역상에 형성된 접속구멍(22)는 이 다른쪽의 반도체영역, 중간도전층(23)의 각각을 접속할 목적으로 형성된다. 이 후자의 절연막(21)에 형성되는 접속구멍(22)는 전송용MISFET Qt의 게이트전극(13)의 측벽에 마련된 사이드월스페이서(16)보다 게이트전극(13)측에 큰 개구크기로 형성된다. 즉, 절연막(21)에 형성된 접속구멍(22)내에는 사이드월스페이서(16)이 노출하고, 다른쪽의 반도체영역(18)상의 실질적인 접속구멍(22)의 개구크기는 사이드월스페이서(16)으로 규정된다. 따라서, 실질적인 접속구멍(22)의 게이트전극(13)측의 개구위치는 이 게이트전극(13)에 대해서 자기정합으로 규정된다.
다음에, 유전체막으로 되는 절연막(21)상을 포함하는 기판전면에 다결정규소막(23)을 퇴적한다. 이 다결정규소막(23)은 제3층째의 게이트재 형성공정에서 형성된다. 다결정규소막(23)의 일부는 접속구멍(22)를 통해서 전송용MISFET Qt의 반도체영역, 구동용MISFET Qd의 드레인영역 및 게이트전극(7)에 접속된다. 이 다결정규소막(23)은 부하용MISFET Qp의 게이트전극(23), 용량소자C의 제2전극(23), 도전층(23), 중간도전층(23)의 각각으로서 사용된다. 특히, 다결정규소막(23)은 부하용MISFET Qp의 게이트전극(23) 및 용량소자C의 제2전극(23)으로서 사용되므로, 상술과 마찬가지로 Si2H6및 PH3을 소오스가스로 하는 CVD법으로 퇴적된다(도프드 폴리실리콘). 다결정규소막(23)은 상층의 단차형상의 성장을 억제하기 위해 예를 들면 60~80nm의 얇은 막두께로 형성되어1020~1021atoms/cm3정도의 P농도로형성된다.
그후, 열처리를 실시하여 다결정규소막(23)에 도입된 P의 활성화를 실행한다. 이 열처리는 질소가스 중, 700∼900℃정도의 고온도에서 약 20분실행한다.
다음에, 다결정규소막(23)에 패터닝을 실시하고 제28도에 도시한 바와 같이 부하용MISFET Qp의 게이트전극(23), 용량소자C의 제2전극(23), 도전층(23), 중간도전층(23)의 각각을 형성한다. 다결정규소막(23)의 패터닝을 예를 들면, 포토리도그래피기술로 형성된 에칭마스크 및 RIE 등의 이방성에칭을 사용해서 실행한다.
제2전극(23)을 형성하는 공정에 의해 제1전극(7), 유전체막(21), 제2전극(23)의 각각을 순차로 적층한 용량소자C가 완성된다.
이와 같이 (C-6) 구동용MISFET Qd의 게이트전극(7)을 제1전극(7)로하고, 이 제1전극(7)상에 유전체막(21)을 개재시켜서 정보축적노드영역에 접속된 제2전극(23)을 마련한 용량소자C가 메모리셀MC에 배치되는 SRAM1에 있어서, 제1전극(7) 또는 제2전극(23)을 CVD법으로 퇴적하고 또한 이 퇴적중에 저항값을 저감하는 불순물을 도입한 다결정규소막(도프드 폴리실리콘막)으로 형성한다. 이 구성에 의해 CVD법에 의해 퇴적한 후에 불순물을 도입해서 저저항화된 다결정규소막에 비해서 다결정규소막의 유전체막(21)과 접촉하는 측의 표면, 즉 제1전극(7)의 상측 또는 제2전극(23)의 하측의 표면을 평탄화할 수 있다. 이 결과, 용량소자C의 제1전극(7)과 제2전극(23)사이에 발생하는 전계집중을 방지하여 용량소자C의 유전체막(21)의 절연내압을 향상할 수 있으므로, SRAM1의 전기적신뢰성을 향상할 수 있다. 또, 용량소자C의 유전체막(21)의 절연내압을 향상할 수 있으므로, 유전체막(21)을 박막화하여 용량소자C에 축적되는 전하량을 증가할 수 있으므로, 용량소자C의 크기를 축소해서 메모리셀MC의 점유면적을 축소하여 SRAM1의 집적도를 향상할 수 있다. 또, 용량소자C에 축적되는 전하량을 증가할 수 있으므로, 메모리셀MC의 정보유지의 안정화를 향상하여 α선 소프트에러내압을 향상할 수 있다.
또, (C-7) 구동용MISFET Qd의 게이트전극(7)을 제1전극(7)로 하고, 이 제1전극(7)상에 유전체막(21)을 개재시켜서 정보축적노드영역에 접속된 제2전극(23)을 마련한 용량소자C가 메포리셀MC에 배치되는 SRAM1에 있어서, 제1전극(7) 또는 제2전극(23)을 Si2H6및 PH3을 소오스가스로 하는 CVD법으로 퇴적된 다결정규소막(23)으로 형성한다. 이 구성에 의해 CVD법으로 퇴적한 다결정규소막(단순한 도프드 폴리실리콘)에 비해서 Si2H6및 PH3을 소오스가스로 하는 CVD법에 의해 퇴적된 다결정규소막의 유전체막(21)과 접촉하는 측의 표면 즉, 제1전극(7)의 상측 또는 제2전극(23)의 상측의 표면을 더욱 평탄화할 수 있다.
이 결과, 상기 구성(C-6)의 효과와 동일한 효과를 나타낼 수 있다.
또, (C-8) 구동용 MISFET Qd의 게이트전극(7)을 제1전극(7)로 하고, 이 제1전극(7)상에 유전체막(21)을 개재시켜서 정보축적노드영역에 접속된 제2전극(23)을 마련한 용량소자C가 메모리셀MC에 배치되는 SRAM1에 있어서, CVD법에 의해 퇴적된 다결정규소막(23)으로 제1전극(7)을 형성하는 공정 및 이 제1전극(7)상에 CVD법으로 퇴적한 산화규소막으로 유전체막(21)을 형성하는 공정을 포함한다. 이 구성에 의해 제1전극(7)인 다결정규소막의 표면에 열산화법으로 형성된 산화규소막으로 유전체막을 형성하는 경우에 비해서 하지의 다결정규소막의 표면의 결정입자(그레인)의 결정면(다른 여러개의 결정면이 존재하고, 각 결정면에서 열산화성장속도가 다르다)에 관계없이 산화규소막을 퇴적할 수 있어 이 산화규소막 즉, 유전체막(21)의 막두께를 균일화할 수 있으므로, 제1전극(7)과 제2전극(23) 사이에 발생하는 전계집중을 방지해서 유전체막(21)의 절연내압을 향상하여 SRAM1의 전기적 신뢰성을 향상할 수 있다. 또, 상기 구성(C-6)의 효과와 마찬가지로 용량소자C의 크기를 축소하여 메모리셀MC의 점유면적을 축소할 수 있으므로, SRAM1의 집적도를 향상할 수 있다. 또, 메모리셀MC의 정보유지의 안정성을 향상하여 α선의 소프트에러내압을 향상할 수 있다.
또, (C-9) 상기 구성(C-8)의 제1전극(7) 또는 제1전극(23)은 CVD법으로 퇴적되며 또한 이 퇴적중에 저항값을 저감하는 불순물을 도입한 다결정규소막 또는 Si2H6및 FH3을 소오스가스로 하는 CVD법으로 퇴적된 다결정규소막(23)으로 형성된다. 이 구성에 의해 상기 구성(C-8)의 효과에 부가해서 상기 구성(C-6) 또는 (C-7)의 효과를 나타낼 수 있다.
또, (C-10) 전송용MISFET Qt의 한쪽의 반도체영역(18)에 제1구동용MISFET Qd의 드레인영역(11) 및 제2구동용MISFET Qd의 게이트전극(7)이 접속되고, 제1구동용MISFET Qd의 게이트전극(7)에 제1전극(7), 제1구동용MISFET Qd의 드레인영역에 제2전극(23)의 각각을 접속한 용량소자C가메모리셀MC에 구성된 SRAM1에 있어서, 제1구동용MISFET Qd 및 제2구동용MISFET Qd를 형성함과 동시에 제1구동용MISFET Qd의 게이트전극(7)로 용량소자C의 제1전극(7)을 형성하는 공정, 제1구동용MISFET Qd의 드레인영역에 한쪽의 반도체영역이 접속된 전송용MISFET Qt를 형성하는 공정 및 용량소자C의 제1전극(7)상에 유전체막(21)을 개재시켜서 용량소자C의 제2전극(23)을 형성함과 동시에 이 제2전극(23)의 일부의(인출된) 도전층(23)으로 전송용MISFET Qt의 한쪽의 반도체영역과 제2구동용MISFET Qd의 게이트전극(7)을 접속하는 공정을 포함한다. 이 구성에 의해 용량소자C의 제1전극(7)을 제1구동용MISFET Qd의 게이트전극(7)로 형성했으므로, 제1전극(7)을 형성하는 공정에 해당하는 만큼 SRAM1의 제조프로세스의 제조공정수를 저감할 수 있음과 동시에 용량소자C의 제2전극(23)을 형성하는 공정에서(제2전극(23)과 동일도전층을 사용해서) 전송용MISFET Qt의 한쪽의 반도체영역과 제2구동용MISFET Qd의 게이트전극(7)을 접속했으므로, 이 양자사이를 접속하는 공정에 해당하는 만큼 SRAM1의 제조프로세스의 제조공정수를 저감할 수 있다.
또, (C-11) 상기 구성(C-10)의 용량소자C의 제1전극(7) 또는 제2전극(23)은 Si2H6및 PH3을 소오스가스로 하는 CVD법으로 퇴적된 다결정규소막(도프드 폴리실리콘)(23) 또는 CVD법으로 퇴적되며 또한 이 퇴적중에 저항값을 저감하는 불순물을 도입한 다결정규소막(도프드 폴리실리콘)으로 형성된다. 이 구성에 의해 상기 구성(C-10)의 효과에 부가해서 구성(C-6) 또는 (C-7)의 효과를 나타낼 수 있다.
또, (C-17) 상술한 (C-16)의 구동용MISFET Qd의 게이트전극(7)은 용량소자C의 제1전극(7)로서 사용되고, 절연막(산화규소막)(8), 절연막(질화규소막)(8A)의 각각이 제거된 게이트전극(7)상에는 유전체막(21)을 개재시켜서 용량소자C의 제2전극(23)이 형성된다. 이 구성에 의해 용량소자C의 제1전극(7)인 게이트전극(7)의 표면이 열산화공정시에 절연막(질화규소막)(8A)로 피복되어 표면이 평탄화되므로, 용량소자C의 제1전극(7)과 제2전극(23) 사이에 발생하는 전계집중을 저감하여 용량소자C의 유전체막(21)의 절연내압을 향상할 수 있다.
또, (C-18) 전송용MISFET Qt의 한쪽의 반도체영역(18)의 구동용MISFET Qd의 게이트전극(7)이 접속된 메모리셀MC로 구성된 SRAM1에 있어서, p-형 웰영역(기판)(2)의 구동용MISFET Qd의 형성영역의 주면상에 게이트전극(7) 및 그 상부에 절연막(8)을 형성하는 공정, p-형 웰영역(2)의 전송용MISFET Qt의 형성영역의 주면상에 게이트전극(13) 및 그 상부에 절연막(8)에 비해서 두꺼운 막두께의 절연막(15)를 형성함과 동시에 이 전송용MISFET Qt의 형성영역의 주면부에 한쪽의 반도체영역(18)을 형성하는 공정, 구동용MISFET Qd의 게이트전극(7)상의 절연막(8)의 일부를 제거함과 동시에 전송용MISFET Qt의 한쪽의 반도체영역의 적어도 일부의 표면을 노출하는 접속구멍(f2)를 형성하는 공정 및 이 접속구멍(22)를 통해서 전송용MISFET Qt의 한쪽의 반도체영역(18), 구동용MISFET Qd의 게이트전극(7)의 각각을 게이트전극(7) 및 게이트전극(13)보다 상층에 형성된 도전층(23)으로 접속하는 공정을 포함한다. 이 구성에 의해 구동용MISFET Qd의 게이트전극(7)상의 절연막(8)의 막두께에 비해서 전송용MISFET Qt의 게이트전극(13)상의 절연막(15)의 막두께를 두껍게 형성하여 접속구멍(22)를 형성할 때에 게이트전극(13)상에 절연막(15)를 잔존시켰으므로, 게이트전극(13)과 도전층(23)의 단락을 방지하여 SRAM1의 제조프로세스의 제조효율을 향상할 수 있다.
또, (C-19) 전송용MISFET Qt의 한쪽의 반도체영역(18)에 구동용MISFET Qd의 게이트전극(7)이 접속된 메모리셀MC를 구성하고, 이 메모리셀MC의 전송용MISFET Qt의 다른쪽의 반도체영역(18)에 상보성데이타선(DL:33)이 접속된 SRAM1에 있어서, p-형 웰영역(기판)(2)의 구동용MISFET Qd의 형성영역의 주면상에 게이트전극(7)을 형성하는 공정, p-형 웰영역(2)의 전송용MISFET Qt의 형성영역의 주면상에 게이트전극(7)보다 상층의 게이트전극(13)을 형성함과 동시에 이 전송용MISFET Qt의 형성영역의 주면부에 한쪽의 반도체영역 및 다른쪽의 반도체영역(18)을 형성하는 공정, 전송용MISFET Qt의 한쪽의 반도체영역, 구동용MISFET Qd의 게이트전극(7)의 각각을 게이트전극(7) 및 게이트전극(13)보다 상층에 형성된 도전층(23)으로 접속함과 동시에 이 도전층(23)과 동일 도전층으로 전송용MISFET Qt의 다른쪽의 반도체영역상에 중간도전층(23)을 형성하는 공정 및 이 중간도전층(23)을 개재시켜서 전송용MISFET Qt의 다른쪽의 반도체영역에 상보성데이타선(DL: 33)을 접속하는 공정을 포함한다. 이 구성에 의해 전송용MISFET Qt의 한쪽의 반도체영역과 구동용MISFET Qd의 게이트전극(7)을 접속하는 도전층(23)을 형성하는 공정에서 중간도전층(23)을 형성할 수 있으므로, 이 중간도전층(23)을 형성하는 공정에 해당하는 만큼 SRAM1의 제조프로세스의 제조공정수를 저감할 수 있다. 또, 도전층(23)은 용량소자C의 제2전극(23) 및 부하용MISFET Qp의 게이트전극(23)과 동일도전층으로 형성되므로, 도전층(23)을 형성하는 공정에 해당하는 만큼 SRAM1의 제조프로세스의 제조공정수를 저감할 수 있다.
[제3게이트절연막의 형성공정]
다음에, 게이트전극(23), 제2전극(23), 도전층(23), 중간도전층(23)의 각각의 상부를 포함하는 기판전면에 절연막(24)를 형성한다. 절연막(24)는 하층의 게이트전극(23) 등의 도전층, 상층의 도전층(26)의 각각을 전기적으로 분리함과 동시에 부하용MISFET Qp의 게이트절연막(24)로서 사용된다. 절연막(24)는 상술한 용량소자C의 유전체막(21) 등과 마찬가지로 무기실란가스를 소오스가스로하는 CVD법으로 퇴적한 산화규소막으로 형성한다. 절연막(24)는 절연내압을 확보할 목적으로 약 20nm이상의 막두께로 형성하여 부하용MISFET Qp의 게이트절연막(24)로서 사용하므로, 도통특성(ON특성)을 확보할 목적으로 약 50nm이하의 막두께로 형성한다. 본 실시예에 있어서 절연막(24)는 예를 들면 35∼45nm의 막두께로 형성된다.
[제4층째의 게이트재 형성공정]
다음에, 메모리셀어레이MAY의 메모리셀MC의 도전층(23)의 상부에 있어서 절연막(24)에 접속구멍(25)를 형성한다. 접속구멍(25)는 하층의 도전층(23), 상층의 도전층(26, 실제로는 부하용MISFET Qp의 n형채널형성영역(26N))의 각각을 접속한 목적으로 형성된다.
다음에, 절연막(24)상을 포함하는 기판전면에 다결정규소막(26)을 형성한다. 이 다결정규소막(26)은 제4층째의 게이트재 형성공정에 의해 형성된다. 다결정규소막(26)은 부하용MISFET Qp의 n형채널형성영역(26N), 소스영역(26P), 전원전압선(Vcc: 26P)의 각각을 형성한다. 다결정규소막(26)은 상술한 다결정규소막(7), (13A), (23)의 각각과 달리 Si2H6을 소오스가스로 하는 CVD법으로 퇴적한 소위 논도프드 폴리실리콘으로 형성한다. 다결정규소막(26)은 예를 들면 40nm의 얇은 막두께로 형성한다.
다결정규소막(26)은 상술한 바와 같이 결정입자가 막두께의 균일성에 영향을 미치지 않는 30nm이상의 막두께로 형성한다. 또, 다결정규소막(26)은 부하용MISFET Qp로서 누설전류를 저감하기 위해 제39도(누설전류의 막두께 의존성을 나타낸 도면)에 도시한 바와 같이 50nm이하의 막두께로 형성한다. 제39도중, 가로축은 다결정규소막의 막두께(nm)을 나타내고, 세로축은 누설전류량(PA)를 나타낸다. 제39도에 도시한 바와 같이 다결정규소막은 약 50nm이하의 막두께로 되면 급격하게 누설전류량을 저감할 수 있다.
[제3소스영역 및 드레인영역의 형성공정]
다음에, 도시하지 않지만, 다결정규소막(26)상에 절연막을 형성한다.
이 절연막은 불순물도입시의 오염방지, 표면의 손상의 완화 등을 목적으로 해서 형성된다. 절연막은 예를 들면 열산화법으로 형성한 산화규소막으로 형성하여 약 4~6nm정도의 얇은 막두께로 형성한다.
다음에, 다결정규소막(26)의 전면에 임계값전압조정용 불순물을 도입한다. 이 임계값전압조정용 불순물은 n형 불순물 예를 들면 P를 사용한다. P는 부하용MISFET Qp의 임계값전압을 엔한스멘트형으로 할 목적으로 도입된다. 엔한스멘트형의 임계값전압은 약 1017~1018atoms/cm3의 불순물농도에서 얻을 수 있다. 따라서, p는 이온주입법을 사용하여 약 30KeV정도의 에너지로 약 1012~1013atoms/cm2정도 도입된다. 다결정규소막에 도입되는 P의 불순물농도가 1016atoms/cm3을 넘은 경우, 다결정규소막은 임계값전압이 상승하므로(절대값에서 크게 되므로), 고저항소자로서 작용한다. 즉, 부하용MISFET Qp는 비도통시(OFF시)에서 n형 채널형성영역(26N)에서의 누설전류만큼에 해당하는 전류밖에 메모리셀MC의 정보축적노드영역에 전원전압Vcc를 공급할 수 없으므로, 정보의 유지특성이 저하한다. 또, 다결정규소막에 도입되는 P의 불순물농도를 더욱 증가하여 임계값전압을 상승시키면 누설전류량이 증대한다. 이 누설전류의 증대는 소비전력화의 방해로 된다. 임계값전압조정용 불순물을 도입하는 공정에 의해 n형 채널형성영역(26N)이 형성된다.
다음에, 메모리셀어레이MAY의 메모리셀MC의 부하용MISFET Qp의 소스영역(26P)의 형성영역 및 전원전압선(Vcc: 26P)의 형성영역에 있어서 다결정규소막(26)에 p형 불순물을 도입한다. p형 불순물은 예를 들면 BF2를 사용하여 제13도에 부호(26p)를 붙여서 2점쇄선으로 둘러싼 영역내에 도입된다. BF3는 이온주입법을 사용하여 약 30KeV정도의 에너지로 약1014atoms/cm2정도 도입된다. p형 불순물의 도입시에는 포토리도그래피기술로 형성된 포토레지스트막을 불순물도입마스크로서 사용한다.
다음에, 다결정규소막(26)에 패터닝을 실시하여 n형 채널형성영역(26N), 소스영역(26P), 전원전압선(26P)의 각각을 형성한다. 다결정규소막(26)의 패터닝을 예를 들면 포토리도그래피기술로 형성된 에칭마스크를 사용하여 RIE 등의 이방성에칭에 의해 실행한다. n형 채널형성영역(26N) 및 소스영역(26P)가 형성되면 제29도에 도시한 바와 같이 메모리셀MC의 부하용MISFET Qp가 완성된다. 또, 이부하용MISFET Qp의 완성에 의해 메모리셀MC가 완성된다. 또, 전원전압선(26P)는 제22도에 도시한 바와 같이 주변회로의 영역(X디코더회로 XDEC의 영역)에 있어서 접속구멍(25)를 통해서 p+형 반도체영역(20)에 접속된다. 이 p+형 반도체영역(20)은 주변회로의 p채널MISFET Qp의 소스영역, 드레인영역(20)의 각각과 동일 제조공정에서 형성된다.
이와 같이 (B-9) CVD법으로 퇴적한 다결정규소막(26)으로 n형 채널형성영역(26N), 소스영역(26P)(및 드레인영역)을 형성한 부하용MISFET Qp로 메모리셀MC를 구성하는 SRAM1에 있어서, 메모리셀MC의 부하용MISFET Qp의 n형 채널형성영역(논도프드 폴리실리콘)에 채널도전형(p형)과 반대도전형의 n형 불순물을 도입한다. 이 구성에 의해 메모리셀MC의 부하용MISFET Qp의 임계값전압을 절대값에서 크게 하여 임계값전압을 엔한스멘트형으로 설정하고, 부하용MISFET Qp의 도통, 비도통(ON, OFF)의 제어를 확실하게 실행할 수 있으므로, 전원전압선(Vss)(26P)에서 메모리셀MC의 정보축적노드영역으로의 전원전압Vcc의 공급을 확실하게 실행할 수 있어 정보를 안정하게 유지할 수 있음과 동시에 불필요한 전류의 공급(누설전류)를 저감하여 전지백업방식을 채용하는 SRAM1의 대기전류량을 저감할 수 있다.
또, (C-20) 구동용MISFET Qd 및 부하용MISFET Qp로 메모리셀MC가 구성되는 SRAM1에 있어서 p-형 웰영역(기판)(2)의 메모리셀MC의 구동용MISFET Qd의 형성영역의 주면에 이 구동용MISFET Qd의 게이트전극(7), 소스영역 및 드레인영역(11)을 형성하는 공정, 이 구동용MISFET Qd의 게이트전극(7)상에 유전체막(21)을 개재시켜서 부하용MISFET Qp의 게이트전극(23)을 형성함과 동시에 이 게이트전극(23)을 구동용MISFET Qd의 드레인영역(11)에 접속하는 공정, 이 부하용MISFET Qp의 게이트전극(23)상에 게이트절연막(24)를 개재시켜서 이 부하용MISFET Qp의 n형 채널형성영역(26N), 소스영역(및 드레인영역)(26P)를 형성하는 공정을 포함한다. 이 구성에 의해 구동용MISFET Qd의 게이트전극(7)을 형성하는 공정에서 정보축적노드영역 사이에 삽입되는 용량소자C의 제1전극(7), 부하용MISFET Qp의 게이트전극(23)을 형성하는 공정에서 용량소자C의 제2전극(23)이 각각을 형성할 수 있으므로, 용량소자C를 형성하는 공정에 해당하는 만큼 SRAM1의 제조프로세스의 제조공정수를 저감할 수 있다. 또, 메모리셀MC의 구동용MISFET Qd상에 부하용MISFET Qp, 용량소자C의 각각을 중첩시켰으므로, 이 중첩에 해당하는 만큼 메모리셀MC의 점유면적을 축소하여 SRAM1의 집적도를 향상할 수 있다.
또, (C-21) 상기 구성(C-20)의 부하용MISFET Qp의 게이트전극(23)은 Si2H6을 소오스가스로 하는 CVD법에 의해 퇴적된 다결정규소막(도프드 폴리실리콘)(23) 또는 CVD법으로 퇴적되며 또한 이 퇴적중에 저항값을 저감하는 불순물을 도입한 다결정규소막(도프드 폴리실리콘)으로 형성한다. 이 구성에 의해 CVD법으로 퇴적한(논도프드 폴리실리콘) 후에 불순물을 도입해서 저저항화한 다결정규소막에 비해서 다결정규소막(23)의 게이트절연막(24)와 접촉하는 측의 표면 즉, 게이트전극(23)의 상측의 표면을 평탄화할 수 있다. 이 결과 부하용MISPET Qp의 게이트전극(23)과 n형 채널형성영역(26N)(또는 소스영역(26P)) 사이에 발생하는 전계집중을 방지하여 게이트절연막(24)의 절연내압을 향상할 수 있으므로, 부하용MISFET Qp의 게이트절연막(24)의 막두께를 박막화할 수 있다. 부하용MISFET Qp의 게이트절연막(24)의 박막화는 도통특성(ON특성)의 향상 등 전기적특성을 향상할 수 있다.
또, (C-22) 상기 구성(C-21)의 부하용MISFET Qp의 n형 채널형성영역(26N)은 30∼50nm의 막두께로 형성된다. 이 구성에 의해 부하용MISFET Qp의 n형 채널형성영역(26P)에서의 누설전류를 현저하게 저감할 수 있어 전원전압Vcc에서 메모리셀MC의 정보축적노드영역에 공급되는 불필요한 전류량을 저감할 수 있으므로, 전지백업방식을 채용하는 SRAM1의 대기전류량을 저감할 수 있다.
또, (C-23) 상기 구성(C-21)의 부하용MISPET Qp의 게이트절연막(24)는 CVD법에 의해 퇴적된 산화규소막으로 형성된다. 이 구성에 의해 부하용MISFET Qp의 게이트전극(23)의 게이트절연막(24)측의 표면을 평탄화할 수 있어 게이트절연막(24)의 절연내압을 향상할 수 있으므로, 게이트절연막(24)의 막두께의 박막화를 도모할 수 있다. 이 결과, 부하용MISFET Qp의 전기적특성을 향상할 수 있다.
또, (C-24) 상기 구성(C-23)의 부하용MISFET를 Qp의 게이트절연막(24)는 30~50nm의 막두께로 형성된다. 이 구성에 의해 부하용MISFET Qp의 게이트절연막(24)의 막두께를 박막화했으므로, 부하용MISFET Qp의 전기적특성을 향상할 수 있다.
[제1층째의 금속배선형성공정]
다음에, 메모리셀MC상을 포함하는 기판전면에 층간절연막(27)을 형성한다. 층간절연막(27)는 산화규소막(27A), BPSG막(27B)의 각각을 순차로 적층한 2층의 적층구조로 구성된다.
하층의 산화규소막(27A)는 상층의 BPSG막(27B)에 함유되는 B, P의 각각의 하층쪽으로의 누설을 방지할 목적으로 형성된다. 산화규소막(27A)는 예를 들면 Si(OC2H5)4를 소오스가스로 하는 고온도(예를 들면 600∼800℃), 저압력(예를 들면 1.0torr)의 CVD법으로 퇴적된다. 산화규소막(27A)는 예를 들면 140∼160nm의 막두께로 형성된다.
상층의 BPSG막(27B)는 표면을 평탄화해서 상층의 단차형상의 성장을 억제할 목적으로 형성된다. BPSG막(27B)는 주로 무기실란(예들 들면 SiH4)을 소오스가스로 하는 CVD법에 의해 퇴적된다. 이 BPSG막(27B)는 예를 들면 280~320nm의 막두께로 퇴적한 후, 글라스플로를 실시하여 표면이 평탄화된다. 글라스플로는 예를 들면 질소가스중, 800~900℃의 고온도에서 약 10분 실행한다.
다음에, 층간절연막(27)에 접속구멍(28)을 형성한다. 접속구멍(28)은 메모리셀어레이MAY에 있어서 메모리셀MC의 전송용MISFET Qt의 다른쪽의 반도체영역(18)상에 형성된 중간도전층(23)상에 형성된다. 접속구멍(28)은 포토리도그래피기술로 형성된 에칭마스크를 사용하여 RIE 등의 이방성에칭으로 형성한다. 또, 접속구멍(28)은 제21도에 도시한 바와 같이 주변회로의 n채널 MISFET Qn의 n+형 반도체영역(18)상, p채널MISFET Qp의 p+형 반도체영역(20)상 등에도 형성된다. 또, 접속구멍(28)은 제22도에 도시한 주변회로의 전원전압선(26P)의 접속부분에 있어서 p+형 반도체영역(20)상에도 형성된다.
다음에, 층간절연막(27)상을 포함하는 기판전면에 고융점금속막(29)를 형성한다. 고융점금속막(29)는 제1층째의 금속배선형성공정에서 형성된다. 이 고융점금속막(29)는 예를 들면, 스퍼터법으로 퇴적한 W막으로 형성한다. W막은 CVD법으로 퇴적한 경우, 단차형상 부분에서의 스텝커버리지는 양호하지만, 층간절연막(27)의 표면에서 박리되기 쉽다.
스퍼터법으로 퇴적되는 W막은 층간절연막(27)의 표면에서의 접착성이 높은 잇점이 있지만, 스텝커버리지가 나쁘고 또, 막두께가 두꺼우면 내부응력이 증대하는 결점이 있다. 그래서, 본 실시예의 SRAM1은 W막의 접착성이 높은 잇점을 살려서 W막의 하지의 층간절연막(27)을 평탄화(BPSG막(27B))를 사용하여 글라스플로를 실시한다)해서 스텝커버리지에 대처하고 W막을 박막화해서 내부응력에 대처한다. W막은 금속배선으로서는 얇은 예를 들면 280∼320nm의 막두께로 형성한다.
다음에, 고융점금속막(29)에 패터닝을 실시하고, 제30도에 도시한 바와 같이 메모리셀어레이MAY에 있어서 메인워드선(MWL)(29), 서브워드선(SWL)(29), 중간도전층(29)의 각각을 형성한다. 중간도전층(29)의 일부는 접속구멍(28)을 통해서 하층의 중간도전층(23)에 접속된다. 이 중간도전층(23)은 메모리셀MC의 전송용MISFET Qt의 다른쪽의 반도체영역(18)에 접속된다. 또, 제21도에 도시한 바와 같이 주변회로에 있어서 배선(29)가 형성된다. 또, 제22도에 도시한 주변회로에 있어서 전원용 중간배선(Vcc)(29)가 형성된다. 이 전원용 중간배선(29)는 접속구멍(28)을 통해서 p+형 반도체영역(20)에 일단 접속되고, 이 p+형 반도체영역(20)을 거쳐서 메모리셀어레이MAY상을 연장하는 전원전압선(26P)에 접속된다. 고융점금속막(29)의 패터닝은 예를 들면 포토리도그래피기술로 형성된 에칭마스크를 사용하여 이방성에칭에 의해 실행한다.
이와 같이 (A-12) 상술한 구성(A-11)의 메인워드선(MWL)(29), 서브워드선(SWL)(29)의 각각은 스퍼터법으로 퇴적한 고융점금속막(W막)으로 구성하고, 이 메인워드선(29), 서브워드선(29)의 각각의 하지의 층간절연막(27)은 글라스플로로 평탄화처리가 실시된 BPSG막(산화규소막)(27B)로 구성된다. 이 구성에 의해 스퍼터법으로 퇴적한 고융점금속막(29)는 하지의 층간절연막(27)과의 접착성이 CVD법으로 퇴적한 고융점금속막에 비해서 높으므로, 메인워드선(29), 서브워드선(29)의 각각의 박리를 방지할 수 있음과 동시에 하지의 층간절연막(27)은 평탄화처리가 실시되고 있으므로, 메인워드선(29), 서브워드선(29)의 각각의 스텝커버리지를 향상하여 메인워드선(29), 서브워드선(29)의 각각의 단선불량을 방지할 수 있다. 또, 스퍼터법으로 퇴적한 고융점금속막(29)는 얇은 막두께, 약 290∼320nm으로 형성하여 내부응력을 저감한다.
또, (D-6) 메모리셀MC에 전원전압Vcc를 공급하는 전원전압선(26P)가 메모리셀어레이MAY의 주변부분에서 전원전압선(26P)의 상층에 층간절연막(27) 등을 개재시켜서 마련된 전원용 중간배선(29)에 접속되는 SRAM1에 있어서, n-형 웰영역(기판)(3)상의 메모리셀어레이MAY의 주변부분에 p+형 반도체영역(20)을 형성하는 공정, 이 p+형 반도체영역(20)상을 포함하는 기판전면에 층간절연막(21) 및 (24)를 형성하는 공정, 이 층간절연막(21) 및 (24)의 p+형 반도체영역(20)의 일부의 영역상을 제거하고, 접속구멍(25)를 형성하는 공정, 층간절연막(24)상에 접속구멍(25)를 통해서 p+형 반도체영역(20)의 일부의 영역에 접속되는 전원전압선(26P)를 형성하는 공정, 전원전압선(26P)상을 포함하는 기판 전면에 층간절연막(27)을 형성하는 공정, 이 층간절연막(27), 층간절연막(21) 및 (24)의 p+형 반도체영역(20)의 다른부분의 영역상을 제거하고, 접속구멍(28)을 형성하는 공정 및 층간절연막(27)상에 접속구멍(28)을 통해서 p+형 반도체영역(20)의 다른부분의 영역에 접속되는 전원용 중간배선(29)를 형성하는 공정을 포함한다. 이 구성에 의해, 접속구멍(28)은 전원전압선(26P)상이 아닌 전원전압선(26P)와 다른 영역의 p+형 반도체영역(20)상에 형성(p+형 반도체영역(20))을 접속구멍(28)을 형성할 때의 버퍼층으로서 형성)하여 접속구멍(28)의 형성시에 오버애칭에 의한 전원전압선(26P)의 관통불량을 방지할 수 있으므로, SRAM1의 제조프로세스상의 제조효율을 향상할 수 있다. 또, 이 접속구조에 있어서, 전원전압선(26P), 전원용 중간배선(29)의 각각의 사이에는 p+형 반도체영역(20)에 한정되지 않고 전원전압선(26P)보다 하층의 도전층(예를 들면(23), (13), (7) 또는 그들의 적층막)을 개재시켜도 좋다. 단, 전원전압선(26P)는 p형으로 형성되어 있으므로, 이 도전층은 다결정규소막으로 형성하는 경우, pn접합이 생성되지 않도록 p형으로 형성한다. 또, 도전층은 pn접합이 생성되지 않는 고융점금속막 등으로 형성해도 된다.
또, (D-7) 상기 구성(D-6)의 p+형 반도체영역(20)을 형성하는 공정은 메모리셀어레이MAY의 주변영역에 배치된 주변회로의 p채널 MISFET Qp와 소스영역, 드레인영역(20)의 각각을 형성하는 공정과 동일 제조공정에서 형성된다. 이 구성에 의해 주변회로의 p채널MIEFET Qp의 소스영역, 드레인영역의 각각을 형성하는 공정과 동일 제조공정에서 p+형 반도체영역(20)을 형성할 수 있으므로, 이 p+형 반도체영역(20)을 형성하는 공정에 해당하는 만큼 SRAM1의 제조프로세스의 제조공정수를 저감할 수 있다.
[매립용전극의 형성공정]
다음에, 메인워드선(29), 서브워드선(29), 중간도전층(29)의 각각의 상부를 포함하는 기판 전면에 층간절연막(30)을 형성한다. 층간절연막(30)은 산화규소막(30A), 산화규소막(30B), 산화규소막(30C)의 각각을 순차로 적층한 3층의 적층구조로 형성된다.
하층의 산화규소막(30A)는 테트라에톡시실란가스(TEOS: Si(OC2H5)4)를 소오스가스로 하는 플라즈마 CVD법으로 퇴적된다. 산화규소막(30A)는 평탄부, 단차부의 각각에서의 막두께를 균일하게 형성할 수 있고, 예를 들면 메인워드선(29), 서브워드선(29)의 각각의 사이의 오목부(최소 배선간격에 해당한다)를 매립하여 그 표면상을 평탄화하는 경우에 오버행형상이 거의 발생하지 않으므로, 소위 공동이 발생하지 않는다. 이산화규소막(30A)는 최소배선간격을 매립하여 그 표면을 평탄화할 목적으로 최소 배선간격의 1/2이상의 막두께, 예를 들면 400nm의 막두께로 형성한다.
중간층의 산화규소막(30B)는 SOG법으로 예를 들면 20nm의 막두께로 도포되어 베이크처리가 실시된 후, 전면에칭된다. 이 산화규소막(30B)는 주로 층간절연막(30)의 표면의 평탄화를 목적으로 해서 형성된다. 전면에칭은 하층의 도전층(29), 상층의 도전층(33)의 각각의 접속부분에는 잔존하지 않으며 또한 단차부분에 잔존시키는 조건하에서 실행한다.
상층의 산화규소막(30C)는 하층의 산화규소막(30A)와 마찬가지로 테트라에톡시실란가스를 소오스가스로 하는 플라즈마 CVD법에 의해 퇴적된다. 이 산화규소막(30C)는 예를 들면 400nm의 막두께로 형성한다. 산화규소막(30C)는 주로 층간절연막(30)으로서의 막두께를 확보함과 동시에 중간층의 산화규소막(30B)를 피복하여 이 중간층의 산화규소막(30B)의 막질의 저하를 방지할 목적으로 형성된다.
다음에, 층간절연막(30)에 접속구멍(31)을 형성한다. 접속구멍(31)은 예를 들면 포토리도그래피기술로 형성된 에칭마스크를 사용하여 RIE 등의 이방성에칭으로 형성한다.
다음에, 제31도에 도시한 바와 같이 접속구멍(31)내에 매립용전극(32)를 형성한다. 접속구멍(31)내에는 중간도전층(29) 등의 고융점금속막의 표면이 노출되므로, 매립용전극(32)는 이 고융점금속막의 표면상에 형성된다. 매립용전극(32)는 예를 들면 선택CVD법에 의해 퇴적한 W막으로 형성된다.
[제2층째의 금속배선의 형성공정]
다음에, 제32도에 도시한 바와 같이 메모리셀어레이MAY에 있어서, 층간절연막(30)상에 상보성데이타선(DL)(33)을 형성한다. 또, 제21도에 도시한 바와 같이 주변회로에 있어서 층간절연막(30)상에 배선(33)을 형성한다. 이 상보성데이타선선(33)(및 배선(33))은 제2층째의 금속배선형성공정에서 형성된다. 상보성데이타선(33)은 접속구멍(31)에 매립된 매립용전극(32)를 거쳐서 하층의 중간도전층(29)에 접속된다. 상보성데이타선(33)은 장벽성금속막(33A), 알루미늄합금막(33B)의 각각을 순차로 적층한 2층의 적층구조로 형성된다. 하층의 장벽성금속막(33A)는 예를 들면 스퍼터법으로 퇴적된 TiW막으로 형성되어 약 180∼220nm의 막두께로 형성된다. 상층의 알루미늄합금막(33B)는 스퍼터법으로 퇴적된 Cu 및 Si가 첨가된 알루미늄으로 형성되어 약 700~900nm의 막두께로 형성된다.
이와 같이, (C-25) 하층배선(29)의 상층에 층간절연막(30)을 개재시켜서 상층배선(33)을 형성하는 다층배선구조를 갖는 SRAM1에 있어서 기판상에 하층배선인 제1배선, 제2배선(29)의 각각을 소정간격 분리시켜서 형성하는 공정, 이 하층배선(29)상을 포함하는 기판전면에 테트라에톡시실란가스를 소오스가스로 하는 플라즈마 CVD법을 사용하여 이 하층배선(29)의 제1배선과 제2배선의 분리치수의 1/2이상의 막두께의 하층의 산화규소막(30A)를 퇴적하는 공정, 이 산화규소막(30A)상을 포함하는 기판전면에 SOG법으로 중간층의 산화규소막(30B)를 도포하고, 그 후 산화규소막(30B)를 베이크하는 공정, 이 산화규소막(30B)의 전면에 에칭을 실시하여 하층배선(29)의 제1배선상 및 제2배선상의 산화규소막(30B)를 제거함과 동시에 그 이외의 영역의 산화규소막(30B)를 잔존시키는 공정, 이 잔존시킨 산화규소막(30B)상을 포함하는 기판전면에CVD법으로 상층의 산화규소막(30C)를 퇴적하는 공정, 산화규소막(30A), (30B), (30C) 각각의 제1배선상 또는 제2배선(29)상을 제거하고, 접속구멍(31)을 형성하는 공정 및 산화규소막(30C)상에 접속구멍(31)을 통해서 제1배선 또는 제2배선(29)에 접속되는 상층배선(33)을 형성하는 공정을 포함한다. 이 구성에 의해 산화규소막(30A)의 평탄부 및 단차부에서의 막두께를 균일화하여 하층배선(29)의 제1배선, 제2배선 사이의 영역에 있어서 산화규소막(30A)의 오버행형상에 따른 공동의 발생을 저감할 수 있으므로, 산화규소막(30B)의 전면에칭시의 공동의 관통의 방지 등 층간절연막(30)의 절연불량을 저감하여 SRAM1의 제조프로세스상의 제조효율을 향상할 수 있다. 또, 산화규소막(30B)에서 산화규소막(30A)로 표면상의 급준한 단차형상을 완화하여 산화규소막(30C)의 표면의 평탄화를 도모할 수 있으므로, 상층배선(30)의 단선불량을 저감하여 SRAM1의 제조프로세스상의 제조효율을 향상할 수 있다. 또, 하층배선(29)와 상층배선(33)의 접속구멍(31)내에는 전면에칭으로 산화규소막(30B)가 잔존하지 않으므로, 이 산화규소막(30B)가 함유하는 수분에 따른 상층배선(33)의 부식을 방지하여 SRAM1의 제조프로세스상의 제조효율을 향상할 수 있다. 또, 산화규소막(30B)의 하층을 산화규소막(30A)로, 상층을 산화규소막(30C)로 피복해서 산화규소막(30B)의 수분의 흡수를 저감하여 산화규소막(30B)의 막질을 향상할 수 있으므로, 산화규소막(30B)의 균열의 방지 등 SRAM1의 제조프로세스상의 제조효율을 향상할 수 있다.
[최종비활성화막의 형성공정]
다음에, 제9도 및 제21도에 도시한 바와 같이 상보성데이타선(33)상을 포함하는 기판전면에 최종비활성화막(34)를 형성한다. 최종비활성화막(34)는 산화규소막, 질화규소막, 수지막의 각각을 순차로 적층한 3층의 적층구조로 구성된다.
하층의 산화규소막은 균일한 막두께를 형성할 수 있는 테트라에톡시실란가스를 소오스가스로 하는 플라즈마CVD법으로 퇴적된다. 또, 하층의 산화규소막은 상보성데이타선(33)의 알루미늄합금막(33B)를 형성한 후에 형성되므로, 낮은 온도 예를 들면 약 400℃ 이하에서 생성할 수 있는 상술한 CVD법을 사용한다. 이 하층의 산화규소막은 예를 들면 400nm의 막두께로 형성된다.
중간층의 질화규소막은 주로 내습성을 향상할 목적으로 형성된다.
이 중간층의 질화규소막은 예를 들면 플라즈마 CVD법에 의해 퇴적되어 1.0∼1.4㎛의 막두께로 형성된다.
상층의 수지막은 예를 들면 폴리이미드계 수지막으로 형성되고, 주로 α선을 차폐할 목적으로 형성된다. 이 상층의 수지막은 예를 들면 2.2~2.4㎛의 막두께로 형성된다.
이들 일련의 제조프로세스를 실시하는 것에 의해 본 실시예의 SRAM1은 완성된다.
본 실시예에서 개시되는 발명 중 대표적인 것에 의해서 얻을 수 있는 효과를 간단히 설명하면 다음과 같다.
[1] SRAM을 갖는 반도체집적회로장치의 집적도를 향상할 수 있다.
[2] SRAM을 갖는 반도체집적회로장치의 동작속도의 고속화를 도모할 수 있다
[3] SRAM을 갖는 반도체집적회로장치의 동작상의 신뢰성을 향상할 수 있다.
[4] SRAM을 갖는 반도체집적회로장치의 소비전력을 저감할 수 있다.
[5] SRAM을 갖는 반도체집적회로장치의 내소프트에러내압을 향상할 수 있다.
[6] SRAM을 갖는 반도체집적회로장치의 전기적신뢰성을 향상할 수 있다.
[7] SRAM을 갖는 반도체집적회로장치의 정전기파괴내압을 향상할 수 있다.
[8] SRAM을 갖는 반도체집적회로장치의 제조프로세스상의 제조효율을 향상할 수 있다.
[9] SRAM을 갖는 반도체집적회로장치의 제조프로세스의 제조공정수를 저감할 수 있다.
[10] 상기 [1]∼[9]의 효과 중 2개이상의 효과를 동시에 나타낼 수 있다.
[실시예 2]
본 실시예 2는 실시예 1에 나타낸 바와 같은 동일 메모리셀내에 들어 가는 워드선을 2개 갖는 반도체집적회로장치에 있어서 금속배선층으로 형성된 상보워드선을 마련한 본 발명의 실시예 2이다.
우선, 처음에 본 실시예의 개요에 대해서 설명한다. 본 발명자들은 실시예 1에 나타낸 바와 같은 동일 메모리셀내에 들어가는 워드선을 2개 갖는 반도체집적회로장치에 있어서 리드 및 라이트동작을 고속으로 실행했을 때의 안정성에 대해서 검토하였다. 그 결과, 동일 메모리셀내에 들어가는 워드선신호가 2개(WL1 및 WL2)로 되므로, 한쪽의 기억노드와 다른쪽의 기억노드사이에 동작의 시간차가 생기는 경우, 고속액세스시에 오동작이 생겨서 고속액세스시의 동작의 안정성이 저하되는 문제점을 발견하였다.
이것은 다음의 이유에 의해서 발생한다.
일반적으로, 상기 워드선은 메모리셀의 상층에 형성되므로, 여러가지의 단차상을 피복해서 배선되지만, 그 배선형성방법에서 각각의 워드선의 형상에 차가 생긴다.
배선재료는 실란계가스를 주원료로 해서 CVD법에 의한 폴리실리콘 재료가 사용된다. CVD법은 실란의 분해에 의해서 Si를 퇴적하지만, 일반적으로 분해시키기 위해서는 낮은 압력중에서의 플라즈마CVD나 고온 CVD가 채용된다.
이 경우, 앞서 기술한 바와 같이 단차부에서는 평탄부에 비해서 10~수십%정도 퇴적두께가 작게 된다. 따라서, 2개의 워드선이 동일한 단차상을 통과하지 않는 한 양자 사이에는 반드시 저항값차가 생긴다.
또, 상기 증착법에 의해서 금속층이 집적회로장치상의 전면에 걸쳐서 퇴적형성된 후, 공지의 포토리도그래피에 의해서 소정의 배선폭으로 형성하지만, 이때 배선으로서 잔존하는 부분을 포토레지스트재료에 의해서 패터닝하지만, 이 패터닝 정밀도도 하지의 단차형상에 의해서 다르게 된다. 즉, 패터닝을 위한 얼라인먼트장치로부터의 노출광이 주변의 단차부분에서 반사나 회절현상을 일으키므로, 배선을 형성하고자 하는 부분의 포토레지스트부분에까지 영향을 미쳐 그 후의 드라이에칭에 있어서 배선폭의 편차가 발생한다.
이상과 같이 메모리셀상에 배선을 형성하는 경우, 그 하지의 단차에 의해 두께, 폭, 양쪽 모두 편차가 발생하는 결과, 2개의 배선을 형성하는 경우, 반드시 양자 사이에는 저항값차가 발생한다.
제40도는 이 저항값차를 설명하기 위한 도면으로서, 1메모리셀군(1매트)를 나타내고 있으며, 배선용량에 대해서는 생략하고 있다. 여기에서 임시로 메모리셀 사이의 WL1상의 배선저항을 r1, r2, r3, 으로 나타내고, WL2상의 메모리셀 사이의 배선저항을 r1', r2', …, r256'로 나타낸다. 1개의 메모리셀내에서 rlr1' 로 하면, 이 배선은 어느 메모리셀에 있어서도 동일장소에 형성되므로, 워드선WL1과 다른쪽의 워드선WL2가 1개로 접속되는 부분까지의 메모리셀수n(제40도에서는 n=256으로 하고 있다)이 많을수록 양자사이의 저항값차가 크게 된다고 고려된다. 즉, r1- r1' = △r 로 하면 n개 연속된 경우, 그 종단에서는 (r1+r2+… rn) - (r1'+r2'+… rn') = n·△r로 된다. 이 때, 가령 배선용량C가 WL1과 WL2에서 동일하다고 하면, 그 액세스시간차(cR곱)는 n·C·△r로 되는 것을 알 수 있다. 일반적으로, 메모리셀의 1매트내에서 가로방향(열)으로는 128개나 256개 연결되게 되므로, 128 또는 256배의 차가 생기게 된다. 또, 제40도는 256개의 경우를 나타내고 있다.
따라서, 본 실시예 2에서는 고속액세스용 스테이틱RAM에 있어서 다른 워드선을 쌍으로 갖는 것에 의해서 발생하는 동일 메모리셀내에서의 오동작을 저감하여 전기적 신뢰성을 향상할 수 있는 구조를 제공한다.
본 실시예 2의 반도체집적회로장치는 각각 2개씩의 구동용MOS트랜지스터와 전송용MOS트랜지스터, 부하소자 및 축적노드부로 구성되는 플립플롭형 메모리셀을 구비하며 또한 2개의 전송용MOS트랜지스터의 게이트배선이 각각의 워드선에 접속된 메모리셀로서, 상기 각각의 워드선을 소정의 메모리셀수마다 보조워드선에 접속한 것이다.
이 구성에 의해 수비트에 1곳의 빈도로 저저항값의 보조워드선에 접속되므로, 이 시점에서 동일 전위로 되고, 상술한 n·c·△r의 n이 매우 작게 되기 때문에 동일 메모리셀내에서의 오동작이 없게 되므로, 전기적 신뢰성을 향상할 수 있다.
이하, 본 실시예의 반도체집적회로장치를 제41도∼제45도를 사용해서 구체적으로 설명한다. 제41도는 1개의 메모리셀군(1매트)내의 회로의 결선도를 도시하고, 제42도에 그 결선의 구체적인 레이아우트예를 도시한다. 또, 설명의 편의상 데이타선DL 및
Figure kpo00005
는 생략하고 있다. 우선, 제41도에 도시한 바와 같이 각 메모리셀 M1∼Mn은 내부의 2개의 전송용게이트에서 개별적으로 WL1 및 WL2의 2개의 워드선에 접속한다. 다음에, WL1 및 WL2는 메모리셀16비트마다 보조워드선Wss에 접속하는 이 Wss는 도시하지 않지만, 또 디코더회로로부터의 신호를 다수의 매트로 공급하기 위한 메인워드선에 접속된다. 여기에서, WL1과 WL2의 재료는 전송용 MOS트랜지스터의 게이트전극에 사용하고 있는 폴리실리콘이다. 그리고, 보조워드선은 저항을 작게 하기 위해서 금속배선층(예를 들면 W, Al)을 주체로 한 재료로 이루어지는 배선층을 사용하고 있다.
이상의 회로를 구체적으로 레이아우트한 예를 제42도(a) 및 제42도(b)에 의해서 제41도에 있어서의 M16의 부분에 대해서 설명한다. 레이아우트내용의 상세한 것은 상기 실시예 1과 거의 동일한 구조이므로, 여기에서는 본 발명에 관한 부분에 대해서 기술한다. 또한, 제42도(a), 제42도(b)는 각각 상기 실시예 1에 있어서의 제11도∼제14도에 대응하는 도면이다.
전송용MOS트랜지스터 Qt1의 게이트는 제2층째의 폴리실리콘에 의해 워드선WL1로 되어 인접하는 메모리셀(M15)에서 연장해 오고 있으며, Qt1의 게이트를 통과한 후, 폴리실리콘과 상층으로 되는 제1층째의 금속배선형성공정에서 형성된다. 제1금속배선층과의 사이의 층간절연막에 뚫린 TC1(스루홀큰텍트구멍)을 통해서 금속재료로 이루어지는 제1금속배선층인 보조워드선Wss에 접속한다. 마찬가지로 해서 Qt2의 게이트도 제2층째의 폴리실리콘에 의해 워드선WL2로 되어 Qt2를 통과한 후 층간절연막에 뚫린 TC2를 통해서 금속재료로 이루어지는 제1금속 배선층인 보조워드선Wss에 접속한다. 이 보조워드선Wss는 예를 들면 상기 실시예 1에 있어서 메인워드선(MWL)이 연장하고 있지 않은 메모리셀상에 형성된다. 즉, 보조워드선(Wss)는 제1층째의 금속배선형성공정에서 형성되는 메인워드선(MWL)과 동일층의 금속배선층이다. 또, 제1금속배선층은 Al재료로 이루어지는 금속배선층으로 형성해도 좋다.
이상의 설명에서 명확한 바와 같이 본 발명에 의하면, WL1 및 WL2는 16bit(16개의 메모리셀마다)에 1곳의 비율로 저저항재료인 금속재료로 이루어지는 Wss에 접속되므로, WL1 및 WL2에 부가되어 있는 저항값의 차는 그다지 크게 되지 않으므로, 동일 메모리셀내에서의 인버터의 오동작을 방지할 수 있다. 또, 본 발명을 실시하는 데 있어서, 제조공정은 실시예 1과 동일공정에서 가능하므로, 앞의 오동작이 없게 되기 때문에 제조효율향상이 가능하게 되며 또한 전기적신뢰성의 향상에도 기여할 수 있다.
본 실시예의 다른 실시예를 제43도를 사용해서 기술하는 메모리셀의 구성, 워드선WL1과 WL2, 보조워드선Wss, WL과 Wss의 접속구멍TC1과 TC2는 제42도와 동일하다. 여기에서는 Wss를 또 저저항의 배선재료에 접속해서 배선에 의한 액세스의 지연을 작게 하는 방법에 대해서 기술한다.
제42도의 Wss용의 제1층째의 금속배선형성 후, 칩전체에 층간절연막을 형성하고, 포토리도그래피에 의해 스루홀구멍TH1 및 TH2를 뚫은 후, 제2층째의 금속배선층을 형성하고, 포토리도그래피에 의해 소정의 배선MWL을 얻는다. MWL은 Wss보다 더욱 낮은 저항값을 갖는 재료를 선택하는 방법이나 폭을 크게 하는 방법, 두께를 크게 하는 방법 등이 있으며, 디바이스설계상의 최적 파라미터에 의해 결정된다.
여기에서, WL1과 WL2의 보조워드선으로의 접속빈도를 256bit당 1개로 한 경우와 16bit당 1개로 한 경우의 비교를 해보자.
[1] 먼저 256bit당 1개의 경우를 고려한다.
전원전압 V=5V로 하고, 메모리셀상에 배선이 형성되는 폴리실리콘의 배선용량을 약 2×10-15F/bit 로 가정하면, 256bit에 1개의 접속에 의해서 128bit의 셀에는 2.56×10-13F의 용량이 부가된다. 따라서, 그 때에 흐르는 전류는 i=Q/t=C·V/t로 나타내진다. 여기에서, t는 메모리셀의 액세스시간이고, 이 소자가 15ns에서 액세스하는 LSI라면,
Figure kpo00006
로 된다.
한편, 폴리실리콘의 저항은 일반적으로 너무 크기 때문에 배선으로서 사용하는 경우, 그 위나 아래에 실리사이드(WSi)등을 배치해서 저저항화를 도모하는 방법이 일반적이다. 본 발명에서는 WSi를 배치하는 것에 의해 워드선으로서의 저항을 ρs=20Ω/?으로 하였다. 그리고, 배선폭을 0.6㎛로서 형성하였다. 그러나, 이 배선의 형상은 상술한 바와 같이 단차형상의 차이에 의한 평면가공 정밀도의 편차나 단차부분에서의 둘러쳐진 비율의 차에 의한 두께의 편차 등이 있으므로, 여기에서 배선폭의 편차를 ±5%, 두께방향의 편차를 ±10%로 해서 그 최악의 경우를 고려하면 WL1과 WL2사이에는 ps에서 평균값20Ω/?에 대해서 WL1이 24Ω/?, WL2가 16Ω/?로 되고, 마찬가지로 배선폭은 WL1이 평균값 0.6㎛에 대해서 0.54㎛일 때, WL2가 0.66㎛로 된다. 따라서 저항값이 최악인 경우에는 WL1의 저항Rmax - ρsmax × 1/ωmin(여기에서, 1:1개의 메모리셀길이 × bit수로 나타내고, 여기에서는 메모리셀의 워드선방향의 길이를 3.2㎛로 한다. 제44도참조)으로 되고,
Figure kpo00007
마찬가지로 해서 WL2의 저항값이 최소인 경우는
Figure kpo00008
앞의 전류 i가 이 저항에 흘렀을 때의 전압강하량은
WL1의 경우,
Figure kpo00009
WL2의 경우,
Figure kpo00010
로 된다.
[2] 다음에, 16bit당 1개의 경우를 고려한다.
전원전압은 5V, 용량은 2×10-5F/bit로 동일하다.
16bit당 1개의 접속에 의해서 한쪽의 8bit분의 메모리가 부가되므로 배선용량C는 16×10-15F로 되어,
Figure kpo00011
로 된다.
저항은 WL1이
Figure kpo00012
WL2가
Figure kpo00013
따라서, 양자의 전압강하량은
WL1의 경우,
Figure kpo00014
WL2의 경우,
Figure kpo00015
로 된다.
이상의 계산결과에서 명확한 바와 같이 [1]의 256bit당 1개의 경우, WL1과 WL2사이에서 기준으로 되는 전원전압5V에 대해서 1.55-0.84=0.71V의 차가 생기게 된다. 이것에 대해서 16bit당 1개의 경우, WL1과 WL2 사이에서는 6×10-3-3.3×10-3=2.7×10-3정도인 것을 알 수 있다.
일반적으로, 이 전압강하량이 클수록 내방사선에 의한 오동작(소프트에러라 한다)발생율이 높고, 경험적으로는 1V저하에 의해서 소프트에러발생율은 약 1자리수 올라간다고 알려져 있다. 따라서, 256bit에 1개에서는 동일 메모리셀내에서도 약 1자리수의 소프트에러 발생율의 차가 생기게 된다.
지금까지의 설명에서 명확한 바와 같이 동일 메모리셀내에서 다른 2개의 워드선이 필요한 구조의 메모리셀이라도 2개의 워드선 사이의 전압강하의 차는 고작 수mV로 억제할 수 있으므로, 동일 메모리셀내에서의 오동작이 적어 안정된 구조인 것을 알 수 있다.
지금까지의 설명에서는 워드선WL과 보조워드선Wss의 접속의 빈도는 16비트당 1곳으로 해봤지만, 32bit, 64bit 또는 128bit 이상이라도 좋다. 그러나, 이 접속의 빈도가 작을수록 즉, 접속장소가 작을수록 오동작이 쉽게 발생하는 것은 지금까지의 설명에서 명확하다. 또, 배선의 재료로서 지금까지 워드선WL은 폴리실리콘, 보조워드선은 W로 했지만, 이것에 한정되지 않고, WL이 Al, No, Ta, Ti, Cu실리사이드계라도 좋고, 또 마찬가지로 보조워드선도 Al 이외의 예를 들면 Al, Mo, Ta, Ti, Cu, 다른 각종의 실리사이드계 재료라도 좋다. 즉, 도전성재료 또는 장래적으로는 초전도재료이면 가능하다. 한편, 본 발명에서는 보조워드선Wss에 접속하는 WL1 및 WL2는 메모리셀의 1행분만으로 설명했지만, 1행에 한정되는 것이 아니고, 여러행을 접속해도 좋은 것은 물론이다. 또, 제45도에 도시한 바와 같이 보조워드선Wss는 메모리셀을 피복하도록 형성해도 좋다. 이것에 의해 보조워드선Wss의 저항을 더욱 저감할 수 있어 고속액세스가 가능하게 된다.
지금까지의 설명은 내방사선에 의한 소프트에러라는 관점에 입각해서 기술해 왔지만, 다음에 WL1과 WL2사이의 배선용량차에 의한 지연이라는 관점에서 기술한다.
배선에 부가되는 용량C는 상술한 경우, 배선폭이 ±5%변화해도 동일한 2×10-15F로 가정해서 편리하게 계산했지만, 양자의 속도(지연)차를 논의하는 경우는 용량의 차도 무시할 수 없다. 그래서, 배치폭이 5% 작게 된 경우는 용량도 5% 작게 되므로, 1셀당의 용량은 1.9×10-15F로 된다.
[1] 따라서 256bit당 1곳의 WL1과 Wss의 접속빈도인 경우의 C·R 곱에 의한 지연은
Figure kpo00016
다른쪽의 WL2측에서는 배선폭이 5% 크게 된 경우이므로, 용량도 5% 크게 되어 1셀당의 용량은 2.1×10-15F로 된다. 따라서, 이때의 지연은
Figure kpo00017
로 된다.
[2] 다음에, 16bit당 1개인 경우의 본 발명의 경우에 대해서 고려한다.
[1]과 마찬가지로 해서 WL1측은
Figure kpo00018
다른쪽의 WL2측은
Figure kpo00019
로 된다.
이상의 결과에서 명확한 바와 같이 [1]의 256bit당 1개인 경우, WL1측과 WL2측 사이에서는 약1.8ns의 차가 있고, 회로전체의 액세스시간이 고작 10~20ns의 고속메모리LSI에 있어서 그 비율은 약 10%에나 달한다. 이것에 의해 얼마나 불안정한가를 알 수 있을 것이다. 한편, 16bit당 1개인 경우, 양자 사이의 지연차는 고작 0.007ns정도로서 거의 무시할 수 있는 값이므로, 본 발명의 유효성이 이해할 수 있을 것이다.
본 발명은 2개의 워드(폴리실리콘)선을 갖는 메모리셀에 있어서 이 2개 사이의 불균형을 해소할 목적으로 금속배선에 일정빈도로 접속하여 2개의 워드전위를 동일 전위로 함과 동시에 저저항화한다.
이와 같이 2개의 워드선 사이를 단락하고 또한 저저항배선에 접속한다고 하는 2단구성으로 하는 것에 의해 오동작을 방지하여 신뢰성을 향상할 수 있다.
이상, 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경가능한 것은 물론이다.
예를 들면, 본 발명은 SRAM이외의 반도체기억장치, DRAM(Dynamic RAM), ROM(Read Only Memory) 등에도 적용할 수 있다.
또, 본 발명은 SRAM이 조립된 1칩 마이컴, 게이트어레이 등 SRAM을 갖는 반도체집적회로장치에 적용할 수 있다.

Claims (16)

  1. 게이트 전극이 제1워드선에 전기적으로 접속된 제1전송용MISFET, 게이트전극이 제2워드선에 전기적으로 접속된 제2전송용MISFET, 제1구동용MISFET와 제1부하소자를 직렬 접속해서 이루어지는 제1인버터회로 및 제2구동용MISFET와 제2부하소자를 직렬 접속해서 이루어지는 제2인버터회로를 갖고, 상기 제1구동용MISFET의 드레인영역과 상기 제2구동용MISFET의 게이트전극 및 상기 제1전송용MISFET의 소스 또는 드레인영역이 서로 전기적으로 접속되고, 상기 제2구동용MISFET의 드레인영역과 상기 제1구동용MISFET의 게이트전극 및 상기 제2전송용MISFET의 소스 또는 드레인영역이 서로 전기적으로 접속된 메모리셀을 구비한 반도체집적회로장치로서, 상기 제1워드선과 상기 제2워드선은 반도체기판의 주면상을 서로 제1방향으로 연장해서 마련되고, 상기 제1 및 제2구동용MISFET는 상기 제1워드선과 제2워드선 사이에 배치되고, 상기 주면의 제1활성영역에 상기 제1구동용MISFET가 구성되고, 상기 주면의 제2활성영역에 상기 제2구동용MISFET가 구성되고, 상기 제1활성영역 및 제2활성영역은 소자분리절연막에 의해 규정되고, 상기 제1활성영역에 있어서, 상기 반도체기판내에 상기 제1구동용MISFET의 소스 및 드레인영역이 형성되고, 상기 제2활성영역에 있어서, 상기 반도체기판내에 상기 제2구동용MISFET의 소스 및 드레인영역이 형성되고, 상기 제1 및 제2구동용MISFET는 각각 게이트길이방향이 상기 제1방향과 일치하도록 배치되고, 제1도전막은 상기 소자분리절연막 및 상기 제1활성영역상을 상기 제1방향과 수직인 제2방향으로 연장함과 동시에 상기 제2방향에 있어서, 상기 제1도전막의 한쪽끝은 상기 제2구동용MISFET의 드레인영역에 전기적으로 접속하고, 상기 제1도전막의 다른쪽 끝은 상기 소자분리절연막상에 위치하고, 상기 제1도전막의 한쪽 끝부와 다른쪽 끝부 사이의 부분의 일부는 상기 제1구동용MISFET의 게이트전극으로서 작용하고, 제2도전막은 상기 소자분리절연막 및 상기 제2활성영역상을 상기 제2방향으로 연장함과 동시에 상기 제2방향에 있어서 상기 제2도전막의 한쪽끝은 상기 제1구동용MISFET의 드레인영역에 전기적으로 접속하고, 상기 제2도전막의 다른쪽끝은 상기 소자분리절연막상에 위치하고, 상기 제2도전막의 상기 한쪽끝부와 다른쪽끝부 사이의 부분의 일부는 상기 제2구동용MISFET의 게이트전극으로서 작용하고, 상기 제1워드선은 절연막을 거쳐서 상기 제1도전막의 다른쪽끝의 상부에 연장해서 마련되고, 상기 제2워드선은 절연막을 거쳐서 상기 제2도전막의 다른쪽끝의 상부에 연장해서 마련되는 반도체집적회로장치.
  2. 제1항에 있어서, 배선이 상기 제1 및 제2워드선과 동일 도전층으로 형성됨과 동시에 상기 제1 및 제2도전막의 상부를 상기 제1방향으로 연장해서 마련되고, 상기 배선은 상기 제1 및 제2구동용MISFET의 소스영역에 전기적으로 접속되는 반도체집적회로장치.
  3. 제2항에 있어서, 상기 제1 및 제2구동용MISFET의 게이트전극은 규소막으로 구성되고, 상기 배선, 상기 제1 및 제2워드선은 규소막과 고융점금속규화막의 적층막으로 형성되는 반도체집적회로장치.
  4. 제2항에 있어서, 상기 제1워드선은 상기 제1전송용MISFET의 게이트전극과 일체로 형성되고, 상기 제2워드선은 상기 제2전송용MISFET의 게이트전극과 일체로 형성되는 반도체집적회로장치.
  5. 제2항에 있어서, 제1절연막이 상기 제1, 제2구동용MISFET상, 상기 제1, 제2전송용MISFET상, 상기 제1, 제2워드선상 및 상기 배선상에 형성되고, 상기 제1 및 제2부하소자는 상기 제1절연막상에 형성되는 반도체집적회로장치.
  6. 제1항에 있어서, 상기 제1활성영역에 상기 제1전송용MISFET가 구성되고, 상기 제2활성영역에 상기 제2전송용 MISFET가 구성되고, 상기 제1워드선은 상기 제1전송용MISFET의 게이트전극과 일체로 형성되고, 상기 제2워드선은 상기 제2전송용MISFET의 게이트전극과 일체로 형성되고, 상기 제1및 제2전송용MISFET는 각각 게이트 길이방향이 상기 제2방향과 일치하도록 배치되고, 상기 제1전송용MISFET의 소스 또는 드레인영역의 한쪽은 상기 반도체기판내에 있어서 상기 제1구동용MISFET의 드레인영역과 일체로 형성되고, 상기 제2전송용MISFET의 소스 또는 드레인영역의 한쪽은 상기 반도체기판내에 있어서 상기 제2구동용MISFET의 드레인영역과 일체로 형성되고, 상기 제1도전막의 한쪽 끝부는 상기 제2구동용MISFET의 드레인영역상에 연장해서 마련되고, 상기 제2도전막의 한쪽끝부는 상기 제1구동용MISFET의 드레인영역상에 연장해서 마련되고, 제1절연막이 상기 제1, 제2구동용MISFET상, 상기 제1, 제2전송용MISFET상 및 상기 제1, 제2워드선상에 형성되고, 상기 제1 및 제2부하소자는 상기 제1절연막상에 형성되고, 상기 제1부하소자는 제1부하용MISFET로 구성되고, 상기 제2부하소자는 제2부하용MISFET로 구성되고, 상기 제1부하용MISFET의 소스영역, 채널영역, 드레인영역은 제1규소막내에 형성되고, 상기 제2부하용MISFET의 소스영역, 채널영역, 드레인영역은 제2규소막내에 형성되고, 상기 제1부하용MISFET의 게이트전극과 상기 제1구동용MISFET의 게이트전극 및 상기 제2구동용MISFET의 드레인영역이 서로 전기적으로 접속되고, 상기 제2부하용MISFET의 게이트전극과 상기 제2구동용MISFET의 게이트전극 및 상기 제1구동용MISFET의 드레인영역이 서로 전기적으로 접속되고, 상기 제1 및 제2구동용MISFET와 상기 제1 및 제2전송용MISFET는 p채널 MISFET이고, 상기 제1 및 제2부하용MISFET는 p채널MISPET인 반도체집적회로장치.
  7. 제6항에 있어서, 상기 제1부하용MISFET의 채널영역은 게이트절연막을 거쳐서 상기 제1부하용MISFET의 게이트전극상에 형성되고, 상기 제2부하용MISFET의 채널영역은 게이트절연막을 거쳐서 상기 제2부하용MISFET의 게이트전극상에 형성되는 반도체집적회로장치.
  8. 제6항에 있어서, 배선이 상기 제1 및 제2워드선과 동일 도전층으로 형성됨과 동시에 상기 제1 및 제2도전막의 상부를 상기 제1방향으로 연장해서 마련되고, 상기 배선은 상기 제1 및 제2구동용MISFET의 소스영역에 전기적으로 접속되고, 상기 제1절연막은 상기 배선상에 형성되는 반도체집적회로장치.
  9. 제1항에 있어서, 상기 제1 및 제2구동용MISFET의 게이트전극의 막두께는 상기 제1 및 제2워드선의 막두께보다 얇은 반도체집적회로장치.
  10. 제9항에 있어서, 상기 제1워드선은 상기 제1전송용MISFET의 게이트전극과 일체로 형성되고, 상기 제2워드선은 상기 제2전송용MISFET의 게이트전극과 일체로 형성되는 반도체집적회로장치.
  11. 제9항에 있어서, 상기 제1 및 제2구동용MISFET의 게이트전극은 규소막으로 구성되고, 상기 배선, 상기 제1 및 제2워드선은 규소막과 고융점금속규화막의 적층막으로 형성되는 반도체집적회로장치.
  12. 제1항에 있어서, 상기 제1 및 제2워드선의 저항값은 상기 제1 및 제2구동용MISFET의 게이트전극의 저항값보다 낮은 반도체집적회로장치.
  13. 제12항에 있어서, 상기 제1워드선은 상기 제1전송용MISFET의 게이트전극과 일체로 형성되고, 상기 제2워드선은 상기 제2전송용MISFET의 게이트전극과 일체로 형성되는 반도체집적회로장치.
  14. 제12항에 있어서, 상기 제1 및 제2구동용MISFET의 게이트전극은 규소막으로 구성되고, 상기 배선, 상기 제1 및 제2워드선은 규소막과 고융점금속규화막의 적층막으로 형성되는 반도체집적회로장치.
  15. 제1항에 있어서, 상기 제1 및 제2구동용MISFET의 게이트절연막의 막두께는 상기 제1 및 제2전송용MISFET의 게이트절연막의 막두께보다 얇은 반도체집적회로장치.
  16. 제1항에 있어서, 상기 제1워드선은 상기 제1전송용MISFET의 게이트전극과 일체로 형성되고, 상기 제2워드선은 상기 제2전송용MISFET의 게이트전극과 일체로 형성되는 반도체집적회로장치.
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