JP3436462B2 - 半導体装置 - Google Patents
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- H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
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Description
【０００１】
【発明の属する技術分野】この発明は大規模集積回路
（ＬＳＩ）等の半導体装置に関するものであり、より特
定的には半導体基板の一主面に素子分離膜を有する半導
体装置の動作特性の安定化に関するものである。
（ＬＳＩ）等の半導体装置に関するものであり、より特
定的には半導体基板の一主面に素子分離膜を有する半導
体装置の動作特性の安定化に関するものである。
【０００２】
【従来の技術】ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は揮発性半導体装置で
あり、マトリックス（行列）状に配置された相補型デー
タ線（ビット線）とワード線との交差部にメモリセルが
配置される。
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は揮発性半導体装置で
あり、マトリックス（行列）状に配置された相補型デー
タ線（ビット線）とワード線との交差部にメモリセルが
配置される。
【０００３】メモリセルはフリップフロップ回路及び２
個のアクセストランジスタで構成される。このフリップ
フロップ回路により、クロスカップリングされた２つの
記憶ノードを構成し、（Ｈｉｇｈ、Ｌｏｗ）又は（Ｌｏ
ｗ、Ｈｉｇｈ）の双安定状態を有し、所定の電源電圧が
与えられている限り、双安定状態を保持し続けることと
なる。
個のアクセストランジスタで構成される。このフリップ
フロップ回路により、クロスカップリングされた２つの
記憶ノードを構成し、（Ｈｉｇｈ、Ｌｏｗ）又は（Ｌｏ
ｗ、Ｈｉｇｈ）の双安定状態を有し、所定の電源電圧が
与えられている限り、双安定状態を保持し続けることと
なる。
【０００４】ここで、アクセストランジスタは、記憶ノ
ード（フリップフロップ回路の入出力端子）に一方の半
導体領域が接続され、相補型データ線（ビット線）に他
方の半導体領域が接続される。又、アクセストランジス
タのゲート電極はワード線に接続され、このワード線に
よりアクセストランジスタの導通、非導通状態が制御さ
れる。
ード（フリップフロップ回路の入出力端子）に一方の半
導体領域が接続され、相補型データ線（ビット線）に他
方の半導体領域が接続される。又、アクセストランジス
タのゲート電極はワード線に接続され、このワード線に
よりアクセストランジスタの導通、非導通状態が制御さ
れる。
【０００５】データを書き込む時は、ワード線を選択し
てアクセストランジスタを導通させ、所望の論理値に応
じてビット線対を強制的に電圧印加することにより、フ
リップフロップ回路の双安定状態を（Ｈｉｇｈ、Ｌｏ
ｗ）又は（Ｌｏｗ、Ｈｉｇｈ）のいずれかに設定する。
てアクセストランジスタを導通させ、所望の論理値に応
じてビット線対を強制的に電圧印加することにより、フ
リップフロップ回路の双安定状態を（Ｈｉｇｈ、Ｌｏ
ｗ）又は（Ｌｏｗ、Ｈｉｇｈ）のいずれかに設定する。
【０００６】データを読み出す時は、アクセストランジ
スタを導通させ、記憶ノードの電位をビット線に伝達す
ることにより行う。ここで、上記フリップフロップ回路
は２個のドライバトランジスタ及び２個の負荷素子で構
成されており、当該ドライバトランジスタは、そのドレ
イン領域が一方のアクセストランジスタの半導体領域に
接続され、ソース領域がグランド線（ＶＥＥ線）に接続
される。又、ドライバトランジスタのゲート電極は、他
方のアクセストランジスタの半導体領域に接続されてい
る。さらに、負荷素子は、一方がアクセストランジスタ
の半導体領域に接続され、他方が電源線（ＶＣＣ線）に
接続されている。
スタを導通させ、記憶ノードの電位をビット線に伝達す
ることにより行う。ここで、上記フリップフロップ回路
は２個のドライバトランジスタ及び２個の負荷素子で構
成されており、当該ドライバトランジスタは、そのドレ
イン領域が一方のアクセストランジスタの半導体領域に
接続され、ソース領域がグランド線（ＶＥＥ線）に接続
される。又、ドライバトランジスタのゲート電極は、他
方のアクセストランジスタの半導体領域に接続されてい
る。さらに、負荷素子は、一方がアクセストランジスタ
の半導体領域に接続され、他方が電源線（ＶＣＣ線）に
接続されている。
【０００７】ＳＲＡＭにおいて、近年次のような問題が
顕在化してきた。まず、さらなる集積度向上によるコス
ト低減を図るため、トランジスタサイズ、特にＭＯＳト
ランジスタのサイズを縮小する必要が生ずる。しかし、
アクセストランジスタのゲ−ト幅をあまり狭くすると、
狭チャネル効果によりアクセストランジスタのＶｔｈ
（しきい値電圧）が上昇してメモリセルの読み出し動作
が不安定となるため、アクセストランジスタのゲ−ト幅
は、狭チャネル効果によるＶｔｈ上昇が起こる領域まで
短くすることは困難である。そこで、アクセストランジ
スタのゲ−ト幅は狭チャネル効果によるＶｔｈ（しきい
値電圧）の上昇を抑えることのできる最も狭いゲート幅
を採用することでレイアウト面積を低減してきた。
顕在化してきた。まず、さらなる集積度向上によるコス
ト低減を図るため、トランジスタサイズ、特にＭＯＳト
ランジスタのサイズを縮小する必要が生ずる。しかし、
アクセストランジスタのゲ−ト幅をあまり狭くすると、
狭チャネル効果によりアクセストランジスタのＶｔｈ
（しきい値電圧）が上昇してメモリセルの読み出し動作
が不安定となるため、アクセストランジスタのゲ−ト幅
は、狭チャネル効果によるＶｔｈ上昇が起こる領域まで
短くすることは困難である。そこで、アクセストランジ
スタのゲ−ト幅は狭チャネル効果によるＶｔｈ（しきい
値電圧）の上昇を抑えることのできる最も狭いゲート幅
を採用することでレイアウト面積を低減してきた。
【０００８】一方、ＳＲＡＭの安定動作を図るため、ド
ライバトランジスタの電流値（駆動能力）とアクセスト
ランジスタの電流値（駆動能力）との比であるセルレシ
オを一定値（例えば、約３）以上確保する必要が生ず
る。しかし、上述のようにゲート幅を決定したアクセス
トランジスタの電流が仮に少しでも大きくなった場合、
このセルレシオが低下して動作不良が発生する。
ライバトランジスタの電流値（駆動能力）とアクセスト
ランジスタの電流値（駆動能力）との比であるセルレシ
オを一定値（例えば、約３）以上確保する必要が生ず
る。しかし、上述のようにゲート幅を決定したアクセス
トランジスタの電流が仮に少しでも大きくなった場合、
このセルレシオが低下して動作不良が発生する。
【０００９】そこで、まず、上記セルレシオの増加によ
る動作不良について説明する。一般に、セルレシオと呼
ばれるドライバトランジスタとアクセストランジスタの
コンダクタンス比（電流比）を大きくして、インバータ
のゲインを大きくする、つまり、インバータ出力の遷移
部分の傾きを鋭くすることで、セル動作の安定化が図ら
れることが可能であることが知られている。これを、図
３１に示すような、１対のクロスカップリングしたイン
バータ対の入出力伝達特性をもとに説明する。
る動作不良について説明する。一般に、セルレシオと呼
ばれるドライバトランジスタとアクセストランジスタの
コンダクタンス比（電流比）を大きくして、インバータ
のゲインを大きくする、つまり、インバータ出力の遷移
部分の傾きを鋭くすることで、セル動作の安定化が図ら
れることが可能であることが知られている。これを、図
３１に示すような、１対のクロスカップリングしたイン
バータ対の入出力伝達特性をもとに説明する。
【００１０】図３２に１対のクロスカップリングしたイ
ンバータの入出力伝達特性を示す。ここで、フリップフ
ロップとして機能するには、図３２に示すようなＳ１と
Ｓ２の二つの安定点を持つことが必要である。メモリセ
ルが実用に耐えるためには、図３２中の互いに曲線で囲
まれた領域が十分大きくなるように設計する。指標とし
て、しばしば、図中に示した円の直径が用いられ、これ
をＳＮＭ（Ｓｔａｔｉｃ Ｎｏｉｓｅ Ｍａｒｇｉｎ）
と呼ぶ。
ンバータの入出力伝達特性を示す。ここで、フリップフ
ロップとして機能するには、図３２に示すようなＳ１と
Ｓ２の二つの安定点を持つことが必要である。メモリセ
ルが実用に耐えるためには、図３２中の互いに曲線で囲
まれた領域が十分大きくなるように設計する。指標とし
て、しばしば、図中に示した円の直径が用いられ、これ
をＳＮＭ（Ｓｔａｔｉｃ Ｎｏｉｓｅ Ｍａｒｇｉｎ）
と呼ぶ。
【００１１】以下、さらに詳細に、図３３の等価回路で
示されるような、ＳＲＡＭのメモリセルの伝達特性につ
いて説明する。
示されるような、ＳＲＡＭのメモリセルの伝達特性につ
いて説明する。
【００１２】通常、スタンバイ時には、アクセストラン
ジスタが非導通であるため、メモリセルのインバータ
は、ドライバトランジスタと負荷素子で構成される。こ
こで、負荷素子は高インピーダンスであるため、スタン
バイ時のメモリセル伝達特性図である図３４に示すよう
に、インバータ出力の遷移部分の傾きは急峻となり、Ｓ
ＮＭは大きく、そのため、データは安定に保持される。
ジスタが非導通であるため、メモリセルのインバータ
は、ドライバトランジスタと負荷素子で構成される。こ
こで、負荷素子は高インピーダンスであるため、スタン
バイ時のメモリセル伝達特性図である図３４に示すよう
に、インバータ出力の遷移部分の傾きは急峻となり、Ｓ
ＮＭは大きく、そのため、データは安定に保持される。
【００１３】一方、データ読み出し時のメモリセルは、
アクセストランジスタが導通することにより、カラム電
流がＬｏｗ側の記憶ノードに流れ込む。すなわち、負荷
素子に並列に、低インピーダンスのアクセストランジス
タからなる負荷が接続されたことと等価になり、メモリ
セルのインバータは、このアクセストランジスタを負荷
とし、ドライバトランジスタとで構成されるＮＭＯＳエ
ンハンスメント型のインバータとして取り扱わねばなら
ない。セルレシオが小さい場合、データ読み出し時のメ
モリセル伝達特性図である図３５に示すように、インバ
ータのゲインはスタンバイ時よりもかなり低下する。つ
まり、インバータ出力の遷移部分の傾きが緩くなる。
アクセストランジスタが導通することにより、カラム電
流がＬｏｗ側の記憶ノードに流れ込む。すなわち、負荷
素子に並列に、低インピーダンスのアクセストランジス
タからなる負荷が接続されたことと等価になり、メモリ
セルのインバータは、このアクセストランジスタを負荷
とし、ドライバトランジスタとで構成されるＮＭＯＳエ
ンハンスメント型のインバータとして取り扱わねばなら
ない。セルレシオが小さい場合、データ読み出し時のメ
モリセル伝達特性図である図３５に示すように、インバ
ータのゲインはスタンバイ時よりもかなり低下する。つ
まり、インバータ出力の遷移部分の傾きが緩くなる。
【００１４】また、Ｈｉｇｈ側の記憶ノードの電位は、
スタンバイ時の電源電圧レベルから、電源電圧からアク
セストランジスタのＶｔｈを引いた値にまで低下し、一
時的にＳＮＭが著しく低下する。この時に、十分なＳＮ
Ｍを持たせないと、双安定状態が失われることとなり、
データが破壊される危険がある。
スタンバイ時の電源電圧レベルから、電源電圧からアク
セストランジスタのＶｔｈを引いた値にまで低下し、一
時的にＳＮＭが著しく低下する。この時に、十分なＳＮ
Ｍを持たせないと、双安定状態が失われることとなり、
データが破壊される危険がある。
【００１５】そこで、通常、上記のようなデータ破壊を
防止するために、セルレシオを大きくしている。その結
果、セルレシオが大きい場合のデータ読み出し時のメモ
リセル伝達特性図である図３６に示すように、インバー
タのゲインが大きくなり、つまり、インバータ出力の遷
移部分の傾きが鋭くなり、ＳＮＭが拡大することとな
る。
防止するために、セルレシオを大きくしている。その結
果、セルレシオが大きい場合のデータ読み出し時のメモ
リセル伝達特性図である図３６に示すように、インバー
タのゲインが大きくなり、つまり、インバータ出力の遷
移部分の傾きが鋭くなり、ＳＮＭが拡大することとな
る。
【００１６】しかし、近年の素子の高集積化に伴い、レ
イアウト面積の縮小の必要から、ドライバトランジスタ
のサイズ（ゲート幅）を大きくすることは困難である。
したがって、ＳＲＡＭの動作の安定化を図るためには、
アクセストランジスタの電流を絞ることが必要となる。
イアウト面積の縮小の必要から、ドライバトランジスタ
のサイズ（ゲート幅）を大きくすることは困難である。
したがって、ＳＲＡＭの動作の安定化を図るためには、
アクセストランジスタの電流を絞ることが必要となる。
【００１７】以下に、ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯ
ＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ ＶＯ
Ｌ４２， ＮＯ．７， ＪＵＬＹ １９９５ Ｐ１３０
５〜１３１２に記載の、従来の半導体装置の製造方法に
類似する一変形例を、図３７（ａ）〜図４２（ａ）、及
び図３７（ｂ）〜図４２（ｂ）、並びに図４３に基づい
て説明する。
ＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ ＶＯ
Ｌ４２， ＮＯ．７， ＪＵＬＹ １９９５ Ｐ１３０
５〜１３１２に記載の、従来の半導体装置の製造方法に
類似する一変形例を、図３７（ａ）〜図４２（ａ）、及
び図３７（ｂ）〜図４２（ｂ）、並びに図４３に基づい
て説明する。
【００１８】ここで、図３７（ａ）〜図４２（ａ）は、
従来の半導体装置の製造方法を、工程順に、ＳＲＡＭセ
ル１個あたりについて示す要部平面図であり、図３７
（ｂ）〜図４２（ｂ）のそれぞれは、図３７（ａ）〜図
４２（ａ）のそれぞれに対応のＢ−Ｂ線断面図であり、
図４３は図４２（ａ）に対応のＡ１−Ａ２線断面図であ
る。
従来の半導体装置の製造方法を、工程順に、ＳＲＡＭセ
ル１個あたりについて示す要部平面図であり、図３７
（ｂ）〜図４２（ｂ）のそれぞれは、図３７（ａ）〜図
４２（ａ）のそれぞれに対応のＢ−Ｂ線断面図であり、
図４３は図４２（ａ）に対応のＡ１−Ａ２線断面図であ
る。
【００１９】まず、図３７（ａ）及び図３７（ｂ）に示
すように、半導体基板であるＮ-型シリコン基板１上
に、例えば二酸化シリコン（ＳｉＯ2）膜をパッド膜と
し、その上に堆積された窒化シリコン（Ｓｉ3Ｎ4）膜を
耐酸化性マスクとして用いる選択的熱酸化（例えば、Ｌ
ＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓ
ｉｌｉｃｏｎ））法を用いてＳｉＯ2からなる厚さ約３
０００Åの素子分離膜であるフィールド絶縁膜２を形成
する。
すように、半導体基板であるＮ-型シリコン基板１上
に、例えば二酸化シリコン（ＳｉＯ2）膜をパッド膜と
し、その上に堆積された窒化シリコン（Ｓｉ3Ｎ4）膜を
耐酸化性マスクとして用いる選択的熱酸化（例えば、Ｌ
ＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓ
ｉｌｉｃｏｎ））法を用いてＳｉＯ2からなる厚さ約３
０００Åの素子分離膜であるフィールド絶縁膜２を形成
する。
【００２０】その後、上記選択的熱酸化に用いたパッド
ＳｉＯ2膜及びＳｉ3Ｎ4膜を除去して、上記Ｎ-型シリコ
ン基板１表面に素子形成領域３を露出させる。
ＳｉＯ2膜及びＳｉ3Ｎ4膜を除去して、上記Ｎ-型シリコ
ン基板１表面に素子形成領域３を露出させる。
【００２１】そして、Ｎ-型シリコン基板１の主面全面
に、例えばボロン（Ｂ）等のＰ型不純物を例えば２００
〜７００ｋｅＶで１．０×１０12〜１．０×１０13ｃｍ
ー2程度注入し、さらに、ボロン（Ｂ）等のＰ型不純物を
例えば約３０〜７０ｋｅＶで約１．０×１０12〜２．０
×１０13ｃｍー2程度注入してアクセストランジスタＴ１
及びＴ２、及びドライバトランジスタＴ３及びＴ４のＶ
ｔｈ設定を行なう。このようにして形成されたＰ-型ウ
エル領域４（図４３参照）は約１０16〜１０18ｃｍ-3程
度の不純物濃度を有する。
に、例えばボロン（Ｂ）等のＰ型不純物を例えば２００
〜７００ｋｅＶで１．０×１０12〜１．０×１０13ｃｍ
ー2程度注入し、さらに、ボロン（Ｂ）等のＰ型不純物を
例えば約３０〜７０ｋｅＶで約１．０×１０12〜２．０
×１０13ｃｍー2程度注入してアクセストランジスタＴ１
及びＴ２、及びドライバトランジスタＴ３及びＴ４のＶ
ｔｈ設定を行なう。このようにして形成されたＰ-型ウ
エル領域４（図４３参照）は約１０16〜１０18ｃｍ-3程
度の不純物濃度を有する。
【００２２】そして、全面に例えば熱酸化により、Ｓｉ
Ｏ2からなる厚さ例えば約７０Åのゲート絶縁膜５（図
４３参照）を形成し、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓ
ｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）法を用いて、例えばホスフィン（ＰＨ3）等
のガスを混入することで、厚さ約１０００Å、リン濃度
約１．０〜８．０×１０20ｃｍ-3程度のリンドープト多
結晶シリコン膜を堆積する。
Ｏ2からなる厚さ例えば約７０Åのゲート絶縁膜５（図
４３参照）を形成し、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓ
ｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）法を用いて、例えばホスフィン（ＰＨ3）等
のガスを混入することで、厚さ約１０００Å、リン濃度
約１．０〜８．０×１０20ｃｍ-3程度のリンドープト多
結晶シリコン膜を堆積する。
【００２３】そして、フォトリソグラフィ技術を用いて
所定の形状にフォトレジストをパターニングし、これを
マスクとして例えば反応性イオンエッチング（Ｒｅａｃ
ｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；ＲＩＥ）法を適用
することにより、上記リンドープト多結晶シリコン膜を
パターニングして、アクセストランジスタＴ１、Ｔ２の
ゲート電極であるワード線６ａ、６ｄ、及びドライバト
ランジスタＴ３、Ｔ４のゲート電極６ｂ、６ｃを形成す
る。
所定の形状にフォトレジストをパターニングし、これを
マスクとして例えば反応性イオンエッチング（Ｒｅａｃ
ｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；ＲＩＥ）法を適用
することにより、上記リンドープト多結晶シリコン膜を
パターニングして、アクセストランジスタＴ１、Ｔ２の
ゲート電極であるワード線６ａ、６ｄ、及びドライバト
ランジスタＴ３、Ｔ４のゲート電極６ｂ、６ｃを形成す
る。
【００２４】なお、本実施の形態ではワード線６ａ、６
ｄ及びドライバトランジスタのゲート電極６ｂ、６ｃは
リンドープト多結晶シリコン膜のみで形成したが、例え
ばタングステンシリサイド（ＷＳｉ2）膜等の金属シリ
サイド膜とリンドープト多結晶シリコン膜からなるいわ
ゆるポリサイド配線としてもかまわない。
ｄ及びドライバトランジスタのゲート電極６ｂ、６ｃは
リンドープト多結晶シリコン膜のみで形成したが、例え
ばタングステンシリサイド（ＷＳｉ2）膜等の金属シリ
サイド膜とリンドープト多結晶シリコン膜からなるいわ
ゆるポリサイド配線としてもかまわない。
【００２５】この後、全面に例えばヒ素（Ａｓ）を約３
０〜７０ｋｅＶで例えば４５度の注入角度でウエハを回
転させながら約１．０〜５．０×１０13ｃｍ-2のド−ズ
量で上記ゲート絶縁膜５越しに注入し、Ｎ-型ソ−ス・
ドレイン領域７１〜７５を素子形成領域３のワード線６
ａ、６ｄ及びドライバトランジスタのゲート電極６ｂ、
６ｃで遮蔽される領域以外の領域に形成する。ここで、
Ｎ-型ソ−ス・ドレイン領域７１〜７５は約１０17〜１
０19ｃｍ-3程度の不純物濃度を有する。
０〜７０ｋｅＶで例えば４５度の注入角度でウエハを回
転させながら約１．０〜５．０×１０13ｃｍ-2のド−ズ
量で上記ゲート絶縁膜５越しに注入し、Ｎ-型ソ−ス・
ドレイン領域７１〜７５を素子形成領域３のワード線６
ａ、６ｄ及びドライバトランジスタのゲート電極６ｂ、
６ｃで遮蔽される領域以外の領域に形成する。ここで、
Ｎ-型ソ−ス・ドレイン領域７１〜７５は約１０17〜１
０19ｃｍ-3程度の不純物濃度を有する。
【００２６】次に、図３８（ａ）及び図３８（ｂ）に示
すように、全面にＬＰＣＶＤ法を用いて厚さ約５００〜
１５００ÅのＳｉＯ2膜９を堆積し、ＲＩＥ法を用いて
ワード線６ａ、６ｄ及びドライバトランジスタのゲート
電極６ｂ、６ｃの側壁に幅約５００〜１５００Å程度の
側壁酸化膜９１〜９６を形成する。
すように、全面にＬＰＣＶＤ法を用いて厚さ約５００〜
１５００ÅのＳｉＯ2膜９を堆積し、ＲＩＥ法を用いて
ワード線６ａ、６ｄ及びドライバトランジスタのゲート
電極６ｂ、６ｃの側壁に幅約５００〜１５００Å程度の
側壁酸化膜９１〜９６を形成する。
【００２７】この時、同時に、フィールド絶縁膜２もＲ
ＩＥにより削られる為、半導体基板１表面に露出した素
子形成領域３の面積は増加することになる。ここで、図
３８（ａ）の一点鎖線はＲＩＥにより削られる前の素子
形成領域３を表し、実線は削られた後の素子形成領域３
を示す。
ＩＥにより削られる為、半導体基板１表面に露出した素
子形成領域３の面積は増加することになる。ここで、図
３８（ａ）の一点鎖線はＲＩＥにより削られる前の素子
形成領域３を表し、実線は削られた後の素子形成領域３
を示す。
【００２８】この後、この側壁酸化膜９１〜９６をマス
クとして、例えばヒ素（Ａｓ）を５０ｋｅＶで約１．０
〜５．０×１０15ｃｍ-2のド−ズ量で注入し、Ｎ+型ソ
−ス・ドレイン領域１１１〜１１５を形成する。この
時、全面に例えばヒ素（Ａｓ）又はリン（Ｐ）を約３０
〜７０ｋｅＶで例えば４５度の注入角度で、ウエハを回
転させながら約１．０〜５．０×１０13ｃｍ-2のド−ズ
量で追加注入してもかまわない。
クとして、例えばヒ素（Ａｓ）を５０ｋｅＶで約１．０
〜５．０×１０15ｃｍ-2のド−ズ量で注入し、Ｎ+型ソ
−ス・ドレイン領域１１１〜１１５を形成する。この
時、全面に例えばヒ素（Ａｓ）又はリン（Ｐ）を約３０
〜７０ｋｅＶで例えば４５度の注入角度で、ウエハを回
転させながら約１．０〜５．０×１０13ｃｍ-2のド−ズ
量で追加注入してもかまわない。
【００２９】ここで、、Ｎ+型ソ−ス・ドレイン領域１
１１〜１１５は約１０20〜１０21ｃｍ-3程度の不純物濃
度を有し、Ｎ-型ソ−ス・ドレイン領域７１〜７５及び
Ｎ+型ソ−ス・ドレイン領域１１１〜１１５により、ド
レイン近傍の電界を緩和した、いわゆるＬＤＤ（Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を形成してい
る。
１１〜１１５は約１０20〜１０21ｃｍ-3程度の不純物濃
度を有し、Ｎ-型ソ−ス・ドレイン領域７１〜７５及び
Ｎ+型ソ−ス・ドレイン領域１１１〜１１５により、ド
レイン近傍の電界を緩和した、いわゆるＬＤＤ（Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を形成してい
る。
【００３０】なお、ここで、図３８（ａ）においては、
Ｎ-型ソ−ス・ドレイン領域７１〜７５及びＮ+型ソ−ス
・ドレイン領域１１１〜１１５と、側壁酸化膜９１〜９
６との位置関係を明示するために、側壁酸化膜９１〜９
６の外縁を点線にて示すとともに、その下層の表示を行
っている。
Ｎ-型ソ−ス・ドレイン領域７１〜７５及びＮ+型ソ−ス
・ドレイン領域１１１〜１１５と、側壁酸化膜９１〜９
６との位置関係を明示するために、側壁酸化膜９１〜９
６の外縁を点線にて示すとともに、その下層の表示を行
っている。
【００３１】次に、図３９（ａ）及び図３９（ｂ）に示
すように、全面にＬＰＣＶＤ法を用いて厚さ約１５００
ÅのＳｉＯ2膜１４を堆積した後、フォトリソグラフィ
技術を用いて所定の形状にフォトレジストをパターニン
グし、これをマスクとして例えばＲＩＥ法を適用するこ
とにより、上記ＳｉＯ2膜１４を選択的に除去して、上
記Ｎ+型ソ−ス・ドレイン領域１１３の一部が表出する
ようなコンタクトホール１２を設ける。
すように、全面にＬＰＣＶＤ法を用いて厚さ約１５００
ÅのＳｉＯ2膜１４を堆積した後、フォトリソグラフィ
技術を用いて所定の形状にフォトレジストをパターニン
グし、これをマスクとして例えばＲＩＥ法を適用するこ
とにより、上記ＳｉＯ2膜１４を選択的に除去して、上
記Ｎ+型ソ−ス・ドレイン領域１１３の一部が表出する
ようなコンタクトホール１２を設ける。
【００３２】そして、ＬＰＣＶＤ法を用いて厚さ約１０
００Å、リン濃度約１．０〜８．０×１０20ｃｍー3程度
のリンドープト多結晶シリコン膜を堆積した後、さらに
例えば厚さ約１０００Åのタングステンシリサイド（Ｗ
Ｓｉ2）膜等の金属シリサイド膜を連続して堆積する。
００Å、リン濃度約１．０〜８．０×１０20ｃｍー3程度
のリンドープト多結晶シリコン膜を堆積した後、さらに
例えば厚さ約１０００Åのタングステンシリサイド（Ｗ
Ｓｉ2）膜等の金属シリサイド膜を連続して堆積する。
【００３３】そして、フォトリソグラフィ技術を用いて
所定の形状にフォトレジストをパターニングし、これを
マスクとして例えばＲＩＥ法を適用することにより、上
記タングステンシリサイド（ＷＳｉ2）膜及びリンドー
プト多結晶シリコン膜を連続してパターニングして、接
地配線１３を形成する。なお、ここで、図３９（ａ）に
おいては、接地配線１３とドライバトランジスタのゲー
ト電極である６ｂ、６ｃとの位置関係を明示するため
に、ＳｉＯ2膜１４の表示を省略し、その代わりに、そ
の下層の表示を行っている。
所定の形状にフォトレジストをパターニングし、これを
マスクとして例えばＲＩＥ法を適用することにより、上
記タングステンシリサイド（ＷＳｉ2）膜及びリンドー
プト多結晶シリコン膜を連続してパターニングして、接
地配線１３を形成する。なお、ここで、図３９（ａ）に
おいては、接地配線１３とドライバトランジスタのゲー
ト電極である６ｂ、６ｃとの位置関係を明示するため
に、ＳｉＯ2膜１４の表示を省略し、その代わりに、そ
の下層の表示を行っている。
【００３４】次に、図４０（ａ）及び図４０（ｂ）に示
すように、全面にＬＰＣＶＤ法を用いて厚さ約１５００
ÅのＳｉＯ2膜１４、１５を堆積した後、フォトリソグ
ラフィ技術を用いて所定の形状にフォトレジストをパタ
ーニングし、これをマスクとして例えばＲＩＥ法を適用
することにより、上記ＳｉＯ2膜１５を選択的に除去し
て、アクセストランジスタＴ１とドライバトランジスタ
Ｔ３の間の不純物領域１１２、上記ドライバトランジス
タのゲート電極６ｃ、６ｂ、アクセストランジスタＴ２
とドライバトランジスタＴ４の間の不純物領域１１４の
それぞれに開口するコンタクトホール１４１〜１４４を
形成する。
すように、全面にＬＰＣＶＤ法を用いて厚さ約１５００
ÅのＳｉＯ2膜１４、１５を堆積した後、フォトリソグ
ラフィ技術を用いて所定の形状にフォトレジストをパタ
ーニングし、これをマスクとして例えばＲＩＥ法を適用
することにより、上記ＳｉＯ2膜１５を選択的に除去し
て、アクセストランジスタＴ１とドライバトランジスタ
Ｔ３の間の不純物領域１１２、上記ドライバトランジス
タのゲート電極６ｃ、６ｂ、アクセストランジスタＴ２
とドライバトランジスタＴ４の間の不純物領域１１４の
それぞれに開口するコンタクトホール１４１〜１４４を
形成する。
【００３５】そして、ＬＰＣＶＤ法を用いて厚さ約１０
００Å、リン濃度約１．０〜８．０×１０20ｃｍ-3程度
のリンドープト多結晶シリコン膜を堆積し、その後、フ
ォトリソグラフィ技術を用いて所定の形状にフォトレジ
ストをパターニングし、これをマスクとして例えばＲＩ
Ｅ法によりエッチングすることにより、上記リンドープ
ト多結晶シリコン膜をパターニングして接続線１５１、
１５２を形成する。
００Å、リン濃度約１．０〜８．０×１０20ｃｍ-3程度
のリンドープト多結晶シリコン膜を堆積し、その後、フ
ォトリソグラフィ技術を用いて所定の形状にフォトレジ
ストをパターニングし、これをマスクとして例えばＲＩ
Ｅ法によりエッチングすることにより、上記リンドープ
ト多結晶シリコン膜をパターニングして接続線１５１、
１５２を形成する。
【００３６】なお、ここで、図４０（ａ）においては、
接続線１５１、１５２とドライバトランジスタのゲート
電極である６ｂ、６ｃ及び不純物領域１１２及び１１４
との位置関係等を明示するために、ＳｉＯ2膜１４、１
５の表示を省略し、その代わりに、その下層の表示を行
っている。
接続線１５１、１５２とドライバトランジスタのゲート
電極である６ｂ、６ｃ及び不純物領域１１２及び１１４
との位置関係等を明示するために、ＳｉＯ2膜１４、１
５の表示を省略し、その代わりに、その下層の表示を行
っている。
【００３７】次に、図４１（ａ）及び図４１（ｂ）に示
すように、さらに、全面にＬＰＣＶＤ法を用いて厚さ約
１００〜５００ÅのＳｉＯ2膜１６を堆積した後、フォ
トリソグラフィ技術を用いて所定の形状にフォトレジス
トをパターニングし、これをマスクとして例えばＲＩＥ
法を適用することにより、上記ＳｉＯ2膜１６を選択的
に除去して、上記リンドープト多結晶シリコン膜１５
１、１５２の一部が表出するようなコンタクトホール１
６１、１６２を設ける。
すように、さらに、全面にＬＰＣＶＤ法を用いて厚さ約
１００〜５００ÅのＳｉＯ2膜１６を堆積した後、フォ
トリソグラフィ技術を用いて所定の形状にフォトレジス
トをパターニングし、これをマスクとして例えばＲＩＥ
法を適用することにより、上記ＳｉＯ2膜１６を選択的
に除去して、上記リンドープト多結晶シリコン膜１５
１、１５２の一部が表出するようなコンタクトホール１
６１、１６２を設ける。
【００３８】そして、ＬＰＣＶＤ法を用いて、厚さ約２
００〜１０００Å程度の多結晶シリコン膜を堆積した
後、例えばＰ（リン）を３０ｋｅＶで１．０×１０12〜
１．０×１０14ｃｍ-2のド−ズ量で注入する。そして、
フォトリソグラフィ技術を用いて所定の形状にフォトレ
ジストをパターニングし、これをマスクとして例えばＲ
ＩＥ法を適用することにより、上記多結晶シリコン膜を
パターニングして電極１７とする。
００〜１０００Å程度の多結晶シリコン膜を堆積した
後、例えばＰ（リン）を３０ｋｅＶで１．０×１０12〜
１．０×１０14ｃｍ-2のド−ズ量で注入する。そして、
フォトリソグラフィ技術を用いて所定の形状にフォトレ
ジストをパターニングし、これをマスクとして例えばＲ
ＩＥ法を適用することにより、上記多結晶シリコン膜を
パターニングして電極１７とする。
【００３９】この後、さらに、フォトリソグラフィ技術
を用いて、上記電極１７上の所望の位置１７２、１７５
を遮蔽するフォトレジストをパターニングし、これをマ
スクとして例えばＢＦ2を２０ｋｅＶで約１．０×１０
14〜１．０×１０15ｃｍ-2のド−ズ量で注入し、上記フ
ォトレジストを除去した後、例えば７５０℃〜８５０℃
の温度で３０分間アニールして上記不純物を活性化させ
ることにより、Ｐチャネル型ＴＦＴ（Ｔｈｉｎ Ｆｉｌ
ｍ Ｔｒａｎｓｉｓｔｏｒ）のソース領域１７３、１７
６、ドレイン領域１７１、１７４、及びチャネル領域１
７２、１７５を各々形成する。
を用いて、上記電極１７上の所望の位置１７２、１７５
を遮蔽するフォトレジストをパターニングし、これをマ
スクとして例えばＢＦ2を２０ｋｅＶで約１．０×１０
14〜１．０×１０15ｃｍ-2のド−ズ量で注入し、上記フ
ォトレジストを除去した後、例えば７５０℃〜８５０℃
の温度で３０分間アニールして上記不純物を活性化させ
ることにより、Ｐチャネル型ＴＦＴ（Ｔｈｉｎ Ｆｉｌ
ｍ Ｔｒａｎｓｉｓｔｏｒ）のソース領域１７３、１７
６、ドレイン領域１７１、１７４、及びチャネル領域１
７２、１７５を各々形成する。
【００４０】なお、ここで、図４１（ａ）においては、
電極１７と接続線１５１、１５２との位置関係等を明示
するために、ＳｉＯ2膜１４、１５、１６の表示を省略
し、その代わりに、その下層の表示を行っている。
電極１７と接続線１５１、１５２との位置関係等を明示
するために、ＳｉＯ2膜１４、１５、１６の表示を省略
し、その代わりに、その下層の表示を行っている。
【００４１】この後、次に、図４２（ａ）、（ｂ）及び
図４３に示すように、電極１７上及びＳｉＯ2膜１６上
に層間絶縁膜１８を形成した後、不純物領域１１１、１
１５に開口するビット線コンタクトホ−ル１８１、１８
２を形成し、このビット線コンタクトホ−ル１８１、１
８２を介して不純物領域１１１、１１５に電気的に接続
する、アルミニウム配線からなるビット線１９１、１９
２を形成することにより、半導体装置を得る。
図４３に示すように、電極１７上及びＳｉＯ2膜１６上
に層間絶縁膜１８を形成した後、不純物領域１１１、１
１５に開口するビット線コンタクトホ−ル１８１、１８
２を形成し、このビット線コンタクトホ−ル１８１、１
８２を介して不純物領域１１１、１１５に電気的に接続
する、アルミニウム配線からなるビット線１９１、１９
２を形成することにより、半導体装置を得る。
【００４２】なお、ここで、図４２（ａ）においては、
ビット線１９１、１９２と下層の電気的素子（アクセス
トランジスタのゲート電極６ａ、６ｄ等）との位置関係
を明示するために、ＳｉＯ2膜１４、１５、１６、１８
の表示を省略し、その代わりに、下層の表示を行ってい
る。
ビット線１９１、１９２と下層の電気的素子（アクセス
トランジスタのゲート電極６ａ、６ｄ等）との位置関係
を明示するために、ＳｉＯ2膜１４、１５、１６、１８
の表示を省略し、その代わりに、下層の表示を行ってい
る。
【００４３】上記のような従来の半導体装置において
は、素子分離酸化膜のバーズビークがアクセストランジ
スタのゲ−ト幅と比べてはるかに小さい場合は問題にな
らなかったが、当該半導体装置を構成する電気的素子の
最少設計寸法が０．５μｍ以下になった場合、ＭＯＳト
ランジスタのＬＤＤ構造を形成するためのサイドウォー
ルの形成時における、オーバーエッチングによるバーズ
ビークの後退が、当該半導体装置の動作安定性に及ぼす
影響を無視できなくなってくる。
は、素子分離酸化膜のバーズビークがアクセストランジ
スタのゲ−ト幅と比べてはるかに小さい場合は問題にな
らなかったが、当該半導体装置を構成する電気的素子の
最少設計寸法が０．５μｍ以下になった場合、ＭＯＳト
ランジスタのＬＤＤ構造を形成するためのサイドウォー
ルの形成時における、オーバーエッチングによるバーズ
ビークの後退が、当該半導体装置の動作安定性に及ぼす
影響を無視できなくなってくる。
【００４４】具体的には、図３８（ａ）に示すように、
サイドウォール９１〜９６形成時におけるエッチングに
よる、ゲート電極６ａ〜６ｄ近傍のバーズビークの後退
が、アクセストランジスタＴ１及びＴ４の拡散領域の幅
が、ゲート電極６ａ、６ｄの近傍にて増加し、そのため
寄生抵抗が低減し、アクセストランジスタＴ１、Ｔ４の
電流の増加を引き起こし、ひいては、セルレシオの低下
によるメモリセルの読み出し特性の向上を阻む原因とな
っていた。
サイドウォール９１〜９６形成時におけるエッチングに
よる、ゲート電極６ａ〜６ｄ近傍のバーズビークの後退
が、アクセストランジスタＴ１及びＴ４の拡散領域の幅
が、ゲート電極６ａ、６ｄの近傍にて増加し、そのため
寄生抵抗が低減し、アクセストランジスタＴ１、Ｔ４の
電流の増加を引き起こし、ひいては、セルレシオの低下
によるメモリセルの読み出し特性の向上を阻む原因とな
っていた。
【００４５】加えて、従来の半導体装置では、例えば、
図４３に示すようにビット線１９１等の配線層の下の平
坦性が良好ではなく、そのため、当該配線層のパターニ
ングが容易ではなくなるという問題もあった。
図４３に示すようにビット線１９１等の配線層の下の平
坦性が良好ではなく、そのため、当該配線層のパターニ
ングが容易ではなくなるという問題もあった。
【００４６】
【発明が解決しようとする課題】従来の半導体装置で
は、当該半導体装置の製造に伴う、バーズビークの後退
等の素子分離膜の不必要な除去が原因となって、半導体
装置の動作安定性の向上を阻む結果を招いていた。
は、当該半導体装置の製造に伴う、バーズビークの後退
等の素子分離膜の不必要な除去が原因となって、半導体
装置の動作安定性の向上を阻む結果を招いていた。
【００４７】本発明は以上のような問題点に鑑みてなさ
れたもので、素子分離膜の不必要なエッチングを防止
し、上記素子分離膜の不必要な除去に起因する半導体装
置の動作不良を防止することにより、動作安定性能が良
好な半導体装置を得ることを目的とするものである。
れたもので、素子分離膜の不必要なエッチングを防止
し、上記素子分離膜の不必要な除去に起因する半導体装
置の動作不良を防止することにより、動作安定性能が良
好な半導体装置を得ることを目的とするものである。
【００４８】
【課題を解決するための手段】この発明に係る半導体装
置は、半導体基板の一主面に形成された素子分離膜と、
上記主面に形成され、上記素子分離膜により囲まれた素
子形成領域と、上記素子形成領域上に、ゲート絶縁膜を
介して形成されるとともに、上記素子分離膜上に延在す
るゲート電極と、上記素子形成領域に形成され、上記半
導体基板表面に露出する部分が上記素子分離膜に接する
とともに、上記ゲート電極の下において対向する第１及
び第２の不純物領域と、上記第１の不純物領域上の上記
ゲート電極近傍に形成され、当該ゲート電極上及び上記
素子分離膜の内のゲート電極が延在する部分の近傍上に
延在する第１の絶縁膜と、上記第２の不純物領域上の上
記ゲート電極近傍に形成された第２の絶縁膜とを備え、
上記ゲート電極の第１の不純物領域側の外縁から上記第
１の絶縁膜のゲート電極から離れた側の外縁に至る距離
が、上記ゲート電極の第２の不純物領域側の外縁から上
記第２の絶縁膜のゲート電極から離れた側の外縁に至る
距離よりも長いことを特徴とするものである。
置は、半導体基板の一主面に形成された素子分離膜と、
上記主面に形成され、上記素子分離膜により囲まれた素
子形成領域と、上記素子形成領域上に、ゲート絶縁膜を
介して形成されるとともに、上記素子分離膜上に延在す
るゲート電極と、上記素子形成領域に形成され、上記半
導体基板表面に露出する部分が上記素子分離膜に接する
とともに、上記ゲート電極の下において対向する第１及
び第２の不純物領域と、上記第１の不純物領域上の上記
ゲート電極近傍に形成され、当該ゲート電極上及び上記
素子分離膜の内のゲート電極が延在する部分の近傍上に
延在する第１の絶縁膜と、上記第２の不純物領域上の上
記ゲート電極近傍に形成された第２の絶縁膜とを備え、
上記ゲート電極の第１の不純物領域側の外縁から上記第
１の絶縁膜のゲート電極から離れた側の外縁に至る距離
が、上記ゲート電極の第２の不純物領域側の外縁から上
記第２の絶縁膜のゲート電極から離れた側の外縁に至る
距離よりも長いことを特徴とするものである。
【００４９】又、上記第１及び第２の絶縁膜は、素子形
成領域及びゲート電極の上に形成された１の絶縁膜から
形成されたものであることを特徴とするものである。
成領域及びゲート電極の上に形成された１の絶縁膜から
形成されたものであることを特徴とするものである。
【００５０】又、上記素子分離膜の所望の領域上に形成
されたアライメントマーク又は重ね合せ検査用マーク
と、上記アライメントマーク又は重ね合せ検査用マーク
を覆う絶縁膜とを備え、上記アライメントマーク又は重
ね合せ検査用マークを覆う絶縁膜と第１の絶縁膜は、上
記素子形成領域及び上記ゲート電極並びに上記アライメ
ントマーク又は重ね合せ検査用マークの上に形成された
１の絶縁膜から形成されたものであることを特徴とする
ものである。
されたアライメントマーク又は重ね合せ検査用マーク
と、上記アライメントマーク又は重ね合せ検査用マーク
を覆う絶縁膜とを備え、上記アライメントマーク又は重
ね合せ検査用マークを覆う絶縁膜と第１の絶縁膜は、上
記素子形成領域及び上記ゲート電極並びに上記アライメ
ントマーク又は重ね合せ検査用マークの上に形成された
１の絶縁膜から形成されたものであることを特徴とする
ものである。
【００５１】又、上記素子分離膜上に形成されたヒュー
ズと、上記ヒューズの下に形成された絶縁膜とを備え、
上記ヒューズの下の絶縁膜及び第１の絶縁膜は、上記素
子形成領域、上記ゲート電極、及び上記素子分離膜上に
形成された１の絶縁膜から形成されたものであることを
特徴とするものである。
ズと、上記ヒューズの下に形成された絶縁膜とを備え、
上記ヒューズの下の絶縁膜及び第１の絶縁膜は、上記素
子形成領域、上記ゲート電極、及び上記素子分離膜上に
形成された１の絶縁膜から形成されたものであることを
特徴とするものである。
【００５２】
【００５３】
【００５４】
【００５５】
【００５６】
【００５７】
実施の形態１．以下に、この発明の実施の形態１ついて
説明する。本発明は、例えば、ＳＲＡＭを有する半導体
装置に適用して有効なる技術に関するものであり、ＳＲ
ＡＭセルに適用された本発明の実施の形態１について、
図１ないし図８に基づいて説明する。
説明する。本発明は、例えば、ＳＲＡＭを有する半導体
装置に適用して有効なる技術に関するものであり、ＳＲ
ＡＭセルに適用された本発明の実施の形態１について、
図１ないし図８に基づいて説明する。
【００５８】図１（ａ）はこの発明の実施の形態１を示
す半導体装置の要部平面図であり、図１（ｂ）は図１
（ａ）に対応のＢ１−Ｂ２線断面図であり、図２は図１
（ａ）に対応のＡ１−Ａ２線断面図である。図１及び図
２において、１はＮ-型シリコン基板からなる半導体基
板、２は半導体基板１表面に形成された、例えば厚さ約
３０００ÅのＳｉＯ2からなるフィールド絶縁膜である
素子分離膜、３は上記Ｎ-型シリコン基板１に形成され
た素子形成領域であり、フィールド絶縁膜２に囲まれて
素子分離されている。
す半導体装置の要部平面図であり、図１（ｂ）は図１
（ａ）に対応のＢ１−Ｂ２線断面図であり、図２は図１
（ａ）に対応のＡ１−Ａ２線断面図である。図１及び図
２において、１はＮ-型シリコン基板からなる半導体基
板、２は半導体基板１表面に形成された、例えば厚さ約
３０００ÅのＳｉＯ2からなるフィールド絶縁膜である
素子分離膜、３は上記Ｎ-型シリコン基板１に形成され
た素子形成領域であり、フィールド絶縁膜２に囲まれて
素子分離されている。
【００５９】又、４は約１０16〜１０18ｃｍ-3程度の不
純物濃度のＰ-型ウエル領域であり、素子形成領域３に
形成され、上記半導体基板１表面にその一部が露出して
おり、当該一部は、例えばＳｉＯ2からなる厚さ約７０
Åのゲート絶縁膜５に接している。
純物濃度のＰ-型ウエル領域であり、素子形成領域３に
形成され、上記半導体基板１表面にその一部が露出して
おり、当該一部は、例えばＳｉＯ2からなる厚さ約７０
Åのゲート絶縁膜５に接している。
【００６０】６ａ、６ｄはそれぞれアクセストランジス
タＴ１、Ｔ２のゲート電極であるワード線であり、又６
ｂ、６ｃはそれぞれドライバトランジスタＴ３、Ｔ４の
ゲート電極であり、それぞれの直下には上記ゲート絶縁
膜５がそれぞれ形成されている。
タＴ１、Ｔ２のゲート電極であるワード線であり、又６
ｂ、６ｃはそれぞれドライバトランジスタＴ３、Ｔ４の
ゲート電極であり、それぞれの直下には上記ゲート絶縁
膜５がそれぞれ形成されている。
【００６１】又、７１〜７５は約１０17〜１０19ｃｍ-3
程度の不純物濃度を有するＮ-型ソ−ス・ドレイン領域
であり、素子形成領域３に形成され、上記半導体基板１
表面にその一部が露出しており、当該一部はゲート電極
６ａ〜６ｄの下において、それぞれそれらを挟むように
（図３（ａ）にも示されるように）形成されている。
程度の不純物濃度を有するＮ-型ソ−ス・ドレイン領域
であり、素子形成領域３に形成され、上記半導体基板１
表面にその一部が露出しており、当該一部はゲート電極
６ａ〜６ｄの下において、それぞれそれらを挟むように
（図３（ａ）にも示されるように）形成されている。
【００６２】又、１１１〜１１５は約１０20〜１０21ｃ
ｍ-3程度の不純物濃度を有するＮ+型ソ−ス・ドレイン
領域あり、素子形成領域３に形成され、上記半導体基板
１表面にその一部が露出しており、当該一部はゲート電
極６ａ〜６ｄの下において、Ｎ-型ソ−ス・ドレイン領
域７１〜７５よりもさらに外側において、それぞれ対応
のゲート電極６ａ〜６ｄを挟むように（図５（ａ）にも
示されるように）形成されている。
ｍ-3程度の不純物濃度を有するＮ+型ソ−ス・ドレイン
領域あり、素子形成領域３に形成され、上記半導体基板
１表面にその一部が露出しており、当該一部はゲート電
極６ａ〜６ｄの下において、Ｎ-型ソ−ス・ドレイン領
域７１〜７５よりもさらに外側において、それぞれ対応
のゲート電極６ａ〜６ｄを挟むように（図５（ａ）にも
示されるように）形成されている。
【００６３】９ａ、９ｄはアクセストランジスタＴ１、
Ｔ２のゲート電極６ａ、６ｄ上、及び、当該ゲート電極
６ａ、６ｄの第１の不純物領域７２、７４側の側壁から
距離ｘの幅を有するように、ゲート電極６ａ、６ｄに沿
って形成された第１の絶縁膜であり、９１、９４はワー
ド線６ａ、６ｄの第２の不純物領域７１、７５側の側壁
から距離ｘより狭い距離ｙ（具体的には約５００〜１５
００Å程度）の幅を有するように、ゲート電極６ａ、６
ｄ沿って形成された側壁酸化膜である第２の絶縁膜であ
り、９２、９３はそれぞれドライバトランジスタＴ３、
Ｔ４のゲート電極６ｂ、６ｃの側壁に形成された幅約５
００〜１５００Å程度の側壁酸化膜である。
Ｔ２のゲート電極６ａ、６ｄ上、及び、当該ゲート電極
６ａ、６ｄの第１の不純物領域７２、７４側の側壁から
距離ｘの幅を有するように、ゲート電極６ａ、６ｄに沿
って形成された第１の絶縁膜であり、９１、９４はワー
ド線６ａ、６ｄの第２の不純物領域７１、７５側の側壁
から距離ｘより狭い距離ｙ（具体的には約５００〜１５
００Å程度）の幅を有するように、ゲート電極６ａ、６
ｄ沿って形成された側壁酸化膜である第２の絶縁膜であ
り、９２、９３はそれぞれドライバトランジスタＴ３、
Ｔ４のゲート電極６ｂ、６ｃの側壁に形成された幅約５
００〜１５００Å程度の側壁酸化膜である。
【００６４】１４は半導体基板１表面上、ゲート電極６
ａ〜６ｄ上、側壁酸化膜９１〜９４上及び第１の絶縁膜
９ａ、９ｄ上に形成された厚さ約１５００ÅのＳｉＯ2
膜からなる層間絶縁膜、１２は層間絶縁膜１４に形成さ
れる、Ｎ+型ソ−ス・ドレイン領域１１３の一部に開口
する（図６（ａ）にも示されるような）コンタクトホー
ル、１３はタングステンシリサイド（ＷＳｉ2）膜とリ
ンドープト多結晶シリコン膜の積層膜からなり、コンタ
クトホール１２を介してＮ+型ソ−ス・ドレイン領域１
１３に電気的に接続する接地配線である。
ａ〜６ｄ上、側壁酸化膜９１〜９４上及び第１の絶縁膜
９ａ、９ｄ上に形成された厚さ約１５００ÅのＳｉＯ2
膜からなる層間絶縁膜、１２は層間絶縁膜１４に形成さ
れる、Ｎ+型ソ−ス・ドレイン領域１１３の一部に開口
する（図６（ａ）にも示されるような）コンタクトホー
ル、１３はタングステンシリサイド（ＷＳｉ2）膜とリ
ンドープト多結晶シリコン膜の積層膜からなり、コンタ
クトホール１２を介してＮ+型ソ−ス・ドレイン領域１
１３に電気的に接続する接地配線である。
【００６５】１５は接地配線１３上及びＳｉＯ2膜１４
上に形成された厚さ約１５００ÅのＳｉＯ2膜からなる
層間絶縁膜、１４１〜１４４は層間絶縁膜１４、１５に
形成され、上記ドライバトランジスタＴ３及びＴ４のゲ
ート電極６ｂ及び６ｃ、並びに、アクセストランジスタ
Ｔ１とドライバトランジスタＴ３の間の不純物領域７
２、１１２、及び、アクセストランジスタＴ２とドライ
バトランジスタＴ４の間の不純物領域７４、１１４のそ
れぞれに開口する（図７（ａ）にも示されるような）コ
ンタクトホールである。
上に形成された厚さ約１５００ÅのＳｉＯ2膜からなる
層間絶縁膜、１４１〜１４４は層間絶縁膜１４、１５に
形成され、上記ドライバトランジスタＴ３及びＴ４のゲ
ート電極６ｂ及び６ｃ、並びに、アクセストランジスタ
Ｔ１とドライバトランジスタＴ３の間の不純物領域７
２、１１２、及び、アクセストランジスタＴ２とドライ
バトランジスタＴ４の間の不純物領域７４、１１４のそ
れぞれに開口する（図７（ａ）にも示されるような）コ
ンタクトホールである。
【００６６】１５１は厚さ約１０００Å、リン濃度約
１．０〜８．０×１０20ｃｍ-3程度のリンドープト多結
晶シリコン膜からなり、上記コンタクトホール１４１を
介して不純物領域７２、１１２に、コンタクトホール１
４２を介してゲート電極６ｃにそれぞれ電気的に接続す
る（図７（ａ）にも示されるような）接続線、１５２は
厚さ約１０００Å、リン濃度約１．０〜８．０×１０20
ｃｍ-3程度のリンドープト多結晶シリコン膜からなり、
上記コンタクトホール１４４を介して不純物領域７４、
１１４に、コンタクトホール１４３を介してゲート電極
６ｂにそれぞれ電気的に接続する（図７（ａ）にも示さ
れるような）接続線である。
１．０〜８．０×１０20ｃｍ-3程度のリンドープト多結
晶シリコン膜からなり、上記コンタクトホール１４１を
介して不純物領域７２、１１２に、コンタクトホール１
４２を介してゲート電極６ｃにそれぞれ電気的に接続す
る（図７（ａ）にも示されるような）接続線、１５２は
厚さ約１０００Å、リン濃度約１．０〜８．０×１０20
ｃｍ-3程度のリンドープト多結晶シリコン膜からなり、
上記コンタクトホール１４４を介して不純物領域７４、
１１４に、コンタクトホール１４３を介してゲート電極
６ｂにそれぞれ電気的に接続する（図７（ａ）にも示さ
れるような）接続線である。
【００６７】１６は接続線１５１、１５２上及びＳｉＯ
2膜１５上に形成された厚さ約１００〜５００ÅのＳｉ
Ｏ2膜からなる層間絶縁膜、１６１、１６２は層間絶縁
膜１６に形成され、上記リンドープト多結晶シリコン膜
１５１、１５２の一部に開口するコンタクトホールであ
る。
2膜１５上に形成された厚さ約１００〜５００ÅのＳｉ
Ｏ2膜からなる層間絶縁膜、１６１、１６２は層間絶縁
膜１６に形成され、上記リンドープト多結晶シリコン膜
１５１、１５２の一部に開口するコンタクトホールであ
る。
【００６８】１７は厚さ約２００〜１０００Å程度の多
結晶シリコン膜からなる電極であり、リンドープト多結
晶シリコン膜１５１、１５２のそれぞれの一部に上記コ
ンタクトホール１６１、１６２を介して電気的に接続
し、かつ、その１部にＰ（リン）がドープされたチャネ
ル領域１７２、１７５、このチャネル領域１７２、１７
５を挟んで両側に、それぞれＢ（ボロン）がドープされ
たソース領域１７３、１７６及びドレイン領域１７１、
１７４を有する（図８（ａ）にも示されるような）Ｐチ
ャネル型ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓ
ｔｏｒ）が形成されている。
結晶シリコン膜からなる電極であり、リンドープト多結
晶シリコン膜１５１、１５２のそれぞれの一部に上記コ
ンタクトホール１６１、１６２を介して電気的に接続
し、かつ、その１部にＰ（リン）がドープされたチャネ
ル領域１７２、１７５、このチャネル領域１７２、１７
５を挟んで両側に、それぞれＢ（ボロン）がドープされ
たソース領域１７３、１７６及びドレイン領域１７１、
１７４を有する（図８（ａ）にも示されるような）Ｐチ
ャネル型ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓ
ｔｏｒ）が形成されている。
【００６９】１８は電極１７上及びＳｉＯ2膜１６上に
形成された層間絶縁膜、１８１、１８２は層間絶縁膜１
４、１５、１６、１８に形成され、不純物領域１１１、
１１５にそれぞれ開口するビット線コンタクトホ−ル、
１９１、１９２は上記コンタクトホール１８１、１８２
を介して不純物領域１１１、１１５にそれぞれ電気的に
接続する、アルミニウム配線からなるビット線である。
形成された層間絶縁膜、１８１、１８２は層間絶縁膜１
４、１５、１６、１８に形成され、不純物領域１１１、
１１５にそれぞれ開口するビット線コンタクトホ−ル、
１９１、１９２は上記コンタクトホール１８１、１８２
を介して不純物領域１１１、１１５にそれぞれ電気的に
接続する、アルミニウム配線からなるビット線である。
【００７０】又、ここで、Ｔ１及びＴ２はゲート電極６
ａ及び６ｄ、並びに、それらの下において互いに対向し
て形成されるソース領域７２、１１２及び７４、１１４
と、ドレイン領域７１、１１１及び７５、１１５とから
なる（図５（ａ）に示されるような）アクセストランジ
スタ、Ｔ３及びＴ４はゲート電極６ｂ及び６ｃ、並び
に、それらの下において互いに対向して形成されるソー
ス領域７３、１１３（Ｔ３、Ｔ４に共通する）と、ドレ
イン領域７２、１１２及び７４、１１４とからなる（図
５（ａ）に示されるような）ドライバトランジスタであ
る。
ａ及び６ｄ、並びに、それらの下において互いに対向し
て形成されるソース領域７２、１１２及び７４、１１４
と、ドレイン領域７１、１１１及び７５、１１５とから
なる（図５（ａ）に示されるような）アクセストランジ
スタ、Ｔ３及びＴ４はゲート電極６ｂ及び６ｃ、並び
に、それらの下において互いに対向して形成されるソー
ス領域７３、１１３（Ｔ３、Ｔ４に共通する）と、ドレ
イン領域７２、１１２及び７４、１１４とからなる（図
５（ａ）に示されるような）ドライバトランジスタであ
る。
【００７１】なお、ここで、図１（ａ）においては、ゲ
ート電極６ａ、６ｄと第１の絶縁膜９ａ、９ｄとの位置
関係を明示するため、第１の絶縁膜９ａ、９ｄのゲート
電極６ａ、６ｄ上の外縁を示すことを省略し、代わり
に、その下のゲート電極６ａ、６ｄを表示している。
又、ビット線１９１、１９２とその下層の電気的素子
（例えば、アクセストランジスタのゲート電極６ａ、６
ｄ等）との位置関係を明示するため、ＳｉＯ2膜１４、
１５、１６、１８の表示を省略し、代わりに、下層の表
示を行っている。
ート電極６ａ、６ｄと第１の絶縁膜９ａ、９ｄとの位置
関係を明示するため、第１の絶縁膜９ａ、９ｄのゲート
電極６ａ、６ｄ上の外縁を示すことを省略し、代わり
に、その下のゲート電極６ａ、６ｄを表示している。
又、ビット線１９１、１９２とその下層の電気的素子
（例えば、アクセストランジスタのゲート電極６ａ、６
ｄ等）との位置関係を明示するため、ＳｉＯ2膜１４、
１５、１６、１８の表示を省略し、代わりに、下層の表
示を行っている。
【００７２】つぎに、このように構成された半導体装置
の製造方法について、図３〜図８に基づき工程順に説明
する。ここで、図３（ａ）〜図８（ａ）は、本発明の実
施の形態１を工程順に示す要部平面図である。図３
（ｂ）〜図５（ｂ）、及び図７（ｂ）、図８（ｂ）のそ
れぞれは、図３（ａ）〜図５（ａ）、及び図７（ａ）、
図８（ａ）のそれぞれに対応のＢ１−Ｂ２線断面図であ
り、図６（ｂ）は図６（ａ）に対応のＢ１−Ｂ３線断面
図である。
の製造方法について、図３〜図８に基づき工程順に説明
する。ここで、図３（ａ）〜図８（ａ）は、本発明の実
施の形態１を工程順に示す要部平面図である。図３
（ｂ）〜図５（ｂ）、及び図７（ｂ）、図８（ｂ）のそ
れぞれは、図３（ａ）〜図５（ａ）、及び図７（ａ）、
図８（ａ）のそれぞれに対応のＢ１−Ｂ２線断面図であ
り、図６（ｂ）は図６（ａ）に対応のＢ１−Ｂ３線断面
図である。
【００７３】まず、図３（ａ）及び図３（ｂ）に示すよ
うに、半導体基板であるＮ-型シリコン基板１上に、例
えば二酸化シリコン（ＳｉＯ2）膜をパッド膜とし、そ
の上に堆積された窒化シリコン（Ｓｉ3Ｎ4）膜を耐酸化
性マスクとして用いる選択的熱酸化（例えば、ＬＯＣＯ
Ｓ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉ
ｃｏｎ））法を用いてＳｉＯ2からなる厚さ約３０００
Åの素子分離膜であるフィールド絶縁膜２を形成する。
うに、半導体基板であるＮ-型シリコン基板１上に、例
えば二酸化シリコン（ＳｉＯ2）膜をパッド膜とし、そ
の上に堆積された窒化シリコン（Ｓｉ3Ｎ4）膜を耐酸化
性マスクとして用いる選択的熱酸化（例えば、ＬＯＣＯ
Ｓ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉ
ｃｏｎ））法を用いてＳｉＯ2からなる厚さ約３０００
Åの素子分離膜であるフィールド絶縁膜２を形成する。
【００７４】その後、上記選択的熱酸化に用いたパッド
ＳｉＯ2膜及びＳｉ3Ｎ4膜を除去して、上記Ｎ-型シリコ
ン基板１表面に素子形成領域３を露出させる。
ＳｉＯ2膜及びＳｉ3Ｎ4膜を除去して、上記Ｎ-型シリコ
ン基板１表面に素子形成領域３を露出させる。
【００７５】そして、Ｎ-型シリコン基板１の主面全面
に、例えばボロン（Ｂ）等のＰ型不純物を例えば２００
〜７００ｋｅＶで１．０×１０12〜１．０×１０13ｃｍ
ー2程度注入し、さらに、ボロン（Ｂ）等のＰ型不純物を
例えば約３０〜７０ｋｅＶで約１．０×１０12〜２．０
×１０13ｃｍー2程度注入してアクセストランジスタＴ１
及びＴ２、及びドライバトランジスタＴ３及びＴ４のＶ
ｔｈ設定を行なう。このようにして形成されたＰ-型ウ
エル領域４は約１０16〜１０18ｃｍ-3程度の不純物濃度
を有する。
に、例えばボロン（Ｂ）等のＰ型不純物を例えば２００
〜７００ｋｅＶで１．０×１０12〜１．０×１０13ｃｍ
ー2程度注入し、さらに、ボロン（Ｂ）等のＰ型不純物を
例えば約３０〜７０ｋｅＶで約１．０×１０12〜２．０
×１０13ｃｍー2程度注入してアクセストランジスタＴ１
及びＴ２、及びドライバトランジスタＴ３及びＴ４のＶ
ｔｈ設定を行なう。このようにして形成されたＰ-型ウ
エル領域４は約１０16〜１０18ｃｍ-3程度の不純物濃度
を有する。
【００７６】そして、全面に例えば熱酸化により、Ｓｉ
Ｏ2からなる厚さ例えば約７０Åのゲート絶縁膜５を形
成し、その上に、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒ
ｅＣｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）法を用いて、例えばホスフィン（ＰＨ3）等のガス
を混入することで、厚さ約１０００Å、リン濃度約１．
０〜８．０×１０20ｃｍ-3程度のリンドープト多結晶シ
リコン膜を堆積する。
Ｏ2からなる厚さ例えば約７０Åのゲート絶縁膜５を形
成し、その上に、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒ
ｅＣｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）法を用いて、例えばホスフィン（ＰＨ3）等のガス
を混入することで、厚さ約１０００Å、リン濃度約１．
０〜８．０×１０20ｃｍ-3程度のリンドープト多結晶シ
リコン膜を堆積する。
【００７７】そして、フォトリソグラフィ技術を用いて
所定の形状にフォトレジストをパターニングし、これを
マスクとして例えば反応性イオンエッチング（Ｒｅａｃ
ｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；ＲＩＥ）法を適用
することにより、上記リンドープト多結晶シリコン膜を
パターニングして、アクセストランジスタのゲート電極
であるワード線６ａ、６ｄ、及びドライバトランジスタ
のゲート電極６ｂ、６ｃを形成する。
所定の形状にフォトレジストをパターニングし、これを
マスクとして例えば反応性イオンエッチング（Ｒｅａｃ
ｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；ＲＩＥ）法を適用
することにより、上記リンドープト多結晶シリコン膜を
パターニングして、アクセストランジスタのゲート電極
であるワード線６ａ、６ｄ、及びドライバトランジスタ
のゲート電極６ｂ、６ｃを形成する。
【００７８】なお、本実施の形態ではワード線６ａ、６
ｄ及びドライバトランジスタのゲート電極６ｂ、６ｃは
リンドープト多結晶シリコン膜のみで形成したが、例え
ばタングステンシリサイド（ＷＳｉ2）膜等の金属シリ
サイド膜とリンドープト多結晶シリコン膜からなるいわ
ゆるポリサイド配線としてもかまわない。
ｄ及びドライバトランジスタのゲート電極６ｂ、６ｃは
リンドープト多結晶シリコン膜のみで形成したが、例え
ばタングステンシリサイド（ＷＳｉ2）膜等の金属シリ
サイド膜とリンドープト多結晶シリコン膜からなるいわ
ゆるポリサイド配線としてもかまわない。
【００７９】この後、全面に例えばヒ素（Ａｓ）を約３
０〜７０ｋｅＶで例えば４５度の注入角度でウエハを回
転させながら約１．０〜５．０×１０13ｃｍ-2のド−ズ
量で上記ゲート絶縁膜５越しに注入し、Ｎ-型ソ−ス・
ドレイン領域７１〜７５を、素子形成領域３のワード線
６ａ、６ｄ及びドライバトランジスタのゲート電極６
ｂ、６ｃで遮蔽される領域以外の領域に形成する。ここ
で、Ｎ-型ソ−ス・ドレイン領域７１〜７５は約１０17
〜１０19ｃｍ-3程度の不純物濃度を有する。
０〜７０ｋｅＶで例えば４５度の注入角度でウエハを回
転させながら約１．０〜５．０×１０13ｃｍ-2のド−ズ
量で上記ゲート絶縁膜５越しに注入し、Ｎ-型ソ−ス・
ドレイン領域７１〜７５を、素子形成領域３のワード線
６ａ、６ｄ及びドライバトランジスタのゲート電極６
ｂ、６ｃで遮蔽される領域以外の領域に形成する。ここ
で、Ｎ-型ソ−ス・ドレイン領域７１〜７５は約１０17
〜１０19ｃｍ-3程度の不純物濃度を有する。
【００８０】次に、図４（ａ）及び図４（ｂ）に示すよ
うに、全面にＬＰＣＶＤ法を用いて厚さ約５００〜１５
００ÅのＳｉＯ2膜９を堆積し、この後、ＳｉＯ2膜９上
に、ゲート電極６ａ、６ｄに沿って、しかも当該ゲート
電極６ａ、６ｄの一部を覆うようにフォトレジスト８
１、８２をパターニングする。なお、ここで、図４
（ａ）においては、フォトレジスト８１、８２とアクセ
ストランジスタのゲート電極であるワード線６ａ、６ｄ
との位置関係を明示するために、ＳｉＯ2膜９の表示を
省略し、代わりに、その下層の表示を行っている。
うに、全面にＬＰＣＶＤ法を用いて厚さ約５００〜１５
００ÅのＳｉＯ2膜９を堆積し、この後、ＳｉＯ2膜９上
に、ゲート電極６ａ、６ｄに沿って、しかも当該ゲート
電極６ａ、６ｄの一部を覆うようにフォトレジスト８
１、８２をパターニングする。なお、ここで、図４
（ａ）においては、フォトレジスト８１、８２とアクセ
ストランジスタのゲート電極であるワード線６ａ、６ｄ
との位置関係を明示するために、ＳｉＯ2膜９の表示を
省略し、代わりに、その下層の表示を行っている。
【００８１】そして、図５（ａ）及び図５（ｂ）に示す
ように、ＲＩＥ法を用いてワード線６ａ、６ｄ及びドラ
イバトランジスタのゲート電極６ｂ、６ｃの側壁に幅約
５００〜１５００Å程度の側壁酸化膜９１〜９４を形成
する。又、この時、フォトレジスト８１、８２に遮蔽さ
れて残った、ゲート電極６ａ、６ｄの側壁から当該ゲー
ト電極６ａ、６ｄから離れた側の外縁に至る距離ｘが、
側壁酸化膜９１、９４の幅ｙ（約５００〜１５００Å）
よりも長いＳｉＯ2膜９ａ、９ｄが、同時に形成され
る。
ように、ＲＩＥ法を用いてワード線６ａ、６ｄ及びドラ
イバトランジスタのゲート電極６ｂ、６ｃの側壁に幅約
５００〜１５００Å程度の側壁酸化膜９１〜９４を形成
する。又、この時、フォトレジスト８１、８２に遮蔽さ
れて残った、ゲート電極６ａ、６ｄの側壁から当該ゲー
ト電極６ａ、６ｄから離れた側の外縁に至る距離ｘが、
側壁酸化膜９１、９４の幅ｙ（約５００〜１５００Å）
よりも長いＳｉＯ2膜９ａ、９ｄが、同時に形成され
る。
【００８２】この時、同時に、フィールド絶縁膜２もＲ
ＩＥにより削られる為、半導体基板１表面に露出した素
子形成領域３の面積は増加することになる。ここで、図
５（ａ）に示す１点鎖線は、本工程においてＲＩＥによ
り削られる前の素子形成領域３を表わしており、実線は
ＲＩＥにより削られた後の当該素子形成領域３を示して
いる。
ＩＥにより削られる為、半導体基板１表面に露出した素
子形成領域３の面積は増加することになる。ここで、図
５（ａ）に示す１点鎖線は、本工程においてＲＩＥによ
り削られる前の素子形成領域３を表わしており、実線は
ＲＩＥにより削られた後の当該素子形成領域３を示して
いる。
【００８３】この後、これを側壁酸化膜９１〜９４、及
び、フォトレジスト８１、８２に遮蔽されて残ったＳｉ
Ｏ2膜９ａ、９ｄをマスクとして、例えばヒ素（Ａｓ）
を５０ｋｅＶで約１．０〜５．０×１０15ｃｍ-2のド−
ズ量で注入し、Ｎ+型ソ−ス・ドレイン領域１１１〜１
１５を形成する。この時、全面に例えばヒ素（Ａｓ）又
はリン（Ｐ）を約３０〜７０ｋｅＶで例えば４５度の注
入角度でウエハを回転させながら約１．０〜５．０×１
０13ｃｍ-2のド−ズ量で追加注入してもかまわない。
び、フォトレジスト８１、８２に遮蔽されて残ったＳｉ
Ｏ2膜９ａ、９ｄをマスクとして、例えばヒ素（Ａｓ）
を５０ｋｅＶで約１．０〜５．０×１０15ｃｍ-2のド−
ズ量で注入し、Ｎ+型ソ−ス・ドレイン領域１１１〜１
１５を形成する。この時、全面に例えばヒ素（Ａｓ）又
はリン（Ｐ）を約３０〜７０ｋｅＶで例えば４５度の注
入角度でウエハを回転させながら約１．０〜５．０×１
０13ｃｍ-2のド−ズ量で追加注入してもかまわない。
【００８４】ここで、Ｎ+型ソ−ス・ドレイン領域１１
１〜１１５は約１０20〜１０21ｃｍ- 3程度の不純物濃度
を有し、Ｎ-型ソ−ス・ドレイン領域７１〜７５及びＮ+
型ソ−ス・ドレイン領域１１１〜１１５により、ドレイ
ン近傍の電界を緩和した、いわゆるＬＤＤ（Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を形成している。
１〜１１５は約１０20〜１０21ｃｍ- 3程度の不純物濃度
を有し、Ｎ-型ソ−ス・ドレイン領域７１〜７５及びＮ+
型ソ−ス・ドレイン領域１１１〜１１５により、ドレイ
ン近傍の電界を緩和した、いわゆるＬＤＤ（Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を形成している。
【００８５】なお、ここで、図５（ａ）においては、Ｎ
+型ソ−ス・ドレイン領域１１１〜１１５と側壁酸化膜
９１〜９４、ＳｉＯ2膜９ａ、９ｄとの位置関係を明示
するために、側壁酸化膜９１〜９４、ＳｉＯ2膜９ａ、
９ｄのゲート電極６ａ、６ｄから離れた側の外縁を点線
にて示すとともに、その下層の表示を行っている。
+型ソ−ス・ドレイン領域１１１〜１１５と側壁酸化膜
９１〜９４、ＳｉＯ2膜９ａ、９ｄとの位置関係を明示
するために、側壁酸化膜９１〜９４、ＳｉＯ2膜９ａ、
９ｄのゲート電極６ａ、６ｄから離れた側の外縁を点線
にて示すとともに、その下層の表示を行っている。
【００８６】次に、図６（ａ）及び図６（ｂ）に示すよ
うに、全面にＬＰＣＶＤ法を用いて厚さ約１５００Åの
ＳｉＯ2膜１４を堆積した後、フォトリソグラフィ技術
を用いて所定の形状にフォトレジストをパターニング
し、これをマスクとして例えばＲＩＥ法を適用すること
により、上記ＳｉＯ2膜１４を選択的に除去して、上記
Ｎ+型ソ−ス・ドレイン領域１１３の一部が表出するよ
うに、当該ＳｉＯ2膜１４にコンタクトホール１２を設
ける。
うに、全面にＬＰＣＶＤ法を用いて厚さ約１５００Åの
ＳｉＯ2膜１４を堆積した後、フォトリソグラフィ技術
を用いて所定の形状にフォトレジストをパターニング
し、これをマスクとして例えばＲＩＥ法を適用すること
により、上記ＳｉＯ2膜１４を選択的に除去して、上記
Ｎ+型ソ−ス・ドレイン領域１１３の一部が表出するよ
うに、当該ＳｉＯ2膜１４にコンタクトホール１２を設
ける。
【００８７】そして、ＬＰＣＶＤ法を用いて厚さ約１０
００Å、リン濃度約１．０〜８．０×１０20ｃｍー3程度
のリンドープト多結晶シリコン膜を堆積した後、さら
に、例えば厚さ約１０００Åのタングステンシリサイド
（ＷＳｉ2）膜等の金属シリサイド膜を連続して堆積す
る。
００Å、リン濃度約１．０〜８．０×１０20ｃｍー3程度
のリンドープト多結晶シリコン膜を堆積した後、さら
に、例えば厚さ約１０００Åのタングステンシリサイド
（ＷＳｉ2）膜等の金属シリサイド膜を連続して堆積す
る。
【００８８】そして、フォトリソグラフィ技術を用いて
所定の形状にフォトレジストをパターニングし、これを
マスクとして例えばＲＩＥ法を適用することにより、上
記タングステンシリサイド（ＷＳｉ2）膜及びリンドー
プト多結晶シリコン膜を連続してパターニングし、接地
配線１３を形成する。
所定の形状にフォトレジストをパターニングし、これを
マスクとして例えばＲＩＥ法を適用することにより、上
記タングステンシリサイド（ＷＳｉ2）膜及びリンドー
プト多結晶シリコン膜を連続してパターニングし、接地
配線１３を形成する。
【００８９】なお、ここで、図６（ａ）においては、接
地配線１３とドライバトランジスタのゲート電極である
６ｂ、６ｃとの位置関係を明示するために、ＳｉＯ2膜
１４の表示を省略し、その代わりに、その下層の表示を
行っている。
地配線１３とドライバトランジスタのゲート電極である
６ｂ、６ｃとの位置関係を明示するために、ＳｉＯ2膜
１４の表示を省略し、その代わりに、その下層の表示を
行っている。
【００９０】次に、図７（ａ）及び図７（ｂ）に示すよ
うに、全面にＬＰＣＶＤ法を用いて厚さ約１５００Åの
ＳｉＯ2膜１５を堆積した後、フォトリソグラフィ技術
を用いて所定の形状にフォトレジストをパターニング
し、これをマスクとして例えばＲＩＥ法を適用すること
により、上記ＳｉＯ2膜１４及び１５（場合によって
は、ＳｉＯ2膜９ａ、９ｄを含む）を選択的に除去し
て、アクセストランジスタＴ１とドライバトランジスタ
Ｔ３の間の不純物領域７２又は１１２、上記ドライバト
ランジスタのゲート電極６ｃ及び６ｂ、並びに、アクセ
ストランジスタＴ２とドライバトランジスタＴ４の間の
不純物領域７４又は１１４のそれぞれに開口するコンタ
クトホール１４１〜１４４を設ける。
うに、全面にＬＰＣＶＤ法を用いて厚さ約１５００Åの
ＳｉＯ2膜１５を堆積した後、フォトリソグラフィ技術
を用いて所定の形状にフォトレジストをパターニング
し、これをマスクとして例えばＲＩＥ法を適用すること
により、上記ＳｉＯ2膜１４及び１５（場合によって
は、ＳｉＯ2膜９ａ、９ｄを含む）を選択的に除去し
て、アクセストランジスタＴ１とドライバトランジスタ
Ｔ３の間の不純物領域７２又は１１２、上記ドライバト
ランジスタのゲート電極６ｃ及び６ｂ、並びに、アクセ
ストランジスタＴ２とドライバトランジスタＴ４の間の
不純物領域７４又は１１４のそれぞれに開口するコンタ
クトホール１４１〜１４４を設ける。
【００９１】そして、ＬＰＣＶＤ法を用いて厚さ約１０
００Å、リン濃度約１．０〜８．０×１０20ｃｍ-3程度
のリンドープト多結晶シリコン膜を堆積し、フォトリソ
グラフィ技術を用いて所定の形状にフォトレジストをパ
ターニングし、これをマスクとして例えばＲＩＥ法を適
用することにより、上記リンドープト多結晶シリコン膜
をパターニングして接続線１５１、１５２を形成する。
００Å、リン濃度約１．０〜８．０×１０20ｃｍ-3程度
のリンドープト多結晶シリコン膜を堆積し、フォトリソ
グラフィ技術を用いて所定の形状にフォトレジストをパ
ターニングし、これをマスクとして例えばＲＩＥ法を適
用することにより、上記リンドープト多結晶シリコン膜
をパターニングして接続線１５１、１５２を形成する。
【００９２】なお、ここで、図７（ａ）においては、接
続線１５１、１５２とドライバトランジスタのゲート電
極である６ｂ、６ｃ並びに不純物領域７２、１１２及び
７４、１１４との位置関係を明示するために、ＳｉＯ2
膜１４、１５の表示を省略し、その代わりに、その下層
の表示を行っている。
続線１５１、１５２とドライバトランジスタのゲート電
極である６ｂ、６ｃ並びに不純物領域７２、１１２及び
７４、１１４との位置関係を明示するために、ＳｉＯ2
膜１４、１５の表示を省略し、その代わりに、その下層
の表示を行っている。
【００９３】次に、図８（ａ）及び図８（ｂ）に示すよ
うに、さらに、全面にＬＰＣＶＤ法を用いて厚さ約１０
０〜５００ÅのＳｉＯ2膜１６を堆積した後、フォトリ
ソグラフィ技術を用いて所定の形状にフォトレジストを
パターニングし、これをマスクとして例えばＲＩＥ法を
適用することにより、上記ＳｉＯ2膜１６を選択的に除
去して、上記リンドープト多結晶シリコン膜１５１、１
５２の一部が表出するようなコンタクトホール１６１、
１６２を設ける。
うに、さらに、全面にＬＰＣＶＤ法を用いて厚さ約１０
０〜５００ÅのＳｉＯ2膜１６を堆積した後、フォトリ
ソグラフィ技術を用いて所定の形状にフォトレジストを
パターニングし、これをマスクとして例えばＲＩＥ法を
適用することにより、上記ＳｉＯ2膜１６を選択的に除
去して、上記リンドープト多結晶シリコン膜１５１、１
５２の一部が表出するようなコンタクトホール１６１、
１６２を設ける。
【００９４】そして、ＬＰＣＶＤ法を用いて、厚さ約２
００〜１０００Å程度の多結晶シリコン膜を堆積した
後、例えばＰ（リン）を３０ｋｅＶで１．０×１０12〜
１．０×１０14ｃｍ-2のド−ズ量で注入する。そして、
フォトリソグラフィ技術を用いて所定の形状にフォトレ
ジストをパターニングし、これをマスクとして例えばＲ
ＩＥ法を適用することにより、上記多結晶シリコン膜を
パターニングして電極１７とする。
００〜１０００Å程度の多結晶シリコン膜を堆積した
後、例えばＰ（リン）を３０ｋｅＶで１．０×１０12〜
１．０×１０14ｃｍ-2のド−ズ量で注入する。そして、
フォトリソグラフィ技術を用いて所定の形状にフォトレ
ジストをパターニングし、これをマスクとして例えばＲ
ＩＥ法を適用することにより、上記多結晶シリコン膜を
パターニングして電極１７とする。
【００９５】この後、さらに、フォトリソグラフィ技術
を用いて、上記電極１７上の所望の位置１７２、１７５
を遮蔽するフォトレジストをパターニングし、これをマ
スクとして例えばＢＦ2を２０ｋｅＶで約１．０×１０
14〜１．０×１０15ｃｍ-2のド−ズ量で注入し、上記フ
ォトレジストを除去した後、例えば７５０℃〜８５０℃
の温度で３０分間アニールして上記不純物を活性化させ
ることにより、Ｐチャネル型ＴＦＴ（Ｔｈｉｎ Ｆｉｌ
ｍ Ｔｒａｎｓｉｓｔｏｒ）のソース領域１７３、１７
６、ドレイン領域１７１、１７４、及びチャネル領域１
７２、１７５を各々形成する。
を用いて、上記電極１７上の所望の位置１７２、１７５
を遮蔽するフォトレジストをパターニングし、これをマ
スクとして例えばＢＦ2を２０ｋｅＶで約１．０×１０
14〜１．０×１０15ｃｍ-2のド−ズ量で注入し、上記フ
ォトレジストを除去した後、例えば７５０℃〜８５０℃
の温度で３０分間アニールして上記不純物を活性化させ
ることにより、Ｐチャネル型ＴＦＴ（Ｔｈｉｎ Ｆｉｌ
ｍ Ｔｒａｎｓｉｓｔｏｒ）のソース領域１７３、１７
６、ドレイン領域１７１、１７４、及びチャネル領域１
７２、１７５を各々形成する。
【００９６】なお、ここで、図８（ａ）においては、電
極１７と接続線１５１、１５２との位置関係を明示する
ために、ＳｉＯ2膜１４、１５、１６の表示を省略し、
その代わりに、その下層の表示を行っている。
極１７と接続線１５１、１５２との位置関係を明示する
ために、ＳｉＯ2膜１４、１５、１６の表示を省略し、
その代わりに、その下層の表示を行っている。
【００９７】この後、通常のＬＳＩと同様に、電極１７
上及びＳｉＯ2膜１６上に層間絶縁膜１８を形成した
後、不純物領域１１１、１１５に開口するビット線コン
タクトホ−ル１８１、１８２を形成し、このビット線コ
ンタクトホ−ル１８１、１８２を介して不純物領域１１
１、１１５に電気的に接続する、アルミニウム配線から
なるビット線１９１、１９２を形成することにより、図
１（ａ）、図１（ｂ）及び図２に示す半導体装置を得
る。
上及びＳｉＯ2膜１６上に層間絶縁膜１８を形成した
後、不純物領域１１１、１１５に開口するビット線コン
タクトホ−ル１８１、１８２を形成し、このビット線コ
ンタクトホ−ル１８１、１８２を介して不純物領域１１
１、１１５に電気的に接続する、アルミニウム配線から
なるビット線１９１、１９２を形成することにより、図
１（ａ）、図１（ｂ）及び図２に示す半導体装置を得
る。
【００９８】本発明の実施の形態１では、半導体装置の
集積度を向上させた場合においても、レジストマスク８
１、８２により、上記バーズビークのゲート電極６ａ、
６ｄの近傍における後退を防止でき、そのため、アクセ
ストランジスタＴ１、Ｔ４の駆動能力増加に起因するセ
ルレシオの低下を防止でき、したがって、セルレシオを
良好な値（例えば、３以上）とすることができ、メモリ
セルの動作の安定化を実現することが可能となる。
集積度を向上させた場合においても、レジストマスク８
１、８２により、上記バーズビークのゲート電極６ａ、
６ｄの近傍における後退を防止でき、そのため、アクセ
ストランジスタＴ１、Ｔ４の駆動能力増加に起因するセ
ルレシオの低下を防止でき、したがって、セルレシオを
良好な値（例えば、３以上）とすることができ、メモリ
セルの動作の安定化を実現することが可能となる。
【００９９】又、図２に示すように、ワード線６ａ、６
ｄ上にＳｉＯ2膜９ａ、９ｄをレジストマスク８１、８
２により遮蔽して意図的に残した分だけ、ビット線１９
１、１９２下の平坦性が向上し、当該ビット線１９１、
１９２の起伏が小さくなり、そのため、ビット線１９
１、１９２を含む上層配線のパターニングが容易にな
り、したがって、当該半導体装置を安価に製造すること
ができるとともに、電気的な特性が安定する。
ｄ上にＳｉＯ2膜９ａ、９ｄをレジストマスク８１、８
２により遮蔽して意図的に残した分だけ、ビット線１９
１、１９２下の平坦性が向上し、当該ビット線１９１、
１９２の起伏が小さくなり、そのため、ビット線１９
１、１９２を含む上層配線のパターニングが容易にな
り、したがって、当該半導体装置を安価に製造すること
ができるとともに、電気的な特性が安定する。
【０１００】さらに、図３７〜図４３に示したような従
来の半導体装置の製造工程においては、側壁酸化膜９１
〜９６を形成する際のオーバーエッチにより、素子形成
領域３にエッチングダメージが導入されるが、本発明の
実施の形態１においては、ＳｉＯ2膜９がレジストマス
ク８１、８２に覆われることにより、素子形成領域３中
のエッチングダメージが導入される面積が小さくなり、
そのため、上記エッチングダメージに起因したリーク電
流等による、記憶データの破壊等の問題も軽減できる。
来の半導体装置の製造工程においては、側壁酸化膜９１
〜９６を形成する際のオーバーエッチにより、素子形成
領域３にエッチングダメージが導入されるが、本発明の
実施の形態１においては、ＳｉＯ2膜９がレジストマス
ク８１、８２に覆われることにより、素子形成領域３中
のエッチングダメージが導入される面積が小さくなり、
そのため、上記エッチングダメージに起因したリーク電
流等による、記憶データの破壊等の問題も軽減できる。
【０１０１】なお、本発明の実施の形態１においては、
全面にＬＰＣＶＤ法を用いて厚さ約５００〜１５００Å
のＳｉＯ2膜９を堆積して、すぐにフォトレジスト８
１、８２を形成していたが、上述したような素子形成領
域３へのエッチングダメージの導入を防止する為、Ｓｉ
Ｏ2膜９を堆積後、当該ＳｉＯ2膜９全面を約４００〜１
０００Å程度、基板１にオーバーエッチがかからないよ
うにエッチングしてから、上記実施の形態１と同様に、
フォトレジスト８１、８２を形成し追加エッチすること
で、素子形成領域３に導入されるエッチングダメージを
さらに軽減することも可能である。
全面にＬＰＣＶＤ法を用いて厚さ約５００〜１５００Å
のＳｉＯ2膜９を堆積して、すぐにフォトレジスト８
１、８２を形成していたが、上述したような素子形成領
域３へのエッチングダメージの導入を防止する為、Ｓｉ
Ｏ2膜９を堆積後、当該ＳｉＯ2膜９全面を約４００〜１
０００Å程度、基板１にオーバーエッチがかからないよ
うにエッチングしてから、上記実施の形態１と同様に、
フォトレジスト８１、８２を形成し追加エッチすること
で、素子形成領域３に導入されるエッチングダメージを
さらに軽減することも可能である。
【０１０２】実施の形態２．以下に、実施の形態１に示
した半導体装置の製造時における、従来の方法を用いた
場合における、当該半導体装置へのアライメントマーク
の形成について説明する。
した半導体装置の製造時における、従来の方法を用いた
場合における、当該半導体装置へのアライメントマーク
の形成について説明する。
【０１０３】ここで、図９（ａ）は従来の方法を用いて
形成されたアライメントマーク及びその近傍を示す要部
平面図であり、図９（ｂ）は図９（ａ）に対応の要部断
面図である。
形成されたアライメントマーク及びその近傍を示す要部
平面図であり、図９（ｂ）は図９（ａ）に対応の要部断
面図である。
【０１０４】従来の方法を用いた場合においては、ま
ず、実施の形態１の図３に示されるゲート電極６ａ〜６
ｄの形成工程と同一の工程において、素子分離膜２上の
所望の領域７ａに、上記ゲート電極６ａ〜６ｄと同様に
リンドープト多結晶シリコン膜をパターニングすること
により、アライメントマーク７を形成し、次に、実施の
形態１の図４に示されるＳｉＯ2膜９の形成工程と同一
の工程において、ＳｉＯ2膜９を半導体基板１上の全面
に形成する。
ず、実施の形態１の図３に示されるゲート電極６ａ〜６
ｄの形成工程と同一の工程において、素子分離膜２上の
所望の領域７ａに、上記ゲート電極６ａ〜６ｄと同様に
リンドープト多結晶シリコン膜をパターニングすること
により、アライメントマーク７を形成し、次に、実施の
形態１の図４に示されるＳｉＯ2膜９の形成工程と同一
の工程において、ＳｉＯ2膜９を半導体基板１上の全面
に形成する。
【０１０５】次に、実施の形態１の図５に示されるＲＩ
Ｅ工程と同一の工程の、図９（ａ）、（ｂ）にて示され
る工程において、上記アライメントマーク７上のＳｉＯ
2膜９をもＲＩＥによりエッチングし、アライメントマ
ーク７の側壁にサイドウォール９ｂを形成していた。
Ｅ工程と同一の工程の、図９（ａ）、（ｂ）にて示され
る工程において、上記アライメントマーク７上のＳｉＯ
2膜９をもＲＩＥによりエッチングし、アライメントマ
ーク７の側壁にサイドウォール９ｂを形成していた。
【０１０６】そのため、このようにして得られたアライ
メントマーク７を用いた場合においては、アライメント
時において、アライメントマーク７のエッジがシャープ
に検出することができず、そのため、アライメント精度
が劣化する場合があった。
メントマーク７を用いた場合においては、アライメント
時において、アライメントマーク７のエッジがシャープ
に検出することができず、そのため、アライメント精度
が劣化する場合があった。
【０１０７】そこで、従来の方法を用いて形成されたア
ライメントマークにおける上記のような問題点を解決で
きる、本発明の実施の形態２を、図１０に基づき以下に
説明する。
ライメントマークにおける上記のような問題点を解決で
きる、本発明の実施の形態２を、図１０に基づき以下に
説明する。
【０１０８】ここで、図１０（ａ）は本発明の実施の形
態２におけるアライメントマーク及びその近傍を示す要
部平面図であり、図１０（ｂ）は図１０（ａ）に対応の
要部断面図である。
態２におけるアライメントマーク及びその近傍を示す要
部平面図であり、図１０（ｂ）は図１０（ａ）に対応の
要部断面図である。
【０１０９】本発明の実施の形態２においては、まず、
実施の形態１の図３に示されるゲート電極６ａ〜６ｄの
形成工程と同一の工程において、素子分離膜２上の所望
の領域７ａに、上記ゲート電極６ａ〜６ｄと同様にリン
ドープト多結晶シリコン膜をパターニングすることによ
り、アライメントマーク７を形成し、次に、実施の形態
１の図４に示されるＳｉＯ2膜９の形成工程と同一の工
程において、ＳｉＯ2膜９を半導体基板１上の全面に形
成し、かつ、フォトレジスト８１、８２の形成工程と同
一の工程において、アライメントマーク７上にもフォト
レジスト８０を形成する。
実施の形態１の図３に示されるゲート電極６ａ〜６ｄの
形成工程と同一の工程において、素子分離膜２上の所望
の領域７ａに、上記ゲート電極６ａ〜６ｄと同様にリン
ドープト多結晶シリコン膜をパターニングすることによ
り、アライメントマーク７を形成し、次に、実施の形態
１の図４に示されるＳｉＯ2膜９の形成工程と同一の工
程において、ＳｉＯ2膜９を半導体基板１上の全面に形
成し、かつ、フォトレジスト８１、８２の形成工程と同
一の工程において、アライメントマーク７上にもフォト
レジスト８０を形成する。
【０１１０】次に、実施の形態１の図５に示されるＲＩ
Ｅ工程と同一の工程の、図１０（ａ）、（ｂ）にて示さ
れる工程において、上記フォトレジスト８０によりアラ
イメントマーク７がＲＩＥにさらされるのを防止し、か
つ、アライメントマーク７を覆うＳｉＯ2膜９ｃを形成
している。
Ｅ工程と同一の工程の、図１０（ａ）、（ｂ）にて示さ
れる工程において、上記フォトレジスト８０によりアラ
イメントマーク７がＲＩＥにさらされるのを防止し、か
つ、アライメントマーク７を覆うＳｉＯ2膜９ｃを形成
している。
【０１１１】そのため、従来の場合のように、アライメ
ントマーク７の側壁にサイドウォール９ｂが形成される
ことを防止でき、アライメントマーク７のエッジをシャ
ープに検出することが可能となり、そのため、アライメ
ント精度を向上することができる。
ントマーク７の側壁にサイドウォール９ｂが形成される
ことを防止でき、アライメントマーク７のエッジをシャ
ープに検出することが可能となり、そのため、アライメ
ント精度を向上することができる。
【０１１２】上記の発明は、アライメントマークに限ら
ず、重ね合わせ検査用マークに対して適用しても良く、
その場合においても、上記と同様の効果により、重ね合
わせ検査精度が向上する。
ず、重ね合わせ検査用マークに対して適用しても良く、
その場合においても、上記と同様の効果により、重ね合
わせ検査精度が向上する。
【０１１３】実施の形態３．以下に、実施の形態１に示
した半導体装置における、従来の方法を用いた場合にお
ける、当該半導体装置へのヒューズの形成、及び当該ヒ
ューズのレーザーブローについて説明する。
した半導体装置における、従来の方法を用いた場合にお
ける、当該半導体装置へのヒューズの形成、及び当該ヒ
ューズのレーザーブローについて説明する。
【０１１４】ここで、図１１（ａ）はレーザーブロー工
程における、従来の方法を用いて形成されたヒューズ及
びその近傍を示す要部断面図であり、図１１（ｂ）は上
記レーザーブローにより、上記ヒューズが破壊された後
の工程を示す要部断面図である。
程における、従来の方法を用いて形成されたヒューズ及
びその近傍を示す要部断面図であり、図１１（ｂ）は上
記レーザーブローにより、上記ヒューズが破壊された後
の工程を示す要部断面図である。
【０１１５】従来の方法を用いた場合においては、例え
ば、まず、実施の形態１の図６に示されるＳｉＯ2膜１
４の形成工程と同一の工程において、素子分離膜２の上
層にヒューズ８が形成される領域８ａ及びその近傍の上
に、上記ＳｉＯ2膜１４と同様のＳｉＯ2膜１０を形成す
る。次に、図６に示される接地配線１３を形成する工程
と同一の工程において、領域８ａ及びその近傍の上に
も、接地配線１３を形成するリンドープト多結晶シリコ
ン膜、タングステンシリサイド（ＷＳｉ2）膜等の金属
シリサイド膜を連続して堆積し、エッチングを行うこと
によりヒューズ８を形成する。
ば、まず、実施の形態１の図６に示されるＳｉＯ2膜１
４の形成工程と同一の工程において、素子分離膜２の上
層にヒューズ８が形成される領域８ａ及びその近傍の上
に、上記ＳｉＯ2膜１４と同様のＳｉＯ2膜１０を形成す
る。次に、図６に示される接地配線１３を形成する工程
と同一の工程において、領域８ａ及びその近傍の上に
も、接地配線１３を形成するリンドープト多結晶シリコ
ン膜、タングステンシリサイド（ＷＳｉ2）膜等の金属
シリサイド膜を連続して堆積し、エッチングを行うこと
によりヒューズ８を形成する。
【０１１６】次に、図１１（ａ）にて示されるヒューズ
８形成後の工程において、当該ヒューズ８上に形成され
たＳｉＯ2膜等の保護膜１１（例えば、ＳｉＯ2膜１５、
１６、１８等）を通して、外部からレーザーを照射する
ことによりヒューズのレーザーブローを行っている。
８形成後の工程において、当該ヒューズ８上に形成され
たＳｉＯ2膜等の保護膜１１（例えば、ＳｉＯ2膜１５、
１６、１８等）を通して、外部からレーザーを照射する
ことによりヒューズのレーザーブローを行っている。
【０１１７】上記の従来の方法を用いた場合には、素子
分離膜２の上層にヒューズ８が形成される領域８ａ上に
おいて、実施の形態１の図４にて示される工程において
堆積されるＳｉＯ2膜９が、図５にて示されるＲＩＥに
よるエッチング工程において除去されてしまい、そのた
め、図１１（ｂ）に示されるように、ヒューズ８と半導
体基板１の間の距離ｈ２が近い状態となり、したがっ
て、半導体基板１に対してもレーザーブローによるダメ
ージが及ぶ可能性があった。
分離膜２の上層にヒューズ８が形成される領域８ａ上に
おいて、実施の形態１の図４にて示される工程において
堆積されるＳｉＯ2膜９が、図５にて示されるＲＩＥに
よるエッチング工程において除去されてしまい、そのた
め、図１１（ｂ）に示されるように、ヒューズ８と半導
体基板１の間の距離ｈ２が近い状態となり、したがっ
て、半導体基板１に対してもレーザーブローによるダメ
ージが及ぶ可能性があった。
【０１１８】そこで、従来の方法を用いて形成されたヒ
ューズのレーザーブロー工程における上記のような問題
点を解決する、本発明の実施の形態３を、図１２に基づ
き以下に説明する。
ューズのレーザーブロー工程における上記のような問題
点を解決する、本発明の実施の形態３を、図１２に基づ
き以下に説明する。
【０１１９】ここで、図１２（ａ）は本発明の実施の形
態３におけるヒューズのレーザーブロー工程における、
当該ヒューズ及びその近傍を示す要部断面図であり、図
１２（ｂ）は上記レーザーブローにより、上記ヒューズ
が破壊された後の工程を示す要部断面図である。
態３におけるヒューズのレーザーブロー工程における、
当該ヒューズ及びその近傍を示す要部断面図であり、図
１２（ｂ）は上記レーザーブローにより、上記ヒューズ
が破壊された後の工程を示す要部断面図である。
【０１２０】本実施の形態３においては、例えば、ま
ず、実施の形態１の図４に示されるＳｉＯ2膜９の形成
工程と同一の工程において、当該ＳｉＯ2膜９を半導体
基板１上の全面に形成し、かつ、フォトレジスト８１、
８２の形成工程と同一の工程において、素子分離膜２の
上層にヒューズ８が形成される領域８ａ及びその近傍の
上にもフォトレジストからなるレジストマスクを形成
し、次に、実施の形態１の図５にて示されるＲＩＥ工程
と同一の工程において、上記レジストマスクにより領域
８ａ及びその近傍の上にＳｉＯ2膜９を残しておく。
ず、実施の形態１の図４に示されるＳｉＯ2膜９の形成
工程と同一の工程において、当該ＳｉＯ2膜９を半導体
基板１上の全面に形成し、かつ、フォトレジスト８１、
８２の形成工程と同一の工程において、素子分離膜２の
上層にヒューズ８が形成される領域８ａ及びその近傍の
上にもフォトレジストからなるレジストマスクを形成
し、次に、実施の形態１の図５にて示されるＲＩＥ工程
と同一の工程において、上記レジストマスクにより領域
８ａ及びその近傍の上にＳｉＯ2膜９を残しておく。
【０１２１】次に、実施の形態１の図６にて示されるＳ
ｉＯ2膜１４の形成工程と同一の工程において、上記領
域８ａ及びその近傍の上に、上記ＳｉＯ2膜１４と同様
のＳｉＯ2膜１０を形成する。次に、図６に示される接
地配線１３を形成する工程と同一の工程において、領域
８ａ及びその近傍の上にも、接地配線１３を形成するリ
ンドープト多結晶シリコン膜、タングステンシリサイド
（ＷＳｉ2）膜等の金属シリサイド膜を連続して堆積
し、エッチングを行うことによりヒューズ８を形成す
る。
ｉＯ2膜１４の形成工程と同一の工程において、上記領
域８ａ及びその近傍の上に、上記ＳｉＯ2膜１４と同様
のＳｉＯ2膜１０を形成する。次に、図６に示される接
地配線１３を形成する工程と同一の工程において、領域
８ａ及びその近傍の上にも、接地配線１３を形成するリ
ンドープト多結晶シリコン膜、タングステンシリサイド
（ＷＳｉ2）膜等の金属シリサイド膜を連続して堆積
し、エッチングを行うことによりヒューズ８を形成す
る。
【０１２２】次に、図１２（ａ）にて示されるヒューズ
８の形成後の工程において、当該ヒューズ８上に形成さ
れたＳｉＯ2膜等の保護膜１１（例えば、ＳｉＯ2膜１
５、１６、１８等）を通して、外部からレーザーを照射
することによりヒューズのレーザーブローを行う。
８の形成後の工程において、当該ヒューズ８上に形成さ
れたＳｉＯ2膜等の保護膜１１（例えば、ＳｉＯ2膜１
５、１６、１８等）を通して、外部からレーザーを照射
することによりヒューズのレーザーブローを行う。
【０１２３】したがって、本実施の形態３においては、
実施の形態１の図４にて示される工程において堆積され
るＳｉＯ2膜９が、図５にて示されるＲＩＥによるエッ
チング工程において、レジストマスクにより領域８ａ及
びその近傍の上に残されるので、ヒューズ８と半導体基
板１間の距離ｈ１が、従来の場合の距離ｈ２に比べ、Ｓ
ｉＯ2膜９の厚さｈ３の分だけ遠くなるので、図１２
（ｂ）に示すように、図１１（ｂ）に示した従来の場合
よりも、当該半導体基板１にダメージが及ぶことを防止
する効果を大きくすることができ、そのため、当該半導
体装置の信頼性を向上することが可能となる。
実施の形態１の図４にて示される工程において堆積され
るＳｉＯ2膜９が、図５にて示されるＲＩＥによるエッ
チング工程において、レジストマスクにより領域８ａ及
びその近傍の上に残されるので、ヒューズ８と半導体基
板１間の距離ｈ１が、従来の場合の距離ｈ２に比べ、Ｓ
ｉＯ2膜９の厚さｈ３の分だけ遠くなるので、図１２
（ｂ）に示すように、図１１（ｂ）に示した従来の場合
よりも、当該半導体基板１にダメージが及ぶことを防止
する効果を大きくすることができ、そのため、当該半導
体装置の信頼性を向上することが可能となる。
【０１２４】実施の形態４．以下に、ＣＭＯＳ半導体装
置の製造方法に対し、本発明の実施の形態１を適用した
場合における、本発明の実施の形態４とは異なる、一具
体例を図１３〜図２２に基づき工程順に示す。
置の製造方法に対し、本発明の実施の形態１を適用した
場合における、本発明の実施の形態４とは異なる、一具
体例を図１３〜図２２に基づき工程順に示す。
【０１２５】ここで、図１３、１５、１７、１９、２１
は、上記一具体例を工程順に示す要部平面図であり、特
に、図１３（ａ）、１５（ａ）、１７（ａ）、１９
（ａ）、２１（ａ）はそれぞれ各工程におけるメモリセ
ルのＮＭＯＳ領域を表わし、図１３（ｂ）、１５
（ｂ）、１７（ｂ）、１９（ｂ）、２１（ｂ）はそれぞ
れ各工程における周辺回路のＮＭＯＳ領域及びＰＭＯＳ
領域を表わしている。
は、上記一具体例を工程順に示す要部平面図であり、特
に、図１３（ａ）、１５（ａ）、１７（ａ）、１９
（ａ）、２１（ａ）はそれぞれ各工程におけるメモリセ
ルのＮＭＯＳ領域を表わし、図１３（ｂ）、１５
（ｂ）、１７（ｂ）、１９（ｂ）、２１（ｂ）はそれぞ
れ各工程における周辺回路のＮＭＯＳ領域及びＰＭＯＳ
領域を表わしている。
【０１２６】又、図１４、１６、１８、２０、２２のそ
れぞれは、図１３、１５、１７、１９、２１のそれぞれ
に対応する各位置における線断面図であり、特に、図１
４（ａ）、１６（ａ）、１８（ａ）、２０（ａ）、２２
（ａ）のそれぞれは、図１３、１５、１７、１９、２１
のそれぞれに対応のＢ−Ｂ線断面図、図１４（ｂ）、１
６（ｂ）、１８（ｂ）、２０（ｂ）、２２（ｂ）のそれ
ぞれは、図１３、１５、１７、１９、２１のそれぞれに
対応のＣ−Ｃ線断面図、図１４（ｃ）、１６（ｃ）、１
８（ｃ）、２０（ｃ）、２２（ｃ）のそれぞれは、図１
３、１５、１７、１９、２１のそれぞれに対応のＤ−Ｄ
線断面図、図１４（ｄ）、１６（ｄ）、１８（ｄ）、２
０（ｄ）、２２（ｄ）のそれぞれは、図１３、１５、１
７、１９、２１のそれぞれに対応のＥ−Ｅ線断面図であ
る。
れぞれは、図１３、１５、１７、１９、２１のそれぞれ
に対応する各位置における線断面図であり、特に、図１
４（ａ）、１６（ａ）、１８（ａ）、２０（ａ）、２２
（ａ）のそれぞれは、図１３、１５、１７、１９、２１
のそれぞれに対応のＢ−Ｂ線断面図、図１４（ｂ）、１
６（ｂ）、１８（ｂ）、２０（ｂ）、２２（ｂ）のそれ
ぞれは、図１３、１５、１７、１９、２１のそれぞれに
対応のＣ−Ｃ線断面図、図１４（ｃ）、１６（ｃ）、１
８（ｃ）、２０（ｃ）、２２（ｃ）のそれぞれは、図１
３、１５、１７、１９、２１のそれぞれに対応のＤ−Ｄ
線断面図、図１４（ｄ）、１６（ｄ）、１８（ｄ）、２
０（ｄ）、２２（ｄ）のそれぞれは、図１３、１５、１
７、１９、２１のそれぞれに対応のＥ−Ｅ線断面図であ
る。
【０１２７】まず、図１３及び図１４に示すように、実
施の形態１の図３（ａ）及び図３（ｂ）にて示した工程
と同様に、半導体基板であるＮ-型シリコン基板１上
に、例えば二酸化シリコン（ＳｉＯ2）膜をパッド膜と
し、その上に堆積された窒化シリコン（Ｓｉ3Ｎ4）膜を
耐酸化性マスクとして用いる選択的熱酸化（例えば、Ｌ
ＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓ
ｉｌｉｃｏｎ））法を用いてＳｉＯ2からなる厚さ約３
０００Åの素子分離膜であるフィールド絶縁膜２を形成
する。その後、上記選択的熱酸化に用いたパッドＳｉＯ
2膜及びＳｉ3Ｎ4膜を除去して、周辺回路のＰＭＯＳ領
域２０、ＮＭＯＳ領域１９及びメモリセルのＮＭＯＳ領
域３を半導体基板１表面に露出させる。
施の形態１の図３（ａ）及び図３（ｂ）にて示した工程
と同様に、半導体基板であるＮ-型シリコン基板１上
に、例えば二酸化シリコン（ＳｉＯ2）膜をパッド膜と
し、その上に堆積された窒化シリコン（Ｓｉ3Ｎ4）膜を
耐酸化性マスクとして用いる選択的熱酸化（例えば、Ｌ
ＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓ
ｉｌｉｃｏｎ））法を用いてＳｉＯ2からなる厚さ約３
０００Åの素子分離膜であるフィールド絶縁膜２を形成
する。その後、上記選択的熱酸化に用いたパッドＳｉＯ
2膜及びＳｉ3Ｎ4膜を除去して、周辺回路のＰＭＯＳ領
域２０、ＮＭＯＳ領域１９及びメモリセルのＮＭＯＳ領
域３を半導体基板１表面に露出させる。
【０１２８】そして、周辺回路のＰＭＯＳ領域２０をレ
ジストで覆い、Ｎ-型シリコン基板１の主面全面に、例
えばボロン（Ｂ）等のＰ型不純物を注入し、Ｐ-型ウエ
ル領域４を周辺回路のＮＭＯＳ領域１９及びメモリセル
のＮＭＯＳ領域３に形成し、さらに、この周辺回路のＮ
ＭＯＳ領域１９を及びメモリセルのＮＭＯＳ領域３をレ
ジストで覆い、上記Ｎ-型シリコン基板１の主面全面
に、例えばリン（Ｐ）等のＮ型不純物を注入し、Ｎ-型
ウエル領域４１を周辺回路のＰＭＯＳ領域２０に形成す
る。
ジストで覆い、Ｎ-型シリコン基板１の主面全面に、例
えばボロン（Ｂ）等のＰ型不純物を注入し、Ｐ-型ウエ
ル領域４を周辺回路のＮＭＯＳ領域１９及びメモリセル
のＮＭＯＳ領域３に形成し、さらに、この周辺回路のＮ
ＭＯＳ領域１９を及びメモリセルのＮＭＯＳ領域３をレ
ジストで覆い、上記Ｎ-型シリコン基板１の主面全面
に、例えばリン（Ｐ）等のＮ型不純物を注入し、Ｎ-型
ウエル領域４１を周辺回路のＰＭＯＳ領域２０に形成す
る。
【０１２９】次に、全面に例えば熱酸化により、ＳｉＯ
2からなる厚さ例えば約７０Åのゲート絶縁膜５を形成
し、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用
いて、例えばホスフィン（ＰＨ3）等のガスを混入する
ことで、厚さ約１０００Å、リン濃度約１．０〜８．０
×１０20ｃｍ-3程度のリンドープト多結晶シリコン膜を
堆積する。
2からなる厚さ例えば約７０Åのゲート絶縁膜５を形成
し、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用
いて、例えばホスフィン（ＰＨ3）等のガスを混入する
ことで、厚さ約１０００Å、リン濃度約１．０〜８．０
×１０20ｃｍ-3程度のリンドープト多結晶シリコン膜を
堆積する。
【０１３０】そして、フォトリソグラフィ技術を用いて
所定の形状にフォトレジストをパターニングし、これを
マスクとして例えば反応性イオンエッチング（Ｒｅａｃ
ｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；ＲＩＥ）法を適用
することにより、上記リンドープト多結晶シリコン膜を
パターニングして、アクセストランジスタのゲート電極
であるワード線６ａ、６ｄ、ドライバトランジスタのゲ
ート電極６ｂ、６ｃ、周辺回路中に形成される配線であ
りゲート電極としての役割を持つ６ｅ、６ｆを形成す
る。
所定の形状にフォトレジストをパターニングし、これを
マスクとして例えば反応性イオンエッチング（Ｒｅａｃ
ｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；ＲＩＥ）法を適用
することにより、上記リンドープト多結晶シリコン膜を
パターニングして、アクセストランジスタのゲート電極
であるワード線６ａ、６ｄ、ドライバトランジスタのゲ
ート電極６ｂ、６ｃ、周辺回路中に形成される配線であ
りゲート電極としての役割を持つ６ｅ、６ｆを形成す
る。
【０１３１】なお、ここで、ゲート電極６ａ〜６ｆはリ
ンドープト多結晶シリコン膜のみで形成したが、例えば
タングステンシリサイド（ＷＳｉ2）膜等の金属シリサ
イド膜とリンドープト多結晶シリコン膜からなるいわゆ
るポリサイド配線としてもかまわない。
ンドープト多結晶シリコン膜のみで形成したが、例えば
タングステンシリサイド（ＷＳｉ2）膜等の金属シリサ
イド膜とリンドープト多結晶シリコン膜からなるいわゆ
るポリサイド配線としてもかまわない。
【０１３２】この後、周辺回路のＰＭＯＳ領域２０をフ
ォトレジストからなるレジストマスク２１によりカバー
した後、周辺回路のＮＭＯＳ領域１９及びメモリセルの
ＮＭＯＳ領域３に対し、例えばヒ素（Ａｓ）を約３０〜
７０ｋｅＶで例えば約４５度の注入角度で、ウエハを回
転させながら約１．０〜５．０×１０13ｃｍ-2のド−ズ
量で上記ゲート絶縁膜５越しに注入し、Ｎ-型ソ−ス・
ドレイン領域２２をゲート電極６ｅで遮蔽される領域以
外のＮＭＯＳ領域１９に形成するとともに、Ｎ-型ソ−
ス・ドレイン領域７１〜７５をゲート電極６ａ〜６ｄで
遮蔽される領域以外のＮＭＯＳ領域３に形成する。ここ
で、Ｎ-型ソ−ス・ドレイン領域２２及び７１〜７５は
約１０17〜１０19ｃｍ-3程度の不純物濃度を有する。
ォトレジストからなるレジストマスク２１によりカバー
した後、周辺回路のＮＭＯＳ領域１９及びメモリセルの
ＮＭＯＳ領域３に対し、例えばヒ素（Ａｓ）を約３０〜
７０ｋｅＶで例えば約４５度の注入角度で、ウエハを回
転させながら約１．０〜５．０×１０13ｃｍ-2のド−ズ
量で上記ゲート絶縁膜５越しに注入し、Ｎ-型ソ−ス・
ドレイン領域２２をゲート電極６ｅで遮蔽される領域以
外のＮＭＯＳ領域１９に形成するとともに、Ｎ-型ソ−
ス・ドレイン領域７１〜７５をゲート電極６ａ〜６ｄで
遮蔽される領域以外のＮＭＯＳ領域３に形成する。ここ
で、Ｎ-型ソ−ス・ドレイン領域２２及び７１〜７５は
約１０17〜１０19ｃｍ-3程度の不純物濃度を有する。
【０１３３】なお、ここで、図１３（ｂ）においては、
レジストマスク２１とＰＭＯＳ領域２０との位置関係を
明示するために、レジストマスク２１の下層の表示を行
っている。
レジストマスク２１とＰＭＯＳ領域２０との位置関係を
明示するために、レジストマスク２１の下層の表示を行
っている。
【０１３４】次に、図１５及び図１６に示すように、上
記レジストマスク２１を除去し、半導体基板１の主面全
面にＬＰＣＶＤ法を用いて厚さ約５００〜１５００Åの
ＳｉＯ2膜９を堆積する。なお、ここで、図１５におい
ては、ＳｉＯ2膜９が半導体基板１の全面に堆積される
ため、当該ＳｉＯ2膜９の表示を省略し、代わりに、そ
の下層の表示を行っている。
記レジストマスク２１を除去し、半導体基板１の主面全
面にＬＰＣＶＤ法を用いて厚さ約５００〜１５００Åの
ＳｉＯ2膜９を堆積する。なお、ここで、図１５におい
ては、ＳｉＯ2膜９が半導体基板１の全面に堆積される
ため、当該ＳｉＯ2膜９の表示を省略し、代わりに、そ
の下層の表示を行っている。
【０１３５】次に、図１７及び図１８に示すように、Ｓ
ｉＯ2膜９上に、所定の形状にフォトレジストをパター
ニングし、レジストマスク８１、８２及び２７を形成す
る。ここで、レジストマスク８１、８２はゲート電極６
ａ、６ｄに沿って、しかも当該ゲート電極６ａ、６ｄの
一部を覆うように形成され、レジストマスク２７は周辺
回路のＰＭＯＳ領域２０全面を覆うように形成する。
ｉＯ2膜９上に、所定の形状にフォトレジストをパター
ニングし、レジストマスク８１、８２及び２７を形成す
る。ここで、レジストマスク８１、８２はゲート電極６
ａ、６ｄに沿って、しかも当該ゲート電極６ａ、６ｄの
一部を覆うように形成され、レジストマスク２７は周辺
回路のＰＭＯＳ領域２０全面を覆うように形成する。
【０１３６】なお、ここで、図１７においては、フォト
レジスト８１、８２とアクセストランジスタのゲート電
極であるワード線６ａ、６ｄとの位置関係、及び、周辺
回路のＰＭＯＳ領域２０とレジストマスク２７との位置
関係を明示するために、ＳｉＯ2膜９の表示を省略し
て、その下層の表示を行うとともに、レジストマスク２
７の下層の表示を行っている。
レジスト８１、８２とアクセストランジスタのゲート電
極であるワード線６ａ、６ｄとの位置関係、及び、周辺
回路のＰＭＯＳ領域２０とレジストマスク２７との位置
関係を明示するために、ＳｉＯ2膜９の表示を省略し
て、その下層の表示を行うとともに、レジストマスク２
７の下層の表示を行っている。
【０１３７】次に、図１９及び図２０に示すように、上
記レジストマスク８１、８２及び２７を用いたＲＩＥ法
により、幅約５００〜１５００Å程度のサイドウォール
９１〜９４、９７、９８、及びレジストマスク８１、８
２に遮蔽されて残った絶縁膜９ａ、９ｄを形成する。こ
の時、例えば、図２０（ｄ）に示されるように、フィー
ルド絶縁膜２も、同時に、上記ＲＩＥの際のオーバーエ
ッチにより厚さｈ４だけ削られる。
記レジストマスク８１、８２及び２７を用いたＲＩＥ法
により、幅約５００〜１５００Å程度のサイドウォール
９１〜９４、９７、９８、及びレジストマスク８１、８
２に遮蔽されて残った絶縁膜９ａ、９ｄを形成する。こ
の時、例えば、図２０（ｄ）に示されるように、フィー
ルド絶縁膜２も、同時に、上記ＲＩＥの際のオーバーエ
ッチにより厚さｈ４だけ削られる。
【０１３８】この後、レジストマスク８１、８２及び２
７、並びに、側壁酸化膜９１〜９４及び９７をマスクと
して、例えばヒ素（Ａｓ）を５０ｋｅＶで約１．０〜
５．０×１０15ｃｍ-2のド−ズ量で注入し、メモリセル
のＮＭＯＳ領域３にＮ+型ソ−ス・ドレイン領域１１１
〜１１５を、周辺回路のＮＭＯＳ領域１９にＮ+型ソ−
ス・ドレイン領域２６を形成する。この時、例えばヒ素
（Ａｓ）又はリン（Ｐ）を約３０〜７０ｋｅＶで例えば
４５度の注入角度で、ウエハを回転させながら約１．０
〜５．０×１０13ｃｍ-2のド−ズ量で追加注入してもか
まわない。
７、並びに、側壁酸化膜９１〜９４及び９７をマスクと
して、例えばヒ素（Ａｓ）を５０ｋｅＶで約１．０〜
５．０×１０15ｃｍ-2のド−ズ量で注入し、メモリセル
のＮＭＯＳ領域３にＮ+型ソ−ス・ドレイン領域１１１
〜１１５を、周辺回路のＮＭＯＳ領域１９にＮ+型ソ−
ス・ドレイン領域２６を形成する。この時、例えばヒ素
（Ａｓ）又はリン（Ｐ）を約３０〜７０ｋｅＶで例えば
４５度の注入角度で、ウエハを回転させながら約１．０
〜５．０×１０13ｃｍ-2のド−ズ量で追加注入してもか
まわない。
【０１３９】ここで、Ｎ+型ソ−ス・ドレイン領域１１
１〜１１５及び２６は約１０20〜１０21ｃｍ-3程度の不
純物濃度を有し、Ｎ-型ソ−ス・ドレイン領域７１〜７
５とＮ+型ソ−ス・ドレイン領域１１１〜１１５、及
び、Ｎ-型ソ−ス・ドレイン領域２２とＮ+型ソ−ス・ド
レイン領域２６により、ドレイン近傍の電界を緩和し
た、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）構造が形成されることになる。
１〜１１５及び２６は約１０20〜１０21ｃｍ-3程度の不
純物濃度を有し、Ｎ-型ソ−ス・ドレイン領域７１〜７
５とＮ+型ソ−ス・ドレイン領域１１１〜１１５、及
び、Ｎ-型ソ−ス・ドレイン領域２２とＮ+型ソ−ス・ド
レイン領域２６により、ドレイン近傍の電界を緩和し
た、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）構造が形成されることになる。
【０１４０】なお、ここで、図１９においては、周辺回
路のＰＭＯＳ領域２０とレジストマスク２７との位置関
係を明示するために、レジストマスク２７の下層の表示
を行っている。
路のＰＭＯＳ領域２０とレジストマスク２７との位置関
係を明示するために、レジストマスク２７の下層の表示
を行っている。
【０１４１】次に、図２１及び図２２に示すように、上
記レジストマスク８１、８２及び２７を除去し、メモリ
セルのＮＭＯＳ領域３及び周辺回路のＮＭＯＳ領域１９
全面をフォトレジストからなるレジストマスク２８でカ
バーした後、上記レジストマスク２８を用いたＲＩＥ法
により、レジストマスク２７に覆われて残ったＳｉＯ2
膜９をエッチングすることにより、周辺回路のＰＭＯＳ
領域２０のゲート電極６ｅ、６ｆの側壁に幅約５００〜
１５００Å程度の側壁酸化膜９７、９８を形成する。
記レジストマスク８１、８２及び２７を除去し、メモリ
セルのＮＭＯＳ領域３及び周辺回路のＮＭＯＳ領域１９
全面をフォトレジストからなるレジストマスク２８でカ
バーした後、上記レジストマスク２８を用いたＲＩＥ法
により、レジストマスク２７に覆われて残ったＳｉＯ2
膜９をエッチングすることにより、周辺回路のＰＭＯＳ
領域２０のゲート電極６ｅ、６ｆの側壁に幅約５００〜
１５００Å程度の側壁酸化膜９７、９８を形成する。
【０１４２】その後、周辺回路のＰＭＯＳ領域２０全面
に例えばＢＦ2を約２０〜４０ｋｅＶで約１．０〜５．
０×１０15ｃｍ-2のド−ズ量で注入し、Ｐ+型ソ−ス・
ドレイン領域２４を形成する。ここで、Ｐ+型ソ−ス・
ドレイン領域２４は約１０20〜１０21ｃｍ-3程度の不純
物濃度を有する。
に例えばＢＦ2を約２０〜４０ｋｅＶで約１．０〜５．
０×１０15ｃｍ-2のド−ズ量で注入し、Ｐ+型ソ−ス・
ドレイン領域２４を形成する。ここで、Ｐ+型ソ−ス・
ドレイン領域２４は約１０20〜１０21ｃｍ-3程度の不純
物濃度を有する。
【０１４３】この時、フィールド絶縁膜２も、同時に、
図１９にて示したＲＩＥによるエッチングに加え、再
度、上記ＲＩＥによるオーバーエッチにより削られ、例
えばＮＭＯＳ領域１９とＰＭＯＳ領域２０の境界領域を
示すＥ−Ｅ断面においては、図２２（ｄ）に示されるよ
うに、厚さｈ５まで削られることとなる。なお、ここ
で、図２１においては、周辺回路のＮＭＯＳ領域１９及
びメモリセルのＮＭＯＳ領域３と、レジストマスク２８
との位置関係を明示するために、レジストマスク２８の
下層の表示を行っている。
図１９にて示したＲＩＥによるエッチングに加え、再
度、上記ＲＩＥによるオーバーエッチにより削られ、例
えばＮＭＯＳ領域１９とＰＭＯＳ領域２０の境界領域を
示すＥ−Ｅ断面においては、図２２（ｄ）に示されるよ
うに、厚さｈ５まで削られることとなる。なお、ここ
で、図２１においては、周辺回路のＮＭＯＳ領域１９及
びメモリセルのＮＭＯＳ領域３と、レジストマスク２８
との位置関係を明示するために、レジストマスク２８の
下層の表示を行っている。
【０１４４】上記のような一具体例においては、図２２
（ｄ）に示されたように、周辺領域のＮＭＯＳ領域１９
とＰＭＯＳ領域２０の境界領域付近のフィールド絶縁膜
２に対して、ＲＩＥの際のオーバーエッチが再度加えら
れ、結果として、厚さｈ５まで削られてしまう。そのた
め、フィールド絶縁膜２は非常に薄くなってしまい、例
えば、上述のＰ+型ソ−ス・ドレイン領域２４形成の際
に注入されるボロンが、基板１中に混入して分離耐圧が
低下したり、フィールド絶縁膜２の上層に形成される配
線を寄生ゲート電極とするフィールドトランジスタのＶ
ｔｈが低下して分離能力が低下する。また、フィールド
絶縁膜２に形成された、当該エッチングの結果生じた段
差が大きい為に、上層配線、例えばビット線等のパター
ニングが困難となる。
（ｄ）に示されたように、周辺領域のＮＭＯＳ領域１９
とＰＭＯＳ領域２０の境界領域付近のフィールド絶縁膜
２に対して、ＲＩＥの際のオーバーエッチが再度加えら
れ、結果として、厚さｈ５まで削られてしまう。そのた
め、フィールド絶縁膜２は非常に薄くなってしまい、例
えば、上述のＰ+型ソ−ス・ドレイン領域２４形成の際
に注入されるボロンが、基板１中に混入して分離耐圧が
低下したり、フィールド絶縁膜２の上層に形成される配
線を寄生ゲート電極とするフィールドトランジスタのＶ
ｔｈが低下して分離能力が低下する。また、フィールド
絶縁膜２に形成された、当該エッチングの結果生じた段
差が大きい為に、上層配線、例えばビット線等のパター
ニングが困難となる。
【０１４５】そこで、上記一具体例における問題点を解
決すべく、ＣＭＯＳ半導体装置の製造方法に本発明の実
施の形態１を適用した、本発明の実施の形態４を、図２
３〜図３０に基づき以下に工程順に説明する。
決すべく、ＣＭＯＳ半導体装置の製造方法に本発明の実
施の形態１を適用した、本発明の実施の形態４を、図２
３〜図３０に基づき以下に工程順に説明する。
【０１４６】ここで、図２３、２５、２７、２９は本発
明の実施の形態４を工程順に示す要部平面図であり、特
に、図２３（ａ）、２５（ａ）、２７（ａ）、２９
（ａ）はそれぞれ各工程におけるメモリセルのＮＭＯＳ
領域を表わし、図２３（ｂ）、２５（ｂ）、２７
（ｂ）、２９（ｂ）はそれぞれ各工程における周辺回路
のＮＭＯＳ領域及びＰＭＯＳ領域を表わしている。
明の実施の形態４を工程順に示す要部平面図であり、特
に、図２３（ａ）、２５（ａ）、２７（ａ）、２９
（ａ）はそれぞれ各工程におけるメモリセルのＮＭＯＳ
領域を表わし、図２３（ｂ）、２５（ｂ）、２７
（ｂ）、２９（ｂ）はそれぞれ各工程における周辺回路
のＮＭＯＳ領域及びＰＭＯＳ領域を表わしている。
【０１４７】又、図２４、２６、２８、３０のそれぞれ
は、図２３、２５、２７、２９のそれぞれに対応する各
位置における線断面図であり、特に、図２４（ａ）、２
６（ａ）、２８（ａ）、３０（ａ）のそれぞれは、図２
３、２５、２７、２９のそれぞれに対応のＢ−Ｂ線断面
図、図２４（ｂ）、２６（ｂ）、２８（ｂ）、３０
（ｂ）のそれぞれは、図２３、２５、２７、２９のそれ
ぞれに対応のＣ−Ｃ線断面図、図２４（ｃ）、２６
（ｃ）、２８（ｃ）、３０（ｃ）のそれぞれは、図２
３、２５、２７、２９のそれぞれに対応のＤ−Ｄ線断面
図、図２４（ｄ）、２６（ｄ）、２８（ｄ）、３０
（ｄ）のそれぞれは、図２３、２５、２７、２９のそれ
ぞれに対応のＥ−Ｅ線断面図である。
は、図２３、２５、２７、２９のそれぞれに対応する各
位置における線断面図であり、特に、図２４（ａ）、２
６（ａ）、２８（ａ）、３０（ａ）のそれぞれは、図２
３、２５、２７、２９のそれぞれに対応のＢ−Ｂ線断面
図、図２４（ｂ）、２６（ｂ）、２８（ｂ）、３０
（ｂ）のそれぞれは、図２３、２５、２７、２９のそれ
ぞれに対応のＣ−Ｃ線断面図、図２４（ｃ）、２６
（ｃ）、２８（ｃ）、３０（ｃ）のそれぞれは、図２
３、２５、２７、２９のそれぞれに対応のＤ−Ｄ線断面
図、図２４（ｄ）、２６（ｄ）、２８（ｄ）、３０
（ｄ）のそれぞれは、図２３、２５、２７、２９のそれ
ぞれに対応のＥ−Ｅ線断面図である。
【０１４８】まず、図２３及び図２４に示すように、実
施の形態１の図３（ａ）及び図３（ｂ）にて示した工程
と同様に、半導体基板であるＮ-型シリコン基板１上
に、例えば二酸化シリコン（ＳｉＯ2）膜をパッド膜と
し、その上に堆積された窒化シリコン（Ｓｉ3Ｎ4）膜を
耐酸化性マスクとして用いる選択的熱酸化（例えば、Ｌ
ＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓ
ｉｌｉｃｏｎ））法を用いてＳｉＯ2からなる厚さ約３
０００Åの素子分離膜であるフィールド絶縁膜２を形成
する。
施の形態１の図３（ａ）及び図３（ｂ）にて示した工程
と同様に、半導体基板であるＮ-型シリコン基板１上
に、例えば二酸化シリコン（ＳｉＯ2）膜をパッド膜と
し、その上に堆積された窒化シリコン（Ｓｉ3Ｎ4）膜を
耐酸化性マスクとして用いる選択的熱酸化（例えば、Ｌ
ＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓ
ｉｌｉｃｏｎ））法を用いてＳｉＯ2からなる厚さ約３
０００Åの素子分離膜であるフィールド絶縁膜２を形成
する。
【０１４９】その後、上記選択的熱酸化に用いたパッド
ＳｉＯ2膜及びＳｉ3Ｎ4膜を除去して、周辺回路のＰＭ
ＯＳ領域２０、ＮＭＯＳ領域１９及びメモリセルのＮＭ
ＯＳ領域３を半導体基板１表面に露出させる。
ＳｉＯ2膜及びＳｉ3Ｎ4膜を除去して、周辺回路のＰＭ
ＯＳ領域２０、ＮＭＯＳ領域１９及びメモリセルのＮＭ
ＯＳ領域３を半導体基板１表面に露出させる。
【０１５０】そして、周辺回路のＰＭＯＳ領域２０をレ
ジストで覆い、Ｎ-型シリコン基板１の主面全面に、例
えばボロン（Ｂ）等のＰ型不純物を注入し、Ｐ-型ウエ
ル領域４を周辺回路のＮＭＯＳ領域１９及びメモリセル
のＮＭＯＳ領域３に形成し、さらに、この周辺回路のＮ
ＭＯＳ領域１９を及びメモリセルのＮＭＯＳ領域３をレ
ジストで覆い、上記Ｎ-型シリコン基板１の主面全面
に、例えばリン（Ｐ）等のＮ型不純物を注入し、Ｎ-型
ウエル領域４１を周辺回路のＰＭＯＳ領域２０に形成す
る。
ジストで覆い、Ｎ-型シリコン基板１の主面全面に、例
えばボロン（Ｂ）等のＰ型不純物を注入し、Ｐ-型ウエ
ル領域４を周辺回路のＮＭＯＳ領域１９及びメモリセル
のＮＭＯＳ領域３に形成し、さらに、この周辺回路のＮ
ＭＯＳ領域１９を及びメモリセルのＮＭＯＳ領域３をレ
ジストで覆い、上記Ｎ-型シリコン基板１の主面全面
に、例えばリン（Ｐ）等のＮ型不純物を注入し、Ｎ-型
ウエル領域４１を周辺回路のＰＭＯＳ領域２０に形成す
る。
【０１５１】次に、全面に例えば熱酸化により、ＳｉＯ
2からなる厚さ例えば約７０Åのゲート絶縁膜５を形成
し、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用
いて、例えばホスフィン（ＰＨ3）等のガスを混入する
ことで、厚さ約１０００Å、リン濃度約１．０〜８．０
×１０20ｃｍ-3程度のリンドープト多結晶シリコン膜を
堆積する。
2からなる厚さ例えば約７０Åのゲート絶縁膜５を形成
し、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用
いて、例えばホスフィン（ＰＨ3）等のガスを混入する
ことで、厚さ約１０００Å、リン濃度約１．０〜８．０
×１０20ｃｍ-3程度のリンドープト多結晶シリコン膜を
堆積する。
【０１５２】そして、フォトリソグラフィ技術を用いて
所定の形状にフォトレジストをパターニングし、これを
マスクとして例えば反応性イオンエッチング（Ｒｅａｃ
ｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；ＲＩＥ）法を適用
することにより、上記リンドープト多結晶シリコン膜を
パターニングして、アクセストランジスタのゲート電極
であるワード線６ａ、６ｄ、ドライバトランジスタのゲ
ート電極６ｂ、６ｃ、周辺回路中に形成される配線であ
りゲート電極としての役割を持つ６ｅ、６ｆを形成す
る。
所定の形状にフォトレジストをパターニングし、これを
マスクとして例えば反応性イオンエッチング（Ｒｅａｃ
ｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；ＲＩＥ）法を適用
することにより、上記リンドープト多結晶シリコン膜を
パターニングして、アクセストランジスタのゲート電極
であるワード線６ａ、６ｄ、ドライバトランジスタのゲ
ート電極６ｂ、６ｃ、周辺回路中に形成される配線であ
りゲート電極としての役割を持つ６ｅ、６ｆを形成す
る。
【０１５３】なお、本実施の形態では、ゲート電極６ａ
〜６ｆはリンドープト多結晶シリコン膜のみで形成した
が、例えばタングステンシリサイド（ＷＳｉ2）膜等の
金属シリサイド膜とリンドープト多結晶シリコン膜から
なるいわゆるポリサイド配線としてもかまわない。
〜６ｆはリンドープト多結晶シリコン膜のみで形成した
が、例えばタングステンシリサイド（ＷＳｉ2）膜等の
金属シリサイド膜とリンドープト多結晶シリコン膜から
なるいわゆるポリサイド配線としてもかまわない。
【０１５４】この後、周辺回路のＰＭＯＳ領域２０をフ
ォトレジストからなるレジストマスク２１によりカバー
した後、周辺回路のＮＭＯＳ領域１９及びメモリセルの
ＮＭＯＳ領域３に対し、例えばヒ素（Ａｓ）を約３０〜
７０ｋｅＶで例えば約４５度の注入角度で、ウエハを回
転させながら約１．０〜５．０×１０13ｃｍ-2のド−ズ
量で上記ゲート絶縁膜５越しに注入し、Ｎ-型ソ−ス・
ドレイン領域２２をゲート電極６ｅで遮蔽される領域以
外のＮＭＯＳ領域１９に形成するとともに、Ｎ-型ソ−
ス・ドレイン領域７１〜７５をゲート電極６ａ〜６ｄで
遮蔽される領域以外のＮＭＯＳ領域３に形成する。ここ
で、Ｎ-型ソ−ス・ドレイン領域２２及び７１〜７５は
約１０17〜１０19ｃｍ-3程度の不純物濃度を有する。
ォトレジストからなるレジストマスク２１によりカバー
した後、周辺回路のＮＭＯＳ領域１９及びメモリセルの
ＮＭＯＳ領域３に対し、例えばヒ素（Ａｓ）を約３０〜
７０ｋｅＶで例えば約４５度の注入角度で、ウエハを回
転させながら約１．０〜５．０×１０13ｃｍ-2のド−ズ
量で上記ゲート絶縁膜５越しに注入し、Ｎ-型ソ−ス・
ドレイン領域２２をゲート電極６ｅで遮蔽される領域以
外のＮＭＯＳ領域１９に形成するとともに、Ｎ-型ソ−
ス・ドレイン領域７１〜７５をゲート電極６ａ〜６ｄで
遮蔽される領域以外のＮＭＯＳ領域３に形成する。ここ
で、Ｎ-型ソ−ス・ドレイン領域２２及び７１〜７５は
約１０17〜１０19ｃｍ-3程度の不純物濃度を有する。
【０１５５】なお、ここで、図２３（ｂ）においては、
レジストマスク２１とＰＭＯＳ領域２０との位置関係を
明示するために、レジストマスク２１の下層の表示を行
っている。
レジストマスク２１とＰＭＯＳ領域２０との位置関係を
明示するために、レジストマスク２１の下層の表示を行
っている。
【０１５６】次に、図２５及び図２６に示すように、上
記レジストマスク２１を除去し、メモリセル及び周辺回
路のＮＭＯＳ領域３及び１９全面をレジストマスク２３
でカバーした後、全面に例えばＢＦ2を約２０〜４０ｋ
ｅＶで約１．０〜５．０×１０15ｃｍ-2のド−ズ量で注
入し、Ｐ+型ソ−ス・ドレイン領域２４を周辺回路のＰ
ＭＯＳ領域２０に形成する。ここで、Ｐ+型ソ−ス・ド
レイン領域２４は約１０20〜１０21ｃｍ-3程度の不純物
濃度を有する。
記レジストマスク２１を除去し、メモリセル及び周辺回
路のＮＭＯＳ領域３及び１９全面をレジストマスク２３
でカバーした後、全面に例えばＢＦ2を約２０〜４０ｋ
ｅＶで約１．０〜５．０×１０15ｃｍ-2のド−ズ量で注
入し、Ｐ+型ソ−ス・ドレイン領域２４を周辺回路のＰ
ＭＯＳ領域２０に形成する。ここで、Ｐ+型ソ−ス・ド
レイン領域２４は約１０20〜１０21ｃｍ-3程度の不純物
濃度を有する。
【０１５７】なお、ここで、図２５においては、メモリ
セル及び周辺回路のＮＭＯＳ領域３及び１９と、レジス
トマスク２３との位置関係を明示するために、レジスト
マスク２３の下層の表示を行っている。
セル及び周辺回路のＮＭＯＳ領域３及び１９と、レジス
トマスク２３との位置関係を明示するために、レジスト
マスク２３の下層の表示を行っている。
【０１５８】次に、図２７及び図２８に示すように、上
記レジストマスク２３を除去し、半導体基板１の主面全
面にＬＰＣＶＤ法を用いて厚さ約５００〜１５００Åの
ＳｉＯ2膜９を堆積し、その後、所定の形状にフォトレ
ジストをパターニングして、レジストマスク８１、８２
及び２５を形成する。ここで、レジストマスク８１、８
２はゲート電極６ａ、６ｄに沿って、しかも当該ゲート
電極６ａ、６ｄの一部を覆うように形成され、レジスト
マスク２５は周辺回路のＰＭＯＳ領域２０全面を覆うよ
うに形成する。
記レジストマスク２３を除去し、半導体基板１の主面全
面にＬＰＣＶＤ法を用いて厚さ約５００〜１５００Åの
ＳｉＯ2膜９を堆積し、その後、所定の形状にフォトレ
ジストをパターニングして、レジストマスク８１、８２
及び２５を形成する。ここで、レジストマスク８１、８
２はゲート電極６ａ、６ｄに沿って、しかも当該ゲート
電極６ａ、６ｄの一部を覆うように形成され、レジスト
マスク２５は周辺回路のＰＭＯＳ領域２０全面を覆うよ
うに形成する。
【０１５９】なお、ここで、図２７においては、フォト
レジスト８１、８２とアクセストランジスタのゲート電
極であるワード線６ａ、６ｄとの位置関係、及び、周辺
回路のＰＭＯＳ領域２０とレジストマスク２５との位置
関係を明示するために、ＳｉＯ2膜９の表示を省略し
て、その下層の表示を行うとともに、レジストマスク２
５の下層の表示を行っている。
レジスト８１、８２とアクセストランジスタのゲート電
極であるワード線６ａ、６ｄとの位置関係、及び、周辺
回路のＰＭＯＳ領域２０とレジストマスク２５との位置
関係を明示するために、ＳｉＯ2膜９の表示を省略し
て、その下層の表示を行うとともに、レジストマスク２
５の下層の表示を行っている。
【０１６０】次に、図２９及び図３０に示すように、上
記レジストマスク８１、８２及び２５を用いたＲＩＥ法
により、幅約５００〜１５００Å程度のサイドウォール
９１〜９４、９７、９８、及びレジストマスク８１、８
２に遮蔽されて残った絶縁膜９ａ、９ｄを形成する。こ
の時、例えば、図３０（ｄ）に示されるように、フィー
ルド絶縁膜２も、同時に、上記ＲＩＥの際のオーバーエ
ッチにより厚さｈ４だけ削られる。
記レジストマスク８１、８２及び２５を用いたＲＩＥ法
により、幅約５００〜１５００Å程度のサイドウォール
９１〜９４、９７、９８、及びレジストマスク８１、８
２に遮蔽されて残った絶縁膜９ａ、９ｄを形成する。こ
の時、例えば、図３０（ｄ）に示されるように、フィー
ルド絶縁膜２も、同時に、上記ＲＩＥの際のオーバーエ
ッチにより厚さｈ４だけ削られる。
【０１６１】この後、レジストマスク８１、８２及び２
５、並びに、側壁酸化膜９１〜９４及び９７をマスクと
して、例えばヒ素（Ａｓ）を５０ｋｅＶで約１．０〜
５．０×１０15ｃｍ-2のド−ズ量で注入し、メモリセル
のＮＭＯＳ領域３にＮ+型ソ−ス・ドレイン領域１１１
〜１１５を、周辺回路のＮＭＯＳ領域１９にＮ+型ソ−
ス・ドレイン領域２６を形成する。この時、例えばヒ素
（Ａｓ）又はリン（Ｐ）を約３０〜７０ｋｅＶで例えば
４５度の注入角度で、ウエハを回転させながら約１．０
〜５．０×１０13ｃｍ-2のド−ズ量で追加注入してもか
まわない。
５、並びに、側壁酸化膜９１〜９４及び９７をマスクと
して、例えばヒ素（Ａｓ）を５０ｋｅＶで約１．０〜
５．０×１０15ｃｍ-2のド−ズ量で注入し、メモリセル
のＮＭＯＳ領域３にＮ+型ソ−ス・ドレイン領域１１１
〜１１５を、周辺回路のＮＭＯＳ領域１９にＮ+型ソ−
ス・ドレイン領域２６を形成する。この時、例えばヒ素
（Ａｓ）又はリン（Ｐ）を約３０〜７０ｋｅＶで例えば
４５度の注入角度で、ウエハを回転させながら約１．０
〜５．０×１０13ｃｍ-2のド−ズ量で追加注入してもか
まわない。
【０１６２】ここで、Ｎ+型ソ−ス・ドレイン領域１１
１〜１１５及び２６は約１０20〜１０21ｃｍ-3程度の不
純物濃度を有し、Ｎ-型ソ−ス・ドレイン領域７１〜７
５とＮ+型ソ−ス・ドレイン領域１１１〜１１５、及
び、Ｎ-型ソ−ス・ドレイン領域２２とＮ+型ソ−ス・ド
レイン領域２６により、ドレイン近傍の電界を緩和し
た、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）構造が形成されることになる。
１〜１１５及び２６は約１０20〜１０21ｃｍ-3程度の不
純物濃度を有し、Ｎ-型ソ−ス・ドレイン領域７１〜７
５とＮ+型ソ−ス・ドレイン領域１１１〜１１５、及
び、Ｎ-型ソ−ス・ドレイン領域２２とＮ+型ソ−ス・ド
レイン領域２６により、ドレイン近傍の電界を緩和し
た、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）構造が形成されることになる。
【０１６３】なお、ここで、図２９においては、周辺回
路のＰＭＯＳ領域２０とレジストマスク２５との位置関
係を明示するために、レジストマスク２５の下層の表示
を行っている。
路のＰＭＯＳ領域２０とレジストマスク２５との位置関
係を明示するために、レジストマスク２５の下層の表示
を行っている。
【０１６４】本発明における実施の形態４においては、
上述した一具体例に比べて、ＮＭＯＳ領域１９とＰＭＯ
Ｓ領域２０の境界領域付近の素子分離膜２が、オーバー
エッチにより不必要に削除されることを防止でき、その
ため、例えば上記一具体例において発生していた、再度
のエッチングによる素子分離膜２の厚さが薄くなること
に起因する、Ｐ+型ソ−ス・ドレイン領域２４の形成時
における、ボロンの半導体基板１への導入による分離耐
圧の低下を防止できるとともに、素子分離膜２上に形成
される上層配線を寄生ゲート電極とする、寄生トランジ
スタのしきい値電圧の低下による、素子分離膜２の分離
能力の低下を防止でき、そのため、半導体装置の動作安
定性能を向上することが可能となる。
上述した一具体例に比べて、ＮＭＯＳ領域１９とＰＭＯ
Ｓ領域２０の境界領域付近の素子分離膜２が、オーバー
エッチにより不必要に削除されることを防止でき、その
ため、例えば上記一具体例において発生していた、再度
のエッチングによる素子分離膜２の厚さが薄くなること
に起因する、Ｐ+型ソ−ス・ドレイン領域２４の形成時
における、ボロンの半導体基板１への導入による分離耐
圧の低下を防止できるとともに、素子分離膜２上に形成
される上層配線を寄生ゲート電極とする、寄生トランジ
スタのしきい値電圧の低下による、素子分離膜２の分離
能力の低下を防止でき、そのため、半導体装置の動作安
定性能を向上することが可能となる。
【０１６５】また、上述した一具体例に比べて、素子分
離膜２がＲＩＥにより削られる回数が減るので、削られ
る厚さを薄く（具体的には、図３０（ｄ）に示したよう
に削られる厚さをｈ４に）抑えることができるので、上
層に形成される配線のパターニングが容易となり、さら
に、エッチングの工程数を減らすことができるので、当
該半導体装置を容易に形成でき、そのため安価な製造が
可能となる。
離膜２がＲＩＥにより削られる回数が減るので、削られ
る厚さを薄く（具体的には、図３０（ｄ）に示したよう
に削られる厚さをｈ４に）抑えることができるので、上
層に形成される配線のパターニングが容易となり、さら
に、エッチングの工程数を減らすことができるので、当
該半導体装置を容易に形成でき、そのため安価な製造が
可能となる。
【０１６６】
【発明の効果】この発明に係る半導体装置は、半導体基
板の一主面に形成された素子分離膜と、上記主面に形成
され、上記素子分離膜により囲まれた素子形成領域と、
上記素子形成領域上に、ゲート絶縁膜を介して形成され
るとともに、上記素子分離膜上に延在するゲート電極
と、上記素子形成領域に形成され、上記半導体基板表面
に露出する部分が上記素子分離膜に接するとともに、上
記ゲート電極の下において対向する第１及び第２の不純
物領域と、上記第１の不純物領域上の上記ゲート電極近
傍に形成され、当該ゲート電極上及び上記素子分離膜の
内のゲート電極が延在する部分の近傍上に延在する第１
の絶縁膜と、上記第２の不純物領域上の上記ゲート電極
近傍に形成された第２の絶縁膜とを備え、上記ゲート電
極の第１の不純物領域側の外縁から上記第１の絶縁膜の
ゲート電極から離れた側の外縁に至る距離が、上記ゲー
ト電極の第２の不純物領域側の外縁から上記第２の絶縁
膜のゲート電極から離れた側の外縁に至る距離よりも長
いことを特徴とするので、当該半導体装置の製造工程に
おいて、第１の絶縁膜による第１の不純物領域を囲む素
子分離膜の不必要なエッチングを防止し、このエッチン
グによる当該素子分離膜の不必要な除去、及び第１不純
物領域の半導体基板表面へ露出する部分の面積の増大に
起因する半導体装置の動作不良を防止することにより、
集積度を向上させた場合においても、上記ゲート電極及
び第１、第２の不純物領域からなるトランジスタにおけ
る寄生抵抗の減少並びにそれを流れる電流の増加を防止
でき、そのため、当該半導体装置の動作安定性能を向上
することができるという効果を有する。加えて、ゲート
電極及び第１の不純物領域の上に第１の絶縁膜を意図的
に残しているので、上層に配線が形成された場合におい
ても、その配線下の平坦性を向上できる。
板の一主面に形成された素子分離膜と、上記主面に形成
され、上記素子分離膜により囲まれた素子形成領域と、
上記素子形成領域上に、ゲート絶縁膜を介して形成され
るとともに、上記素子分離膜上に延在するゲート電極
と、上記素子形成領域に形成され、上記半導体基板表面
に露出する部分が上記素子分離膜に接するとともに、上
記ゲート電極の下において対向する第１及び第２の不純
物領域と、上記第１の不純物領域上の上記ゲート電極近
傍に形成され、当該ゲート電極上及び上記素子分離膜の
内のゲート電極が延在する部分の近傍上に延在する第１
の絶縁膜と、上記第２の不純物領域上の上記ゲート電極
近傍に形成された第２の絶縁膜とを備え、上記ゲート電
極の第１の不純物領域側の外縁から上記第１の絶縁膜の
ゲート電極から離れた側の外縁に至る距離が、上記ゲー
ト電極の第２の不純物領域側の外縁から上記第２の絶縁
膜のゲート電極から離れた側の外縁に至る距離よりも長
いことを特徴とするので、当該半導体装置の製造工程に
おいて、第１の絶縁膜による第１の不純物領域を囲む素
子分離膜の不必要なエッチングを防止し、このエッチン
グによる当該素子分離膜の不必要な除去、及び第１不純
物領域の半導体基板表面へ露出する部分の面積の増大に
起因する半導体装置の動作不良を防止することにより、
集積度を向上させた場合においても、上記ゲート電極及
び第１、第２の不純物領域からなるトランジスタにおけ
る寄生抵抗の減少並びにそれを流れる電流の増加を防止
でき、そのため、当該半導体装置の動作安定性能を向上
することができるという効果を有する。加えて、ゲート
電極及び第１の不純物領域の上に第１の絶縁膜を意図的
に残しているので、上層に配線が形成された場合におい
ても、その配線下の平坦性を向上できる。
【０１６７】又、上記第１及び第２の絶縁膜は、素子形
成領域及びゲート電極の上に形成された１の絶縁膜から
形成されたものであることを特徴とするので、当該半導
体装置を少ない工程でしかも容易に形成することが可能
となる。
成領域及びゲート電極の上に形成された１の絶縁膜から
形成されたものであることを特徴とするので、当該半導
体装置を少ない工程でしかも容易に形成することが可能
となる。
【０１６８】又、上記素子分離膜の所望の領域上に形成
されたアライメントマーク又は重ね合せ検査用マーク
と、上記アライメントマーク又は重ね合せ検査用マーク
を覆う絶縁膜とを備え、上記アライメントマーク又は重
ね合せ検査用マークを覆う絶縁膜と第１の絶縁膜は、上
記素子形成領域及び上記ゲート電極並びに上記アライメ
ントマーク又は重ね合せ検査用マークの上に形成された
１の絶縁膜から形成されたものであることを特徴とする
ので、上記ゲート電極と同一の工程で形成されたアライ
メントマーク又は重ね合せ検査用マークの表面のパター
ン荒れを防止するとことができ、しかも、上記マークの
側壁にサイドウオォールが形成されることを防止できる
ので、アライメント精度又は重ね合せ検査精度を向上す
ることができるという効果を有する。
されたアライメントマーク又は重ね合せ検査用マーク
と、上記アライメントマーク又は重ね合せ検査用マーク
を覆う絶縁膜とを備え、上記アライメントマーク又は重
ね合せ検査用マークを覆う絶縁膜と第１の絶縁膜は、上
記素子形成領域及び上記ゲート電極並びに上記アライメ
ントマーク又は重ね合せ検査用マークの上に形成された
１の絶縁膜から形成されたものであることを特徴とする
ので、上記ゲート電極と同一の工程で形成されたアライ
メントマーク又は重ね合せ検査用マークの表面のパター
ン荒れを防止するとことができ、しかも、上記マークの
側壁にサイドウオォールが形成されることを防止できる
ので、アライメント精度又は重ね合せ検査精度を向上す
ることができるという効果を有する。
【０１６９】又、上記素子分離膜上に形成されたヒュー
ズと、上記ヒューズの下に形成された絶縁膜とを備え、
上記ヒューズの下の絶縁膜及び第１の絶縁膜は、上記素
子形成領域、上記ゲート電極、及び上記素子分離膜上に
形成された１の絶縁膜から形成されたものであることを
特徴とするので、ヒューズと半導体基板との間隔が広く
なり、そのため、レーザーブロー時において上記半導体
基板にダメージが及ぶことを防止できるという効果を有
する。
ズと、上記ヒューズの下に形成された絶縁膜とを備え、
上記ヒューズの下の絶縁膜及び第１の絶縁膜は、上記素
子形成領域、上記ゲート電極、及び上記素子分離膜上に
形成された１の絶縁膜から形成されたものであることを
特徴とするので、ヒューズと半導体基板との間隔が広く
なり、そのため、レーザーブロー時において上記半導体
基板にダメージが及ぶことを防止できるという効果を有
する。
【０１７０】
【０１７１】
【０１７２】
【０１７３】
【０１７４】
【図１】 この発明の実施の形態１を工程順に示す要部
平面図とそのＢ１−Ｂ２線断面図。
平面図とそのＢ１−Ｂ２線断面図。
【図２】 図１（ａ）のＡ１−Ａ２線断面図。
【図３】 この発明の実施の形態１を工程順に示す要部
平面図とそのＢ１−Ｂ２線断面図。
平面図とそのＢ１−Ｂ２線断面図。
【図４】 この発明の実施の形態１を工程順に示す要部
平面図とそのＢ１−Ｂ２線断面図。
平面図とそのＢ１−Ｂ２線断面図。
【図５】 この発明の実施の形態１を工程順に示す要部
平面図とそのＢ１−Ｂ２線断面図。
平面図とそのＢ１−Ｂ２線断面図。
【図６】 この発明の実施の形態１を工程順に示す要部
平面図とそのＢ１−Ｂ３線断面図。
平面図とそのＢ１−Ｂ３線断面図。
【図７】 この発明の実施の形態１を工程順に示す要部
平面図とそのＢ１−Ｂ２線断面図。
平面図とそのＢ１−Ｂ２線断面図。
【図８】 この発明の実施の形態１を工程順に示す要部
平面図とそのＢ１−Ｂ２線断面図。
平面図とそのＢ１−Ｂ２線断面図。
【図９】 従来のアライメントマークの形成工程を示す
要部平面図とその断面図。
要部平面図とその断面図。
【図１０】 この発明の実施の形態２におけるアライメ
ントマークの形成工程を示す要部平面図とその断面図。
ントマークの形成工程を示す要部平面図とその断面図。
【図１１】 従来のヒューズのレーザーブロー工程を示
す要部断面図。
す要部断面図。
【図１２】 この発明の実施の形態３におけるヒューズ
のレーザーブロー工程を示す要部断面図。
のレーザーブロー工程を示す要部断面図。
【図１３】 実施の形態１をＣＭＯＳ半導体装置の製造
方法に適用した場合における一具体例を工程順に示す要
部平面図。
方法に適用した場合における一具体例を工程順に示す要
部平面図。
【図１４】 図１３のＢ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、
及びＥ−Ｅ線断面図。
及びＥ−Ｅ線断面図。
【図１５】 実施の形態１をＣＭＯＳ半導体装置の製造
方法に適用した場合における一具体例を工程順に示す要
部平面図。
方法に適用した場合における一具体例を工程順に示す要
部平面図。
【図１６】 図１５のＢ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、
及びＥ−Ｅ線断面図。
及びＥ−Ｅ線断面図。
【図１７】 実施の形態１をＣＭＯＳ半導体装置の製造
方法に適用した場合における一具体例を工程順に示す要
部平面図。
方法に適用した場合における一具体例を工程順に示す要
部平面図。
【図１８】 図１７のＢ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、
及びＥ−Ｅ線断面図。
及びＥ−Ｅ線断面図。
【図１９】 実施の形態１をＣＭＯＳ半導体装置の製造
方法に適用した場合における一具体例を工程順に示す要
部平面図。
方法に適用した場合における一具体例を工程順に示す要
部平面図。
【図２０】 図１９のＢ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、
及びＥ−Ｅ線断面図。
及びＥ−Ｅ線断面図。
【図２１】 実施の形態１をＣＭＯＳ半導体装置の製造
方法に適用した場合における一具体例を工程順に示す要
部平面図。
方法に適用した場合における一具体例を工程順に示す要
部平面図。
【図２２】 図２１のＢ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、
及びＥ−Ｅ線断面図。
及びＥ−Ｅ線断面図。
【図２３】 この発明の実施の形態４を工程順に示す要
部平面図。
部平面図。
【図２４】 図２３のＢ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、
及びＥ−Ｅ線断面図。
及びＥ−Ｅ線断面図。
【図２５】 この発明の実施の形態４を工程順に示す要
部平面図。
部平面図。
【図２６】 図２５のＢ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、
及びＥ−Ｅ線断面図。
及びＥ−Ｅ線断面図。
【図２７】 この発明の実施の形態４を工程順に示す要
部平面図。
部平面図。
【図２８】 図２７のＢ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、
及びＥ−Ｅ線断面図。
及びＥ−Ｅ線断面図。
【図２９】 この発明の実施の形態４を工程順に示す要
部平面図。
部平面図。
【図３０】 図２９のＢ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、
及びＥ−Ｅ線断面図。
及びＥ−Ｅ線断面図。
【図３１】 クロスカップリングしたインバータ対を示
す等価回路図。
す等価回路図。
【図３２】 クロスカップリングしたインバータ対の入
出力特性図。
出力特性図。
【図３３】 ＳＲＡＭのメモリセルの等価回路図。
【図３４】 ＳＲＡＭのスタンバイ時のメモリセル伝達
特性図。
特性図。
【図３５】 セルレシオが小さい場合のＳＲＡＭのデー
タ読み出し時のメモリセル伝達特性図。
タ読み出し時のメモリセル伝達特性図。
【図３６】 セルレシオが大きい場合のＳＲＡＭのデー
タ読み出し時のメモリセル伝達特性図。
タ読み出し時のメモリセル伝達特性図。
【図３７】 従来の半導体装置の製造方法をＳＲＡＭセ
ル１個あたりについて工程順に示す要部平面図及びその
Ｂ−Ｂ線断面図。
ル１個あたりについて工程順に示す要部平面図及びその
Ｂ−Ｂ線断面図。
【図３８】 従来の半導体装置の製造方法をＳＲＡＭセ
ル１個あたりについて工程順に示す要部平面図及びその
Ｂ−Ｂ線断面図。
ル１個あたりについて工程順に示す要部平面図及びその
Ｂ−Ｂ線断面図。
【図３９】 従来の半導体装置の製造方法をＳＲＡＭセ
ル１個あたりについて工程順に示す要部平面図及びその
Ｂ−Ｂ線断面図。
ル１個あたりについて工程順に示す要部平面図及びその
Ｂ−Ｂ線断面図。
【図４０】 従来の半導体装置の製造方法をＳＲＡＭセ
ル１個あたりについて工程順に示す要部平面図及びその
Ｂ−Ｂ線断面図。
ル１個あたりについて工程順に示す要部平面図及びその
Ｂ−Ｂ線断面図。
【図４１】 従来の半導体装置の製造方法をＳＲＡＭセ
ル１個あたりについて工程順に示す要部平面図及びその
Ｂ−Ｂ線断面図。
ル１個あたりについて工程順に示す要部平面図及びその
Ｂ−Ｂ線断面図。
【図４２】 従来の半導体装置の製造方法をＳＲＡＭセ
ル１個あたりについて工程順に示す要部平面図及びその
Ｂ−Ｂ線断面図。
ル１個あたりについて工程順に示す要部平面図及びその
Ｂ−Ｂ線断面図。
【図４３】 図４２（ａ）に示す従来の半導体装置の製
造方法をＳＲＡＭセル１個あたりについて工程順に示す
要部平面図のＡ１−Ａ２線断面図。
造方法をＳＲＡＭセル１個あたりについて工程順に示す
要部平面図のＡ１−Ａ２線断面図。
１ 半導体基板、 ２ 素子分離膜、 ３ 素子形成領
域、５ ゲート絶縁膜、 ６ａ、６ｄ、６ｅ、６ｆ ゲ
ート電極、７ アライメントマーク又は重ね合わせ検査
用マーク、７ａ 素子分離膜の所望の領域、 ８ ヒュ
ーズ、８ａ 素子分離膜のヒューズが上層に形成される
領域、９ 絶縁膜、 ９ａ 第１の絶縁膜、９ｃ アラ
イメントマーク又は重ね合わせ検査用マークを覆う絶縁
膜、９ｄ 第１の絶縁膜、１９ 第１の素子形成領域、
２０ 第２の素子形成領域、２１ 第１のレジストマ
スク、２２ 低濃度の第１の導電型の不純物領域、２３
第２のレジストマスク、２４ 高濃度の第２の導電型
の不純物領域、２５ 第３のレジストマスク、２６ 高
濃度の第１の導電型の不純物領域、７１ 第２の不純物
領域、 ７２ 第１の不純物領域、７４ 第１の不純物
領域、 ７５ 第２の不純物領域、８０、８１、８２
レジストパターン、９１、９４ 第２の絶縁膜、９７
サイドウォール、ｘ ゲート電極の第１の不純物領域側
の外縁から、第１の絶縁膜のゲート電極から離れた側の
外縁に至る距離、ｙ ゲート電極の第２の不純物領域側
の外縁から、第２の絶縁膜のゲート電極から離れた側の
外縁に至る距離。
域、５ ゲート絶縁膜、 ６ａ、６ｄ、６ｅ、６ｆ ゲ
ート電極、７ アライメントマーク又は重ね合わせ検査
用マーク、７ａ 素子分離膜の所望の領域、 ８ ヒュ
ーズ、８ａ 素子分離膜のヒューズが上層に形成される
領域、９ 絶縁膜、 ９ａ 第１の絶縁膜、９ｃ アラ
イメントマーク又は重ね合わせ検査用マークを覆う絶縁
膜、９ｄ 第１の絶縁膜、１９ 第１の素子形成領域、
２０ 第２の素子形成領域、２１ 第１のレジストマ
スク、２２ 低濃度の第１の導電型の不純物領域、２３
第２のレジストマスク、２４ 高濃度の第２の導電型
の不純物領域、２５ 第３のレジストマスク、２６ 高
濃度の第１の導電型の不純物領域、７１ 第２の不純物
領域、 ７２ 第１の不純物領域、７４ 第１の不純物
領域、 ７５ 第２の不純物領域、８０、８１、８２
レジストパターン、９１、９４ 第２の絶縁膜、９７
サイドウォール、ｘ ゲート電極の第１の不純物領域側
の外縁から、第１の絶縁膜のゲート電極から離れた側の
外縁に至る距離、ｙ ゲート電極の第２の不純物領域側
の外縁から、第２の絶縁膜のゲート電極から離れた側の
外縁に至る距離。
Claims (4)
- 【請求項１】 半導体基板の一主面に形成された素子分
離膜と、 上記主面に形成され、上記素子分離膜により囲まれた素
子形成領域と、 上記素子形成領域上に、ゲート絶縁膜を介して形成され
るとともに、上記素子分離膜上に延在するゲート電極
と、 上記素子形成領域に形成され、上記半導体基板表面に露
出する部分が上記素子分離膜に接するとともに、上記ゲ
ート電極の下において対向する第１及び第２の不純物領
域と、 上記第１の不純物領域上の上記ゲート電極近傍に形成さ
れ、当該ゲート電極上及び上記素子分離膜の内のゲート
電極が延在する部分の近傍上に延在する第１の絶縁膜
と、 上記第２の不純物領域上の上記ゲート電極近傍に形成さ
れた第２の絶縁膜とを備え、 上記ゲート電極の第１の不純物領域側の外縁から上記第
１の絶縁膜のゲート電極から離れた側の外縁に至る距離
が、上記ゲート電極の第２の不純物領域側の外縁から上
記第２の絶縁膜のゲート電極から離れた側の外縁に至る
距離よりも長いことを特徴とする半導体装置。 - 【請求項２】 第１及び第２の絶縁膜は、素子形成領域
及びゲート電極の上に形成された１の絶縁膜から形成さ
れたものであることを特徴とする請求項１記載の半導体
装置。 - 【請求項３】 素子分離膜の所望の領域上に形成された
アライメントマーク又は重ね合せ検査用マークと、 上記アライメントマーク又は重ね合せ検査用マークを覆
う絶縁膜とを備え、 上記アライメントマーク又は重ね合せ検査用マークを覆
う絶縁膜と第１の絶縁膜は、上記素子形成領域及び上記
ゲート電極並びに上記アライメントマーク又は重ね合せ
検査用マークの上に形成された１の絶縁膜から形成され
たものであることを特徴とする請求項１又は２記載の半
導体装置。 - 【請求項４】 素子分離膜上に形成されたヒューズと、 上記ヒューズの下に形成された絶縁膜とを備え、 上記ヒューズの下の絶縁膜及び第１の絶縁膜は、上記素
子形成領域、上記ゲート電極、及び上記素子分離膜上に
形成された１の絶縁膜から形成されたものであることを
特徴とする請求項１ないし３のいずれか１項記載の半導
体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
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