JPH08316338A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 低電圧下においても安定動作を確保すること
のできる高集積化された微細なＳＲＡＭのメモリセルを
提供する。 【構成】 半導体基板１上の活性領域２０を充分に横切
れるようにコンタクトホール５０１，５０２を形成した
後、ワード線６０１，６０４及びアクセストランジスタ
のゲート電極６０２，６０３を活性領域２０を充分に横
切れるように形成する。この時、コンタクトホール５０
１，５０２の底部がエッチングされ段差が形成される。 【効果】 製造工程を増やすこと無く接続抵抗を増加で
き、アクセストランジスタの駆動能力が減少し、ベータ
比を大きくできる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、大規模集積回路（Ｌ
ＳＩ）等の半導体装置に関し、特に、ＳＲＡＭ（Ｓｔａ
ｔｉｃ Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
を有する半導体記憶装置に関するものである。

【０００２】

【従来の技術】一般に、ＳＲＡＭは揮発性半導体装置で
あり、マトリックス（行列）状に配置された相補型デー
タ線（ビット線）とワード線との交差部にメモリセルを
配置したものである。このメモリセルはクロスカップリ
ングした２個のインバーターからなるフリップフロップ
回路と２個のアクセストランジスタとで構成される。

【０００３】図１１はＳＲＡＭのメモリセルを示す等価
回路図である。図において、Ａ１、Ａ２はアクセストラ
ンジスタ、Ｎ１，Ｎ２は記憶ノード、Ｄ１，Ｄ２はドラ
イバトランジスタ、Ｒ１，Ｒ２は接続抵抗素子，Ｒ３，
Ｒ４は負荷素子である。フリップフロップ回路はクロス
カップリングさせた２個の記憶ノードＮ１，Ｎ２を構成
し、（Ｈｉｇｈ，Ｌｏｗ）又は（Ｌｏｗ，Ｈｉｇｈ）の
双安定状態を有し、所定の電源電圧が与えられている限
り、双安定状態を保持し続ける。また、アクセストラン
ジスタＡ１，Ａ２は、一方の半導体領域を記憶ノードＮ
１，Ｎ２に、他方の半導体領域をビット線ＢＩＴに接続
し、ゲート電極をワード線に接続する。このワード線に
よりアクセストランジスタＡ１，Ａ２の導通、非導通を
制御する。

【０００４】データを書き込む時は、ワード線を選択し
てアクセストランジスタＡ１，Ａ２を導通させ、所望の
理論値に応じてビット線ＢＩＴ対を強制的に電圧印加す
ることにより、フリップフロップ回路の双安定状態をい
ずれかに設定する。データを読み出す時は、アクセスト
ランジスタＡ１，Ａ２を導通させ、記憶ノードＮ１，Ｎ
２をビット線ＢＩＴに伝達する。

【０００５】フリップフロップ回路は２個のドライバト
ランジスタＤ１，Ｄ２及び２個の負荷素子Ｒ３，Ｒ４か
らなる２個のインバーターで構成される。ドライバトラ
ンジスタＤ１，Ｄ２のドレイン領域は一方のアクセスト
ランジスタＡ１，Ａ２の半導体領域に接続され、ソース
領域は接地配線（Ｖ_EE）に接続されている。さらに、ド
ライバトランジスタＤ１，Ｄ２のゲート電極は他方のア
クセストランジスタＡ１，Ａ２の半導体領域に接続され
ている。また、負荷素子Ｒ３，Ｒ４は一方をアクセスト
ランジスタＡ１，Ａ２の半導体領域に接続し、他方を電
源線（Ｖｃｃ）に接続している。

【０００６】図１２〜図１４は従来のＳＲＡＭメモリセ
ルの製造方法を示す工程図であり、（ａ）平面図、
（ｂ）は（ａ）のＸ−Ｘ′における断面図である。図に
従って順に説明する。

【０００７】まず、図１２に示すように、Ｎ^-型シリコ
ン基板１上に、例えば二酸化シリコン膜（図示なし）を
パッド膜としその上に堆積された窒化シリコン膜（図示
なし）を耐酸化性マスクとして用いる選択的熱酸化（例
えばＬＯＣＯＳ法）を用いて厚さ約４０００オングスト
ロームのフィールド絶縁膜３を形成する。その後、選択
的熱酸化に用いた二酸化シリコン膜及び窒化シリコン膜
を除去し、Ｎ^-型シリコン基板１上に活性領域２０を露
出させる。

【０００８】次に、Ｎ^-型シリコン基板１の主面側全面
に、ボロン（Ｂ）等のＰ型不純物を２００〜７００ｋｅ
Ｖで１.０Ｅ１２〜１．０Ｅ１３ｃｍ^-2程度注入してＰ^-
型ウエル領域２を形成する。さらに、ボロン（Ｂ）等の
Ｐ型不純物を５０ｋｅＶで３．０Ｅ１２ｃｍ^-2程度注入
してアクセストランジスタ及びドライバトランジスタの
Ｖｔｈ設定を行う。その後、全面に熱酸化により二酸化
シリコンからなる厚さ約１００オングストロームのゲー
ト絶縁膜４を形成し、フォトリソグラフィ技術を用いて
レジスト開口部を設け、フッ酸（ＨＦ）を用いてゲート
絶縁膜４を選択的に除去してコンタクトホール５０１，
５０２を形成する。

【０００９】次に図１３に示すように、ＬＰＣＶＤ法を
用いて、ホスフィン等のガスを混入することで、厚さ約
１０００オングストローム、リン濃度約１．０〜８．０
Ｅ２０ｃｍ^-3程度のリンドープト多結晶シリコン膜を堆
積する。その後、フォトリソグラフィ技術を用いてフォ
トレジストをパターンニングし、これをマスクとして反
応性イオンエッチング（ＲＩＥ法）を施してリンドープ
ト多結晶シリコン膜をパターンニングしてアクセストラ
ンジスタのゲート電極であるワード線６０１，６０４及
びドライバトランジスタのゲート電極６０２，６０３を
形成する。その後、全面に、リン（Ｐ）を５０ｋｅＶで
１．０〜５．０Ｅ１３ｃｍ^-2のドーズ量で注入し、Ｎ^-
型ソース・ドレイン領域７０１，７０２，７０３を形成
する。Ｎ^-型ソース・ドレイン領域７０１，７０２，７
０３は約１０¹⁷〜１０¹⁸ｃｍ^-3程度の不純物濃度を有す
る。

【００１０】次に図１４に示すように、全面にＬＰＣＶ
Ｄ法を用いて厚さ約１０００オングストロームの二酸化
シリコン膜を堆積した後、ＲＩＥ法を用いてワード線６
０１，６０４及びドライバトランジスタのゲート電極６
０２，６０３の側壁に側壁絶縁膜８０１〜８０４を形成
する。その後、全面にヒ素（Ａｓ）を５０ｋｅＶで１．
０〜５．０Ｅ１５ｃｍ^-2のドーズ量で注入し、Ｎ⁺型ソ
ース・ドレイン領域９０１，９０２，９０３を形成す
る。Ｎ⁺型ソース・ドレイン領域９０１，９０２，９０
３は約１０²⁰ｃｍ^-3程度の不純物濃度を有する。Ｎ^-型
ソース・ドレイン領域７０１，７０２，７０３とＮ⁺型
ソース・ドレイン領域９０１，９０２，９０３によりド
レイン近傍の電解を緩和したＬＤＤ構造を形成してい
る。

【００１１】その後、８５０℃の温度で約３０分間熱処
理を加えてＮ⁺型ソース・ドレイン領域９０１，９０
２，９０３の不純物の活性化を行う。このとき、ドライ
バトランジスタのゲート電極６０２，６０３からコンタ
クトホール５０１，５０２を介してリンがＰ^-型ウエル
領域２中に拡散し、Ｎ⁺型拡散層（図示なし）が形成さ
れる。その結果、図１４（ｂ）に示すように、Ｎ⁺型拡
散層（図示なし）とＮ^-型ソース・ドレイン領域７０２
とを介してドライバトランジスタのゲート電極６０２，
６０３とＮ⁺型ソース・ドレイン領域９０２とが接続さ
れる。このとき、Ｎ^-型ソース・ドレイン領域７０１，
７０２，７０３は数ｋΩ／□、Ｎ⁺型ソース・ドレイン
領域９０１，９０２，９０３は約１００Ω／□のシート
抵抗を有する。

【００１２】その後、全面にＬＰＣＶＤ法を用いて厚さ
約１５００オングストロームの二酸化シリコン膜１０を
堆積する。その後、フォトリソグラフィ技術を用いてフ
ォトレジストをパターンニングし、これをマスクとして
ＲＩＥ法を施して二酸化シリコン膜１０を選択的に除去
し、Ｎ⁺型ソース・ドレイン領域９０１，９０３の一部
が露出するようなコンタクトホール１１０１，１１０２
を形成する。

【００１３】次に、ＬＰＣＶＤ法を用いて、ホスフィン
等のガスを混入することで、厚さ約１０００オングスト
ローム、リン濃度約１．０〜８．０Ｅ２０ｃｍ^-3程度の
リンドープト多結晶シリコン膜を堆積した後、さらに厚
さ約１０００オングストロームのタングステンシリサイ
ド膜等の金属シリサイド膜を連続して堆積する。その
後、フォトリソグラフィ技術を用いてフォトレジストを
パターンニングし、これをマスクとしてＲＩＥ法を施す
ことにより、リンドープト多結晶シリコン膜及びタング
ステンシリサイド膜を連続してパターンニングして接地
配線１２を形成する。

【００１４】

【発明が解決しようとする課題】従来のＳＲＡＭは以上
のように構成されており、さらなる集積度向上及び性能
向上を図るためには、ＭＯＳトランジスタのゲート長を
縮小することでメモリセルの占有面積の縮小、高集積化
を図らねばならない。また、ゲート長の縮小化にともな
い、チャネル長も短くなるため、ホットキャリア効果に
よるＭＯＳトランジスタ特性の劣化を防止するためにこ
れに応じて電源電圧（Ｖｃｃ）も比例的に下げなければ
ならない。

【００１５】ところが、高集積化に伴ってＳＲＡＭのメ
モリセルに印加される電源電圧が低下すればするほど、
メモリセルの安定動作が困難になるという問題点があっ
た。以下、この点についてメモリセルのフリップフロッ
プ回路を形成する一対のクロスカップリングしたインバ
ータ対の入出力伝達特性に基づいて説明する。

【００１６】図１５（ａ）は一般的な一対のインバータ
を示す回路図であり、図１５（ｂ）は図１５（ａ）に示
す一対のインバータの入出力特性を示す図である。図１
５（ｂ）に示すように、フリップフロップとして機能す
るには、Ｓ１とＳ２で示される２つの安定点を持つこと
が必要である。さらにメモリセルが実用に耐え得るため
には、図中の２つの曲線で囲まれた領域が十分大きくな
るように設計しなければならない。その指標として図中
に示した円の直径が用いられ、これをＳＮＭ（Ｓｔａｔ
ｉｃ Ｎｏｉｓｅ Ｍａｒｇｉｎ）と呼んでいる。

【００１７】そこで、図１１の等価回路で示したメモリ
セルの伝達特性を図１６及び図１７を用いて説明する。
通常、スタンバイ時にはアクセストランジスタＡ１，Ａ
２が非導通であるため、メモリセルのインバータはドラ
イバトランジスタＤ１，Ｄ２と負荷素子Ｒ３，Ｒ４で構
成される。この時、図１６に示すように、負荷素子Ｒ
３，Ｒ４は高インピーダンスであるため、インバータ出
力の遷移部分の傾きは急であり、ＳＮＭは大きく、デー
タは安定に保持される。

【００１８】それに対して、データ読み出し時にはアク
セストランジスタＡ１，Ａ２が導通し、カラム（縦方
向）電流がＬｏｗ側の記憶ノードに流れ込む。すなわ
ち、負荷素子Ｒ３，Ｒ４に並列に低インピーダンスの負
荷が接続されたのと等価になり、メモリセルのインバー
タはアクセストランジスタＡ１，Ａ２を負荷としたＮＭ
ＯＳエンハンスメント型として取り扱わなければならな
い。この時、図１７に示すように、インバータのゲイン
はスタンバイ時よりもかなり低下する。つまり、インバ
ータ出力の遷移部分の傾きは緩くなり、他方のＨｉｇｈ
側の記憶ノードの電位がスタンバイ時の電源電圧Ｖｃｃ
レベルからアクセストランジスタのしきい値電圧Ｖｔｈ
分低下し、一時的にＳＮＭが著しく低下する。この時が
メモリセルにとって一番危険なときであって、十分なＳ
ＮＭを持たせないと双安定状態が失われデータが破壊さ
れるという問題点がある。

【００１９】図１７から考えると、電源電圧Ｖｃｃの低
下に伴い、アクセストランジスタのしきい値電圧Ｖｔｈ
が及ぼす影響も大きくなり、さらに深刻なものとなる。
そこで、ＳＮＭを拡大するためには、しきい値電圧Ｖｔ
ｈの比例縮小が考えられるが、しきい値電圧Ｖｔｈを小
さくするとサブスレショールド電流が増加し、スタンバ
イ時においてビット線はＨｉｇｈであるので、Ｌｏｗ側
の記憶ノードからドライバトランジスタＤ１あるいはＤ
２を経由して電流が流れてしまいスタンバイ電流の増加
を招いてしまう。このため、しきい値電圧Ｖｔｈの比例
縮小によるＳＮＭの拡大は困難であるという問題点があ
った。

【００２０】また、ＳＮＭを拡大するために、（ドライ
バトランジスタの駆動能力／アクセストランジスタの駆
動能力）であるベータ比（メモリセルレシオ）β_DR／β
_AC（＝Ｗ_DRＬ_AC／Ｗ_ACＬ_DR）を大きくすることが考えら
れる。

【００２１】しかし、高集積化に伴い、レイアウト面積
縮小の必要から、ドライバトランジスタ及びアクセスト
ランジスタのサイズは最小に抑える必要があり、ベータ
比を大きくするためにドライバトランジスタのゲート幅
Ｗ_DRやアクセストランジスタのゲート長Ｌ_ACを大きくす
ることは困難であるという問題点があった。

【００２２】そこで、一般に、ＭＯＳトランジスタの飽
和領域でのソースドレイン間電流Ｉｄｓ（駆動能力）は
下式に示すように表される。

【００２３】

【数１】

【００２４】図１１に示す等価回路において、アクセス
トランジスタＡ１，Ａ２をＡ１＋Ｒ１，Ａ２＋Ｒ２トー
タルで一つの能動素子であると考えると、Ｒ１，Ｒ２の
抵抗値を高くすればこの部分での動作時のＩＲドロップ
が大きくなって、アクセストランジスタＡ１，Ａ２のソ
ース電位が高くなる。従って、Ｖｇｓが小さくなるので
Ｉｄｓすなわち駆動能力が減少し、ベータ比を大きくで
きる。

【００２５】ところが、図１４に示すように、従来のＳ
ＲＡＭではアクセストランジスタのソース・ドレイン領
域７０２とドライバトランジスタのドレイン領域７０２
がＮ⁺拡散領域９０２という低抵抗領域で直接接続され
ている。このためＩＲドロップが小さく、アクセストラ
ンジスタの駆動能力を低減して、ベータ比を大きくする
ことが困難であるといった問題点があった。

【００２６】この発明は上記のような問題点を解消する
ためになされたもので、高集積化された微細なＳＲＡＭ
のメモリセルが、低電圧下においても、安定動作を確保
できる半導体記憶装置を提供することを目的としてい
る。

【００２７】

【課題を解決するための手段】この発明の請求項１に係
る半導体記憶装置は、活性領域を横断して段差を設ける
ようにしたものである。

【００２８】この発明の請求項２に係る半導体記憶装置
は、一方の活性領域と他方のドライバトランジスタのゲ
ート電極とを接続するためのコンタクトホールを活性領
域を横断して設け、段差は上記コンタクトホール部に形
成されているようにしたものである。

【００２９】この発明の請求項３に係る半導体記憶装置
は、コンタクトホールが活性領域を横断して設けられる
とともに、ドライバトランジスタのゲート電極がコンタ
クトホールを覆い、上記活性領域を横断して設けられて
いるようにしたものである。

【００３０】この発明の請求項４に係る半導体記憶装置
の製造方法は、半導体基板上にフィールド絶縁膜を形成
して活性領域を露出させる工程と、全面にゲート絶縁膜
を形成した後選択的に除去してコンタクトホールを上記
活性領域を横断するように形成する工程と、全面にドー
プト多結晶シリコン膜を堆積しエッチングしてワード線
及びドライバトランジスタのゲート電極を形成するとと
もに、上記コンタクトホール内の活性領域をエッチング
して段差を形成する工程と、全面にイオン注入してソー
ス・ドレイン領域を形成する工程とを備えるようにした
ものである。

【００３１】

【作用】この発明における半導体記憶装置は、活性領域
を横断して段差を設けるようにしたので、アクセストラ
ンジスタのソース・ドレイン領域と一方のドライバトラ
ンジスタのソース・ドレイン領域との電気的な接続時に
はかならず段差を経由することになり、接続抵抗が増加
し、接続抵抗の部分での動作時のＩＲドロップが大きく
なって、アクセストランジスタのソース電位が高くな
る。従って、アクセストランジスタの駆動能力が減少
し、ベータ比を大きくできる。

【００３２】また、一方の活性領域と他方のドライバト
ランジスタのゲート電極とを接続するためのコンタクト
ホールを活性領域を横断して設け、段差は上記コンタク
トホール部に形成されているようにしたので、マスク枚
数などのプロセス上のステップを増加させること無く容
易に接続抵抗を増加させることができる。

【００３３】また、コンタクトホールが活性領域を横断
して設けられるとともに、ドライバトランジスタのゲー
ト電極が上記コンタクトホールを覆い、上記活性領域を
横断して設けられているようにしたので、アクセストラ
ンジスタのソース・ドレイン領域と一方のドライバトラ
ンジスタのソース・ドレイン領域との電気的な接続時に
はかならず段差およびドライバトランジスタのゲート電
極を経由することになり、接続抵抗が増加し、接続抵抗
の部分での動作時のＩＲドロップが大きくなって、アク
セストランジスタのソース電位が高くなる。従って、ア
クセストランジスタの駆動能力が減少し、ベータ比を大
きくできる。

【００３４】この発明における半導体記憶装置の製造方
法は、半導体基板上にフィールド絶縁膜を形成して活性
領域を露出させる工程と、全面にゲート絶縁膜を形成し
た後選択的に除去してコンタクトホールを上記活性領域
を横断するように形成する工程と、全面にドープト多結
晶シリコン膜を堆積しエッチングしてワード線及びドラ
イバトランジスタのゲート電極を形成するとともに、上
記コンタクトホール内の活性領域をエッチングして段差
を形成する工程と、全面にイオン注入してソース・ドレ
イン領域を形成する工程とを備えるようにしたので、マ
スク枚数などのプロセス上のステップを増加させること
無く、簡単に半導体記憶装置を製造することができる。

【００３５】

【実施例】以下、この発明の実施例を図を用いて説明す
る。なお、従来の技術と同等のものについては同じ番号
を付して詳細な説明は省略する。 実施例１．図１〜図６はこの発明のＳＲＡＭメモリセル
の製造方法を示す工程図であり、（ａ）は平面図、
（ｂ）は（ａ）のＸ−Ｘ′における断面図である。図に
従って順に説明する。

【００３６】まず、図１に示すように、Ｎ^-型シリコン
基板１上に、例えば二酸化シリコン膜（図示なし）をパ
ッド膜としその上に堆積された窒化シリコン膜（図示な
し）を耐酸化性マスクとして用いる選択的熱酸化（例え
ばＬＯＣＯＳ法）を用いて厚さ約４０００オングストロ
ームのフィールド絶縁膜３を形成する。その後、選択的
熱酸化に用いた二酸化シリコン膜及び窒化シリコン膜を
除去し、Ｎ^-型シリコン基板１上に活性領域２０を露出
させる。

【００３７】次に、Ｎ^-型シリコン基板１の主面側全面
に、ボロン（Ｂ）等のＰ型不純物を２００〜７００ｋｅ
Ｖで１.０Ｅ１２〜１．０Ｅ１３ｃｍ^-2程度注入してＰ^-
型ウエル領域２を形成する。さらに、ボロン（Ｂ）等の
Ｐ型不純物を５０ｋｅＶで３．０Ｅ１２ｃｍ^-2程度注入
してアクセストランジスタ及びドライバトランジスタの
しきい値電圧Ｖｔｈ設定を行う。その後、全面に熱酸化
により二酸化シリコンからなる厚さ約１００オングスト
ロームのゲート絶縁膜４を形成し、フォトリソグラフィ
技術を用いてレジスト開口部を設け、フッ酸（ＨＦ）を
用いてゲート絶縁膜４を選択的に除去してコンタクトホ
ール５０１，５０２を形成する。図１（ａ）に示すよう
に、この時コンタクトホール５０１，５０２は活性領域
２０を充分に横切れるように従来のものより大きく開口
する。

【００３８】次に図２に示すように、ＬＰＣＶＤ法を用
いて、ホスフィン等のガスを混入することで、厚さ約１
０００オングストローム、リン濃度約１．０〜８．０Ｅ
２０ｃｍ^-3程度のリンドープト多結晶シリコン膜を堆積
する。その後、フォトリソグラフィ技術を用いてフォト
レジストをパターンニングし、これをマスクとしてＲＩ
Ｅ法を施してリンドープト多結晶シリコン膜をパターン
ニングしてアクセストランジスタのゲート電極であるワ
ード線６０１，６０４及びドライバトランジスタのゲー
ト電極６０２，６０３を形成する。

【００３９】この時、コンタクトホール５０１，５０２
の領域ではエッチングストッパーとなるゲート絶縁膜４
が無いため、コンタクトホール５０１，５０２底部のＮ
^-型シリコン基板１が約数百〜数千オングストローム掘
れて活性領域２０を横切って段差が形成される。このと
き段差は、段差形成のための製造工程を増やすこと無く
容易に形成することができる。その後、全面に、リン
（Ｐ）を５０ｋｅＶで１．０〜５．０Ｅ１３ｃｍ^-2のド
ーズ量で注入し、Ｎ^-型ソース・ドレイン領域７０１，
７０２，７０３を形成する。Ｎ^-型ソース・ドレイン領
域７０１，７０２，７０３は約１０¹⁷〜１０¹⁸ｃｍ^-3程
度の不純物濃度を有する。

【００４０】次に図３に示すように、全面にＬＰＣＶＤ
法を用いて厚さ約１０００オングストロームの二酸化シ
リコン膜を堆積した後、ＲＩＥ法を用いてワード線６０
１，６０４及びドライバトランジスタのゲート電極６０
２，６０３の側壁に側壁絶縁膜８０１〜８０４を形成す
る。その後、全面にヒ素（Ａｓ）を５０ｋｅＶで１．０
〜５．０Ｅ１５ｃｍ^-2のドーズ量で注入し、Ｎ⁺型ソー
ス・ドレイン領域９０１，９０２，９０３を形成する。
Ｎ⁺型ソース・ドレイン領域９０１，９０２，９０３は
約１０²⁰ｃｍ^-3程度の不純物濃度を有する。Ｎ^-型ソー
ス・ドレイン領域７０１，７０２，７０３とＮ⁺型ソー
ス・ドレイン領域９０１，９０２，９０３によりドレイ
ン近傍の電解を緩和したＬＤＤ構造を形成している。

【００４１】その後、８５０℃の温度で約３０分間熱処
理を加えてＮ⁺型ソース・ドレイン領域９０１，９０
２，９０３の不純物の活性化を行う。このとき、ドライ
バトランジスタのゲート電極６０２，６０３からコンタ
クトホール５０１，５０２を介してリンがＰ^-型ウエル
領域２中に拡散し、Ｎ⁺型拡散層（図示なし）が形成さ
れる。その結果、図３（ｂ）に示すように、Ｎ⁺型拡散
層（図示なし）とＮ^-型ソース・ドレイン領域７０２と
を介してドライバトランジスタのゲート電極６０２，６
０３とＮ⁺型ソース・ドレイン領域９０２とが接続され
る。

【００４２】従って、アクセストランジスタのソース・
ドレイン領域７０２，９０２とドライバトランジスタの
ドレイン領域７０２，９０２は数百オングストローム〜
数千オングストロームの段差を有するＮ⁺拡散層（図示
なし）を必ず経由して接続されることになり、従来の段
差のない場合と比べて接続抵抗が増加する。抵抗値を高
くすれば接続抵抗の部分での動作時のＩＲドロップが大
きくなって、アクセストランジスタのソース電位が高く
なる。従って、図１８に示すように、Ｖｇｓが小さくな
るのでＩｄｓすなわちアクセストランジスタの駆動能力
が減少し、ベータ比を大きくできる。

【００４３】次に、図４に示すように、全面にＬＰＣＶ
Ｄ法を用いて厚さ約１５００オングストロームの二酸化
シリコン膜１０を堆積する。その後、フォトリソグラフ
ィ技術を用いてフォトレジストをパターンニングし、こ
れをマスクとしてＲＩＥ法を施して二酸化シリコン膜１
０を選択的に除去し、Ｎ⁺型ソース・ドレイン領域９０
１，９０３の一部が露出するようなコンタクトホール１
１０１，１１０２を形成する。

【００４４】次に、ＬＰＣＶＤ法を用いて、厚さ約１０
００オングストローム、リン濃度約１．０〜８．０Ｅ２
０ｃｍ^-3程度のリンドープト多結晶シリコン膜を堆積し
た後、さらに厚さ約１０００オングストロームのタング
ステンシリサイド膜等の金属シリサイド膜を連続して堆
積する。その後、フォトリソグラフィ技術を用いてフォ
トレジストをパターンニングし、これをマスクとしてＲ
ＩＥ法を施すことにより、リンドープト多結晶シリコン
膜及びタングステンシリサイド膜を連続してパターンニ
ングし、接地配線１２を形成する。

【００４５】次に、図５に示すように、全面にＬＰＣＶ
Ｄ法を用いて厚さ約１５００オングストロームの二酸化
シリコン膜１３を堆積する。その後、フォトリソグラフ
ィ技術を用いてフォトレジストをパターンニングし、こ
れをマスクとしてＲＩＥ法を施して二酸化シリコン膜１
３を選択的に除去し、ドライバトランジスタ６０２，６
０３の一部が露出するようなコンタクトホール１４０
１，１４０２を形成する。

【００４６】次に、ＬＰＣＶＤ法を用いて、厚さ約１０
００オングストローム、リン濃度約１．０〜８．０Ｅ２
０ｃｍ^-3程度のリンドープト多結晶シリコン膜を堆積す
る。その後、フォトリソグラフィ技術を用いてフォトレ
ジストをパターンニングし、これをマスクとしてＲＩＥ
法を施すことにより、リンドープト多結晶シリコン膜を
パターンニングし、Ｐチャネル型ＴＦＴ（Ｔｈｉｎ Ｆ
ｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）のゲート電極１５０
１，１５０２を形成する。

【００４７】次に、図６に示すように、全面にＬＰＣＶ
Ｄ法を用いて厚さ約３００オングストロームの二酸化シ
リコン膜１６を堆積する。その後、フォトリソグラフィ
技術を用いてフォトレジストをパターンニングし、これ
をマスクとしてＲＩＥ法を施して二酸化シリコン膜１６
を選択的に除去し、Ｐチャネル型ＴＦＴのゲート電極１
５０１，１５０２の一部が露出するようなコンタクトホ
ール１７０１，１７０２を形成する。

【００４８】次に、ＬＰＣＶＤ法を用いて、厚さ約５０
０オングストロームの多結晶シリコン膜を堆積する。そ
の後、フォトリソグラフィ技術を用いてフォトレジスト
をパターンニングし、これをマスクとしてＲＩＥ法を施
すことにより、多結晶シリコン膜をパターンニングし、
Ｐチャネル型ＴＦＴのチャネル領域形成部１８０１，１
８０２を形成する。

【００４９】さらに、フォトリソグラフィ技術を用いて
フォトレジストをパターンニングし、これをマスクとし
てＰチャネル型ＴＦＴのチャネル領域形成部１８０１，
１８０２の所定領域にＰチャネル型ＴＦＴのＰ⁺型ソー
ス・ドレイン領域を形成する（図示なし）。

【００５０】その後、通常のＬＳＩと同様にして、層間
膜、コンタクトホール、及びアルミニウム配線などを形
成してＳＲＡＭを完成する。

【００５１】実施例２．上記実施例１では図２（ａ）に
示すように、ドライバトランジスタのゲート電極６０
２，６０３がコンタクトホール５０１，５０２の一部を
覆うように形成した場合について示したが、コンタクト
ホール５０１，５０２の全部を覆うように形成しても良
い。図７〜図１０はこの発明のＳＲＡＭメモリセルの製
造方法を示す工程図であり、（ａ）は平面図、（ｂ）は
（ａ）のＸ−Ｘ′における断面図である。図に従って順
に説明する。

【００５２】まず、図７に示すように、Ｎ^-型シリコン
基板１上に、例えば二酸化シリコン膜（図示なし）をパ
ッド膜としその上に堆積された窒化シリコン膜（図示な
し）を耐酸化性マスクとして用いる選択的熱酸化（例え
ばＬＯＣＯＳ法）を用いて厚さ約４０００オングストロ
ームのフィールド絶縁膜３を形成する。その後、選択的
熱酸化に用いた二酸化シリコン膜及び窒化シリコン膜を
除去し、Ｎ^-型シリコン基板１上に活性領域２０を露出
させる。

【００５３】次に、Ｎ^-型シリコン基板１の主面側全面
に、例えばボロン（Ｂ）等のＰ型不純物を２００〜７０
０ｋｅＶで１.０Ｅ１２〜１．０Ｅ１３ｃｍ^-2程度注入
してＰ^-型ウエル領域２を形成する。さらに、ボロン
（Ｂ）等のＰ型不純物を５０ｋｅＶで３．０Ｅ１２ｃｍ
^-2程度注入してアクセストランジスタ及びドライバトラ
ンジスタのしきい値電圧Ｖｔｈ設定を行う。その後、全
面に熱酸化により二酸化シリコンからなる厚さ約１００
オングストロームのゲート絶縁膜４を形成し、フォトリ
ソグラフィ技術を用いてレジスト開口部を設け、フッ酸
（ＨＦ）を用いてゲート絶縁膜４を選択的に除去してコ
ンタクトホール５０１，５０２を形成する。図７（ａ）
に示すように、この時コンタクトホール５０１，５０２
は活性領域２０を充分に横切れるように従来のものより
大きく開口する。

【００５４】次に図８に示すように、ＬＰＣＶＤ法を用
いて、例えばホスフィン等のガスを混入することで、厚
さ約１０００オングストローム、リン濃度約１．０〜
８．０Ｅ２０ｃｍ^-3程度のリンドープト多結晶シリコン
膜を堆積する。その後、フォトリソグラフィ技術を用い
てフォトレジストをパターンニングし、これをマスクと
してＲＩＥ法を施し、リンドープト多結晶シリコン膜を
パターンニングしてアクセストランジスタのゲート電極
であるワード線６０１，６０４及びドライバトランジス
タのゲート電極６０２，６０３を形成する。この時、図
８（ａ）に示すようにドライバトランジスタのゲート電
極６０２，６０３はコンタクトホール５０１，５０２の
ほぼ全面を覆うように形成する。

【００５５】この時、コンタクトホール５０１，５０２
の領域ではエッチングストッパーとなるゲート絶縁膜４
が無いため、ドライバトランジスタのゲート電極６０
２，６０３に覆われていないコンタクトホール５０１，
５０２底部のＮ^-型シリコン基板１が約数百〜数千オン
グストローム掘れて活性領域２０を横切って段差が形成
される。このとき段差は、段差形成のための製造工程を
増やすこと無く容易に形成することができる。その後、
全面に、例えばリン（Ｐ）を５０ｋｅＶで１．０〜５．
０Ｅ１３ｃｍ^-2のドーズ量で注入し、Ｎ^-型ソース・ド
レイン領域７０１〜７０４を形成する。Ｎ^-型ソース・
ドレイン領域７０１〜７０４は約１０¹⁷〜１０¹⁸ｃｍ^-3
程度の不純物濃度を有する。

【００５６】次に図９に示すように、全面にＬＰＣＶＤ
法を用いて厚さ約１０００オングストロームの二酸化シ
リコン膜を堆積した後、ＲＩＥ法を用いてワード線６０
１，６０４及びドライバトランジスタのゲート電極６０
２，６０３の側壁に側壁酸化膜８０１〜８０６を形成す
る。その後、全面にヒ素（Ａｓ）を５０ｋｅＶで１．０
〜５．０Ｅ１５ｃｍ^-2のドーズ量で注入し、Ｎ⁺型ソー
ス・ドレイン領域９０１〜９０４を形成する。Ｎ⁺型ソ
ース・ドレイン領域９０１〜９０４は約１０²⁰ｃｍ^-3程
度の不純物濃度を有する。Ｎ^-型ソース・ドレイン領域
７０１〜７０４とＮ⁺型ソース・ドレイン領域９０１〜
９０４によりドレイン近傍の電解を緩和したＬＤＤ構造
を形成している。

【００５７】その後、８５０℃の温度で約３０分間熱処
理を加えてＮ⁺型ソース・ドレイン領域９０１〜９０４
の不純物の活性化を行う。このとき、ドライバトランジ
スタのゲート電極６０２，６０３からコンタクトホール
５０１，５０２を介してリンがＰ^-型ウエル領域２中に
拡散し、Ｎ⁺型拡散層１９が形成される。その結果、Ｎ⁺
型拡散層１９とＮ^-型ソース・ドレイン領域７０２，７
０４とを介してドライバトランジスタのゲート電極６０
２，６０３とＮ⁺型ソース・ドレイン領域９０２，９０
４とが接続される。このとき、Ｎ^-型ソース・ドレイン
領域７０１〜７０４は数ｋΩ／□、Ｎ⁺型ソース・ドレ
イン領域９０１〜９０４は約１００Ω／□のシート抵抗
を有する。

【００５８】従って、アクセストランジスタのソース・
ドレイン領域７０２，９０２とドライバトランジスタの
ドレイン領域７０４，９０４とは数百オングストローム
〜数千オングストロームの段差を有するＮ⁺拡散層１９
を経由して接続されるばかりでなく、Ｎ^-型ソース・ド
レイン領域７０２，７０４の高抵抗部をも経由すること
になる。つまり、上記実施例１の場合よりもさらに接続
抵抗が増加するので、アクセストランジスタの駆動能力
はさらに減少し、ベータ比をさらに大きくすることがで
きる。

【００５９】次に、図１０に示すように、全面にＬＰＣ
ＶＤ法を用いて厚さ約１５００オングストロームの二酸
化シリコン膜１０を堆積する。その後、フォトリソグラ
フィ技術を用いてフォトレジストをパターンニングし、
これをマスクとしてＲＩＥ法を施して二酸化シリコン膜
１０を選択的に除去し、Ｎ⁺型ソース・ドレイン領域９
０１，９０３の一部が露出するようなコンタクトホール
１１０１，１１０２を形成する。

【００６０】次に、ＬＰＣＶＤ法を用いて、厚さ約１０
００オングストローム、リン濃度約１．０〜８．０Ｅ２
０ｃｍ^-3程度のリンドープト多結晶シリコン膜を堆積し
た後、さらに厚さ約１０００オングストロームのタング
ステンシリサイド膜等の金属シリサイド膜を連続して堆
積する。その後、フォトリソグラフィ技術を用いてフォ
トレジストをパターンニングし、これをマスクとしてＲ
ＩＥ法を施すことにより、リンドープト多結晶シリコン
膜及びタングステンシリサイド膜を連続してパターンニ
ングし、接地配線１２を形成する。

【００６１】その後、上記実施例１と同様にしてＳＲＡ
Ｍを完成する。

【００６２】

【発明の効果】以上のようにこの発明によれば、活性領
域を横断して段差を設けるようにしたので、接続抵抗が
増加し、アクセストランジスタの駆動能力が減少し、ベ
ータ比を大きくでき、高集積化された微細なＳＲＡＭの
メモリセルが低電圧下において安定動作を確保できると
いう効果がある。

【００６３】また、一方の活性領域と他方のドライバト
ランジスタのゲート電極とを接続するためのコンタクト
ホールを活性領域を横断して設け、段差は上記コンタク
トホール部に形成されているようにしたので、マスク枚
数などのプロセス上のステップを増加させること無く容
易に接続抵抗を増加させることができ、アクセストラン
ジスタの駆動能力が減少し、ベータ比を大きくでき、高
集積化された微細なＳＲＡＭのメモリセルが低電圧下に
おいて安定動作を確保できるという効果がある。

【００６４】また、コンタクトホールが活性領域を横断
して設けられるとともに、ドライバトランジスタのゲー
ト電極が上記コンタクトホールを覆い、上記活性領域を
横断して設けられているようにしたので、接続抵抗が増
加し、アクセストランジスタの駆動能力が減少し、ベー
タ比を大きくでき、高集積化された微細なＳＲＡＭのメ
モリセルが低電圧下において安定動作を確保できるとい
う効果がある。

【００６５】また、半導体基板上にフィールド絶縁膜を
形成して活性領域を露出させる工程と、全面にゲート絶
縁膜を形成した後選択的に除去してコンタクトホールを
上記活性領域を横断するように形成する工程と、全面に
ドープト多結晶シリコン膜を堆積しエッチングしてワー
ド線及びドライバトランジスタのゲート電極を形成する
とともに、上記コンタクトホール内の活性領域をエッチ
ングして段差を形成する工程と、全面にイオン注入して
ソース・ドレイン領域を形成する工程とを備えるように
したので、マスク枚数などのプロセス上のステップを増
加させること無く容易に接続抵抗を増加させることがで
き、簡単な製造方法で高集積化された微細なＳＲＡＭの
メモリセルが低電圧下において安定動作を確保できると
いう効果がある。

【図面の簡単な説明】

【図１】 この発明の実施例１によるＳＲＡＭメモリセ
ルの製造方法を示す工程図である。

【図２】 この発明の実施例１によるＳＲＡＭメモリセ
ルの製造方法を示す工程図である。

【図３】 この発明の実施例１によるＳＲＡＭメモリセ
ルの製造方法を示す工程図である。

【図４】 この発明の実施例１によるＳＲＡＭメモリセ
ルの製造方法を示す工程図である。

【図５】 この発明の実施例１によるＳＲＡＭメモリセ
ルの製造方法を示す工程図である。

【図６】 この発明の実施例１によるＳＲＡＭメモリセ
ルの製造方法を示す工程図である。

【図７】 この発明の実施例２によるＳＲＡＭメモリセ
ルの製造方法を示す工程図である。

【図８】 この発明の実施例２によるＳＲＡＭメモリセ
ルの製造方法を示す工程図である。

【図９】 この発明の実施例２によるＳＲＡＭメモリセ
ルの製造方法を示す工程図である。

【図１０】 この発明の実施例２によるＳＲＡＭメモリ
セルの製造方法を示す工程図である。

【図１１】 ＳＲＡＭのメモリセルを示す等価回路図で
ある。

【図１２】 従来のＳＲＡＭメモリセルの製造方法を示
す工程図である。

【図１３】 従来のＳＲＡＭメモリセルの製造方法を示
す工程図である。

【図１４】 従来のＳＲＡＭメモリセルの製造方法を示
す工程図である。

【図１５】 インバータの回路図及び入出力特性を示す
図である。

【図１６】 図１１のメモリセルの伝達特性を示す図で
ある。

【図１７】 図１１のメモリセルの伝達特性を示す図で
ある。

【符号の説明】

１ 半導体基板、３ フィールド絶縁膜、４ ゲート絶
縁膜、５０１，５０２ コンタクトホール、６０１，６
０４ ワード線、６０２，６０３ ドライバトランジス
タのゲート電極、７０１〜７０４ Ｎ^-型ソース・ドレ
イン領域、９０１〜９０４ Ｎ⁺型ソース・ドレイン領
域、１９ Ｎ⁺拡散層、２０ 活性領域。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ワード線で制御される一対のアクセスト
   ランジスタと、直列接続された負荷素子とドライバトラ
   ンジスタとで構成された一対のデータ保持用フリップフ
   ロップ回路とからなる半導体記憶装置であって、上記ア
   クセストランジスタのソース・ドレイン領域と一方のド
   ライバトランジスタのソース・ドレイン領域とを接続す
   るための一対の活性領域を備えたものにおいて、 上記活性領域を横断して段差を設けたことを特徴とする
   半導体記憶装置。
2. 【請求項２】 一方の活性領域と他方のドライバトラン
   ジスタのゲート電極とを接続するためのコンタクトホー
   ルを活性領域を横断して設け、段差は上記コンタクトホ
   ール部に形成されているものである請求項１記載の半導
   体記憶装置。
3. 【請求項３】 ワード線で制御される一対のアクセスト
   ランジスタと、直列接続された負荷素子とドライバトラ
   ンジスタとで構成された一対のデータ保持用フリップフ
   ロップ回路とからなる半導体記憶装置であって、上記ア
   クセストランジスタのソース・ドレイン領域と一方のド
   ライバトランジスタのソース・ドレイン領域とを接続す
   るための一対の活性領域と、上記一方の活性領域と他方
   のドライバトランジスタのゲート電極とを接続するため
   のコンタクトホールとを備えたものにおいて、 上記コンタクトホールが上記活性領域を横断して設けら
   れるとともに、上記ドライバトランジスタのゲート電極
   が上記コンタクトホールを覆い、上記活性領域を横断し
   て設けられていることを特徴とする半導体記憶装置。
4. 【請求項４】 半導体基板上にフィールド絶縁膜を形成
   して活性領域を露出させる工程と、全面にゲート絶縁膜
   を形成した後選択的に除去してコンタクトホールを上記
   活性領域を横断するように形成する工程と、全面にドー
   プト多結晶シリコン膜を堆積しエッチングしてワード線
   及びドライバトランジスタのゲート電極を形成するとと
   もに、上記コンタクトホール内の活性領域をエッチング
   して段差を形成する工程と、全面にイオン注入してソー
   ス・ドレイン領域を形成する工程とを備えた半導体記憶
   装置の製造方法。