JP3108819B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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Description
【０００１】
【産業上の利用分野】本発明は、例えば高抵抗負荷型Ｓ
ＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ
ｍｅｍｏｒｙ）、或いは、ＴＦＴ（ｔｈｉｎ ｆｉｌｍ
ｔｒａｎｓｉｓｔｏｒ）負荷型ＳＲＡＭなどの半導体
記憶装置及びその製造方法の改良に関する。
ＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ
ｍｅｍｏｒｙ）、或いは、ＴＦＴ（ｔｈｉｎ ｆｉｌｍ
ｔｒａｎｓｉｓｔｏｒ）負荷型ＳＲＡＭなどの半導体
記憶装置及びその製造方法の改良に関する。
【０００２】現在、ＳＲＡＭとしては、高抵抗を負荷と
する型式のもの、或いは、ＴＦＴを負荷とする型式のも
のなどが知られているが、基本的な部分で未だ改良され
なければならない点が多く存在し、例えば、ドライバ・
トランジスタと負荷との接続構成もその一つである。
する型式のもの、或いは、ＴＦＴを負荷とする型式のも
のなどが知られているが、基本的な部分で未だ改良され
なければならない点が多く存在し、例えば、ドライバ・
トランジスタと負荷との接続構成もその一つである。
【０００３】
【従来の技術】図２４乃至図３３は高抵抗負荷型ＳＲＡ
Ｍを製造する方法の従来例を解説する為の工程要所に於
ける要部切断側面図を、また、図３４乃至図３９は高抵
抗負荷型ＳＲＡＭを製造する方法の従来例を解説する為
の工程要所に於ける要部平面図をそれぞれ表してあり、
以下、これ等の図を参照しつつ説明する。尚、図２４乃
至図３３の要部切断側面図は要部平面図である図３９に
表されている線Ｙ−Ｙに沿う切断面を採ってある。
Ｍを製造する方法の従来例を解説する為の工程要所に於
ける要部切断側面図を、また、図３４乃至図３９は高抵
抗負荷型ＳＲＡＭを製造する方法の従来例を解説する為
の工程要所に於ける要部平面図をそれぞれ表してあり、
以下、これ等の図を参照しつつ説明する。尚、図２４乃
至図３３の要部切断側面図は要部平面図である図３９に
表されている線Ｙ−Ｙに沿う切断面を採ってある。
【０００４】図２４参照 ２４−（１） 例えば二酸化シリコン（ＳｉＯ2 ）膜をパッド膜とし、
その上に積層された窒化シリコン（Ｓｉ3 Ｎ4 ）膜を耐
酸化性マスク膜とする選択的熱酸化（例えばｌｏｃａｌ
ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ：ＬＯＣ
ＯＳ）法を適用することに依り、シリコン半導体基板１
上にＳｉＯ2 からなる厚さ例えば４０００〔Å〕のフィ
ールド絶縁膜２を形成する。 ２４−（２） 選択的熱酸化を行う際に用いたＳｉ3 Ｎ4 膜やＳｉＯ2
膜を除去してシリコン半導体基板１に於ける活性領域を
表出させる。
その上に積層された窒化シリコン（Ｓｉ3 Ｎ4 ）膜を耐
酸化性マスク膜とする選択的熱酸化（例えばｌｏｃａｌ
ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ：ＬＯＣ
ＯＳ）法を適用することに依り、シリコン半導体基板１
上にＳｉＯ2 からなる厚さ例えば４０００〔Å〕のフィ
ールド絶縁膜２を形成する。 ２４−（２） 選択的熱酸化を行う際に用いたＳｉ3 Ｎ4 膜やＳｉＯ2
膜を除去してシリコン半導体基板１に於ける活性領域を
表出させる。
【０００５】図２５参照 ２５−（１） 熱酸化法を適用することに依り、ＳｉＯ2 からなる厚さ
例えば１００〔Å〕のゲート絶縁膜３を形成する。 ２５−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチャントをフッ酸とするウエット・エッチング
法を適用することに依り、ゲート絶縁膜３の選択的エッ
チングを行ってコンタクト・ホール３Ａを形成する。
例えば１００〔Å〕のゲート絶縁膜３を形成する。 ２５−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチャントをフッ酸とするウエット・エッチング
法を適用することに依り、ゲート絶縁膜３の選択的エッ
チングを行ってコンタクト・ホール３Ａを形成する。
【０００６】図２６及び図３４参照 ２６−（１） 化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、厚
さ例えば１５００〔Å〕である第一の多結晶シリコン膜
を形成する。 ２６−（２） 気相拡散法を適用することに依り、例えば１×１０
21〔cm-3〕の燐（Ｐ）の導入を行ってｎ+ −不純物領域
５′を形成する。尚、図３４では、簡明にする為、第一
の多結晶シリコン膜を省略してある。
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、厚
さ例えば１５００〔Å〕である第一の多結晶シリコン膜
を形成する。 ２６−（２） 気相拡散法を適用することに依り、例えば１×１０
21〔cm-3〕の燐（Ｐ）の導入を行ってｎ+ −不純物領域
５′を形成する。尚、図３４では、簡明にする為、第一
の多結晶シリコン膜を省略してある。
【０００７】図２７参照 ２７−（１） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とする反応性イ
オン・エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃ
ｈｉｎｇ：ＲＩＥ）法を適用することに依り、第一の多
結晶シリコン膜のパターニングを行ってゲート電極４を
形成する。尚、このゲート電極４はワード線、ドライバ
・トランジスタのゲート電極である。 ２７−（２） イオン注入法を適用することに依り、ドーズ量を３×１
０15〔cm-2〕、加速エネルギを４０〔ｋｅＶ〕としてＡ
ｓイオンの打ち込みを行ってソース領域５及びドレイン
領域６を形成する。
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とする反応性イ
オン・エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃ
ｈｉｎｇ：ＲＩＥ）法を適用することに依り、第一の多
結晶シリコン膜のパターニングを行ってゲート電極４を
形成する。尚、このゲート電極４はワード線、ドライバ
・トランジスタのゲート電極である。 ２７−（２） イオン注入法を適用することに依り、ドーズ量を３×１
０15〔cm-2〕、加速エネルギを４０〔ｋｅＶ〕としてＡ
ｓイオンの打ち込みを行ってソース領域５及びドレイン
領域６を形成する。
【０００８】図２８及び図３５参照 ２８−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕のＳｉＯ2 からなる絶縁膜７を形成する。 ２８−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ
法を適用することに依って接地線コンタクト・ホール７
Ａを形成する。尚、接地線コンタクト・ホール７Ａは図
２８では見えない。
〔Å〕のＳｉＯ2 からなる絶縁膜７を形成する。 ２８−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ
法を適用することに依って接地線コンタクト・ホール７
Ａを形成する。尚、接地線コンタクト・ホール７Ａは図
２８では見えない。
【０００９】図２９参照 ２９−（１） ＣＶＤ法を適用することに依り、厚さ例えば１５００
〔Å〕の第二の多結晶シリコン膜を形成する。 ２９−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第二の多結晶シリコン膜のパタ
ーニングを行って接地線８を形成する。
〔Å〕の第二の多結晶シリコン膜を形成する。 ２９−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第二の多結晶シリコン膜のパタ
ーニングを行って接地線８を形成する。
【００１０】図３０及び図３６参照 ３０−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕のＳｉＯ2 からなる絶縁膜９を形成する。 ３０−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、絶縁膜９の選択的エッチングを
行って負荷抵抗コンタクト・ホール９Ａを形成する。
〔Å〕のＳｉＯ2 からなる絶縁膜９を形成する。 ３０−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、絶縁膜９の選択的エッチングを
行って負荷抵抗コンタクト・ホール９Ａを形成する。
【００１１】図３１参照 ３１−（１） ＣＶＤ法を適用することに依り、厚さ例えば１５００
〔Å〕の第三の多結晶シリコン膜を形成する。 ３１−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、ドーズ量を１
×１０15〔cm-2〕、また、加速エネルギを３０〔ｋｅ
Ｖ〕として、正側電源電圧ＶCCの供給線となるべき部分
及び高抵抗負荷がゲート電極４とコンタクトする部分に
Ａｓイオンの打ち込みを行う。 ３１−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第三の多結晶シリコン膜のパタ
ーニングを行ってコンタクト部分１０、高抵抗負荷１
１、ＶCC電源レベル供給線１２を形成する。
〔Å〕の第三の多結晶シリコン膜を形成する。 ３１−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、ドーズ量を１
×１０15〔cm-2〕、また、加速エネルギを３０〔ｋｅ
Ｖ〕として、正側電源電圧ＶCCの供給線となるべき部分
及び高抵抗負荷がゲート電極４とコンタクトする部分に
Ａｓイオンの打ち込みを行う。 ３１−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第三の多結晶シリコン膜のパタ
ーニングを行ってコンタクト部分１０、高抵抗負荷１
１、ＶCC電源レベル供給線１２を形成する。
【００１２】図３２及び図３７参照 ３２−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕のＳｉＯ2 からなる絶縁膜及び厚さ例えば５００
０〔Å〕の燐珪酸ガラス（ｐｈｏｓｐｈｏ−ｓｉｌｉｃ
ａｔｅ ｇｌａｓｓ：ＰＳＧ）からなる絶縁膜を形成す
る。尚、図では、前記二層の絶縁膜を一体にして表して
あり、これを絶縁膜１３とする。 ３２−（２） 絶縁膜１３をリフローして平坦化する為の熱処理を行
う。 ３２−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、絶縁膜１３等の選択的エッチン
グを行ってビット線コンタクト・ホール１３Ａを形成す
る。
〔Å〕のＳｉＯ2 からなる絶縁膜及び厚さ例えば５００
０〔Å〕の燐珪酸ガラス（ｐｈｏｓｐｈｏ−ｓｉｌｉｃ
ａｔｅ ｇｌａｓｓ：ＰＳＧ）からなる絶縁膜を形成す
る。尚、図では、前記二層の絶縁膜を一体にして表して
あり、これを絶縁膜１３とする。 ３２−（２） 絶縁膜１３をリフローして平坦化する為の熱処理を行
う。 ３２−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、絶縁膜１３等の選択的エッチン
グを行ってビット線コンタクト・ホール１３Ａを形成す
る。
【００１３】図３３及び図３８参照 ３３−（１） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線１４を形成する。尚、図３３及び図３８に記載された
記号で説明されていないもの、例えば、ＢＬなどは次に
説明する図４０と対比すると明らかになる。
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線１４を形成する。尚、図３３及び図３８に記載された
記号で説明されていないもの、例えば、ＢＬなどは次に
説明する図４０と対比すると明らかになる。
【００１４】図３９は前記説明した工程を経て完成され
た高抵抗負荷型ＳＲＡＭの要部平面図であり、図２４乃
至図３８に於いて用いた記号と同記号は同部分を表すか
或いは同じ意味を持つものとする。但し、簡明にする
為、図３９では図３３並びに図３８に見られるＡｌから
なるビット線１４は除去してある。
た高抵抗負荷型ＳＲＡＭの要部平面図であり、図２４乃
至図３８に於いて用いた記号と同記号は同部分を表すか
或いは同じ意味を持つものとする。但し、簡明にする
為、図３９では図３３並びに図３８に見られるＡｌから
なるビット線１４は除去してある。
【００１５】図４０は図２４乃至図３９について説明し
た高抵抗負荷型ＳＲＡＭの要部等価回路図を表してい
る。図に於いて、Ｑ１及びＱ２は駆動用トランジスタ、
Ｑ３及びＱ４はトランスファ・ゲート・トランジスタ、
Ｒ１及びＲ２は高抵抗負荷、ＷＬはワード線、ＢＬ及び
／ＢＬはビット線、Ｓ１及びＳ２はノード、ＶCCは正側
電源電圧、ＶSSは負側電源電圧をそれぞれ示している。
た高抵抗負荷型ＳＲＡＭの要部等価回路図を表してい
る。図に於いて、Ｑ１及びＱ２は駆動用トランジスタ、
Ｑ３及びＱ４はトランスファ・ゲート・トランジスタ、
Ｒ１及びＲ２は高抵抗負荷、ＷＬはワード線、ＢＬ及び
／ＢＬはビット線、Ｓ１及びＳ２はノード、ＶCCは正側
電源電圧、ＶSSは負側電源電圧をそれぞれ示している。
【００１６】この高抵抗負荷型ＳＲＡＭに於ける動作、
特に、記憶保持については次のようにして行われる。
今、正側電源電圧ＶCC＝５〔Ｖ〕、負側電源電圧ＶSS＝
０〔Ｖ〕にそれぞれ設定され、ノードＳ１＝５〔Ｖ〕、
ノードＳ２＝０〔Ｖ〕であるとすると、トランジスタＱ
２がオン状態、トランジスタＱ１がオフ状態になってい
る。ノードＳ１に於いては、トランジスタＱ１がオフ状
態で、且つ、その場合の抵抗値が高抵抗負荷Ｒ１に比較
して充分に高ければ、電位は５〔Ｖ〕に維持される。ノ
ードＳ２に於いては、トランジスタＱ２がオン状態で、
且つ、その場合の抵抗値が高抵抗負荷Ｒ２に比較して充
分に低ければ、電位は０〔Ｖ〕に維持される。
特に、記憶保持については次のようにして行われる。
今、正側電源電圧ＶCC＝５〔Ｖ〕、負側電源電圧ＶSS＝
０〔Ｖ〕にそれぞれ設定され、ノードＳ１＝５〔Ｖ〕、
ノードＳ２＝０〔Ｖ〕であるとすると、トランジスタＱ
２がオン状態、トランジスタＱ１がオフ状態になってい
る。ノードＳ１に於いては、トランジスタＱ１がオフ状
態で、且つ、その場合の抵抗値が高抵抗負荷Ｒ１に比較
して充分に高ければ、電位は５〔Ｖ〕に維持される。ノ
ードＳ２に於いては、トランジスタＱ２がオン状態で、
且つ、その場合の抵抗値が高抵抗負荷Ｒ２に比較して充
分に低ければ、電位は０〔Ｖ〕に維持される。
【００１７】ところが、前記条件下では、正側電源電圧
ＶCC供給線側からノードＳ２を介して負側電源電圧ＶSS
供給線側に直流電流が流れ、その値は高抵抗負荷Ｒ２の
値に反比例する。
ＶCC供給線側からノードＳ２を介して負側電源電圧ＶSS
供給線側に直流電流が流れ、その値は高抵抗負荷Ｒ２の
値に反比例する。
【００１８】このような高抵抗負荷型ＳＲＡＭの集積度
が高くなると、一チップ当たりのメモリ・セル数は増加
するから、メモリ・セル当たりの消費電流を低減させな
いとチップ全体の消費電流は大きくなってしまう。そこ
で、前記の直流電流を小さくしなければならないのであ
るが、それには、高抵抗負荷Ｒ２及びＲ１の値を大きく
することが必要となる。然しながら、この抵抗値を大き
くした場合には、駆動用トランジスタがオフになってい
る側のノード、前記の例では、ノードＳ１に於ける電位
を安定に維持することが難しくなる。
が高くなると、一チップ当たりのメモリ・セル数は増加
するから、メモリ・セル当たりの消費電流を低減させな
いとチップ全体の消費電流は大きくなってしまう。そこ
で、前記の直流電流を小さくしなければならないのであ
るが、それには、高抵抗負荷Ｒ２及びＲ１の値を大きく
することが必要となる。然しながら、この抵抗値を大き
くした場合には、駆動用トランジスタがオフになってい
る側のノード、前記の例では、ノードＳ１に於ける電位
を安定に維持することが難しくなる。
【００１９】前記説明したような背景があって、高抵抗
の代わりにＴＦＴを負荷とするＴＦＴ負荷型ＳＲＡＭが
登場したのである。
の代わりにＴＦＴを負荷とするＴＦＴ負荷型ＳＲＡＭが
登場したのである。
【００２０】ここでＴＦＴ負荷型ＳＲＡＭについて説明
するが、前記高抵抗負荷型ＳＲＡＭの説明と同様、先
ず、ＴＦＴ負荷型ＳＲＡＭを製造する場合から説明しよ
う。
するが、前記高抵抗負荷型ＳＲＡＭの説明と同様、先
ず、ＴＦＴ負荷型ＳＲＡＭを製造する場合から説明しよ
う。
【００２１】図４１乃至図５１はＴＦＴ負荷型ＳＲＡＭ
を製造する方法の従来例を解説する為の工程要所に於け
る要部切断側面図をそれぞれ表してあり、以下、これ等
の図を参照しつつ説明する。尚、これら要部切断側面図
は要部平面図である図５２に表されている線Ｙ−Ｙに沿
う切断面を採ってある。
を製造する方法の従来例を解説する為の工程要所に於け
る要部切断側面図をそれぞれ表してあり、以下、これ等
の図を参照しつつ説明する。尚、これら要部切断側面図
は要部平面図である図５２に表されている線Ｙ−Ｙに沿
う切断面を採ってある。
【００２２】図４１参照 ４１−（１） 例えば二酸化シリコン（ＳｉＯ2 ）膜をパッド膜とし、
その上に積層された窒化シリコン（Ｓｉ3 Ｎ4 ）膜を耐
酸化性マスク膜とする選択的熱酸化（例えばｌｏｃａｌ
ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ：ＬＯＣ
ＯＳ）法を適用することに依り、シリコン半導体基板１
上にＳｉＯ2 からなる厚さ例えば４０００〔Å〕のフィ
ールド絶縁膜２を形成する。 ４１−（２） 選択的熱酸化を行う際に用いたＳｉ3 Ｎ4 膜やＳｉＯ2
膜を除去してシリコン半導体基板１に於ける活性領域を
表出させる。
その上に積層された窒化シリコン（Ｓｉ3 Ｎ4 ）膜を耐
酸化性マスク膜とする選択的熱酸化（例えばｌｏｃａｌ
ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ：ＬＯＣ
ＯＳ）法を適用することに依り、シリコン半導体基板１
上にＳｉＯ2 からなる厚さ例えば４０００〔Å〕のフィ
ールド絶縁膜２を形成する。 ４１−（２） 選択的熱酸化を行う際に用いたＳｉ3 Ｎ4 膜やＳｉＯ2
膜を除去してシリコン半導体基板１に於ける活性領域を
表出させる。
【００２３】図４２参照 ４２−（１） 熱酸化法を適用することに依り、ＳｉＯ2 からなる厚さ
例えば１００〔Å〕のゲート絶縁膜３を形成する。 ４２−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチャントをフッ酸とするウエット・エッチング
法を適用することに依り、ゲート絶縁膜３の選択的エッ
チングを行ってコンタクト・ホール３Ａを形成する。
例えば１００〔Å〕のゲート絶縁膜３を形成する。 ４２−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチャントをフッ酸とするウエット・エッチング
法を適用することに依り、ゲート絶縁膜３の選択的エッ
チングを行ってコンタクト・ホール３Ａを形成する。
【００２４】図４３参照 ４３−（１） 化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、厚
さ例えば１５００〔Å〕である第一の多結晶シリコン膜
を形成する。 ４３−（２） 気相拡散法を適用することに依り、例えば１×１０
21〔cm-3〕の燐（Ｐ）の導入を行ってｎ+ −不純物領域
６Ａを形成する。
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、厚
さ例えば１５００〔Å〕である第一の多結晶シリコン膜
を形成する。 ４３−（２） 気相拡散法を適用することに依り、例えば１×１０
21〔cm-3〕の燐（Ｐ）の導入を行ってｎ+ −不純物領域
６Ａを形成する。
【００２５】図４４参照 ４４−（１） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とする反応性イ
オン・エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃ
ｈｉｎｇ：ＲＩＥ）法を適用することに依り、第一の多
結晶シリコン膜のパターニングを行ってゲート電極４を
形成する。尚、このゲート電極４はワード線、ドライバ
・トランジスタのゲート電極である。 ４４−（２） イオン注入法を適用することに依り、ドーズ量を３×１
０15〔cm-2〕、加速エネルギを４０〔ｋｅＶ〕としてＡ
ｓイオンの打ち込みを行ってソース領域５及びドレイン
領域６を形成する。
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とする反応性イ
オン・エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃ
ｈｉｎｇ：ＲＩＥ）法を適用することに依り、第一の多
結晶シリコン膜のパターニングを行ってゲート電極４を
形成する。尚、このゲート電極４はワード線、ドライバ
・トランジスタのゲート電極である。 ４４−（２） イオン注入法を適用することに依り、ドーズ量を３×１
０15〔cm-2〕、加速エネルギを４０〔ｋｅＶ〕としてＡ
ｓイオンの打ち込みを行ってソース領域５及びドレイン
領域６を形成する。
【００２６】図４５参照 ４５−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕のＳｉＯ2 からなる絶縁膜７を形成する。 ４５−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ
法を適用することに依って接地線コンタクト・ホール７
Ａを形成する。尚、接地線コンタクト・ホール７Ａは図
２１では表すことができないので、図５２を参照にする
と良い。
〔Å〕のＳｉＯ2 からなる絶縁膜７を形成する。 ４５−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ
法を適用することに依って接地線コンタクト・ホール７
Ａを形成する。尚、接地線コンタクト・ホール７Ａは図
２１では表すことができないので、図５２を参照にする
と良い。
【００２７】図４６参照 ４６−（１） ＣＶＤ法を適用することに依り、厚さ例えば１５００
〔Å〕の第二の多結晶シリコン膜を形成する。 ４６−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第二の多結晶シリコン膜のパタ
ーニングを行って接地線８を形成する。
〔Å〕の第二の多結晶シリコン膜を形成する。 ４６−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第二の多結晶シリコン膜のパタ
ーニングを行って接地線８を形成する。
【００２８】図４７参照 ４７−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕のＳｉＯ2 からなる絶縁膜９を形成する。 ４７−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、絶縁膜９の選択的エッチングを
行ってコンタクト・ホール９Ａを形成する。
〔Å〕のＳｉＯ2 からなる絶縁膜９を形成する。 ４７−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、絶縁膜９の選択的エッチングを
行ってコンタクト・ホール９Ａを形成する。
【００２９】図４８参照 ４８−（１） ＣＶＤ法を適用することに依り、厚さ例えば１５００
〔Å〕の第三の多結晶シリコン膜を形成する。 ４８−（２） イオン注入法を適用することに依り、ドーズ量を１×１
０15〔cm-2〕、そして、加速エネルギを２０〔ｋｅＶ〕
とし、Ｐイオンの打ち込みを行う。 ４８−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第三の多結晶シリコン膜のパタ
ーニングを行ってＴＦＴ負荷のゲート電極１５を形成す
る。
〔Å〕の第三の多結晶シリコン膜を形成する。 ４８−（２） イオン注入法を適用することに依り、ドーズ量を１×１
０15〔cm-2〕、そして、加速エネルギを２０〔ｋｅＶ〕
とし、Ｐイオンの打ち込みを行う。 ４８−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第三の多結晶シリコン膜のパタ
ーニングを行ってＴＦＴ負荷のゲート電極１５を形成す
る。
【００３０】図４９参照 ４９−（１） ＣＶＤ法を適用することに依り、ＳｉＯ2 からなる厚さ
例えば３００〔Å〕であるＴＦＴ負荷のゲート絶縁膜１
６を形成する。 ４９−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチャントをフッ酸とするウエット・エッチング
法を適用することに依って、ゲート絶縁膜１６の選択的
エッチングを行ってドレイン・コンタクト・ホール１６
Ａを形成する。
例えば３００〔Å〕であるＴＦＴ負荷のゲート絶縁膜１
６を形成する。 ４９−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチャントをフッ酸とするウエット・エッチング
法を適用することに依って、ゲート絶縁膜１６の選択的
エッチングを行ってドレイン・コンタクト・ホール１６
Ａを形成する。
【００３１】図５０参照 ５０−（１） ＣＶＤ法を適用することに依り、厚さ例えば５００
〔Å〕の第四の多結晶シリコン膜を形成する。 ５０−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、ドーズ量を１
×１０14〔cm-2〕、また、加速エネルギを５〔ｋｅＶ〕
として、ＴＦＴ負荷のソース領域及びドレイン領域とな
るべき部分、Ｖcc電源レベル供給線となるべき部分にＢ
イオンの打ち込みを行う。尚、ＶCC電源レベル供給線と
なるべき部分についても図５２を参照すると良い。 ５０−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第四の多結晶シリコン膜のパタ
ーニングを行ってＴＦＴ負荷のソース領域１７及びドレ
イン領域１８及びチャネル領域１９、ＶCC電源レベル供
給線などを形成する。
〔Å〕の第四の多結晶シリコン膜を形成する。 ５０−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、ドーズ量を１
×１０14〔cm-2〕、また、加速エネルギを５〔ｋｅＶ〕
として、ＴＦＴ負荷のソース領域及びドレイン領域とな
るべき部分、Ｖcc電源レベル供給線となるべき部分にＢ
イオンの打ち込みを行う。尚、ＶCC電源レベル供給線と
なるべき部分についても図５２を参照すると良い。 ５０−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第四の多結晶シリコン膜のパタ
ーニングを行ってＴＦＴ負荷のソース領域１７及びドレ
イン領域１８及びチャネル領域１９、ＶCC電源レベル供
給線などを形成する。
【００３２】図５１参照 ５１−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕のＳｉＯ2 からなる絶縁膜並びに厚さ例えば５０
００〔Å〕のＰＳＧからなる絶縁膜を順に形成する。
尚、この図に於いては、簡明にする為、二層の絶縁膜を
一体にして表してあり、これを絶縁膜２１とする。 ５１−（２） 絶縁膜２１に於けるＰＳＧからなる部分をリフローして
平坦化する為の熱処理を行う。 ５１−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、絶縁膜２１等の選択的エッチン
グを行ってビット線コンタクト・ホールを形成する。 ５１−（４） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線２２を形成する。
〔Å〕のＳｉＯ2 からなる絶縁膜並びに厚さ例えば５０
００〔Å〕のＰＳＧからなる絶縁膜を順に形成する。
尚、この図に於いては、簡明にする為、二層の絶縁膜を
一体にして表してあり、これを絶縁膜２１とする。 ５１−（２） 絶縁膜２１に於けるＰＳＧからなる部分をリフローして
平坦化する為の熱処理を行う。 ５１−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、絶縁膜２１等の選択的エッチン
グを行ってビット線コンタクト・ホールを形成する。 ５１−（４） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線２２を形成する。
【００３３】図５２は前記説明した工程を経て完成され
たＴＦＴ負荷型ＳＲＡＭの要部平面図であり、図４１乃
至図５１に於いて用いた記号と同記号は同部分を表すか
或いは同じ意味を持つものとする。但し、簡明にするた
め、図５２では図５１に見られるＡｌからなるビット線
２２は除去してある。
たＴＦＴ負荷型ＳＲＡＭの要部平面図であり、図４１乃
至図５１に於いて用いた記号と同記号は同部分を表すか
或いは同じ意味を持つものとする。但し、簡明にするた
め、図５２では図５１に見られるＡｌからなるビット線
２２は除去してある。
【００３４】図５３は図４１乃至図５２について説明し
たＴＦＴ負荷型ＳＲＡＭの要部等価回路図を表してい
る。尚、図４１乃至図５２に於いて用いた記号と同記号
は同部分を表すか或いは同じ意味を持つものとする。図
に於いて、Ｑ１及びＱ２は駆動用トランジスタ、Ｑ３及
びＱ４はトランスファ・ゲート・トランジスタ、Ｑ５及
びＱ６は負荷用ＴＦＴであるトランジスタ、ＷＬはワー
ド線、ＢＬ及び／ＢＬはビット線、Ｓ１及びＳ２はノー
ド、ＶCCは正側電源電圧、ＶSSは負側電源電圧をそれぞ
れ示している。
たＴＦＴ負荷型ＳＲＡＭの要部等価回路図を表してい
る。尚、図４１乃至図５２に於いて用いた記号と同記号
は同部分を表すか或いは同じ意味を持つものとする。図
に於いて、Ｑ１及びＱ２は駆動用トランジスタ、Ｑ３及
びＱ４はトランスファ・ゲート・トランジスタ、Ｑ５及
びＱ６は負荷用ＴＦＴであるトランジスタ、ＷＬはワー
ド線、ＢＬ及び／ＢＬはビット線、Ｓ１及びＳ２はノー
ド、ＶCCは正側電源電圧、ＶSSは負側電源電圧をそれぞ
れ示している。
【００３５】このＴＦＴ負荷型ＳＲＡＭに於ける動作、
特に、記憶保持については次のようにして行われる。
特に、記憶保持については次のようにして行われる。
【００３６】今、正側電源電圧ＶCC＝５〔Ｖ〕、負側電
源電圧ＶSS＝０〔Ｖ〕にそれぞれ設定され、ノードＳ１
＝５〔Ｖ〕、ノードＳ２＝０〔Ｖ〕であるとすると、ト
ランジスタＱ２がオン状態で且つトランジスタＱ６がオ
フ状態、そして、トランジスタＱ１がオフ状態で且つト
ランジスタＱ５がオン状態になっている。ノードＳ１に
於いては、トランジスタＱ１がオフ状態であって、且
つ、その場合の抵抗値がトランジスタＱ５のオン状態に
比較して充分に高ければ、電位は５〔Ｖ〕に維持され
る。ノードＳ２に於いては、トランジスタＱ２がオン状
態であって、且つ、その場合の抵抗値がトランジスタＱ
６のオフ状態に比較して充分に低ければ、電位は０
〔Ｖ〕に維持される。
源電圧ＶSS＝０〔Ｖ〕にそれぞれ設定され、ノードＳ１
＝５〔Ｖ〕、ノードＳ２＝０〔Ｖ〕であるとすると、ト
ランジスタＱ２がオン状態で且つトランジスタＱ６がオ
フ状態、そして、トランジスタＱ１がオフ状態で且つト
ランジスタＱ５がオン状態になっている。ノードＳ１に
於いては、トランジスタＱ１がオフ状態であって、且
つ、その場合の抵抗値がトランジスタＱ５のオン状態に
比較して充分に高ければ、電位は５〔Ｖ〕に維持され
る。ノードＳ２に於いては、トランジスタＱ２がオン状
態であって、且つ、その場合の抵抗値がトランジスタＱ
６のオフ状態に比較して充分に低ければ、電位は０
〔Ｖ〕に維持される。
【００３７】このように、前記条件下では、負荷である
トランジスタＱ５或いはトランジスタＱ６の抵抗値が記
憶情報に応じて変化するので、高抵抗負荷型ＳＲＡＭに
比較すると、安定な情報記憶を行うことができる。尚、
ここで用いたトランジスタＱ５及びＱ６のチャネル、即
ち、負荷用ＴＦＴに於けるチャネルは多結晶シリコンで
構成され、結晶状態が単結晶に比較して遙に悪いもので
あるから、オフ状態にある場合に於いても電流がリーク
し易く、そのリーク電流は、そのままチップの消費電流
となってしまうので、成るべく小型に作成することが望
ましい。
トランジスタＱ５或いはトランジスタＱ６の抵抗値が記
憶情報に応じて変化するので、高抵抗負荷型ＳＲＡＭに
比較すると、安定な情報記憶を行うことができる。尚、
ここで用いたトランジスタＱ５及びＱ６のチャネル、即
ち、負荷用ＴＦＴに於けるチャネルは多結晶シリコンで
構成され、結晶状態が単結晶に比較して遙に悪いもので
あるから、オフ状態にある場合に於いても電流がリーク
し易く、そのリーク電流は、そのままチップの消費電流
となってしまうので、成るべく小型に作成することが望
ましい。
【００３８】ところで、図５１を見れば明らかである
が、このＴＦＴ負荷型ＳＲＡＭに於いては、最上層にＡ
ｌ膜からなるビット線２２が設けてあり、ＰＳＧなどか
らなる絶縁膜２１を介し、ビット線２２の下方に負荷用
ＴＦＴのチャネルが存在している。
が、このＴＦＴ負荷型ＳＲＡＭに於いては、最上層にＡ
ｌ膜からなるビット線２２が設けてあり、ＰＳＧなどか
らなる絶縁膜２１を介し、ビット線２２の下方に負荷用
ＴＦＴのチャネルが存在している。
【００３９】このような構成は、Ａｌ膜からなるビット
線２２をゲート電極、また、その下の絶縁膜２１をゲー
ト絶縁膜とするトランジスタと見做すことができ、そし
て、ゲート電極であるビット線２２の電位は０〔Ｖ〕
（ＶSS）〜５〔Ｖ〕（ＶCC）の間を変化し、その為、オ
フ状態にあるべきＴＦＴ、即ち、トランジスタＱ６がオ
ン状態に近くなり、リーク電流が増加し、寄生効果が顕
著になってしまう。そこで、このような問題を解消しよ
うとして、ＴＦＴ負荷型ＳＲＡＭの改良型である二重ゲ
ート構造ＴＦＴ負荷型ＳＲＡＭが開発された。
線２２をゲート電極、また、その下の絶縁膜２１をゲー
ト絶縁膜とするトランジスタと見做すことができ、そし
て、ゲート電極であるビット線２２の電位は０〔Ｖ〕
（ＶSS）〜５〔Ｖ〕（ＶCC）の間を変化し、その為、オ
フ状態にあるべきＴＦＴ、即ち、トランジスタＱ６がオ
ン状態に近くなり、リーク電流が増加し、寄生効果が顕
著になってしまう。そこで、このような問題を解消しよ
うとして、ＴＦＴ負荷型ＳＲＡＭの改良型である二重ゲ
ート構造ＴＦＴ負荷型ＳＲＡＭが開発された。
【００４０】この二重ゲート構造ＴＦＴ負荷型ＳＲＡＭ
では、図４１乃至図５３について説明したＴＦＴ負荷型
ＳＲＡＭに於ける第三の多結晶シリコン膜、具体的に
は、ＴＦＴ負荷のゲート電極１５と同じパターンをもつ
上側ゲート電極を構成する第五の多結晶シリコン膜をソ
ース領域１７、ドレイン領域１８、チャネル領域１９、
その他を構成している第四の多結晶シリコン膜とＡｌか
らなるビット線２２との間に介在させることで前記問題
を解消している。
では、図４１乃至図５３について説明したＴＦＴ負荷型
ＳＲＡＭに於ける第三の多結晶シリコン膜、具体的に
は、ＴＦＴ負荷のゲート電極１５と同じパターンをもつ
上側ゲート電極を構成する第五の多結晶シリコン膜をソ
ース領域１７、ドレイン領域１８、チャネル領域１９、
その他を構成している第四の多結晶シリコン膜とＡｌか
らなるビット線２２との間に介在させることで前記問題
を解消している。
【００４１】図５４乃至図５６は二重ゲート構造ＴＦＴ
負荷型ＳＲＡＭを製造する方法の従来例を解説する為の
工程要所に於ける要部切断側面図をそれぞれ表してあ
り、以下、これ等の図を参照しつつ説明する。尚、前記
説明したＴＦＴ負荷型ＳＲＡＭを製造する場合の工程で
ある４１−（１）から５０−（３）まで、即ち、ＴＦＴ
負荷のソース領域１７、ドレイン領域１８、チャネル領
域１９、ＶCC電源レベル供給線などを形成するまでの工
程は、この二重ゲート構造ＴＦＴ負荷型ＳＲＡＭを製造
する工程でも殆ど同じである為、その後の段階から説明
するものとする。勿論、図４１乃至図５３に於いて用い
た記号と同記号は同部分を表すか或いは同じ意味を持つ
ものとする。
負荷型ＳＲＡＭを製造する方法の従来例を解説する為の
工程要所に於ける要部切断側面図をそれぞれ表してあ
り、以下、これ等の図を参照しつつ説明する。尚、前記
説明したＴＦＴ負荷型ＳＲＡＭを製造する場合の工程で
ある４１−（１）から５０−（３）まで、即ち、ＴＦＴ
負荷のソース領域１７、ドレイン領域１８、チャネル領
域１９、ＶCC電源レベル供給線などを形成するまでの工
程は、この二重ゲート構造ＴＦＴ負荷型ＳＲＡＭを製造
する工程でも殆ど同じである為、その後の段階から説明
するものとする。勿論、図４１乃至図５３に於いて用い
た記号と同記号は同部分を表すか或いは同じ意味を持つ
ものとする。
【００４２】図５４参照 ５４−（１） ＣＶＤ法を適用することに依り、ＳｉＯ2 からなる厚さ
例えば５００〔Å〕である絶縁膜２３を形成する。 ５４−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依って、絶縁膜２３の選択的エッチン
グを行って第四の多結晶シリコン膜に対するコンタクト
・ホール２３Ａを形成する。
例えば５００〔Å〕である絶縁膜２３を形成する。 ５４−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依って、絶縁膜２３の選択的エッチン
グを行って第四の多結晶シリコン膜に対するコンタクト
・ホール２３Ａを形成する。
【００４３】図５５参照 ５５−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕の第五の多結晶シリコン膜を形成する。 ５５−（２） 熱拡散法を適用することに依り、前記第五の多結晶シリ
コン膜に例えば１×１０21〔cm-3〕のＰを拡散する。 ５５−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第五の多結晶シリコン膜のパタ
ーニングを行ってＴＦＴ負荷の上側ゲート電極２４を形
成する。
〔Å〕の第五の多結晶シリコン膜を形成する。 ５５−（２） 熱拡散法を適用することに依り、前記第五の多結晶シリ
コン膜に例えば１×１０21〔cm-3〕のＰを拡散する。 ５５−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第五の多結晶シリコン膜のパタ
ーニングを行ってＴＦＴ負荷の上側ゲート電極２４を形
成する。
【００４４】図５６参照 ５６−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕のＳｉＯ2 からなる絶縁膜並びに厚さ例えば５０
００〔Å〕のＰＳＧからなる絶縁膜を形成する。尚、こ
の図に於いても、図５１と同様、二層の絶縁膜を一体に
して表してあり、これを絶縁膜２５とする。 ５６−（２） 絶縁膜２５に於けるＰＳＧからなる部分をリフローして
平坦化する為の熱処理を行う。 ５６−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、絶縁膜２５等の選択的エッチン
グを行ってビット線コンタクト・ホールを形成する。 ５６−（４） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線２６を形成する。
〔Å〕のＳｉＯ2 からなる絶縁膜並びに厚さ例えば５０
００〔Å〕のＰＳＧからなる絶縁膜を形成する。尚、こ
の図に於いても、図５１と同様、二層の絶縁膜を一体に
して表してあり、これを絶縁膜２５とする。 ５６−（２） 絶縁膜２５に於けるＰＳＧからなる部分をリフローして
平坦化する為の熱処理を行う。 ５６−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、絶縁膜２５等の選択的エッチン
グを行ってビット線コンタクト・ホールを形成する。 ５６−（４） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線２６を形成する。
【００４５】
【発明が解決しようとする課題】前記したＴＦＴ負荷型
ＳＲＡＭ、或いは、二重ゲート構造ＴＦＴ負荷型ＳＲＡ
Ｍは、設計通りのものが得られた場合、消費電力が少な
く、且つ、安定に動作するなど、多くの利点をもつが、
その製造には種々な問題があって、確立された技術であ
るとは言い難いところがあり、その一つとして、ドライ
バ・トランジスタのドレイン及びゲートなどを接続する
場合が挙げられる。これについては、以下に、図を参照
しつつ詳細に説明するが、ここで説明する問題点は、高
抵抗負荷型ＳＲＡＭにおいて、ドライバ・トランジスタ
と高抵抗負荷とを接続する場合にも当て嵌まるものであ
る。
ＳＲＡＭ、或いは、二重ゲート構造ＴＦＴ負荷型ＳＲＡ
Ｍは、設計通りのものが得られた場合、消費電力が少な
く、且つ、安定に動作するなど、多くの利点をもつが、
その製造には種々な問題があって、確立された技術であ
るとは言い難いところがあり、その一つとして、ドライ
バ・トランジスタのドレイン及びゲートなどを接続する
場合が挙げられる。これについては、以下に、図を参照
しつつ詳細に説明するが、ここで説明する問題点は、高
抵抗負荷型ＳＲＡＭにおいて、ドライバ・トランジスタ
と高抵抗負荷とを接続する場合にも当て嵌まるものであ
る。
【００４６】図５７乃至図６０はＴＦＴ負荷型ＳＲＡＭ
或いは二重ゲート構造ＴＦＴ負荷型ＳＲＡＭに於けるド
ライバ・トランジスタのドレインとゲートとを接続する
部分を作成する工程を説明する為の工程要所に於けるＳ
ＲＡＭの要部切断側面図をそれぞれ表し、以下、これ等
の図を参照しつつ詳細に説明する。尚、図４１乃至図５
６に於いて用いた記号と同記号は同部分を表すか或いは
同じ意味を持つものとする。
或いは二重ゲート構造ＴＦＴ負荷型ＳＲＡＭに於けるド
ライバ・トランジスタのドレインとゲートとを接続する
部分を作成する工程を説明する為の工程要所に於けるＳ
ＲＡＭの要部切断側面図をそれぞれ表し、以下、これ等
の図を参照しつつ詳細に説明する。尚、図４１乃至図５
６に於いて用いた記号と同記号は同部分を表すか或いは
同じ意味を持つものとする。
【００４７】図５７参照 ５７−（１） 前記した従来の技術に関する説明と同様にして、シリコ
ン半導体基板１にフィールド絶縁膜２、ゲート絶縁膜３
を形成する。 ５７−（２） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、コンタクト・ホール・パターンの開口を
もつフォト・レジスト膜３０を形成する。 ５７−（３） エッチャントを例えばフッ酸とするウエット・エッチン
グ法を適用することに依り、ゲート絶縁膜３の選択的エ
ッチングを行ってコンタクト・ホール３Ａを形成する。 ５７−（４） コンタクト・ホール３Ａを形成した際にマスクとして用
いたフォト・レジスト膜３０を酸素プラズマで除去す
る。この際、コンタクト・ホール３Ａ内に露出されたシ
リコン半導体基板１の表面には僅かではあるが酸化膜が
成長されてしまう。
ン半導体基板１にフィールド絶縁膜２、ゲート絶縁膜３
を形成する。 ５７−（２） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、コンタクト・ホール・パターンの開口を
もつフォト・レジスト膜３０を形成する。 ５７−（３） エッチャントを例えばフッ酸とするウエット・エッチン
グ法を適用することに依り、ゲート絶縁膜３の選択的エ
ッチングを行ってコンタクト・ホール３Ａを形成する。 ５７−（４） コンタクト・ホール３Ａを形成した際にマスクとして用
いたフォト・レジスト膜３０を酸素プラズマで除去す
る。この際、コンタクト・ホール３Ａ内に露出されたシ
リコン半導体基板１の表面には僅かではあるが酸化膜が
成長されてしまう。
【００４８】図５８参照 ５８−（１） 酸素プラズマでフォト・レジスト膜３０を除去した際に
生成された酸化膜をフッ酸で除去してから、ＣＶＤ法を
適用することに依り、第一の多結晶シリコン膜を成長さ
せる。 ５８−（２） 気相拡散法を適用することに依り、ｎ+ −不純物領域６
Ａの形成及び第一の多結晶シリコン膜を導電性化する為
のＰの導入を行う。
生成された酸化膜をフッ酸で除去してから、ＣＶＤ法を
適用することに依り、第一の多結晶シリコン膜を成長さ
せる。 ５８−（２） 気相拡散法を適用することに依り、ｎ+ −不純物領域６
Ａの形成及び第一の多結晶シリコン膜を導電性化する為
のＰの導入を行う。
【００４９】図５９参照 ５９−（１） リソグラフィ技術に於けるレジスト・プロセス及びエッ
チング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法を適用す
ることに依り、第一の多結晶シリコン膜のパターニング
を行ってゲート電極４を形成する。この際、シリコン半
導体基板１の表面が露出され、その一部がエッチングさ
れるので凹所１Ａが生成されてしまう。
チング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法を適用す
ることに依り、第一の多結晶シリコン膜のパターニング
を行ってゲート電極４を形成する。この際、シリコン半
導体基板１の表面が露出され、その一部がエッチングさ
れるので凹所１Ａが生成されてしまう。
【００５０】図６０参照 ６０−（１） イオン注入法を適用することに依り、Ａｓイオンの打ち
込みを行ってｎ+−ソース領域５（図示せず）及びｎ+
−ドレイン領域６を形成する。
込みを行ってｎ+−ソース領域５（図示せず）及びｎ+
−ドレイン領域６を形成する。
【００５１】このようにして、ドライバ・トランジスタ
のゲート電極４とドレイン領域６とをコンタクトさせる
場合、工程５８−（１）に見られるように、酸素プラズ
マでフォト・レジスト膜３０を除去した際に生成された
酸化膜をフッ酸で除去することが必要である。然しなが
ら、そのようにすると、当然のことながらゲート絶縁膜
３が損傷され、その膜厚が小さい場合、絶縁耐圧は大き
く劣化してしまう。
のゲート電極４とドレイン領域６とをコンタクトさせる
場合、工程５８−（１）に見られるように、酸素プラズ
マでフォト・レジスト膜３０を除去した際に生成された
酸化膜をフッ酸で除去することが必要である。然しなが
ら、そのようにすると、当然のことながらゲート絶縁膜
３が損傷され、その膜厚が小さい場合、絶縁耐圧は大き
く劣化してしまう。
【００５２】また、工程５９−（１）に於いて説明した
ように、第一の多結晶シリコン膜のパターニングを行っ
てゲート電極４を形成した際、シリコン半導体基板１の
一部がエッチングされるので凹所１Ａが生成されるので
あるが、その凹所１Ａが深い場合には、ドレイン領域６
からゲート電極４が実際にコンタクトしている不純物領
域６Ａに至るまでの抵抗値が大きくなってしまう旨の問
題がある。
ように、第一の多結晶シリコン膜のパターニングを行っ
てゲート電極４を形成した際、シリコン半導体基板１の
一部がエッチングされるので凹所１Ａが生成されるので
あるが、その凹所１Ａが深い場合には、ドレイン領域６
からゲート電極４が実際にコンタクトしている不純物領
域６Ａに至るまでの抵抗値が大きくなってしまう旨の問
題がある。
【００５３】前記したゲート絶縁膜３の損傷を防ぐ為、
ゲート絶縁膜３上に多結晶シリコンからなる保護膜を形
成することが行われている。
ゲート絶縁膜３上に多結晶シリコンからなる保護膜を形
成することが行われている。
【００５４】図６１乃至図６３はＴＦＴ負荷型ＳＲＡＭ
或いは二重ゲート構造ＴＦＴ負荷型ＳＲＡＭに於けるド
ライバ・トランジスタのドレインとゲートとを接続する
部分を作成する他の工程を説明する為の工程要所に於け
るＳＲＡＭの要部切断側面図をそれぞれ表し、以下、こ
れ等の図を参照しつつ詳細に説明する。尚、図４１乃至
図６０に於いて用いた記号と同記号は同部分を表すか或
いは同じ意味を持つものとする。
或いは二重ゲート構造ＴＦＴ負荷型ＳＲＡＭに於けるド
ライバ・トランジスタのドレインとゲートとを接続する
部分を作成する他の工程を説明する為の工程要所に於け
るＳＲＡＭの要部切断側面図をそれぞれ表し、以下、こ
れ等の図を参照しつつ詳細に説明する。尚、図４１乃至
図６０に於いて用いた記号と同記号は同部分を表すか或
いは同じ意味を持つものとする。
【００５５】図６１参照 ６１−（１） 前記した従来の技術に関する説明と同様にして、シリコ
ン半導体基板１にフィールド絶縁膜２、ゲート絶縁膜３
を形成する。 ６１−（２） ＣＶＤ法を適用することに依り、ゲート絶縁膜３上に第
一の多結晶シリコン膜からなる保護膜３１を形成する。 ６１−（３） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、コンタクト・ホール・パターンの開口を
もつフォト・レジスト膜３０を形成する。 ６１−（４） エッチング・ガスをＣＣｌ4 ／Ｏ2 （多結晶シリコン
用）及びフッ酸（ＳｉＯ2 用）とするＲＩＥ法及びウエ
ット・エッチング法を適用することに依り、保護膜３１
及びゲート絶縁膜３の選択的エッチングを行ってコンタ
クト・ホール３Ａを形成する。
ン半導体基板１にフィールド絶縁膜２、ゲート絶縁膜３
を形成する。 ６１−（２） ＣＶＤ法を適用することに依り、ゲート絶縁膜３上に第
一の多結晶シリコン膜からなる保護膜３１を形成する。 ６１−（３） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、コンタクト・ホール・パターンの開口を
もつフォト・レジスト膜３０を形成する。 ６１−（４） エッチング・ガスをＣＣｌ4 ／Ｏ2 （多結晶シリコン
用）及びフッ酸（ＳｉＯ2 用）とするＲＩＥ法及びウエ
ット・エッチング法を適用することに依り、保護膜３１
及びゲート絶縁膜３の選択的エッチングを行ってコンタ
クト・ホール３Ａを形成する。
【００５６】図６２参照 ６２−（１） コンタクト・ホール３Ａを形成した際にマスクとして用
いたフォト・レジスト膜３０を酸素プラズマで除去す
る。この際、コンタクト・ホール３Ａ内に露出されたシ
リコン半導体基板１の表面には、矢張り、酸化膜が成長
されてしまう。 ６２−（２） 酸素プラズマでフォト・レジスト膜３０を除去した際に
生成された酸化膜をフッ酸で除去してから、ＣＶＤ法を
適用することに依り、第二の多結晶シリコン膜を成長さ
せる。 ６２−（３） 気相拡散法を適用することに依り、ｎ+ −不純物領域６
Ａの形成及び第二の多結晶シリコン膜及び第一の多結晶
シリコン膜を導電性化する為のＰの導入を行う。
いたフォト・レジスト膜３０を酸素プラズマで除去す
る。この際、コンタクト・ホール３Ａ内に露出されたシ
リコン半導体基板１の表面には、矢張り、酸化膜が成長
されてしまう。 ６２−（２） 酸素プラズマでフォト・レジスト膜３０を除去した際に
生成された酸化膜をフッ酸で除去してから、ＣＶＤ法を
適用することに依り、第二の多結晶シリコン膜を成長さ
せる。 ６２−（３） 気相拡散法を適用することに依り、ｎ+ −不純物領域６
Ａの形成及び第二の多結晶シリコン膜及び第一の多結晶
シリコン膜を導電性化する為のＰの導入を行う。
【００５７】図６３参照 ６３−（１） リソグラフィ技術に於けるレジスト・プロセス及びエッ
チング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法を適用す
ることに依り、第二の多結晶シリコン膜及び第一の多結
晶シリコン膜のパターニングを行ってゲート電極４を形
成する。この際、シリコン半導体基板１の表面が露出さ
れ、その一部がエッチングされるので凹所１Ａが生成さ
れてしまう。 ６３−（２） イオン注入法を適用することに依り、Ａｓイオンの打ち
込みを行ってｎ+−ソース領域（図示せず）及びｎ+ −
ドレイン領域６を形成する。
チング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法を適用す
ることに依り、第二の多結晶シリコン膜及び第一の多結
晶シリコン膜のパターニングを行ってゲート電極４を形
成する。この際、シリコン半導体基板１の表面が露出さ
れ、その一部がエッチングされるので凹所１Ａが生成さ
れてしまう。 ６３−（２） イオン注入法を適用することに依り、Ａｓイオンの打ち
込みを行ってｎ+−ソース領域（図示せず）及びｎ+ −
ドレイン領域６を形成する。
【００５８】このようにして、ドライバ・トランジスタ
のゲート電極４とドレイン領域６とをコンタクトさせた
場合に於いて、工程６２−（１）で説明したように、酸
素プラズマでフォト・レジスト膜３０を除去した際に生
成された酸化膜をフッ酸で除去する手段を採っても、そ
の際、ゲート絶縁膜３は第一の多結晶シリコン膜で保護
されているから、ゲート絶縁膜３が損傷されて絶縁耐圧
が劣化するなどの虞は殆どない。
のゲート電極４とドレイン領域６とをコンタクトさせた
場合に於いて、工程６２−（１）で説明したように、酸
素プラズマでフォト・レジスト膜３０を除去した際に生
成された酸化膜をフッ酸で除去する手段を採っても、そ
の際、ゲート絶縁膜３は第一の多結晶シリコン膜で保護
されているから、ゲート絶縁膜３が損傷されて絶縁耐圧
が劣化するなどの虞は殆どない。
【００５９】然しながら、工程６３−（１）で説明した
ように、ゲート電極４を形成する際には、第一の多結晶
シリコン膜及び第二の多結晶シリコン膜をエッチングし
なければならない部分と第二の多結晶シリコン膜のみを
エッチングすれば良い部分とが存在する為、シリコン半
導体基板１に生成される凹所１Ａは、図５７乃至図６０
について説明した場合に比較し、著しく深くなってしま
う。従って、ドレイン領域６からゲート電極４が実際に
コンタクトしている不純物領域６Ａに至るまでの抵抗値
は絶対的に大きくなってしまい、悪い場合には、完全に
オープンになってしまう旨の問題がある。
ように、ゲート電極４を形成する際には、第一の多結晶
シリコン膜及び第二の多結晶シリコン膜をエッチングし
なければならない部分と第二の多結晶シリコン膜のみを
エッチングすれば良い部分とが存在する為、シリコン半
導体基板１に生成される凹所１Ａは、図５７乃至図６０
について説明した場合に比較し、著しく深くなってしま
う。従って、ドレイン領域６からゲート電極４が実際に
コンタクトしている不純物領域６Ａに至るまでの抵抗値
は絶対的に大きくなってしまい、悪い場合には、完全に
オープンになってしまう旨の問題がある。
【００６０】本発明は、ＳＲＡＭに於いて、その製造時
に、ドライバ・トランジスタに於けるゲート絶縁膜が損
傷されたり、或いは、ドライバ・トランジスタのドレイ
ン領域とゲート電極とのコンタクトが断たれたりするこ
とを防止できるようにすると共に製造工程の増加を抑え
ることができるようにする。
に、ドライバ・トランジスタに於けるゲート絶縁膜が損
傷されたり、或いは、ドライバ・トランジスタのドレイ
ン領域とゲート電極とのコンタクトが断たれたりするこ
とを防止できるようにすると共に製造工程の増加を抑え
ることができるようにする。
【００６１】
【課題を解決するための手段】本発明に於ける半導体記
憶装置及びその製造方法に於いては、 （１）半導体基板（例えばシリコン半導体基板４１）上
のドライバ・トランジスタのゲート絶縁膜（例えばゲー
ト絶縁膜４３）に積層して形成された第一の導電膜（例
えば第一の多結晶シリコン膜）をパターニングすること
で形成されたドライバ・トランジスタのゲート電極（例
えばゲート電極４７）と、前記ドライバ・トランジスタ
のゲート電極をマスクの一部として形成され且つ前記ゲ
ート電極の下方に在る埋め込みコンタクト領域（例えば
ｎ+ −不純物領域４５）と接続されている前記ドライバ
・トランジスタのドレイン領域（例えばドレイン領域４
９）と、前記ドライバ・トランジスタのゲート電極に積
層して形成され且つ前記ドライバ・トランジスタのゲー
ト電極に形成されたコンタクト・ホールを介して前記埋
め込みコンタクト領域に接続された第二の導電膜（例え
ば第二の多結晶シリコン膜）とを備えてなるか、或い
は、
憶装置及びその製造方法に於いては、 （１）半導体基板（例えばシリコン半導体基板４１）上
のドライバ・トランジスタのゲート絶縁膜（例えばゲー
ト絶縁膜４３）に積層して形成された第一の導電膜（例
えば第一の多結晶シリコン膜）をパターニングすること
で形成されたドライバ・トランジスタのゲート電極（例
えばゲート電極４７）と、前記ドライバ・トランジスタ
のゲート電極をマスクの一部として形成され且つ前記ゲ
ート電極の下方に在る埋め込みコンタクト領域（例えば
ｎ+ −不純物領域４５）と接続されている前記ドライバ
・トランジスタのドレイン領域（例えばドレイン領域４
９）と、前記ドライバ・トランジスタのゲート電極に積
層して形成され且つ前記ドライバ・トランジスタのゲー
ト電極に形成されたコンタクト・ホールを介して前記埋
め込みコンタクト領域に接続された第二の導電膜（例え
ば第二の多結晶シリコン膜）とを備えてなるか、或い
は、
【００６２】（２）前記（１）に於いて、前記第一の導
電膜が前記埋め込みコンタクト領域の一部を表出させる
前記コンタクト・ホールを形成する際の前記ドライバ・
トランジスタのゲート絶縁膜の保護膜を兼ねた前記ドラ
イバ・トランジスタのゲート電極（例えばゲート電極４
７）であることを特徴とするか、或いは、
電膜が前記埋め込みコンタクト領域の一部を表出させる
前記コンタクト・ホールを形成する際の前記ドライバ・
トランジスタのゲート絶縁膜の保護膜を兼ねた前記ドラ
イバ・トランジスタのゲート電極（例えばゲート電極４
７）であることを特徴とするか、或いは、
【００６３】（３）前記（１）に於いて、前記ドライバ
・トランジスタのゲート電極（例えばゲート電極４７）
が前記積層された第一の導電膜及び第二の導電膜からな
ることを特徴とするか、或いは、
・トランジスタのゲート電極（例えばゲート電極４７）
が前記積層された第一の導電膜及び第二の導電膜からな
ることを特徴とするか、或いは、
【００６４】（４）前記（１）に於いて、前記第一の導
電膜からなる前記ドライバ・トランジスタのゲート電極
と前記第二の導電膜との間に介在して前記コンタクト・
ホールと同じ位置に同じパターンのコンタクト・ホール
をもつ第一の絶縁膜（例えば絶縁膜５０）と、前記第一
の絶縁膜に積層され且つ前記コンタクト・ホール内に表
出された前記埋め込みコンタクト領域に接続された前記
第二の導電膜がＴＦＴ負荷のゲート電極（例えばゲート
電極５１）であることを特徴とするか、或いは、
電膜からなる前記ドライバ・トランジスタのゲート電極
と前記第二の導電膜との間に介在して前記コンタクト・
ホールと同じ位置に同じパターンのコンタクト・ホール
をもつ第一の絶縁膜（例えば絶縁膜５０）と、前記第一
の絶縁膜に積層され且つ前記コンタクト・ホール内に表
出された前記埋め込みコンタクト領域に接続された前記
第二の導電膜がＴＦＴ負荷のゲート電極（例えばゲート
電極５１）であることを特徴とするか、或いは、
【００６５】（５）前記（１）に於いて、前記第一の導
電膜からなる前記ドライバ・トランジスタのゲート電極
と前記第二の導電膜との間に介在して前記コンタクト・
ホールと同じ位置に同じパターンのコンタクト・ホール
をもつ第一の絶縁膜と、前記第一の絶縁膜に積層され且
つ前記コンタクト・ホール内に表出された前記埋め込み
コンタクト領域に接続された前記第二の導電膜が高抵抗
負荷型ＳＲＡＭに於ける高抵抗であることを特徴とする
か、或いは、
電膜からなる前記ドライバ・トランジスタのゲート電極
と前記第二の導電膜との間に介在して前記コンタクト・
ホールと同じ位置に同じパターンのコンタクト・ホール
をもつ第一の絶縁膜と、前記第一の絶縁膜に積層され且
つ前記コンタクト・ホール内に表出された前記埋め込み
コンタクト領域に接続された前記第二の導電膜が高抵抗
負荷型ＳＲＡＭに於ける高抵抗であることを特徴とする
か、或いは、
【００６６】（６）前記（５）に於いて、前記第一の導
電膜からなる前記ドライバ・トランジスタのゲート電極
上に順に積層された前記第一の絶縁膜及び二重ゲート構
造ＴＦＴ負荷の下側ゲート電極（例えば下側ゲート電極
５２）及び前記二重ゲート構造ＴＦＴ負荷の下側ゲート
絶縁膜（例えば下側ゲート絶縁膜５３）と、最上層の前
記二重ゲート構造ＴＦＴ負荷の下側ゲート絶縁膜から最
下層の前記ドライバ・トランジスタのゲート電極までを
貫通するコンタクト・ホールを介して前記二重ゲート構
造ＴＦＴ負荷の下側ゲート電極側面及び前記ドライバ・
トランジスタのゲート電極側面及び前記埋め込みコンタ
クト領域表面と接続された二重ゲート構造ＴＦＴ負荷の
ドレイン領域（例えばドレイン領域５４）とを備えてな
るか、或いは、
電膜からなる前記ドライバ・トランジスタのゲート電極
上に順に積層された前記第一の絶縁膜及び二重ゲート構
造ＴＦＴ負荷の下側ゲート電極（例えば下側ゲート電極
５２）及び前記二重ゲート構造ＴＦＴ負荷の下側ゲート
絶縁膜（例えば下側ゲート絶縁膜５３）と、最上層の前
記二重ゲート構造ＴＦＴ負荷の下側ゲート絶縁膜から最
下層の前記ドライバ・トランジスタのゲート電極までを
貫通するコンタクト・ホールを介して前記二重ゲート構
造ＴＦＴ負荷の下側ゲート電極側面及び前記ドライバ・
トランジスタのゲート電極側面及び前記埋め込みコンタ
クト領域表面と接続された二重ゲート構造ＴＦＴ負荷の
ドレイン領域（例えばドレイン領域５４）とを備えてな
るか、或いは、
【００６７】（７）前記（５）に於いて、前記第一の導
電膜からなる前記ドライバ・トランジスタのゲート電極
上に順に積層された前記第一の絶縁膜及びＴＦＴ負荷の
下側ゲート電極及び前記ＴＦＴ負荷の下側ゲート絶縁膜
及び前記ＴＦＴ負荷のドレイン領域及び第二の絶縁膜
（例えば絶縁膜５５）と、最上層の前記第二の絶縁膜か
ら最下層の前記ドライバ・トランジスタのゲート電極ま
でを貫通するコンタクト・ホールを介して前記埋め込み
コンタクト領域と接続されたＴＦＴ負荷の上側ゲート電
極（例えば上側ゲート電極５６）とを備えてなるか、或
いは、
電膜からなる前記ドライバ・トランジスタのゲート電極
上に順に積層された前記第一の絶縁膜及びＴＦＴ負荷の
下側ゲート電極及び前記ＴＦＴ負荷の下側ゲート絶縁膜
及び前記ＴＦＴ負荷のドレイン領域及び第二の絶縁膜
（例えば絶縁膜５５）と、最上層の前記第二の絶縁膜か
ら最下層の前記ドライバ・トランジスタのゲート電極ま
でを貫通するコンタクト・ホールを介して前記埋め込み
コンタクト領域と接続されたＴＦＴ負荷の上側ゲート電
極（例えば上側ゲート電極５６）とを備えてなるか、或
いは、
【００６８】（８）半導体基板（例えばシリコン半導体
基板４１）に素子間分離の為のフィールド絶縁膜（例え
ばフィールド絶縁膜４２）を形成してからドライバ・ト
ランジスタのゲート絶縁膜（例えばゲート絶縁膜４３）
並びに第一の導電膜（例えば第一の多結晶シリコン膜）
を順に形成する工程と、次いで、前記第一の導電膜及び
前記ドライバ・トランジスタのゲート絶縁膜を介し不純
物の導入を行って埋め込みコンタクト領域（例えばｎ+
−不純物領域４５）を形成する工程と、次いで、前記第
一の導電膜及びその下の前記ドライバ・トランジスタの
ゲート絶縁膜にコンタクト・ホールを形成して前記第一
の導電膜側面と前記埋め込みコンタクト領域表面とを露
出させる工程と、次いで、前記第一の導電膜側面と前記
埋め込みコンタクト領域表面とに前記コンタクト・ホー
ル内で接続される第二の導電膜（例えば第二の多結晶シ
リコン膜）を前記第一の導電膜に積層して形成する工程
と、次いで、前記第一の導電膜並びに前記第二の導電膜
をパターニングしてドライバ・トランジスタのゲート電
極（例えばゲート電極４７）及びその他の電極・配線を
形成する工程と、次いで、前記ドライバ・トランジスタ
のゲート電極並びに前記フィールド絶縁膜をマスクとし
不純物の導入を行って前記埋め込みコンタクト領域に接
続されたドライバ・トランジスタのドレイン領域（例え
ばドレイン領域４９）を形成する工程とが含まれてなる
ことを特徴とするか、或いは、
基板４１）に素子間分離の為のフィールド絶縁膜（例え
ばフィールド絶縁膜４２）を形成してからドライバ・ト
ランジスタのゲート絶縁膜（例えばゲート絶縁膜４３）
並びに第一の導電膜（例えば第一の多結晶シリコン膜）
を順に形成する工程と、次いで、前記第一の導電膜及び
前記ドライバ・トランジスタのゲート絶縁膜を介し不純
物の導入を行って埋め込みコンタクト領域（例えばｎ+
−不純物領域４５）を形成する工程と、次いで、前記第
一の導電膜及びその下の前記ドライバ・トランジスタの
ゲート絶縁膜にコンタクト・ホールを形成して前記第一
の導電膜側面と前記埋め込みコンタクト領域表面とを露
出させる工程と、次いで、前記第一の導電膜側面と前記
埋め込みコンタクト領域表面とに前記コンタクト・ホー
ル内で接続される第二の導電膜（例えば第二の多結晶シ
リコン膜）を前記第一の導電膜に積層して形成する工程
と、次いで、前記第一の導電膜並びに前記第二の導電膜
をパターニングしてドライバ・トランジスタのゲート電
極（例えばゲート電極４７）及びその他の電極・配線を
形成する工程と、次いで、前記ドライバ・トランジスタ
のゲート電極並びに前記フィールド絶縁膜をマスクとし
不純物の導入を行って前記埋め込みコンタクト領域に接
続されたドライバ・トランジスタのドレイン領域（例え
ばドレイン領域４９）を形成する工程とが含まれてなる
ことを特徴とするか、或いは、
【００６９】（９）前記（８）に於いて、前記埋め込み
コンタクト領域を形成してから前記第一の導電膜をパタ
ーニングして前記ドライバ・トランジスタのゲート電極
を形成する工程と、次いで、前記ドライバ・トランジス
タのゲート電極並びに前記フィールド絶縁膜をマスクと
し不純物の導入を行って前記埋め込みコンタクト領域に
接続されたドライバ・トランジスタのドレイン領域を形
成する工程と、次いで、全面に絶縁膜を積層形成してか
らその絶縁膜及びその下の前記ドライバ・トランジスタ
のゲート電極及び前記ドライバ・トランジスタのゲート
絶縁膜を貫通するコンタクト・ホールを形成して前記ド
ライバ・トランジスタのゲート電極側面と前記埋め込み
コンタクト領域表面を露出させる工程と、次いで、前記
ドライバ・トランジスタのゲート電極側面と前記埋め込
みコンタクト領域表面とに前記コンタクト・ホール内で
接続される第二の導電膜を前記ドライバ・トランジスタ
のゲート電極に積層して形成する工程と、次いで、前記
第二の導電膜をＴＦＴ負荷のゲート電極（例えばゲート
電極５１）としてパターニングする工程とが含まれてな
ることを特徴とするか、或いは、
コンタクト領域を形成してから前記第一の導電膜をパタ
ーニングして前記ドライバ・トランジスタのゲート電極
を形成する工程と、次いで、前記ドライバ・トランジス
タのゲート電極並びに前記フィールド絶縁膜をマスクと
し不純物の導入を行って前記埋め込みコンタクト領域に
接続されたドライバ・トランジスタのドレイン領域を形
成する工程と、次いで、全面に絶縁膜を積層形成してか
らその絶縁膜及びその下の前記ドライバ・トランジスタ
のゲート電極及び前記ドライバ・トランジスタのゲート
絶縁膜を貫通するコンタクト・ホールを形成して前記ド
ライバ・トランジスタのゲート電極側面と前記埋め込み
コンタクト領域表面を露出させる工程と、次いで、前記
ドライバ・トランジスタのゲート電極側面と前記埋め込
みコンタクト領域表面とに前記コンタクト・ホール内で
接続される第二の導電膜を前記ドライバ・トランジスタ
のゲート電極に積層して形成する工程と、次いで、前記
第二の導電膜をＴＦＴ負荷のゲート電極（例えばゲート
電極５１）としてパターニングする工程とが含まれてな
ることを特徴とするか、或いは、
【００７０】（１０）前記（８）に於いて、前記埋め込
みコンタクト領域を形成してから前記第一の導電膜をパ
ターニングして前記ドライバ・トランジスタのゲート電
極を形成する工程と、次いで、前記ドライバ・トランジ
スタのゲート電極並びに前記フィールド絶縁膜をマスク
とし不純物の導入を行って前記埋め込みコンタクト領域
に接続された前記ドライバ・トランジスタのドレイン領
域を形成する工程と、次いで、全面に絶縁膜及び第二の
導電膜を積層形成してからパターニングして二重ゲート
構造ＴＦＴ負荷の下側ゲート電極（例えば下側ゲート電
極５２）を形成する工程と、次いで、全面に二重ゲート
構造ＴＦＴ負荷の下側ゲート絶縁膜（例えば下側ゲート
絶縁膜５３）となる第二の絶縁膜を積層形成してから最
上層である第二の絶縁膜から最下層の前記ドライバ・ト
ランジスタのゲート電極までを貫通するコンタクト・ホ
ールを形成して前記二重ゲート構造ＴＦＴ負荷の下側ゲ
ート電極側面と前記ドライバ・トランジスタのゲート電
極側面と前記埋め込みコンタクト領域表面を露出させる
工程と、次いで、前記二重ゲート構造ＴＦＴ負荷の下側
ゲート電極側面と前記ドライバ・トランジスタのゲート
電極側面と前記埋め込みコンタクト領域表面とに前記コ
ンタクト・ホール内で接続される第三の導電膜を前記二
重ゲート構造ＴＦＴ負荷の下側ゲート絶縁膜に積層して
形成する工程と、次いで、前記第三の導電膜を前記二重
ゲート構造ＴＦＴ負荷のドレイン領域（例えばドレイン
領域５４）としてパターニングする工程とが含まれてな
るか、或いは、
みコンタクト領域を形成してから前記第一の導電膜をパ
ターニングして前記ドライバ・トランジスタのゲート電
極を形成する工程と、次いで、前記ドライバ・トランジ
スタのゲート電極並びに前記フィールド絶縁膜をマスク
とし不純物の導入を行って前記埋め込みコンタクト領域
に接続された前記ドライバ・トランジスタのドレイン領
域を形成する工程と、次いで、全面に絶縁膜及び第二の
導電膜を積層形成してからパターニングして二重ゲート
構造ＴＦＴ負荷の下側ゲート電極（例えば下側ゲート電
極５２）を形成する工程と、次いで、全面に二重ゲート
構造ＴＦＴ負荷の下側ゲート絶縁膜（例えば下側ゲート
絶縁膜５３）となる第二の絶縁膜を積層形成してから最
上層である第二の絶縁膜から最下層の前記ドライバ・ト
ランジスタのゲート電極までを貫通するコンタクト・ホ
ールを形成して前記二重ゲート構造ＴＦＴ負荷の下側ゲ
ート電極側面と前記ドライバ・トランジスタのゲート電
極側面と前記埋め込みコンタクト領域表面を露出させる
工程と、次いで、前記二重ゲート構造ＴＦＴ負荷の下側
ゲート電極側面と前記ドライバ・トランジスタのゲート
電極側面と前記埋め込みコンタクト領域表面とに前記コ
ンタクト・ホール内で接続される第三の導電膜を前記二
重ゲート構造ＴＦＴ負荷の下側ゲート絶縁膜に積層して
形成する工程と、次いで、前記第三の導電膜を前記二重
ゲート構造ＴＦＴ負荷のドレイン領域（例えばドレイン
領域５４）としてパターニングする工程とが含まれてな
るか、或いは、
【００７１】（１１）前記（８）に於いて、前記ドライ
バ・トランジスタのドレイン領域を形成してから第一の
絶縁膜及び二重ゲート構造ＴＦＴ負荷の下側ゲート電極
及び二重ゲート構造ＴＦＴ負荷の下側ゲート絶縁膜及び
二重ゲート構造ＴＦＴ負荷のドレイン領域及び二重ゲー
ト構造ＴＦＴ負荷の上側ゲート絶縁膜（例えば上側ゲー
ト絶縁膜５５）を順に積層形成する工程と、次いで、最
上層の前記二重ゲート構造ＴＦＴ負荷の上側ゲート絶縁
膜から最下層の前記ドライバ・トランジスタのゲート絶
縁膜までを貫通するコンタクト・ホールを形成して前記
二重ゲート構造ＴＦＴ負荷のドレイン領域側面及び前記
二重ゲート構造ＴＦＴ負荷の下側ゲート電極側面及び前
記ドライバ・トランジスタのゲート電極側面及び前記埋
め込みコンタクト領域表面を露出させる工程と、次い
で、前記二重ゲート構造ＴＦＴ負荷のドレイン領域側面
及び前記二重ゲート構造ＴＦＴ負荷の下側ゲート電極側
面及び前記ドライバ・トランジスタのゲート電極側面と
前記埋め込みコンタクト領域表面とに前記コンタクト・
ホール内で接続される第四の導電膜を前記二重ゲート構
造ＴＦＴ負荷の上側ゲート絶縁膜に積層して形成する工
程と、次いで、前記第四の導電膜を二重ゲート構造ＴＦ
Ｔ負荷の上側ゲート電極としてパターニングする工程と
が含まれてなることを特徴とするか、或いは、
バ・トランジスタのドレイン領域を形成してから第一の
絶縁膜及び二重ゲート構造ＴＦＴ負荷の下側ゲート電極
及び二重ゲート構造ＴＦＴ負荷の下側ゲート絶縁膜及び
二重ゲート構造ＴＦＴ負荷のドレイン領域及び二重ゲー
ト構造ＴＦＴ負荷の上側ゲート絶縁膜（例えば上側ゲー
ト絶縁膜５５）を順に積層形成する工程と、次いで、最
上層の前記二重ゲート構造ＴＦＴ負荷の上側ゲート絶縁
膜から最下層の前記ドライバ・トランジスタのゲート絶
縁膜までを貫通するコンタクト・ホールを形成して前記
二重ゲート構造ＴＦＴ負荷のドレイン領域側面及び前記
二重ゲート構造ＴＦＴ負荷の下側ゲート電極側面及び前
記ドライバ・トランジスタのゲート電極側面及び前記埋
め込みコンタクト領域表面を露出させる工程と、次い
で、前記二重ゲート構造ＴＦＴ負荷のドレイン領域側面
及び前記二重ゲート構造ＴＦＴ負荷の下側ゲート電極側
面及び前記ドライバ・トランジスタのゲート電極側面と
前記埋め込みコンタクト領域表面とに前記コンタクト・
ホール内で接続される第四の導電膜を前記二重ゲート構
造ＴＦＴ負荷の上側ゲート絶縁膜に積層して形成する工
程と、次いで、前記第四の導電膜を二重ゲート構造ＴＦ
Ｔ負荷の上側ゲート電極としてパターニングする工程と
が含まれてなることを特徴とするか、或いは、
【００７２】（１２）前記（８）或いは（９）或いは
（１０）或いは（１１）に於いて、前記半導体基板に前
記素子間分離の為のフィールド絶縁膜を形成してから前
記ドライバ・トランジスタのゲート絶縁膜を形成する工
程と、次いで、前記ドライバ・トランジスタのゲート絶
縁膜を介して不純物の導入を行って埋め込みコンタクト
領域を形成してから前記第一の導電膜を形成する工程と
が含まれてなることを特徴とするか、或いは、
（１０）或いは（１１）に於いて、前記半導体基板に前
記素子間分離の為のフィールド絶縁膜を形成してから前
記ドライバ・トランジスタのゲート絶縁膜を形成する工
程と、次いで、前記ドライバ・トランジスタのゲート絶
縁膜を介して不純物の導入を行って埋め込みコンタクト
領域を形成してから前記第一の導電膜を形成する工程と
が含まれてなることを特徴とするか、或いは、
【００７３】（１３）前記（８）或いは（９）或いは
（１０）或いは（１１）に於いて、前記半導体基板に前
記素子間分離の為のフィールド絶縁膜を形成してから不
純物の導入を行って埋め込みコンタクト領域を形成する
工程と、次いで、前記ドライバ・トランジスタのゲート
絶縁膜及び前記第一の導電膜を順に形成する工程とが含
まれてなることを特徴とする。
（１０）或いは（１１）に於いて、前記半導体基板に前
記素子間分離の為のフィールド絶縁膜を形成してから不
純物の導入を行って埋め込みコンタクト領域を形成する
工程と、次いで、前記ドライバ・トランジスタのゲート
絶縁膜及び前記第一の導電膜を順に形成する工程とが含
まれてなることを特徴とする。
【００７４】
【作用】前記手段を採ることに依り、ドライバ・トラン
ジスタのゲート電極及びフィールド絶縁膜をマスクとし
てドライバ・トランジスタのドレイン領域を形成する際
に於けるリソグラフィ工程でゲート絶縁膜が損傷された
り、或いは、半導体基板が損傷されたりすることは無く
なって、特性良好なＳＲＡＭを得ることができ、しか
も、工程の増加がないようにすることもできる。
ジスタのゲート電極及びフィールド絶縁膜をマスクとし
てドライバ・トランジスタのドレイン領域を形成する際
に於けるリソグラフィ工程でゲート絶縁膜が損傷された
り、或いは、半導体基板が損傷されたりすることは無く
なって、特性良好なＳＲＡＭを得ることができ、しか
も、工程の増加がないようにすることもできる。
【００７５】
【実施例】図１乃至図４は本発明に於ける第一実施例を
解説する為の工程要所に於けるＴＦＴを負荷とするＳＲ
ＡＭの要部切断側面図を表し、以下、これ等の図を参照
しつつ詳細に説明する。尚、以下に説明する各実施例に
於ける図の断面は、従来の技術を説明する為の図である
図５７乃至図６３に見られる断面と同じところを採って
あり、そして、図４１乃至図５６の一部に相当する部分
を対象として説明している。従って、図１乃至図２３に
現されている部分以外の部分は従来例と全く変わりな
い。
解説する為の工程要所に於けるＴＦＴを負荷とするＳＲ
ＡＭの要部切断側面図を表し、以下、これ等の図を参照
しつつ詳細に説明する。尚、以下に説明する各実施例に
於ける図の断面は、従来の技術を説明する為の図である
図５７乃至図６３に見られる断面と同じところを採って
あり、そして、図４１乃至図５６の一部に相当する部分
を対象として説明している。従って、図１乃至図２３に
現されている部分以外の部分は従来例と全く変わりな
い。
【００７６】図１参照 １−（１） 選択的熱酸化法を適用することに依り、シリコン半導体
基板４１上に素子分離の為のＳｉＯ2 からなる厚さ例え
ば４０００〔Å〕のフィールド絶縁膜４２を形成する。 １−（２） 選択的熱酸化を行った際に用いた耐酸化性マスク膜など
を除去してシリコン半導体基板４１に於ける活性領域を
表出させる。 １−（３） 熱酸化法を適用することに依り、ＳｉＯ2 からなる厚さ
例えば１００〔Å〕のゲート絶縁膜４３を形成する。 １−（４） ＣＶＤ法を適用することに依り、ｎ型不純物を含有して
厚さが例えば５００〔Å〕である第一の多結晶シリコン
膜を形成する。この第一の多結晶シリコン膜は、後にパ
ターニングされて、ドライバ・トランジスタに於けるゲ
ート電極の一部として作用すると共にゲート絶縁膜４３
を保護する役目も果たすものである。
基板４１上に素子分離の為のＳｉＯ2 からなる厚さ例え
ば４０００〔Å〕のフィールド絶縁膜４２を形成する。 １−（２） 選択的熱酸化を行った際に用いた耐酸化性マスク膜など
を除去してシリコン半導体基板４１に於ける活性領域を
表出させる。 １−（３） 熱酸化法を適用することに依り、ＳｉＯ2 からなる厚さ
例えば１００〔Å〕のゲート絶縁膜４３を形成する。 １−（４） ＣＶＤ法を適用することに依り、ｎ型不純物を含有して
厚さが例えば５００〔Å〕である第一の多結晶シリコン
膜を形成する。この第一の多結晶シリコン膜は、後にパ
ターニングされて、ドライバ・トランジスタに於けるゲ
ート電極の一部として作用すると共にゲート絶縁膜４３
を保護する役目も果たすものである。
【００７７】図２参照 ２−（１） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、埋め込みコンタクト領域を形成する為の
開口４４Ａをもつフォト・レジスト膜４４を形成する。 ２−（２） 開口４４Ａをもつフォト・レジスト膜４４をマスクとし
てイオン注入法を適用することに依り、ドーズ量を例え
ば１×１０15〔cm-2〕、また、加速エネルギを例えば１
５０〔ｋｅＶ〕としてＡｓイオンの打ち込みを行って、
埋め込みコンタクト領域であるｎ+ −不純物領域４５を
形成する。
ることに依り、埋め込みコンタクト領域を形成する為の
開口４４Ａをもつフォト・レジスト膜４４を形成する。 ２−（２） 開口４４Ａをもつフォト・レジスト膜４４をマスクとし
てイオン注入法を適用することに依り、ドーズ量を例え
ば１×１０15〔cm-2〕、また、加速エネルギを例えば１
５０〔ｋｅＶ〕としてＡｓイオンの打ち込みを行って、
埋め込みコンタクト領域であるｎ+ −不純物領域４５を
形成する。
【００７８】図３参照 ３−（１） ｎ+ −不純物領域４５を形成する為のマスクとして用い
たフォト・レジスト膜４４を酸素プラズマに曝して除去
する。この際、第一の多結晶シリコン膜に於ける表面に
酸化膜が形成されたとしても何ら差支えない。 ３−（２） リソグラフィ技術に於けるレジスト・プロセス及びエッ
チング・ガスをＣＣｌ4 ／Ｏ2 （多結晶シリコン用）と
ＣＨＦ3 ／Ｈｅ（ＳｉＯ2 用）とするＲＩＥ法を適用す
ることに依り、ｎ+ −不純物領域４５の内側に於いて、
第一の多結晶シリコン膜並びにゲート絶縁膜４３の選択
的エッチングを行ってコンタクト・ホール４６を形成す
る。この工程を経ると、工程３−（１）に於いて、フォ
ト・レジスト膜４４を除去する際に生成された酸化膜も
除去されてしまう。
たフォト・レジスト膜４４を酸素プラズマに曝して除去
する。この際、第一の多結晶シリコン膜に於ける表面に
酸化膜が形成されたとしても何ら差支えない。 ３−（２） リソグラフィ技術に於けるレジスト・プロセス及びエッ
チング・ガスをＣＣｌ4 ／Ｏ2 （多結晶シリコン用）と
ＣＨＦ3 ／Ｈｅ（ＳｉＯ2 用）とするＲＩＥ法を適用す
ることに依り、ｎ+ −不純物領域４５の内側に於いて、
第一の多結晶シリコン膜並びにゲート絶縁膜４３の選択
的エッチングを行ってコンタクト・ホール４６を形成す
る。この工程を経ると、工程３−（１）に於いて、フォ
ト・レジスト膜４４を除去する際に生成された酸化膜も
除去されてしまう。
【００７９】図４参照 ４−（１） ＣＶＤ法を適用することに依り、ｎ型不純物を含有した
厚さが例えば５００〔Å〕の第二の多結晶シリコン膜を
形成する。 ４−（２） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＨＢｒ／ＨｅとするＲＩＥ法を適用す
ることに依り、第二の多結晶シリコン膜並びに第一の多
結晶シリコン膜のパターニングを行ってゲート電極４７
を形成する。前記したように、エッチング・ガスをＨＢ
ｒ／Ｈｅとした場合、多結晶シリコンのみがエッチング
され、ＳｉＯ2 は全くといってよいほどエッチングされ
ないから、第一の多結晶シリコン膜の下地であるゲート
絶縁膜４３はエッチング・ストッパとなり、シリコン半
導体基板４１が損傷される虞は皆無である。 ４−（３） ゲート電極４７及びフィールド絶縁膜４２をマスクとし
てイオン注入法を適用することに依り、ドーズ量を例え
ば１×１０15〔cm-2〕、加速エネルギを例えば５０〔ｋ
ｅＶ〕としてＡｓイオンの打ち込みを行って、ｎ+ −ソ
ース領域（図示せず）及びｎ+ −ドレイン領域４９を形
成する。図から明らかなように、ドライバ・トランジス
タに於けるゲート電極４７がコンタクトしているｎ+ −
不純物領域４５はｎ+ −ドレイン領域４９の方向に延び
て互いに接続されているから、ドライバ・トランジスタ
のｎ+ −ドレイン領域４９とドライバ・トランジスタの
ゲート電極４７とが接続された状態に在る。
厚さが例えば５００〔Å〕の第二の多結晶シリコン膜を
形成する。 ４−（２） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＨＢｒ／ＨｅとするＲＩＥ法を適用す
ることに依り、第二の多結晶シリコン膜並びに第一の多
結晶シリコン膜のパターニングを行ってゲート電極４７
を形成する。前記したように、エッチング・ガスをＨＢ
ｒ／Ｈｅとした場合、多結晶シリコンのみがエッチング
され、ＳｉＯ2 は全くといってよいほどエッチングされ
ないから、第一の多結晶シリコン膜の下地であるゲート
絶縁膜４３はエッチング・ストッパとなり、シリコン半
導体基板４１が損傷される虞は皆無である。 ４−（３） ゲート電極４７及びフィールド絶縁膜４２をマスクとし
てイオン注入法を適用することに依り、ドーズ量を例え
ば１×１０15〔cm-2〕、加速エネルギを例えば５０〔ｋ
ｅＶ〕としてＡｓイオンの打ち込みを行って、ｎ+ −ソ
ース領域（図示せず）及びｎ+ −ドレイン領域４９を形
成する。図から明らかなように、ドライバ・トランジス
タに於けるゲート電極４７がコンタクトしているｎ+ −
不純物領域４５はｎ+ −ドレイン領域４９の方向に延び
て互いに接続されているから、ドライバ・トランジスタ
のｎ+ −ドレイン領域４９とドライバ・トランジスタの
ゲート電極４７とが接続された状態に在る。
【００８０】第一実施例では、シリコン半導体基板４１
と接続される第二の多結晶シリコン膜が形成される段階
で、ゲート絶縁膜４３は第一の多結晶シリコン膜に依っ
て保護された状態にあることから、損傷を受けるような
ことは起こらない。但し、従来の技術に比較すると、マ
スク工程が一回増加することになる。
と接続される第二の多結晶シリコン膜が形成される段階
で、ゲート絶縁膜４３は第一の多結晶シリコン膜に依っ
て保護された状態にあることから、損傷を受けるような
ことは起こらない。但し、従来の技術に比較すると、マ
スク工程が一回増加することになる。
【００８１】図５乃至図８は本発明に於ける第二実施例
を解説する為の工程要所に於けるＴＦＴを負荷とするＳ
ＲＡＭの要部切断側面図を表し、以下、これ等の図を参
照しつつ詳細に説明する。 図５参照 ５−（１） 第一実施例と全く同じ工程で、シリコン半導体基板４１
にフィールド絶縁膜４２、ゲート絶縁膜４３、不純物を
含有した第一の多結晶シリコン膜、ｎ+ −不純物領域４
５を形成する。
を解説する為の工程要所に於けるＴＦＴを負荷とするＳ
ＲＡＭの要部切断側面図を表し、以下、これ等の図を参
照しつつ詳細に説明する。 図５参照 ５−（１） 第一実施例と全く同じ工程で、シリコン半導体基板４１
にフィールド絶縁膜４２、ゲート絶縁膜４３、不純物を
含有した第一の多結晶シリコン膜、ｎ+ −不純物領域４
５を形成する。
【００８２】図６参照 ６−（１） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＨＢｒ／ＨｅとするＲＩＥ法を適用す
ることに依り、第一の多結晶シリコン膜のパターニング
を行ってゲート電極４７を形成する。 ６−（２） ゲート電極４７及びフィールド絶縁膜４２をマスクとし
てイオン注入法を適用することに依り、ドーズ量を例え
ば１×１０15〔cm-2〕、加速エネルギを例えば５０〔ｋ
ｅＶ〕としてＡｓイオンの打ち込みを行って、ｎ+ −ソ
ース領域（図示せず）及びｎ+ −ドレイン領域４９を形
成する。本実施例では、このように早い段階で、ゲート
電極４７がコンタクトしているｎ+ −不純物領域４５と
ｎ+ −ドレイン領域４９とが互いに接続され、ドライバ
・トランジスタのｎ+ −ドレイン領域４９及びゲート電
極４７とが接続された状態にしてしまう。
ッチング・ガスをＨＢｒ／ＨｅとするＲＩＥ法を適用す
ることに依り、第一の多結晶シリコン膜のパターニング
を行ってゲート電極４７を形成する。 ６−（２） ゲート電極４７及びフィールド絶縁膜４２をマスクとし
てイオン注入法を適用することに依り、ドーズ量を例え
ば１×１０15〔cm-2〕、加速エネルギを例えば５０〔ｋ
ｅＶ〕としてＡｓイオンの打ち込みを行って、ｎ+ −ソ
ース領域（図示せず）及びｎ+ −ドレイン領域４９を形
成する。本実施例では、このように早い段階で、ゲート
電極４７がコンタクトしているｎ+ −不純物領域４５と
ｎ+ −ドレイン領域４９とが互いに接続され、ドライバ
・トランジスタのｎ+ −ドレイン領域４９及びゲート電
極４７とが接続された状態にしてしまう。
【００８３】図７参照 ７−（１） ＣＶＤ法を適用することに依って、ＳｉＯ2 からなる厚
さが例えば１０００〔Å〕である絶縁膜５０を形成す
る。 ７−（２） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＨＦ3 ／Ｈｅ（ＳｉＯ2 用）及びＨ
Ｂｒ／Ｈｅ（多結晶シリコン用）とするＲＩＥ法を適用
することに依り、ＳｉＯ2 からなる絶縁膜５０、第一の
多結晶シリコン膜であるドライバ・トランジスタのゲー
ト電極４７の選択的エッチングを行ってコンタクト・ホ
ール５０Ａを形成する。
さが例えば１０００〔Å〕である絶縁膜５０を形成す
る。 ７−（２） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＨＦ3 ／Ｈｅ（ＳｉＯ2 用）及びＨ
Ｂｒ／Ｈｅ（多結晶シリコン用）とするＲＩＥ法を適用
することに依り、ＳｉＯ2 からなる絶縁膜５０、第一の
多結晶シリコン膜であるドライバ・トランジスタのゲー
ト電極４７の選択的エッチングを行ってコンタクト・ホ
ール５０Ａを形成する。
【００８４】図８参照 ８−（１） ＣＶＤ法を適用することに依って、ｎ型不純物を含有し
た厚さ例えば５００〔Å〕の第二の多結晶シリコン膜を
形成する。図から判るように、この第二の多結晶シリコ
ン膜はコンタクト・ホール５０Ａの側面でドライバ・ト
ランジスタのゲート電極４７とコンタクトし、且つ、コ
ンタクト・ホール５０Ａの底でｎ+−不純物領域４５の
表面とコンタクトしている。 ８−（２） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＨＢｒ／ＨｅとするＲＩＥ法を適用す
ることに依り、第二の多結晶シリコン膜のパターニング
を行ってＴＦＴ負荷のゲート電極５１などを形成する。
た厚さ例えば５００〔Å〕の第二の多結晶シリコン膜を
形成する。図から判るように、この第二の多結晶シリコ
ン膜はコンタクト・ホール５０Ａの側面でドライバ・ト
ランジスタのゲート電極４７とコンタクトし、且つ、コ
ンタクト・ホール５０Ａの底でｎ+−不純物領域４５の
表面とコンタクトしている。 ８−（２） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＨＢｒ／ＨｅとするＲＩＥ法を適用す
ることに依り、第二の多結晶シリコン膜のパターニング
を行ってＴＦＴ負荷のゲート電極５１などを形成する。
【００８５】第二実施例では、ゲート絶縁膜４３の損傷
が起こらないのは勿論のこと、第一実施例でゲート絶縁
膜４３を保護する為に形成された第一の多結晶シリコン
膜に相当するものは、ＳＲＡＭに於いて本来的に必要な
ドライバ・トランジスタのゲート電極を兼用しているの
でマスク工程の増加もない。尚、本実施例は、ＴＦＴを
負荷とするものに限られず、高抵抗負荷の場合にも適用
することができる。その場合、ＴＦＴ負荷のゲート電極
５１に相当する部分が高抵抗負荷となる。
が起こらないのは勿論のこと、第一実施例でゲート絶縁
膜４３を保護する為に形成された第一の多結晶シリコン
膜に相当するものは、ＳＲＡＭに於いて本来的に必要な
ドライバ・トランジスタのゲート電極を兼用しているの
でマスク工程の増加もない。尚、本実施例は、ＴＦＴを
負荷とするものに限られず、高抵抗負荷の場合にも適用
することができる。その場合、ＴＦＴ負荷のゲート電極
５１に相当する部分が高抵抗負荷となる。
【００８６】図９乃至図１２は本発明に於ける第三実施
例を解説する為の工程要所に於ける二重ゲート構造ＴＦ
Ｔ負荷ＳＲＡＭの要部切断側面図を表し、以下、これ等
の図を参照しつつ詳細に説明する。
例を解説する為の工程要所に於ける二重ゲート構造ＴＦ
Ｔ負荷ＳＲＡＭの要部切断側面図を表し、以下、これ等
の図を参照しつつ詳細に説明する。
【００８７】図９参照 ９−（１） 第二実施例と全く同じ工程で、シリコン半導体基板４１
にフィールド絶縁膜４２、ゲート絶縁膜４３、ドライバ
・トランジスタのゲート電極４７、ｎ+ −不純物領域４
５、ｎ+ −ソース領域（図示せず）、ｎ+ −ドレイン領
域４９を形成する。
にフィールド絶縁膜４２、ゲート絶縁膜４３、ドライバ
・トランジスタのゲート電極４７、ｎ+ −不純物領域４
５、ｎ+ −ソース領域（図示せず）、ｎ+ −ドレイン領
域４９を形成する。
【００８８】図１０参照 １０−（１） ＣＶＤ法を適用することに依って、ＳｉＯ2 からなる厚
さが例えば１０００〔Å〕である絶縁膜５０を形成す
る。 １０−（２） ＣＶＤ法を適用することに依り、厚さ例えば５００
〔Å〕の第二の多結晶シリコン膜を形成する。 １０−（３） 熱拡散法を適用することに依り、前記第二の多結晶シリ
コン膜に例えば１×１０21〔cm-3〕のＰを拡散する。 １０−（４） リソグラフィ技術に於けるレジスト・プロセス及びエッ
チング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法を適用す
ることに依り、前記第二の多結晶シリコン膜のパターニ
ングを行って二重ゲート構造ＴＦＴ負荷の下側ゲート電
極５２を形成する。
さが例えば１０００〔Å〕である絶縁膜５０を形成す
る。 １０−（２） ＣＶＤ法を適用することに依り、厚さ例えば５００
〔Å〕の第二の多結晶シリコン膜を形成する。 １０−（３） 熱拡散法を適用することに依り、前記第二の多結晶シリ
コン膜に例えば１×１０21〔cm-3〕のＰを拡散する。 １０−（４） リソグラフィ技術に於けるレジスト・プロセス及びエッ
チング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法を適用す
ることに依り、前記第二の多結晶シリコン膜のパターニ
ングを行って二重ゲート構造ＴＦＴ負荷の下側ゲート電
極５２を形成する。
【００８９】図１１参照 １１−（１） ＣＶＤ法を適用することに依り、ＳｉＯ2 からなる厚さ
例えば２００〔Å〕である二重ゲート構造ＴＦＴ負荷の
下側ゲート絶縁膜５３を形成する。 １１−（２） ＣＶＤ法を適用することに依り、厚さ例えば５００
〔Å〕の第三の多結晶シリコン膜を形成する。 １１−（３） リソグラフィ技術に於けるレジスト・プロセス及びイオ
ン注入法を適用することに依り、ドーズ量を１×１０14
〔cm-2〕、また、加速エネルギを５〔ｋｅＶ〕として、
二重ゲート構造ＴＦＴ負荷のソース領域及びドレイン領
域となるべき部分にＢイオンの打ち込みを行う。 １１−（４） リソグラフィ技術に於けるレジスト・プロセス及びエッ
チング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法を適用す
ることに依り、第三の多結晶シリコン膜のパターニング
を行って二重ゲート構造ＴＦＴ負荷のソース領域（図示
せず）、ドレイン領域５４、チャネル領域（図示せ
ず）、ＶCC電源レベル供給線（図示せず）などを形成す
る。
例えば２００〔Å〕である二重ゲート構造ＴＦＴ負荷の
下側ゲート絶縁膜５３を形成する。 １１−（２） ＣＶＤ法を適用することに依り、厚さ例えば５００
〔Å〕の第三の多結晶シリコン膜を形成する。 １１−（３） リソグラフィ技術に於けるレジスト・プロセス及びイオ
ン注入法を適用することに依り、ドーズ量を１×１０14
〔cm-2〕、また、加速エネルギを５〔ｋｅＶ〕として、
二重ゲート構造ＴＦＴ負荷のソース領域及びドレイン領
域となるべき部分にＢイオンの打ち込みを行う。 １１−（４） リソグラフィ技術に於けるレジスト・プロセス及びエッ
チング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法を適用す
ることに依り、第三の多結晶シリコン膜のパターニング
を行って二重ゲート構造ＴＦＴ負荷のソース領域（図示
せず）、ドレイン領域５４、チャネル領域（図示せ
ず）、ＶCC電源レベル供給線（図示せず）などを形成す
る。
【００９０】図１２参照 １２−（１） ＣＶＤ法を適用することに依り、厚さ例えば５００
〔Å〕のＳｉＯ2 からなる二重ゲート構造ＴＦＴ負荷の
上側ゲート絶縁膜５５を形成する。 １２−（２） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＨＦ3 ／Ｈｅ（ＳｉＯ2 用）及びＨ
Ｂｒ／Ｈｅ（多結晶シリコン用）とするＲＩＥ法を適用
することに依り、ＳｉＯ2 からなる二重ゲート構造ＴＦ
Ｔ負荷の上側ゲート絶縁膜５５、二重ゲート構造ＴＦＴ
負荷のドレイン領域５４、ＳｉＯ2 からなる二重ゲート
構造ＴＦＴ負荷の下側ゲート絶縁膜５３、二重ゲート構
造ＴＦＴ負荷の下側ゲート電極５２、ＳｉＯ2 からなる
絶縁膜５０、ドライバ・トランジスタのゲート電極４７
の選択的エッチングを行ってコンタクト・ホールを形成
する。 １２−（３） ＣＶＤ法を適用することに依り、厚さ例えば５００
〔Å〕の第四の多結晶シリコン膜を形成する。 １２−（４） 熱拡散法を適用することに依り、前記第四の多結晶シリ
コン膜に例えば１×１０21〔cm-3〕のＰを拡散する。 １２−（５） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＨＢｒ／ＨｅとするＲＩＥ法を適用す
ることに依り、第四の多結晶シリコン膜のパターニング
を行って二重ゲート構造ＴＦＴ負荷の上側ゲート電極５
６などを形成する。図から判るように、この上側ゲート
電極５６はコンタクト・ホールの側面で二重ゲート構造
ＴＦＴ負荷のドレイン領域５４、二重ゲート構造ＴＦＴ
負荷の下側ゲート電極５２、ドライバ・トランジスタの
ゲート電極４７とコンタクトし、且つ、コンタクト・ホ
ールの底でｎ+ −不純物領域４５の表面とコンタクトし
ている。従って、それらの全てがドライバ・トランジス
タのドレイン領域４９とコンタクトしている。
〔Å〕のＳｉＯ2 からなる二重ゲート構造ＴＦＴ負荷の
上側ゲート絶縁膜５５を形成する。 １２−（２） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＨＦ3 ／Ｈｅ（ＳｉＯ2 用）及びＨ
Ｂｒ／Ｈｅ（多結晶シリコン用）とするＲＩＥ法を適用
することに依り、ＳｉＯ2 からなる二重ゲート構造ＴＦ
Ｔ負荷の上側ゲート絶縁膜５５、二重ゲート構造ＴＦＴ
負荷のドレイン領域５４、ＳｉＯ2 からなる二重ゲート
構造ＴＦＴ負荷の下側ゲート絶縁膜５３、二重ゲート構
造ＴＦＴ負荷の下側ゲート電極５２、ＳｉＯ2 からなる
絶縁膜５０、ドライバ・トランジスタのゲート電極４７
の選択的エッチングを行ってコンタクト・ホールを形成
する。 １２−（３） ＣＶＤ法を適用することに依り、厚さ例えば５００
〔Å〕の第四の多結晶シリコン膜を形成する。 １２−（４） 熱拡散法を適用することに依り、前記第四の多結晶シリ
コン膜に例えば１×１０21〔cm-3〕のＰを拡散する。 １２−（５） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＨＢｒ／ＨｅとするＲＩＥ法を適用す
ることに依り、第四の多結晶シリコン膜のパターニング
を行って二重ゲート構造ＴＦＴ負荷の上側ゲート電極５
６などを形成する。図から判るように、この上側ゲート
電極５６はコンタクト・ホールの側面で二重ゲート構造
ＴＦＴ負荷のドレイン領域５４、二重ゲート構造ＴＦＴ
負荷の下側ゲート電極５２、ドライバ・トランジスタの
ゲート電極４７とコンタクトし、且つ、コンタクト・ホ
ールの底でｎ+ −不純物領域４５の表面とコンタクトし
ている。従って、それらの全てがドライバ・トランジス
タのドレイン領域４９とコンタクトしている。
【００９１】第三実施例では、二重ゲート構造ＴＦＴ負
荷の上側ゲート電極５６が最上層から最下層まで貫通す
ることに依って、ドライバ・トランジスタと二重ゲート
構造ＴＦＴ負荷とを組み合わせる場合に必要な接続を行
っている。勿論、ゲート絶縁膜４３の損傷は起こらず、
また、通常の二重ゲート構造ＴＦＴ負荷をもつＳＲＡＭ
を製造する場合に比較してマスク工程は二回減少してい
る。
荷の上側ゲート電極５６が最上層から最下層まで貫通す
ることに依って、ドライバ・トランジスタと二重ゲート
構造ＴＦＴ負荷とを組み合わせる場合に必要な接続を行
っている。勿論、ゲート絶縁膜４３の損傷は起こらず、
また、通常の二重ゲート構造ＴＦＴ負荷をもつＳＲＡＭ
を製造する場合に比較してマスク工程は二回減少してい
る。
【００９２】第一実施例乃至第三実施例に於いては、接
続用の不純物領域であるｎ+ −不純物領域４５を形成す
る際、ドライバ・トランジスタに於けるゲート電極４７
となるべき第一の多結晶シリコン膜を貫通するイオン注
入を行っているが、この他の手段を採った実施例につい
て説明する。
続用の不純物領域であるｎ+ −不純物領域４５を形成す
る際、ドライバ・トランジスタに於けるゲート電極４７
となるべき第一の多結晶シリコン膜を貫通するイオン注
入を行っているが、この他の手段を採った実施例につい
て説明する。
【００９３】図１３及び図１４は本発明に於ける第四実
施例を解説する為の工程要所に於けるＳＲＡＭの要部切
断側面図を表し、以下、これ等の図を参照しつつ詳細に
説明する。
施例を解説する為の工程要所に於けるＳＲＡＭの要部切
断側面図を表し、以下、これ等の図を参照しつつ詳細に
説明する。
【００９４】図１３参照 １３−（１） 第一実施例乃至第三実施例と全く同じ工程で、シリコン
半導体基板４１にフィールド絶縁膜４２、ゲート絶縁膜
４３を形成する。 １３−（２） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、ｎ+ −不純物領域４５の形成予定部分に
対応する開口４４Ａをもったフォト・レジスト膜４４を
形成する。 １３−（３） 開口４４Ａをもつフォト・レジスト膜４４をマスクとし
てイオン注入法を適用することに依り、ドーズ量を例え
ば１×１０15〔cm-2〕、また、加速エネルギを例えば３
０〔ｋｅＶ〕としてＡｓイオンの打ち込みを行って、埋
め込みコンタクト領域であるｎ+ −不純物領域４５を形
成する。
半導体基板４１にフィールド絶縁膜４２、ゲート絶縁膜
４３を形成する。 １３−（２） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、ｎ+ −不純物領域４５の形成予定部分に
対応する開口４４Ａをもったフォト・レジスト膜４４を
形成する。 １３−（３） 開口４４Ａをもつフォト・レジスト膜４４をマスクとし
てイオン注入法を適用することに依り、ドーズ量を例え
ば１×１０15〔cm-2〕、また、加速エネルギを例えば３
０〔ｋｅＶ〕としてＡｓイオンの打ち込みを行って、埋
め込みコンタクト領域であるｎ+ −不純物領域４５を形
成する。
【００９５】図１４参照 １４−（１） ｎ+ −不純物領域４５を形成する為のマスクとして用い
たフォト・レジスト膜４４を酸素プラズマに曝して除去
する。 １４−（２） ＣＶＤ法を適用することに依り、ｎ型不純物を含有して
厚さが例えば５００〔Å〕である第一の多結晶シリコン
膜を形成する。 １４−（３） この後、第一実施例乃至第三実施例と同様な工程を採っ
て完成させる。
たフォト・レジスト膜４４を酸素プラズマに曝して除去
する。 １４−（２） ＣＶＤ法を適用することに依り、ｎ型不純物を含有して
厚さが例えば５００〔Å〕である第一の多結晶シリコン
膜を形成する。 １４−（３） この後、第一実施例乃至第三実施例と同様な工程を採っ
て完成させる。
【００９６】前記説明した第四実施例では、ゲート絶縁
膜４３上にフォト・レジスト膜４４を形成し、それをパ
ターニングして開口４４Ａを形成しているが、この工程
を実施した場合、ゲート絶縁膜４３は損傷を受けること
があるので、その面では好ましい実施例とは言えない。
膜４３上にフォト・レジスト膜４４を形成し、それをパ
ターニングして開口４４Ａを形成しているが、この工程
を実施した場合、ゲート絶縁膜４３は損傷を受けること
があるので、その面では好ましい実施例とは言えない。
【００９７】図１５及び図１６は本発明に於ける第五実
施例を解説する為の工程要所に於けるＳＲＡＭの要部切
断側面図を表し、以下、これ等の図を参照しつつ詳細に
説明する。
施例を解説する為の工程要所に於けるＳＲＡＭの要部切
断側面図を表し、以下、これ等の図を参照しつつ詳細に
説明する。
【００９８】図１５参照 １５−（１） 第一実施例乃至第四実施例と全く同じ工程で、シリコン
半導体基板４１にフィールド絶縁膜４２を形成する。 １５−（２） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、ｎ+ −不純物領域４５の形成予定部分に
対応する開口４４Ａをもったフォト・レジスト膜４４を
形成する。 １５−（３） 開口４４Ａをもつフォト・レジスト膜４４をマスクとし
てイオン注入法を適用することに依り、ドーズ量を例え
ば１×１０15〔cm-2〕、また、加速エネルギを例えば３
０〔ｋｅＶ〕としてＡｓイオンの打ち込みを行って、埋
め込みコンタクト領域であるｎ+ −不純物領域４５を形
成する。
半導体基板４１にフィールド絶縁膜４２を形成する。 １５−（２） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、ｎ+ −不純物領域４５の形成予定部分に
対応する開口４４Ａをもったフォト・レジスト膜４４を
形成する。 １５−（３） 開口４４Ａをもつフォト・レジスト膜４４をマスクとし
てイオン注入法を適用することに依り、ドーズ量を例え
ば１×１０15〔cm-2〕、また、加速エネルギを例えば３
０〔ｋｅＶ〕としてＡｓイオンの打ち込みを行って、埋
め込みコンタクト領域であるｎ+ −不純物領域４５を形
成する。
【００９９】図１６参照 １６−（１） ｎ+ −不純物領域４５を形成する為のマスクとして用い
たフォト・レジスト膜４４を酸素プラズマに曝して除去
する。 １６−（２） 熱酸化法を適用することに依り、ＳｉＯ2 からなる厚さ
例えば１００〔Å〕のゲート絶縁膜４３を形成する。 １６−（３） ＣＶＤ法を適用することに依り、ｎ型不純物を含有して
厚さが例えば５００〔Å〕である第一の多結晶シリコン
膜を形成する。 １６−（４） この後、第一実施例乃至第三実施例と同様な工程を採っ
て完成させる。
たフォト・レジスト膜４４を酸素プラズマに曝して除去
する。 １６−（２） 熱酸化法を適用することに依り、ＳｉＯ2 からなる厚さ
例えば１００〔Å〕のゲート絶縁膜４３を形成する。 １６−（３） ＣＶＤ法を適用することに依り、ｎ型不純物を含有して
厚さが例えば５００〔Å〕である第一の多結晶シリコン
膜を形成する。 １６−（４） この後、第一実施例乃至第三実施例と同様な工程を採っ
て完成させる。
【０１００】前記した第五実施例に於いては、ゲート絶
縁膜４３を良質なものとする為、その形成時に高い温度
を適用すると、既に形成してあるｎ+ −不純物領域４５
に於けるＡｓが大きく拡散するので好ましくない。前記
したように、第四実施例及び第五実施例は何れも欠点を
持っていて、第一実施例乃至第三実施例に比較すると好
ましくはないが、諸条件を適切に選択すれば実用の範囲
内に入ることができる。
縁膜４３を良質なものとする為、その形成時に高い温度
を適用すると、既に形成してあるｎ+ −不純物領域４５
に於けるＡｓが大きく拡散するので好ましくない。前記
したように、第四実施例及び第五実施例は何れも欠点を
持っていて、第一実施例乃至第三実施例に比較すると好
ましくはないが、諸条件を適切に選択すれば実用の範囲
内に入ることができる。
【０１０１】図１７乃至図２０は本発明に於ける第六実
施例を解説する為の工程要所に於ける高抵抗を負荷とす
るＳＲＡＭの要部切断側面図を表し、以下、これ等の図
を参照しつつ詳細に説明する。
施例を解説する為の工程要所に於ける高抵抗を負荷とす
るＳＲＡＭの要部切断側面図を表し、以下、これ等の図
を参照しつつ詳細に説明する。
【０１０２】図１７参照 １７−（１） 選択的熱酸化法を適用することに依り、シリコン半導体
基板４１上に素子分離の為のＳｉＯ2 からなる厚さ例え
ば４０００〔Å〕のフィールド絶縁膜４２を形成する。 １７−（２） 選択的熱酸化を行った際に用いた耐酸化性マスク膜など
を除去してシリコン半導体基板４１に於ける活性領域を
表出させる。 １７−（３） 熱酸化法を適用することに依り、ＳｉＯ2 からなる厚さ
例えば１００〔Å〕のゲート絶縁膜４３を形成する。 １７−（４） ＣＶＤ法を適用することに依り、ｎ型不純物を含有して
厚さが例えば５００〔Å〕である第一の多結晶シリコン
膜を形成する。この第一の多結晶シリコン膜は、後にパ
ターニングされて、ドライバ・トランジスタに於けるゲ
ート電極の一部として作用すると共にゲート絶縁膜４３
を保護する役目も果たすものである。 １７−（５） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、埋め込みコンタクト領域を形成する為の
開口を有するフォト・レジスト膜（図示せず、要すれ
ば、図２を参照）を形成する。 １７−（６） 開口をもつフォト・レジスト膜をマスクとしてイオン注
入法を適用することに依り、ドーズ量を例えば１×１０
15〔cm-2〕、また、加速エネルギを例えば１５０〔ｋｅ
Ｖ〕としてＡｓイオンの打ち込みを行って、埋め込みコ
ンタクト領域であるｎ+ −不純物領域４５を形成する。
基板４１上に素子分離の為のＳｉＯ2 からなる厚さ例え
ば４０００〔Å〕のフィールド絶縁膜４２を形成する。 １７−（２） 選択的熱酸化を行った際に用いた耐酸化性マスク膜など
を除去してシリコン半導体基板４１に於ける活性領域を
表出させる。 １７−（３） 熱酸化法を適用することに依り、ＳｉＯ2 からなる厚さ
例えば１００〔Å〕のゲート絶縁膜４３を形成する。 １７−（４） ＣＶＤ法を適用することに依り、ｎ型不純物を含有して
厚さが例えば５００〔Å〕である第一の多結晶シリコン
膜を形成する。この第一の多結晶シリコン膜は、後にパ
ターニングされて、ドライバ・トランジスタに於けるゲ
ート電極の一部として作用すると共にゲート絶縁膜４３
を保護する役目も果たすものである。 １７−（５） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、埋め込みコンタクト領域を形成する為の
開口を有するフォト・レジスト膜（図示せず、要すれ
ば、図２を参照）を形成する。 １７−（６） 開口をもつフォト・レジスト膜をマスクとしてイオン注
入法を適用することに依り、ドーズ量を例えば１×１０
15〔cm-2〕、また、加速エネルギを例えば１５０〔ｋｅ
Ｖ〕としてＡｓイオンの打ち込みを行って、埋め込みコ
ンタクト領域であるｎ+ −不純物領域４５を形成する。
【０１０３】図１８参照 １８−（１） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＨＢｒ／ＨｅとするＲＩＥ法を適用す
ることに依り、第一の多結晶シリコン膜のパターニング
を行ってゲート電極４７を形成する。 １８−（２） ゲート電極４７及びフィールド絶縁膜４２をマスクとし
てイオン注入法を適用することに依り、ドーズ量を例え
ば１×１０15〔cm-2〕、加速エネルギを例えば５０〔ｋ
ｅＶ〕としてＡｓイオンの打ち込みを行って、ｎ+ −ソ
ース領域（図示せず）及びｎ+ −ドレイン領域４９を形
成する。
ッチング・ガスをＨＢｒ／ＨｅとするＲＩＥ法を適用す
ることに依り、第一の多結晶シリコン膜のパターニング
を行ってゲート電極４７を形成する。 １８−（２） ゲート電極４７及びフィールド絶縁膜４２をマスクとし
てイオン注入法を適用することに依り、ドーズ量を例え
ば１×１０15〔cm-2〕、加速エネルギを例えば５０〔ｋ
ｅＶ〕としてＡｓイオンの打ち込みを行って、ｎ+ −ソ
ース領域（図示せず）及びｎ+ −ドレイン領域４９を形
成する。
【０１０４】図１９参照 １９−（１） ＣＶＤ法を適用することに依って、ＳｉＯ2 からなる厚
さが例えば１０００〔Å〕である絶縁膜５０を形成す
る。 １９−（２） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＨＦ3 ／Ｈｅ（ＳｉＯ2 用）及びＨ
Ｂｒ／Ｈｅ（多結晶シリコン用）とするＲＩＥ法を適用
することに依り、ＳｉＯ2 からなる絶縁膜５０、第一の
多結晶シリコン膜であるドライバ・トランジスタのゲー
ト電極４７の選択的エッチングを行ってコンタクト・ホ
ール５０Ａを形成する。
さが例えば１０００〔Å〕である絶縁膜５０を形成す
る。 １９−（２） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＨＦ3 ／Ｈｅ（ＳｉＯ2 用）及びＨ
Ｂｒ／Ｈｅ（多結晶シリコン用）とするＲＩＥ法を適用
することに依り、ＳｉＯ2 からなる絶縁膜５０、第一の
多結晶シリコン膜であるドライバ・トランジスタのゲー
ト電極４７の選択的エッチングを行ってコンタクト・ホ
ール５０Ａを形成する。
【０１０５】図２０参照 ２０−（１） ＣＶＤ法を適用することに依って、ｎ型不純物を含有し
た厚さ例えば５００〔Å〕の第二の多結晶シリコン膜を
形成する。図から判るように、この第二の多結晶シリコ
ン膜はコンタクト・ホール５０Ａの側面でドライバ・ト
ランジスタのゲート電極４７とコンタクトし、且つ、コ
ンタクト・ホール５０Ａの底でｎ+−不純物領域４５の
表面とコンタクトしている。 ２０−（２） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＨＢｒ／ＨｅとするＲＩＥ法を適用す
ることに依り、第二の多結晶シリコン膜のパターニング
を行って高抵抗負荷５１Ａなどを形成する。
た厚さ例えば５００〔Å〕の第二の多結晶シリコン膜を
形成する。図から判るように、この第二の多結晶シリコ
ン膜はコンタクト・ホール５０Ａの側面でドライバ・ト
ランジスタのゲート電極４７とコンタクトし、且つ、コ
ンタクト・ホール５０Ａの底でｎ+−不純物領域４５の
表面とコンタクトしている。 ２０−（２） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＨＢｒ／ＨｅとするＲＩＥ法を適用す
ることに依り、第二の多結晶シリコン膜のパターニング
を行って高抵抗負荷５１Ａなどを形成する。
【０１０６】第六実施例では、ゲート絶縁膜４３の損傷
が起こらないのは勿論のこと、第一実施例でゲート絶縁
膜４３を保護する為に形成された第一の多結晶シリコン
膜に相当するものは、ＳＲＡＭに於いて本来的に必要な
ドライバ・トランジスタのゲート電極を兼用しているの
でマスク工程の増加もない。
が起こらないのは勿論のこと、第一実施例でゲート絶縁
膜４３を保護する為に形成された第一の多結晶シリコン
膜に相当するものは、ＳＲＡＭに於いて本来的に必要な
ドライバ・トランジスタのゲート電極を兼用しているの
でマスク工程の増加もない。
【０１０７】図２１乃至図２３は本発明に於ける第七実
施例を解説する為の工程要所に於ける二重ゲート構造Ｔ
ＦＴを負荷とするＳＲＡＭの要部切断側面図を表し、以
下、これ等の図を参照しつつ詳細に説明する。
施例を解説する為の工程要所に於ける二重ゲート構造Ｔ
ＦＴを負荷とするＳＲＡＭの要部切断側面図を表し、以
下、これ等の図を参照しつつ詳細に説明する。
【０１０８】図２１参照 ２１−（１） 第六実施例と全く同じ工程で、シリコン半導体基板４１
にフィールド絶縁膜４２、ゲート絶縁膜４３、ドライバ
・トランジスタのゲート電極４７、ｎ+ −不純物領域４
５、ｎ+ −ソース領域（図示せず）、ｎ+ −ドレイン領
域４９を形成する。
にフィールド絶縁膜４２、ゲート絶縁膜４３、ドライバ
・トランジスタのゲート電極４７、ｎ+ −不純物領域４
５、ｎ+ −ソース領域（図示せず）、ｎ+ −ドレイン領
域４９を形成する。
【０１０９】図２２参照 ２２−（１） ＣＶＤ法を適用することに依って、ＳｉＯ2 からなる厚
さが例えば１０００〔Å〕である絶縁膜５０を形成す
る。 ２２−（２） ＣＶＤ法を適用することに依り、厚さ例えば５００
〔Å〕の第二の多結晶シリコン膜を形成する。 ２２−（３） 熱拡散法を適用することに依り、前記第二の多結晶シリ
コン膜に例えば１×１０21〔cm-3〕のＰを拡散する。 ２２−（４） リソグラフィ技術に於けるレジスト・プロセス及びエッ
チング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法を適用す
ることに依り、前記第二の多結晶シリコン膜のパターニ
ングを行って二重ゲート構造ＴＦＴ負荷の下側ゲート電
極５２を形成する。
さが例えば１０００〔Å〕である絶縁膜５０を形成す
る。 ２２−（２） ＣＶＤ法を適用することに依り、厚さ例えば５００
〔Å〕の第二の多結晶シリコン膜を形成する。 ２２−（３） 熱拡散法を適用することに依り、前記第二の多結晶シリ
コン膜に例えば１×１０21〔cm-3〕のＰを拡散する。 ２２−（４） リソグラフィ技術に於けるレジスト・プロセス及びエッ
チング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法を適用す
ることに依り、前記第二の多結晶シリコン膜のパターニ
ングを行って二重ゲート構造ＴＦＴ負荷の下側ゲート電
極５２を形成する。
【０１１０】図２３参照 ２３−（１） ＣＶＤ法を適用することに依り、ＳｉＯ2 からなる厚さ
例えば２００〔Å〕である二重ゲート構造ＴＦＴ負荷の
下側ゲート絶縁膜５３を形成する。 ２３−（２） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＨＦ3 ／Ｈｅ（ＳｉＯ2 用）及びＨ
Ｂｒ／Ｈｅ（多結晶シリコン用）とするＲＩＥ法を適用
することに依り、ＳｉＯ2 からなる二重ゲート構造ＴＦ
Ｔ負荷の下側ゲート絶縁膜５３、二重ゲート構造ＴＦＴ
負荷の下側ゲート電極５２、ＳｉＯ2 からなる絶縁膜５
０、ドライバ・トランジスタのゲート電極４７の選択的
エッチングを行ってコンタクト・ホールを形成する。 ２３−（２） ＣＶＤ法を適用することに依り、厚さ例えば５００
〔Å〕の第三の多結晶シリコン膜を形成する。 ２３−（３） リソグラフィ技術に於けるレジスト・プロセス及びイオ
ン注入法を適用することに依り、ドーズ量を１×１０14
〔cm-2〕、また、加速エネルギを５〔ｋｅＶ〕として、
二重ゲート構造ＴＦＴ負荷のソース領域及びドレイン領
域となるべき部分にＢイオンの打ち込みを行う。 ２３−（４） リソグラフィ技術に於けるレジスト・プロセス及びエッ
チング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法を適用す
ることに依り、第三の多結晶シリコン膜のパターニング
を行って二重ゲート構造ＴＦＴ負荷のソース領域（図示
せず）、ドレイン領域５４Ａ、チャネル領域（図示せ
ず）、ＶCC電源レベル供給線（図示せず）などを形成す
る。図から判るように、ドレイン領域５４Ａはコンタク
ト・ホールの側面で二重ゲート構造ＴＦＴ負荷の下側ゲ
ート電極５２、ドライバ・トランジスタのゲート電極４
７とコンタクトし、且つ、コンタクト・ホールの底でｎ
+ −不純物領域４５の表面とコンタクトしている。従っ
て、それらの全てがドライバ・トランジスタのドレイン
領域４９とコンタクトしている。
例えば２００〔Å〕である二重ゲート構造ＴＦＴ負荷の
下側ゲート絶縁膜５３を形成する。 ２３−（２） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＨＦ3 ／Ｈｅ（ＳｉＯ2 用）及びＨ
Ｂｒ／Ｈｅ（多結晶シリコン用）とするＲＩＥ法を適用
することに依り、ＳｉＯ2 からなる二重ゲート構造ＴＦ
Ｔ負荷の下側ゲート絶縁膜５３、二重ゲート構造ＴＦＴ
負荷の下側ゲート電極５２、ＳｉＯ2 からなる絶縁膜５
０、ドライバ・トランジスタのゲート電極４７の選択的
エッチングを行ってコンタクト・ホールを形成する。 ２３−（２） ＣＶＤ法を適用することに依り、厚さ例えば５００
〔Å〕の第三の多結晶シリコン膜を形成する。 ２３−（３） リソグラフィ技術に於けるレジスト・プロセス及びイオ
ン注入法を適用することに依り、ドーズ量を１×１０14
〔cm-2〕、また、加速エネルギを５〔ｋｅＶ〕として、
二重ゲート構造ＴＦＴ負荷のソース領域及びドレイン領
域となるべき部分にＢイオンの打ち込みを行う。 ２３−（４） リソグラフィ技術に於けるレジスト・プロセス及びエッ
チング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法を適用す
ることに依り、第三の多結晶シリコン膜のパターニング
を行って二重ゲート構造ＴＦＴ負荷のソース領域（図示
せず）、ドレイン領域５４Ａ、チャネル領域（図示せ
ず）、ＶCC電源レベル供給線（図示せず）などを形成す
る。図から判るように、ドレイン領域５４Ａはコンタク
ト・ホールの側面で二重ゲート構造ＴＦＴ負荷の下側ゲ
ート電極５２、ドライバ・トランジスタのゲート電極４
７とコンタクトし、且つ、コンタクト・ホールの底でｎ
+ −不純物領域４５の表面とコンタクトしている。従っ
て、それらの全てがドライバ・トランジスタのドレイン
領域４９とコンタクトしている。
【０１１１】第七実施例では、二重ゲート構造ＴＦＴ負
荷のドレイン領域５４Ａが最上層から最下層まで貫通す
ることに依って、ドライバ・トランジスタと二重ゲート
構造ＴＦＴ負荷とを組み合わせる場合に必要な接続を行
っている。勿論、ゲート絶縁膜４３の損傷は起こらず、
しかも、通常の二重ゲート構造ＴＦＴ負荷をもつＳＲＡ
Ｍを製造する場合に比較してマスク工程は一回減少す
る。
荷のドレイン領域５４Ａが最上層から最下層まで貫通す
ることに依って、ドライバ・トランジスタと二重ゲート
構造ＴＦＴ負荷とを組み合わせる場合に必要な接続を行
っている。勿論、ゲート絶縁膜４３の損傷は起こらず、
しかも、通常の二重ゲート構造ＴＦＴ負荷をもつＳＲＡ
Ｍを製造する場合に比較してマスク工程は一回減少す
る。
【０１１２】
【発明の効果】本発明に依る半導体記憶装置及びその製
造方法に於いては、半導体基板上のゲート絶縁膜に積層
して第一の導電膜からなるゲート電極を形成し、前記ゲ
ート電極をマスクの一部にして前記ゲート電極の下方に
在る埋め込みコンタクト領域と接続されるドレイン領域
を形成し、前記ゲート電極に形成されたコンタクト・ホ
ールを介して前記埋め込みコンタクト領域に接続される
第二の導電膜を前記ゲート電極に積層して形成する。
造方法に於いては、半導体基板上のゲート絶縁膜に積層
して第一の導電膜からなるゲート電極を形成し、前記ゲ
ート電極をマスクの一部にして前記ゲート電極の下方に
在る埋め込みコンタクト領域と接続されるドレイン領域
を形成し、前記ゲート電極に形成されたコンタクト・ホ
ールを介して前記埋め込みコンタクト領域に接続される
第二の導電膜を前記ゲート電極に積層して形成する。
【０１１３】前記構成を採ることに依り、ドライバ・ト
ランジスタのゲート電極及びフィールド絶縁膜をマスク
としてドライバ・トランジスタのドレイン領域を形成す
る際に於けるリソグラフィ工程でゲート絶縁膜が損傷さ
れたり、或いは、半導体基板が損傷されたりすることは
無くなって、特性良好なＳＲＡＭを得ることができ、し
かも、工程の増加がないようにすることもできる。
ランジスタのゲート電極及びフィールド絶縁膜をマスク
としてドライバ・トランジスタのドレイン領域を形成す
る際に於けるリソグラフィ工程でゲート絶縁膜が損傷さ
れたり、或いは、半導体基板が損傷されたりすることは
無くなって、特性良好なＳＲＡＭを得ることができ、し
かも、工程の増加がないようにすることもできる。
【図１】本発明に於ける第一実施例を解説する為の工程
要所に於けるＴＦＴを負荷とするＳＲＡＭの要部切断側
面図である。
要所に於けるＴＦＴを負荷とするＳＲＡＭの要部切断側
面図である。
【図２】本発明に於ける第一実施例を解説する為の工程
要所に於けるＴＦＴを負荷とするＳＲＡＭの要部切断側
面図である。
要所に於けるＴＦＴを負荷とするＳＲＡＭの要部切断側
面図である。
【図３】本発明に於ける第一実施例を解説する為の工程
要所に於けるＴＦＴを負荷とするＳＲＡＭの要部切断側
面図である。
要所に於けるＴＦＴを負荷とするＳＲＡＭの要部切断側
面図である。
【図４】本発明に於ける第一実施例を解説する為の工程
要所に於けるＴＦＴを負荷とするＳＲＡＭの要部切断側
面図である。
要所に於けるＴＦＴを負荷とするＳＲＡＭの要部切断側
面図である。
【図５】本発明に於ける第二実施例を解説する為の工程
要所に於けるＴＦＴを負荷とするＳＲＡＭの要部切断側
面図である。
要所に於けるＴＦＴを負荷とするＳＲＡＭの要部切断側
面図である。
【図６】本発明に於ける第二実施例を解説する為の工程
要所に於けるＴＦＴを負荷とするＳＲＡＭの要部切断側
面図である。
要所に於けるＴＦＴを負荷とするＳＲＡＭの要部切断側
面図である。
【図７】本発明に於ける第二実施例を解説する為の工程
要所に於けるＴＦＴを負荷とするＳＲＡＭの要部切断側
面図である。
要所に於けるＴＦＴを負荷とするＳＲＡＭの要部切断側
面図である。
【図８】本発明に於ける第二実施例を解説する為の工程
要所に於けるＴＦＴを負荷とするＳＲＡＭの要部切断側
面図である。
要所に於けるＴＦＴを負荷とするＳＲＡＭの要部切断側
面図である。
【図９】本発明に於ける第三実施例を解説する為の工程
要所に於ける二重ゲート構造ＴＦＴ負荷ＳＲＡＭの要部
切断側面図である。
要所に於ける二重ゲート構造ＴＦＴ負荷ＳＲＡＭの要部
切断側面図である。
【図１０】本発明に於ける第三実施例を解説する為の工
程要所に於ける二重ゲート構造ＴＦＴ負荷ＳＲＡＭの要
部切断側面図である。
程要所に於ける二重ゲート構造ＴＦＴ負荷ＳＲＡＭの要
部切断側面図である。
【図１１】本発明に於ける第三実施例を解説する為の工
程要所に於ける二重ゲート構造ＴＦＴ負荷ＳＲＡＭの要
部切断側面図である。
程要所に於ける二重ゲート構造ＴＦＴ負荷ＳＲＡＭの要
部切断側面図である。
【図１２】本発明に於ける第三実施例を解説する為の工
程要所に於ける二重ゲート構造ＴＦＴ負荷ＳＲＡＭの要
部切断側面図である。
程要所に於ける二重ゲート構造ＴＦＴ負荷ＳＲＡＭの要
部切断側面図である。
【図１３】本発明に於ける第四実施例を解説する為の工
程要所に於けるＳＲＡＭの要部切断側面図である。
程要所に於けるＳＲＡＭの要部切断側面図である。
【図１４】本発明に於ける第四実施例を解説する為の工
程要所に於けるＳＲＡＭの要部切断側面図である。
程要所に於けるＳＲＡＭの要部切断側面図である。
【図１５】本発明に於ける第五実施例を解説する為の工
程要所に於けるＳＲＡＭの要部切断側面図である。
程要所に於けるＳＲＡＭの要部切断側面図である。
【図１６】本発明に於ける第五実施例を解説する為の工
程要所に於けるＳＲＡＭの要部切断側面図である。
程要所に於けるＳＲＡＭの要部切断側面図である。
【図１７】本発明に於ける第六実施例を解説する為の工
程要所に於ける高抵抗を負荷とするＳＲＡＭの要部切断
側面図である。
程要所に於ける高抵抗を負荷とするＳＲＡＭの要部切断
側面図である。
【図１８】本発明に於ける第六実施例を解説する為の工
程要所に於ける高抵抗を負荷とするＳＲＡＭの要部切断
側面図である。
程要所に於ける高抵抗を負荷とするＳＲＡＭの要部切断
側面図である。
【図１９】本発明に於ける第六実施例を解説する為の工
程要所に於ける高抵抗を負荷とするＳＲＡＭの要部切断
側面図である。
程要所に於ける高抵抗を負荷とするＳＲＡＭの要部切断
側面図である。
【図２０】本発明に於ける第六実施例を解説する為の工
程要所に於ける高抵抗を負荷とするＳＲＡＭの要部切断
側面図である。
程要所に於ける高抵抗を負荷とするＳＲＡＭの要部切断
側面図である。
【図２１】本発明に於ける第七実施例を解説する為の工
程要所に於ける二重ゲート構造ＴＦＴを負荷とするＳＲ
ＡＭの要部切断側面図である。
程要所に於ける二重ゲート構造ＴＦＴを負荷とするＳＲ
ＡＭの要部切断側面図である。
【図２２】本発明に於ける第七実施例を解説する為の工
程要所に於ける二重ゲート構造ＴＦＴを負荷とするＳＲ
ＡＭの要部切断側面図である。
程要所に於ける二重ゲート構造ＴＦＴを負荷とするＳＲ
ＡＭの要部切断側面図である。
【図２３】本発明に於ける第七実施例を解説する為の工
程要所に於ける二重ゲート構造ＴＦＴを負荷とするＳＲ
ＡＭの要部切断側面図である。
程要所に於ける二重ゲート構造ＴＦＴを負荷とするＳＲ
ＡＭの要部切断側面図である。
【図２４】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図２５】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図２６】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図２７】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図２８】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図２９】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図３０】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図３１】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図３２】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図３３】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図３４】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図３５】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図３６】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図３７】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図３８】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図３９】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図４０】図２４乃至図３９について説明した高抵抗負
荷型ＳＲＡＭの要部等価回路図である。
荷型ＳＲＡＭの要部等価回路図である。
【図４１】従来例を解説する為の工程要所に於けるＴＦ
Ｔ負荷型ＳＲＡＭの要部切断側面図である。
Ｔ負荷型ＳＲＡＭの要部切断側面図である。
【図４２】従来例を解説する為の工程要所に於けるＴＦ
Ｔ負荷型ＳＲＡＭの要部切断側面図である。
Ｔ負荷型ＳＲＡＭの要部切断側面図である。
【図４３】従来例を解説する為の工程要所に於けるＴＦ
Ｔ負荷型ＳＲＡＭの要部切断側面図である。
Ｔ負荷型ＳＲＡＭの要部切断側面図である。
【図４４】従来例を解説する為の工程要所に於けるＴＦ
Ｔ負荷型ＳＲＡＭの要部切断側面図である。
Ｔ負荷型ＳＲＡＭの要部切断側面図である。
【図４５】従来例を解説する為の工程要所に於けるＴＦ
Ｔ負荷型ＳＲＡＭの要部切断側面図である。
Ｔ負荷型ＳＲＡＭの要部切断側面図である。
【図４６】従来例を解説する為の工程要所に於けるＴＦ
Ｔ負荷型ＳＲＡＭの要部切断側面図である。
Ｔ負荷型ＳＲＡＭの要部切断側面図である。
【図４７】従来例を解説する為の工程要所に於けるＴＦ
Ｔ負荷型ＳＲＡＭの要部切断側面図である。
Ｔ負荷型ＳＲＡＭの要部切断側面図である。
【図４８】従来例を解説する為の工程要所に於けるＴＦ
Ｔ負荷型ＳＲＡＭの要部切断側面図である。
Ｔ負荷型ＳＲＡＭの要部切断側面図である。
【図４９】従来例を解説する為の工程要所に於けるＴＦ
Ｔ負荷型ＳＲＡＭの要部切断側面図である。
Ｔ負荷型ＳＲＡＭの要部切断側面図である。
【図５０】従来例を解説する為の工程要所に於けるＴＦ
Ｔ負荷型ＳＲＡＭの要部切断側面図である。
Ｔ負荷型ＳＲＡＭの要部切断側面図である。
【図５１】従来例を解説する為の工程要所に於けるＴＦ
Ｔ負荷型ＳＲＡＭの要部切断側面図である。
Ｔ負荷型ＳＲＡＭの要部切断側面図である。
【図５２】図１７乃至図２７について説明した工程を経
て得られたＴＦＴ負荷型ＳＲＡＭの要部平面図である。
て得られたＴＦＴ負荷型ＳＲＡＭの要部平面図である。
【図５３】図１７乃至図２８について説明したＴＦＴ負
荷型ＳＲＡＭの要部等価回路図である。
荷型ＳＲＡＭの要部等価回路図である。
【図５４】二重ゲート構造ＴＦＴ負荷型ＳＲＡＭを製造
する方法の従来例を解説する為の工程要所に於ける要部
切断側面図である。
する方法の従来例を解説する為の工程要所に於ける要部
切断側面図である。
【図５５】二重ゲート構造ＴＦＴ負荷型ＳＲＡＭを製造
する方法の従来例を解説する為の工程要所に於ける要部
切断側面図である。
する方法の従来例を解説する為の工程要所に於ける要部
切断側面図である。
【図５６】二重ゲート構造ＴＦＴ負荷型ＳＲＡＭを製造
する方法の従来例を解説する為の工程要所に於ける要部
切断側面図である。
する方法の従来例を解説する為の工程要所に於ける要部
切断側面図である。
【図５７】ＴＦＴ負荷型ＳＲＡＭ或いは二重ゲート構造
ＴＦＴ負荷型ＳＲＡＭに於けるドライバ・トランジスタ
のドレインとゲートとを接続する部分を作成する工程を
説明する為の工程要所に於けるＳＲＡＭの要部切断側面
図である。
ＴＦＴ負荷型ＳＲＡＭに於けるドライバ・トランジスタ
のドレインとゲートとを接続する部分を作成する工程を
説明する為の工程要所に於けるＳＲＡＭの要部切断側面
図である。
【図５８】ＴＦＴ負荷型ＳＲＡＭ或いは二重ゲート構造
ＴＦＴ負荷型ＳＲＡＭに於けるドライバ・トランジスタ
のドレインとゲートとを接続する部分を作成する工程を
説明する為の工程要所に於けるＳＲＡＭの要部切断側面
図である。
ＴＦＴ負荷型ＳＲＡＭに於けるドライバ・トランジスタ
のドレインとゲートとを接続する部分を作成する工程を
説明する為の工程要所に於けるＳＲＡＭの要部切断側面
図である。
【図５９】ＴＦＴ負荷型ＳＲＡＭ或いは二重ゲート構造
ＴＦＴ負荷型ＳＲＡＭに於けるドライバ・トランジスタ
のドレインとゲートとを接続する部分を作成する工程を
説明する為の工程要所に於けるＳＲＡＭの要部切断側面
図である。
ＴＦＴ負荷型ＳＲＡＭに於けるドライバ・トランジスタ
のドレインとゲートとを接続する部分を作成する工程を
説明する為の工程要所に於けるＳＲＡＭの要部切断側面
図である。
【図６０】ＴＦＴ負荷型ＳＲＡＭ或いは二重ゲート構造
ＴＦＴ負荷型ＳＲＡＭに於けるドライバ・トランジスタ
のドレインとゲートとを接続する部分を作成する工程を
説明する為の工程要所に於けるＳＲＡＭの要部切断側面
図である。
ＴＦＴ負荷型ＳＲＡＭに於けるドライバ・トランジスタ
のドレインとゲートとを接続する部分を作成する工程を
説明する為の工程要所に於けるＳＲＡＭの要部切断側面
図である。
【図６１】ＴＦＴ負荷型ＳＲＡＭ或いは二重ゲート構造
ＴＦＴ負荷型ＳＲＡＭに於けるドライバ・トランジスタ
のドレインとゲートとを接続する部分を作成する他の工
程を説明する為の工程要所に於けるＳＲＡＭの要部切断
側面図である。
ＴＦＴ負荷型ＳＲＡＭに於けるドライバ・トランジスタ
のドレインとゲートとを接続する部分を作成する他の工
程を説明する為の工程要所に於けるＳＲＡＭの要部切断
側面図である。
【図６２】ＴＦＴ負荷型ＳＲＡＭ或いは二重ゲート構造
ＴＦＴ負荷型ＳＲＡＭに於けるドライバ・トランジスタ
のドレインとゲートとを接続する部分を作成する他の工
程を説明する為の工程要所に於けるＳＲＡＭの要部切断
側面図である。
ＴＦＴ負荷型ＳＲＡＭに於けるドライバ・トランジスタ
のドレインとゲートとを接続する部分を作成する他の工
程を説明する為の工程要所に於けるＳＲＡＭの要部切断
側面図である。
【図６３】ＴＦＴ負荷型ＳＲＡＭ或いは二重ゲート構造
ＴＦＴ負荷型ＳＲＡＭに於けるドライバ・トランジスタ
のドレインとゲートとを接続する部分を作成する他の工
程を説明する為の工程要所に於けるＳＲＡＭの要部切断
側面図である。
ＴＦＴ負荷型ＳＲＡＭに於けるドライバ・トランジスタ
のドレインとゲートとを接続する部分を作成する他の工
程を説明する為の工程要所に於けるＳＲＡＭの要部切断
側面図である。
４１ シリコン半導体基板 ４２ フィールド絶縁膜 ４３ ゲート絶縁膜 ４４ フォト・レジスト膜 ４４Ａ 開口 ４５ ｎ+ −不純物領域 ４６ コンタクト・ホール ４７ ゲート電極 ４９ ｎ+ −ドレイン領域 ５０ 絶縁膜 ５０Ａ コンタクト・ホール ５１ ゲート電極 ５２ 下側ゲート電極 ５３ 下側ゲート絶縁膜 ５４ ドレイン領域 ５５ 上側ゲート絶縁膜 ５６ 上側ゲート電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−28368（ＪＰ，Ａ) 特開 平２−268424（ＪＰ，Ａ) 特開 平２−271663（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/10 371 H01L 27/10 - 27/115
Claims (13)
- 【請求項１】半導体基板上のドライバ・トランジスタの
ゲート絶縁膜に積層して形成された第一の導電膜をパタ
ーニングすることで形成されたドライバ・トランジスタ
のゲート電極と、 前記ドライバ・トランジスタのゲート電極をマスクの一
部として形成され且つ前記ゲート電極の下方に在る埋め
込みコンタクト領域と接続されている前記ドライバ・ト
ランジスタのドレイン領域と、 前記ドライバ・トランジスタのゲート電極に積層して形
成され且つ前記ドライバ・トランジスタのゲート電極に
形成されたコンタクト・ホールを介して前記埋め込みコ
ンタクト領域に接続された第二の導電膜とを備えてなる
ことを特徴とする半導体記憶装置。 - 【請求項２】前記第一の導電膜が前記埋め込みコンタク
ト領域の一部を表出させる前記コンタクト・ホールを形
成する際の前記ドライバ・トランジスタのゲート絶縁膜
の保護膜を兼ねた前記ドライバ・トランジスタのゲート
電極であることを特徴とする請求項１記載の半導体記憶
装置。 - 【請求項３】前記ドライバ・トランジスタのゲート電極
が前記積層された第一の導電膜及び第二の導電膜からな
ることを特徴とする請求項１記載の半導体記憶装置。 - 【請求項４】前記第一の導電膜からなる前記ドライバ・
トランジスタのゲート電極と前記第二の導電膜との間に
介在して前記コンタクト・ホールと同じ位置に同じパタ
ーンのコンタクト・ホールをもつ第一の絶縁膜と、 前記第一の絶縁膜に積層され且つ前記コンタクト・ホー
ル内に表出された前記埋め込みコンタクト領域に接続さ
れた前記第二の導電膜がＴＦＴ負荷のゲート電極である
ことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項５】前記第一の導電膜からなる前記ドライバ・
トランジスタのゲート電極と前記第二の導電膜との間に
介在して前記コンタクト・ホールと同じ位置に同じパタ
ーンのコンタクト・ホールをもつ第一の絶縁膜と、 前記第一の絶縁膜に積層され且つ前記コンタクト・ホー
ル内に表出された前記埋め込みコンタクト領域に接続さ
れた前記第二の導電膜が高抵抗負荷に於ける高抵抗であ
ることを特徴とする請求項１記載の半導体記憶装置。 - 【請求項６】前記第一の導電膜からなる前記ドライバ・
トランジスタのゲート電極上に順に積層された前記第一
の絶縁膜及び二重ゲート構造ＴＦＴ負荷の下側ゲート電
極及び前記二重ゲート構造ＴＦＴ負荷の下側ゲート絶縁
膜と、 最上層の前記二重ゲート構造ＴＦＴ負荷の下側ゲート絶
縁膜から最下層の前記ドライバ・トランジスタのゲート
電極までを貫通するコンタクト・ホールを介して前記二
重ゲート構造ＴＦＴ負荷の下側ゲート電極側面及び前記
ドライバ・トランジスタのゲート電極側面及び前記埋め
込みコンタクト領域表面と接続された二重ゲート構造Ｔ
ＦＴ負荷のドレイン領域とを備えてなることを特徴とす
る請求項５記載の半導体記憶装置。 - 【請求項７】前記第一の導電膜からなる前記ドライバ・
トランジスタのゲート電極上に順に積層された前記第一
の絶縁膜及び二重ゲート構造ＴＦＴ負荷の下側ゲート電
極及び前記二重ゲート構造ＴＦＴ負荷の下側ゲート絶縁
膜及び前記二重ゲート構造ＴＦＴ負荷のドレイン領域及
び二重ゲート構造ＴＦＴ負荷の上側ゲート絶縁膜と、最
上層の前記二重ゲート構造ＴＦＴ負荷の上側ゲート絶縁
膜から最下層の前記ドライバ・トランジスタのゲート電
極までを貫通するコンタクト・ホールを介して前記二重
ゲート構造ＴＦＴ負荷のドレイン領域側面及び前記二重
ゲート構造ＴＦＴ負荷の下側ゲート電極側面及び前記ド
ライバ・トランジスタのゲート電極側面及び前記埋め込
みコンタクト領域表面と接続された二重ゲート構造ＴＦ
Ｔ負荷の上側ゲート電極とを備えてなることを特徴とす
る請求項５記載の半導体記憶装置。 - 【請求項８】半導体基板に素子間分離の為のフィールド
絶縁膜を形成してからドライバ・トランジスタのゲート
絶縁膜並びに第一の導電膜を順に形成する工程と、 次いで、前記第一の導電膜及び前記ドライバ・トランジ
スタのゲート絶縁膜を介し不純物の導入を行って埋め込
みコンタクト領域を形成する工程と、 次いで、前記第一の導電膜及びその下の前記ドライバ・
トランジスタのゲート絶縁膜にコンタクト・ホールを形
成して前記第一の導電膜側面と前記埋め込みコンタクト
領域表面とを露出させる工程と、 次いで、前記第一の導電膜側面と前記埋め込みコンタク
ト領域表面とに前記コンタクト・ホール内で接続される
第二の導電膜を前記第一の導電膜に積層して形成する工
程と、次いで、前記第一の導電膜並びに前記第二の導電
膜をパターニングしてドライバ・トランジスタのゲート
電極及びその他の電極・配線を形成する工程と、 次いで、前記ドライバ・トランジスタのゲート電極並び
に前記フィールド絶縁膜をマスクとし不純物の導入を行
って前記埋め込みコンタクト領域に接続されたドライバ
・トランジスタのドレイン領域を形成する工程とが含ま
れてなることを特徴とする半導体記憶装置の製造方法。 - 【請求項９】前記埋め込みコンタクト領域を形成してか
ら前記第一の導電膜をパターニングして前記ドライバ・
トランジスタのゲート電極を形成する工程と、 次いで、前記ドライバ・トランジスタのゲート電極並び
に前記フィールド絶縁膜をマスクとし不純物の導入を行
って前記埋め込みコンタクト領域に接続された前記ドラ
イバ・トランジスタのドレイン領域を形成する工程と、 次いで、全面に絶縁膜を積層形成してからその絶縁膜及
びその下の前記ドライバ・トランジスタのゲート電極及
び前記ドライバ・トランジスタのゲート絶縁膜を貫通す
るコンタクト・ホールを形成して前記ドライバ・トラン
ジスタのゲート電極側面と前記埋め込みコンタクト領域
表面を露出させる工程と、 次いで、前記ドライバ・トランジスタのゲート電極側面
と前記埋め込みコンタクト領域表面とに前記コンタクト
・ホール内で接続される第二の導電膜を前記ドライバ・
トランジスタのゲート電極に積層して形成する工程と、 次いで、前記第二の導電膜をＴＦＴ負荷のゲート電極と
してパターニングする工程とが含まれてなることを特徴
とする請求項８記載の半導体記憶装置の製造方法。 - 【請求項１０】前記埋め込みコンタクト領域を形成して
から前記第一の導電膜をパターニングして前記ドライバ
・トランジスタのゲート電極を形成する工程と、 次いで、前記ドライバ・トランジスタのゲート電極並び
に前記フィールド絶縁膜をマスクとし不純物の導入を行
って前記埋め込みコンタクト領域に接続された前記ドラ
イバ・トランジスタのドレイン領域を形成する工程と、 次いで、全面に絶縁膜及び第二の導電膜を積層形成して
から前記第二の導電膜をパターニングして二重ゲート構
造ＴＦＴ負荷の下側ゲート電極を形成する工程と、 次いで、全面に二重ゲート構造ＴＦＴ負荷の下側ゲート
絶縁膜となる第二の絶縁膜を積層形成してから最上層で
ある第二の絶縁膜から最下層の前記ドライバ・トランジ
スタのゲート電極までを貫通するコンタクト・ホールを
形成して前記二重ゲート構造ＴＦＴ負荷の下側ゲート電
極側面と前記ドライバ・トランジスタのゲート電極側面
と前記埋め込みコンタクト領域表面を露出させる工程
と、 次いで、前記二重ゲート構造ＴＦＴ負荷の下側ゲート電
極側面と前記ドライバ・トランジスタのゲート電極側面
と前記埋め込みコンタクト領域表面とに前記コンタクト
・ホール内で接続される第三の導電膜を前記二重ゲート
構造ＴＦＴ負荷の下側ゲート絶縁膜に積層して形成する
工程と、 次いで、前記第三の導電膜を前記二重ゲート構造ＴＦＴ
負荷のドレイン領域としてパターニングする工程とが含
まれてなることを特徴とする請求項８記載の半導体記憶
装置の製造方法。 - 【請求項１１】前記ドライバ・トランジスタのドレイン
領域を形成してから第一の絶縁膜及び二重ゲート構造Ｔ
ＦＴ負荷の下側ゲート電極及び二重ゲート構造ＴＦＴ負
荷の下側ゲート絶縁膜及び二重ゲート構造ＴＦＴ負荷の
ドレイン領域及び第二の絶縁膜を順に積層形成する工程
と、 次いで、最上層の前記第二の絶縁膜から最下層の前記ド
ライバ・トランジスタのゲート絶縁膜までを貫通するコ
ンタクト・ホールを形成して前記二重ゲート構造ＴＦＴ
負荷のドレイン領域側面及び前記二重ゲート構造ＴＦＴ
負荷の下側ゲート電極側面及び前記ドライバ・トランジ
スタのゲート電極側面及び前記埋め込みコンタクト領域
表面を露出させる工程と、 次いで、前記二重ゲート構造ＴＦＴ負荷のドレイン領域
側面及び前記二重ゲート構造ＴＦＴ負荷の下側ゲート電
極側面及び前記ドライバ・トランジスタのゲート電極側
面と前記埋め込みコンタクト領域表面とに前記コンタク
ト・ホール内で接続される第四の導電膜を前記第二の絶
縁膜に積層して形成する工程と、 次いで、前記第四の導電膜を二重ゲート構造ＴＦＴ負荷
の上側ゲート電極としてパターニングする工程とが含ま
れてなることを特徴とする請求項８記載の半導体記憶装
置の製造方法。 - 【請求項１２】前記半導体基板に前記素子間分離の為の
フィールド絶縁膜を形成してから前記ドライバ・トラン
ジスタのゲート絶縁膜を形成する工程と、 次いで、前記ドライバ・トランジスタのゲート絶縁膜を
介して不純物の導入を行って埋め込みコンタクト領域を
形成してから前記第一の導電膜を形成する工程とが含ま
れてなることを特徴とする請求項８或いは請求項９或い
は請求項１０或いは請求項１１記載の半導体記憶装置の
製造方法。 - 【請求項１３】前記半導体基板に前記素子間分離の為の
フィールド絶縁膜を形成してから不純物の導入を行って
埋め込みコンタクト領域を形成する工程と、 次いで、前記ドライバ・トランジスタのゲート絶縁膜及
び前記第一の導電膜を順に形成する工程とが含まれてな
ることを特徴とする請求項８或いは請求項９或いは請求
項１０或いは請求項１１記載の半導体記憶装置の製造方
法。
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|---|---|---|---|
| JP03166991A JP3108819B2 (ja) | 1991-07-08 | 1991-07-08 | 半導体記憶装置及びその製造方法 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03166991A JP3108819B2 (ja) | 1991-07-08 | 1991-07-08 | 半導体記憶装置及びその製造方法 |
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|---|---|
| JPH0513701A JPH0513701A (ja) | 1993-01-22 |
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ID=15841370
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|---|---|---|---|
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| JP (1) | JP3108819B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5578873A (en) * | 1994-10-12 | 1996-11-26 | Micron Technology, Inc. | Integrated circuitry having a thin film polysilicon layer in ohmic contact with a conductive layer |
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| US5206532A (en) * | 1990-10-03 | 1993-04-27 | Micron Technology, Inc. | Buried contact between polysilicon gate and diffusion area |
-
1991
- 1991-07-08 JP JP03166991A patent/JP3108819B2/ja not_active Expired - Fee Related
-
1992
- 1992-07-07 US US07/910,001 patent/US5323046A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57143765A (en) * | 1981-03-02 | 1982-09-06 | Sony Corp | Disc reproducing device |
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| JPH0513701A (ja) | 1993-01-22 |
| US5323046A (en) | 1994-06-21 |
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