JP2539297B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JP2539297B2 JP2539297B2 JP3067707A JP6770791A JP2539297B2 JP 2539297 B2 JP2539297 B2 JP 2539297B2 JP 3067707 A JP3067707 A JP 3067707A JP 6770791 A JP6770791 A JP 6770791A JP 2539297 B2 JP2539297 B2 JP 2539297B2
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Description
【０００１】
【産業上の利用分野】本発明は、ＴＦＴ（ｔｈｉｎ ｆ
ｉｌｍ ｔｒａｎｓｉｓｔｏｒ）負荷型ＳＲＡＭ（ｓｔ
ａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒ
ｙ）と呼ばれる半導体記憶装置及びその製造方法の改良
に関する。
ｉｌｍ ｔｒａｎｓｉｓｔｏｒ）負荷型ＳＲＡＭ（ｓｔ
ａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒ
ｙ）と呼ばれる半導体記憶装置及びその製造方法の改良
に関する。
【０００２】近年に至るまで、ＳＲＡＭとして高抵抗を
負荷とする型式のものが多用されてきた。然しながら、
集積度が向上してメモリ・セル数が増加すると、消費電
流が増加して様々な問題が発生するので、それを回避し
なければならないことや半導体技術の進歩もあってＴＦ
Ｔを負荷とするＳＲＡＭが実現されるようになった。と
ころが、ＴＦＴを負荷とすることに起因して、別の新た
な問題が起こるので、それを解消する必要がある。
負荷とする型式のものが多用されてきた。然しながら、
集積度が向上してメモリ・セル数が増加すると、消費電
流が増加して様々な問題が発生するので、それを回避し
なければならないことや半導体技術の進歩もあってＴＦ
Ｔを負荷とするＳＲＡＭが実現されるようになった。と
ころが、ＴＦＴを負荷とすることに起因して、別の新た
な問題が起こるので、それを解消する必要がある。
【０００３】
【従来の技術】図９乃至図１８は高抵抗負荷型ＳＲＡＭ
を製造する方法の従来例を解説する為の工程要所に於け
る要部切断側面図を、また、図１９乃至図２４は高抵抗
負荷型ＳＲＡＭを製造する方法の従来例を解説する為の
工程要所に於ける要部平面図をそれぞれ表してあり、以
下、これ等の図を参照しつつ説明する。尚、図９乃至図
１８の要部切断側面図は要部平面図である図２４に表さ
れている線Ｙ−Ｙに沿う切断面を採ってある。
を製造する方法の従来例を解説する為の工程要所に於け
る要部切断側面図を、また、図１９乃至図２４は高抵抗
負荷型ＳＲＡＭを製造する方法の従来例を解説する為の
工程要所に於ける要部平面図をそれぞれ表してあり、以
下、これ等の図を参照しつつ説明する。尚、図９乃至図
１８の要部切断側面図は要部平面図である図２４に表さ
れている線Ｙ−Ｙに沿う切断面を採ってある。
【０００４】図９参照 ９−（１） 例えば二酸化シリコン（ＳｉＯ2 ）膜をパッド膜とし、
その上に積層された窒化シリコン（Ｓｉ3 Ｎ4 ）膜を耐
酸化性マスク膜とする選択的熱酸化（例えばｌｏｃａｌ
ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ：ＬＯＣ
ＯＳ）法を適用することに依り、シリコン半導体基板１
上にＳｉＯ2 からなる厚さ例えば４０００〔Å〕のフィ
ールド絶縁膜２を形成する。 ９−（２） 選択的熱酸化を行う際に用いたＳｉ3 Ｎ4 膜やＳｉＯ2
膜を除去してシリコン半導体基板１に於ける活性領域を
表出させる。
その上に積層された窒化シリコン（Ｓｉ3 Ｎ4 ）膜を耐
酸化性マスク膜とする選択的熱酸化（例えばｌｏｃａｌ
ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ：ＬＯＣ
ＯＳ）法を適用することに依り、シリコン半導体基板１
上にＳｉＯ2 からなる厚さ例えば４０００〔Å〕のフィ
ールド絶縁膜２を形成する。 ９−（２） 選択的熱酸化を行う際に用いたＳｉ3 Ｎ4 膜やＳｉＯ2
膜を除去してシリコン半導体基板１に於ける活性領域を
表出させる。
【０００５】図１０参照 １０−（１） 熱酸化法を適用することに依り、ＳｉＯ2 からなる厚さ
例えば１００〔Å〕のゲート絶縁膜３を形成する。 １０−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチャントをフッ酸とするウエット・エッチング
法を適用することに依り、ゲート絶縁膜３の選択的エッ
チングを行ってコンタクト・ホール３Ａを形成する。
例えば１００〔Å〕のゲート絶縁膜３を形成する。 １０−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチャントをフッ酸とするウエット・エッチング
法を適用することに依り、ゲート絶縁膜３の選択的エッ
チングを行ってコンタクト・ホール３Ａを形成する。
【０００６】図１１及び図１９参照 １１−（１） 化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、厚
さ例えば１５００〔Å〕である第一の多結晶シリコン膜
を形成する。 １１−（２） 気相拡散法を適用することに依り、例えば１×１０
21〔cm-3〕の燐（Ｐ）の導入を行ってｎ+ −不純物領域
５′を形成する。尚、図１９では、簡明にする為、第一
の多結晶シリコン膜を省略してある。
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、厚
さ例えば１５００〔Å〕である第一の多結晶シリコン膜
を形成する。 １１−（２） 気相拡散法を適用することに依り、例えば１×１０
21〔cm-3〕の燐（Ｐ）の導入を行ってｎ+ −不純物領域
５′を形成する。尚、図１９では、簡明にする為、第一
の多結晶シリコン膜を省略してある。
【０００７】図１２参照 １２−（１） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とする反応性イ
オン・エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃ
ｈｉｎｇ：ＲＩＥ）法を適用することに依り、第一の多
結晶シリコン膜のパターニングを行ってゲート電極４を
形成する。尚、このゲート電極４はワード線、ドライバ
・トランジスタのゲート電極である。 １２−（２） イオン注入法を適用することに依り、ドーズ量を３×１
０15〔cm-2〕、加速エネルギを４０〔ｋｅＶ〕としてＡ
ｓイオンの打ち込みを行ってソース領域５及びドレイン
領域６を形成する。
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とする反応性イ
オン・エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃ
ｈｉｎｇ：ＲＩＥ）法を適用することに依り、第一の多
結晶シリコン膜のパターニングを行ってゲート電極４を
形成する。尚、このゲート電極４はワード線、ドライバ
・トランジスタのゲート電極である。 １２−（２） イオン注入法を適用することに依り、ドーズ量を３×１
０15〔cm-2〕、加速エネルギを４０〔ｋｅＶ〕としてＡ
ｓイオンの打ち込みを行ってソース領域５及びドレイン
領域６を形成する。
【０００８】図１３及び図２０参照 １３−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕のＳｉＯ2 からなる絶縁膜７を形成する。 １３−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ
法を適用することに依って接地線コンタクト・ホール７
Ａを形成する。尚、接地線コンタクト・ホール７Ａは図
１３では見えない。
〔Å〕のＳｉＯ2 からなる絶縁膜７を形成する。 １３−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ
法を適用することに依って接地線コンタクト・ホール７
Ａを形成する。尚、接地線コンタクト・ホール７Ａは図
１３では見えない。
【０００９】図１４参照 １４−（１） ＣＶＤ法を適用することに依り、厚さ例えば１５００
〔Å〕の第二の多結晶シリコン膜を形成する。 １４−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第二の多結晶シリコン膜のパタ
ーニングを行って接地線８を形成する。
〔Å〕の第二の多結晶シリコン膜を形成する。 １４−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第二の多結晶シリコン膜のパタ
ーニングを行って接地線８を形成する。
【００１０】図１５及び図２１参照 １５−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕のＳｉＯ2 からなる絶縁膜９を形成する。 １５−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、絶縁膜９の選択的エッチングを
行って負荷抵抗コンタクト・ホール９Ａを形成する。
〔Å〕のＳｉＯ2 からなる絶縁膜９を形成する。 １５−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、絶縁膜９の選択的エッチングを
行って負荷抵抗コンタクト・ホール９Ａを形成する。
【００１１】図１６参照 １６−（１） ＣＶＤ法を適用することに依り、厚さ例えば１５００
〔Å〕の第三の多結晶シリコン膜を形成する。 １６−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、ドーズ量を１
×１０15〔cm-2〕、また、加速エネルギを３０〔ｋｅ
Ｖ〕として、正側電源電圧ＶCCの供給線となるべき部分
及び高抵抗負荷がゲート電極４とコンタクトする部分に
Ａｓイオンの打ち込みを行う。 １６−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第三の多結晶シリコン膜のパタ
ーニングを行ってコンタクト部分１０、高抵抗負荷１
１、ＶCC供給線１２を形成する。
〔Å〕の第三の多結晶シリコン膜を形成する。 １６−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、ドーズ量を１
×１０15〔cm-2〕、また、加速エネルギを３０〔ｋｅ
Ｖ〕として、正側電源電圧ＶCCの供給線となるべき部分
及び高抵抗負荷がゲート電極４とコンタクトする部分に
Ａｓイオンの打ち込みを行う。 １６−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第三の多結晶シリコン膜のパタ
ーニングを行ってコンタクト部分１０、高抵抗負荷１
１、ＶCC供給線１２を形成する。
【００１２】図１７及び図２２参照 １７−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕のＳｉＯ2 からなる絶縁膜及び厚さ例えば５００
０〔Å〕の燐珪酸ガラス（ｐｈｏｓｐｈｏ−ｓｉｌｉｃ
ａｔｅ ｇｌａｓｓ：ＰＳＧ）からなる絶縁膜を形成す
る。尚、図では、前記二層の絶縁膜を一体にして表して
あり、これを絶縁膜１３とする。 １７−（２） 絶縁膜１３をリフローして平坦化する為の熱処理を行
う。 １７−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、絶縁膜１３等の選択的エッチン
グを行ってビット線コンタクト・ホール１３Ａを形成す
る。
〔Å〕のＳｉＯ2 からなる絶縁膜及び厚さ例えば５００
０〔Å〕の燐珪酸ガラス（ｐｈｏｓｐｈｏ−ｓｉｌｉｃ
ａｔｅ ｇｌａｓｓ：ＰＳＧ）からなる絶縁膜を形成す
る。尚、図では、前記二層の絶縁膜を一体にして表して
あり、これを絶縁膜１３とする。 １７−（２） 絶縁膜１３をリフローして平坦化する為の熱処理を行
う。 １７−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、絶縁膜１３等の選択的エッチン
グを行ってビット線コンタクト・ホール１３Ａを形成す
る。
【００１３】図１８及び図２３参照 １８−（１） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線１４を形成する。尚、図１８及び図２３に記載された
記号で説明されていないもの、例えば、ＢＬなどは次に
説明する図２５と対比すると明らかになる。
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線１４を形成する。尚、図１８及び図２３に記載された
記号で説明されていないもの、例えば、ＢＬなどは次に
説明する図２５と対比すると明らかになる。
【００１４】図２４は前記説明した工程を経て完成され
た高抵抗負荷型ＳＲＡＭの要部平面図であり、図９乃至
図２３に於いて用いた記号と同記号は同部分を表すか或
いは同じ意味を持つものとする。但し、簡明にする為、
図２４では図１８並びに図２３に見られるＡｌからなる
ビット線１４は除去してある。
た高抵抗負荷型ＳＲＡＭの要部平面図であり、図９乃至
図２３に於いて用いた記号と同記号は同部分を表すか或
いは同じ意味を持つものとする。但し、簡明にする為、
図２４では図１８並びに図２３に見られるＡｌからなる
ビット線１４は除去してある。
【００１５】図２５は図９乃至図２４について説明した
高抵抗負荷型ＳＲＡＭの要部等価回路図を表している。
図に於いて、Ｑ１及びＱ２は駆動用トランジスタ、Ｑ３
及びＱ４はトランスファ・ゲート・トランジスタ、Ｒ１
及びＲ２は高抵抗負荷、ＷＬはワード線、ＢＬ及び／Ｂ
Ｌはビット線、Ｓ１及びＳ２はノード、ＶCCは正側電源
電圧、ＶSSは負側電源電圧をそれぞれ示している。
高抵抗負荷型ＳＲＡＭの要部等価回路図を表している。
図に於いて、Ｑ１及びＱ２は駆動用トランジスタ、Ｑ３
及びＱ４はトランスファ・ゲート・トランジスタ、Ｒ１
及びＲ２は高抵抗負荷、ＷＬはワード線、ＢＬ及び／Ｂ
Ｌはビット線、Ｓ１及びＳ２はノード、ＶCCは正側電源
電圧、ＶSSは負側電源電圧をそれぞれ示している。
【００１６】この高抵抗負荷型ＳＲＡＭに於ける動作、
特に、記憶保持については次のようにして行われる。
今、正側電源電圧ＶCC＝５〔Ｖ〕、負側電源電圧ＶSS＝
０〔Ｖ〕にそれぞれ設定され、ノードＳ１＝５〔Ｖ〕、
ノードＳ２＝０〔Ｖ〕であるとすると、トランジスタＱ
２がオン状態、トランジスタＱ１がオフ状態になってい
る。ノードＳ１に於いては、トランジスタＱ１がオフ状
態で、且つ、その場合の抵抗値が高抵抗負荷Ｒ１に比較
して充分に高ければ、電位は５〔Ｖ〕に維持される。ノ
ードＳ２に於いては、トランジスタＱ２がオン状態で、
且つ、その場合の抵抗値が高抵抗負荷Ｒ２に比較して充
分に低ければ、電位は０〔Ｖ〕に維持される。
特に、記憶保持については次のようにして行われる。
今、正側電源電圧ＶCC＝５〔Ｖ〕、負側電源電圧ＶSS＝
０〔Ｖ〕にそれぞれ設定され、ノードＳ１＝５〔Ｖ〕、
ノードＳ２＝０〔Ｖ〕であるとすると、トランジスタＱ
２がオン状態、トランジスタＱ１がオフ状態になってい
る。ノードＳ１に於いては、トランジスタＱ１がオフ状
態で、且つ、その場合の抵抗値が高抵抗負荷Ｒ１に比較
して充分に高ければ、電位は５〔Ｖ〕に維持される。ノ
ードＳ２に於いては、トランジスタＱ２がオン状態で、
且つ、その場合の抵抗値が高抵抗負荷Ｒ２に比較して充
分に低ければ、電位は０〔Ｖ〕に維持される。
【００１７】ところが、前記条件下では、正側電源電圧
ＶCC供給線側からノードＳ２を介して負側電源電圧ＶSS
供給線側に直流電流が流れ、その値は高抵抗負荷Ｒ２の
値に反比例する。
ＶCC供給線側からノードＳ２を介して負側電源電圧ＶSS
供給線側に直流電流が流れ、その値は高抵抗負荷Ｒ２の
値に反比例する。
【００１８】このような高抵抗負荷型ＳＲＡＭの集積度
が高くなると、一チップ当たりのメモリ・セル数は増加
するから、メモリ・セル当たりの消費電流を低減させな
いとチップ全体の消費電流は大きくなってしまう。そこ
で、前記の直流電流を小さくしなければならないのであ
るが、それには、高抵抗負荷Ｒ２及びＲ１の値を大きく
することが必要となる。然しながら、この抵抗値が大き
くした場合には、駆動用トランジスタがオフになってい
る側のノード、前記の例では、ノードＳ１に於ける電位
を安定に維持することが難しくなる。
が高くなると、一チップ当たりのメモリ・セル数は増加
するから、メモリ・セル当たりの消費電流を低減させな
いとチップ全体の消費電流は大きくなってしまう。そこ
で、前記の直流電流を小さくしなければならないのであ
るが、それには、高抵抗負荷Ｒ２及びＲ１の値を大きく
することが必要となる。然しながら、この抵抗値が大き
くした場合には、駆動用トランジスタがオフになってい
る側のノード、前記の例では、ノードＳ１に於ける電位
を安定に維持することが難しくなる。
【００１９】前記説明したような背景があって、高抵抗
の代わりにＴＦＴを負荷とするＴＦＴ負荷型ＳＲＡＭが
登場したのである。
の代わりにＴＦＴを負荷とするＴＦＴ負荷型ＳＲＡＭが
登場したのである。
【００２０】ここでＴＦＴ負荷型ＳＲＡＭについて説明
するが、前記高抵抗負荷型ＳＲＡＭの説明と同様、先
ず、ＴＦＴ負荷型ＳＲＡＭを製造する場合から説明しよ
う。
するが、前記高抵抗負荷型ＳＲＡＭの説明と同様、先
ず、ＴＦＴ負荷型ＳＲＡＭを製造する場合から説明しよ
う。
【００２１】図２６乃至図２９はＴＦＴ負荷型ＳＲＡＭ
を製造する方法の従来例を解説する為の工程要所に於け
る要部切断側面図を、また、図３０乃至図３３はＴＦＴ
負荷型ＳＲＡＭを製造する方法の従来例を解説する為の
工程要所に於ける要部平面図をそれぞれ表してあり、以
下、これ等の図を参照しつつ説明する。尚、図２６乃至
図２９の要部切断側面図は要部平面図である図３３に表
されている線Ｙ−Ｙに沿う切断面を採ってある。尚、前
記説明した高抵抗負荷型ＳＲＡＭを製造する場合の工程
である９−（１）から１５−（２）まで、即ち、負荷抵
抗コンタクト・ホール９Ａを形成するまでの工程は、こ
のＴＦＴ負荷型ＳＲＡＭを製造する工程でも殆ど同じで
あり、唯、第二の多結晶シリコン膜で構成されている接
地線８に対し、第三の多結晶シリコン膜で構成されるＴ
ＦＴに於けるゲート電極が活性領域や第一の多結晶シリ
コン膜で構成されているゲート電極４とコンタクトさせ
るために必要なコンタクト・ホール８Ａ（図３０を参
照）を形成してある点が相違するのみであるため、その
後の段階から説明するものとする。勿論、図９乃至図２
５に於いて用いた記号と同記号は同部分を表すか或いは
同じ意味を持つものとする。
を製造する方法の従来例を解説する為の工程要所に於け
る要部切断側面図を、また、図３０乃至図３３はＴＦＴ
負荷型ＳＲＡＭを製造する方法の従来例を解説する為の
工程要所に於ける要部平面図をそれぞれ表してあり、以
下、これ等の図を参照しつつ説明する。尚、図２６乃至
図２９の要部切断側面図は要部平面図である図３３に表
されている線Ｙ−Ｙに沿う切断面を採ってある。尚、前
記説明した高抵抗負荷型ＳＲＡＭを製造する場合の工程
である９−（１）から１５−（２）まで、即ち、負荷抵
抗コンタクト・ホール９Ａを形成するまでの工程は、こ
のＴＦＴ負荷型ＳＲＡＭを製造する工程でも殆ど同じで
あり、唯、第二の多結晶シリコン膜で構成されている接
地線８に対し、第三の多結晶シリコン膜で構成されるＴ
ＦＴに於けるゲート電極が活性領域や第一の多結晶シリ
コン膜で構成されているゲート電極４とコンタクトさせ
るために必要なコンタクト・ホール８Ａ（図３０を参
照）を形成してある点が相違するのみであるため、その
後の段階から説明するものとする。勿論、図９乃至図２
５に於いて用いた記号と同記号は同部分を表すか或いは
同じ意味を持つものとする。
【００２２】図２６及び図３０参照 ２６−（１） ＣＶＤ法を適用することに依り、厚さ例えば１５００
〔Å〕の第三の多結晶シリコン膜を形成する。 ２６−（２） イオン注入法を適用することに依り、ドーズ量を１×１
０15〔cm-2〕、そして、加速エネルギを２０〔ｋｅＶ〕
とし、Ｐイオンの打ち込みを行う。 ２６−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第三の多結晶シリコン膜のパタ
ーニングを行ってＴＦＴのゲート電極１５を形成する。
〔Å〕の第三の多結晶シリコン膜を形成する。 ２６−（２） イオン注入法を適用することに依り、ドーズ量を１×１
０15〔cm-2〕、そして、加速エネルギを２０〔ｋｅＶ〕
とし、Ｐイオンの打ち込みを行う。 ２６−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第三の多結晶シリコン膜のパタ
ーニングを行ってＴＦＴのゲート電極１５を形成する。
【００２３】図２７参照 ２７−（１） ＣＶＤ法を適用することに依り、ＳｉＯ2 からなる厚さ
例えば３００〔Å〕であるＴＦＴのゲート絶縁膜１６を
形成する。 ２７−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチャントをフッ酸とするウエット・エッチング
法を適用することに依って、ゲート絶縁膜１６の選択的
エッチングを行ってドレイン・コンタクト・ホール１６
Ａを形成する。
例えば３００〔Å〕であるＴＦＴのゲート絶縁膜１６を
形成する。 ２７−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチャントをフッ酸とするウエット・エッチング
法を適用することに依って、ゲート絶縁膜１６の選択的
エッチングを行ってドレイン・コンタクト・ホール１６
Ａを形成する。
【００２４】図２８及び図３１参照 ２８−（１） ＣＶＤ法を適用することに依り、厚さ例えば５００
〔Å〕の第四の多結晶シリコン膜を形成する。 ２８−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、ドーズ量を１
×１０14〔cm-2〕、また、加速エネルギを５〔ｋｅＶ〕
として、ＴＦＴのソース領域及びドレイン領域となるべ
き部分、Ｖcc供給線となるべき部分にＢイオンの打ち込
みを行う。 ２８−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第四の多結晶シリコン膜のパタ
ーニングを行ってＴＦＴのソース領域１７、ドレイン領
域１８、チャネル領域１９、ＶCC供給線２０を形成す
る。
〔Å〕の第四の多結晶シリコン膜を形成する。 ２８−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、ドーズ量を１
×１０14〔cm-2〕、また、加速エネルギを５〔ｋｅＶ〕
として、ＴＦＴのソース領域及びドレイン領域となるべ
き部分、Ｖcc供給線となるべき部分にＢイオンの打ち込
みを行う。 ２８−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第四の多結晶シリコン膜のパタ
ーニングを行ってＴＦＴのソース領域１７、ドレイン領
域１８、チャネル領域１９、ＶCC供給線２０を形成す
る。
【００２５】図２９及び図３２参照 ２９−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕のＳｉＯ2 からなる絶縁膜並びに厚さ例えば５０
００〔Å〕のＰＳＧからなる絶縁膜を形成する。尚、こ
の図に於いても、図１７及び図１８と同様、二層の絶縁
膜を一体にして表してあり、これを絶縁膜２１とする。 ２９−（２） 絶縁膜２１をリフローして平坦化する為の熱処理を行
う。 ２９−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、絶縁膜２１等の選択的エッチン
グを行ってビット線コンタクト・ホールを形成する。 ２９−（４） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線２２を形成する。尚、図２９及び図３２に記載された
記号で説明されていないもの、例えば、ＢＬなどは次に
説明する図３４と対比すると明らかになる。
〔Å〕のＳｉＯ2 からなる絶縁膜並びに厚さ例えば５０
００〔Å〕のＰＳＧからなる絶縁膜を形成する。尚、こ
の図に於いても、図１７及び図１８と同様、二層の絶縁
膜を一体にして表してあり、これを絶縁膜２１とする。 ２９−（２） 絶縁膜２１をリフローして平坦化する為の熱処理を行
う。 ２９−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、絶縁膜２１等の選択的エッチン
グを行ってビット線コンタクト・ホールを形成する。 ２９−（４） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線２２を形成する。尚、図２９及び図３２に記載された
記号で説明されていないもの、例えば、ＢＬなどは次に
説明する図３４と対比すると明らかになる。
【００２６】図３３は前記説明した工程を経て完成され
たＴＦＴ負荷型ＳＲＡＭの要部平面図であり、図９乃至
図３２に於いて用いた記号と同記号は同部分を表すか或
いは同じ意味を持つものとする。但し、簡明にするた
め、図３３では図２９並びに図３２に見られるＡｌから
なるビット線２２は除去してある。
たＴＦＴ負荷型ＳＲＡＭの要部平面図であり、図９乃至
図３２に於いて用いた記号と同記号は同部分を表すか或
いは同じ意味を持つものとする。但し、簡明にするた
め、図３３では図２９並びに図３２に見られるＡｌから
なるビット線２２は除去してある。
【００２７】図３４は図２６乃至図３２について説明し
たＴＦＴ負荷型ＳＲＡＭの要部等価回路図を表してい
る。尚、図２６乃至図３２と図２５に於いて用いた記号
と同記号は同部分を表すか或いは同じ意味を持つものと
する。図に於いて、Ｑ５及びＱ６は負荷用ＴＦＴである
トランジスタをそれぞれ示している。
たＴＦＴ負荷型ＳＲＡＭの要部等価回路図を表してい
る。尚、図２６乃至図３２と図２５に於いて用いた記号
と同記号は同部分を表すか或いは同じ意味を持つものと
する。図に於いて、Ｑ５及びＱ６は負荷用ＴＦＴである
トランジスタをそれぞれ示している。
【００２８】このＴＦＴ負荷型ＳＲＡＭに於ける動作、
特に、記憶保持については次のようにして行われる。
特に、記憶保持については次のようにして行われる。
【００２９】今、正側電源電圧ＶCC＝５〔Ｖ〕、負側電
源電圧ＶSS＝０〔Ｖ〕にそれぞれ設定され、ノードＳ１
＝５〔Ｖ〕、ノードＳ２＝０〔Ｖ〕であるとすると、ト
ランジスタＱ２がオン状態で且つトランジスタＱ６がオ
フ状態、そして、トランジスタＱ１がオフ状態で且つト
ランジスタＱ５がオン状態になっている。ノードＳ１に
於いては、トランジスタＱ１がオフ状態であって、且
つ、その場合の抵抗値がトランジスタＱ５のオン状態に
比較して充分に高ければ、電位は５〔Ｖ〕に維持され
る。ノードＳ２に於いては、トランジスタＱ２がオン状
態であって、且つ、その場合の抵抗値がトランジスタＱ
６のオフ状態に比較して充分に低ければ、電位は０
〔Ｖ〕に維持される。
源電圧ＶSS＝０〔Ｖ〕にそれぞれ設定され、ノードＳ１
＝５〔Ｖ〕、ノードＳ２＝０〔Ｖ〕であるとすると、ト
ランジスタＱ２がオン状態で且つトランジスタＱ６がオ
フ状態、そして、トランジスタＱ１がオフ状態で且つト
ランジスタＱ５がオン状態になっている。ノードＳ１に
於いては、トランジスタＱ１がオフ状態であって、且
つ、その場合の抵抗値がトランジスタＱ５のオン状態に
比較して充分に高ければ、電位は５〔Ｖ〕に維持され
る。ノードＳ２に於いては、トランジスタＱ２がオン状
態であって、且つ、その場合の抵抗値がトランジスタＱ
６のオフ状態に比較して充分に低ければ、電位は０
〔Ｖ〕に維持される。
【００３０】このように、前記条件下では、負荷である
トランジスタＱ５或いはトランジスタＱ６の抵抗値が記
憶情報に応じて変化するので、前記高抵抗負荷型ＳＲＡ
Ｍに於ける問題は解消され、安定な情報記憶を行うこと
ができる。尚、ここで用いたトランジスタＱ５及びＱ６
のチャネル、即ち、負荷用ＴＦＴに於けるチャネルは多
結晶シリコンで構成され、結晶状態が単結晶に比較して
遙に悪いものであるから、オフ状態にある場合に於いて
も電流がリークし易く、そのリーク電流は、そのままチ
ップの消費電流となってしまうので、成るべく小型に作
成することが望ましい。
トランジスタＱ５或いはトランジスタＱ６の抵抗値が記
憶情報に応じて変化するので、前記高抵抗負荷型ＳＲＡ
Ｍに於ける問題は解消され、安定な情報記憶を行うこと
ができる。尚、ここで用いたトランジスタＱ５及びＱ６
のチャネル、即ち、負荷用ＴＦＴに於けるチャネルは多
結晶シリコンで構成され、結晶状態が単結晶に比較して
遙に悪いものであるから、オフ状態にある場合に於いて
も電流がリークし易く、そのリーク電流は、そのままチ
ップの消費電流となってしまうので、成るべく小型に作
成することが望ましい。
【００３１】ところで、図２９を見れば明らかである
が、このＴＦＴ負荷型ＳＲＡＭに於いては、最上層にＡ
ｌ膜からなるビット線２２が設けてあり、ＰＳＧなどか
らなる絶縁膜２１を介し、ビット線２２の直下に負荷用
ＴＦＴのチャネルが存在している。
が、このＴＦＴ負荷型ＳＲＡＭに於いては、最上層にＡ
ｌ膜からなるビット線２２が設けてあり、ＰＳＧなどか
らなる絶縁膜２１を介し、ビット線２２の直下に負荷用
ＴＦＴのチャネルが存在している。
【００３２】このような構成は、Ａｌ膜からなるビット
線２２をゲート電極、また、その下の絶縁膜２１をゲー
ト絶縁膜とするトランジスタと見做すことができ、そし
て、ゲート電極であるビット線２２の電位は０〔Ｖ〕
（ＶSS）〜５〔Ｖ〕（ＶCC）の間を変化し、その為、オ
フ状態にあるべきＴＦＴ、即ち、トランジスタＱ６がオ
ン状態に近くなり、リーク電流が増加し、寄生効果が顕
著になってしまう。そこで、このような問題を解消しよ
うとして、ＴＦＴ負荷型ＳＲＡＭの改良型である二重ゲ
ート構造ＴＦＴ負荷型ＳＲＡＭが開発された。
線２２をゲート電極、また、その下の絶縁膜２１をゲー
ト絶縁膜とするトランジスタと見做すことができ、そし
て、ゲート電極であるビット線２２の電位は０〔Ｖ〕
（ＶSS）〜５〔Ｖ〕（ＶCC）の間を変化し、その為、オ
フ状態にあるべきＴＦＴ、即ち、トランジスタＱ６がオ
ン状態に近くなり、リーク電流が増加し、寄生効果が顕
著になってしまう。そこで、このような問題を解消しよ
うとして、ＴＦＴ負荷型ＳＲＡＭの改良型である二重ゲ
ート構造ＴＦＴ負荷型ＳＲＡＭが開発された。
【００３３】この二重ゲート構造ＴＦＴ負荷型ＳＲＡＭ
では、図２６乃至図３４について説明したＴＦＴ負荷型
ＳＲＡＭに於ける第三の多結晶シリコン膜、具体的に
は、ＴＦＴのゲート電極１５と全く同じパターンをもつ
第二ゲート電極を構成する第五の多結晶シリコン膜をソ
ース領域１７、ドレイン領域１８、チャネル領域１９、
ＶCC供給線２０などを構成している第四の多結晶シリコ
ン膜とＡｌからなるビット線２２との間に介在させるこ
とで前記問題を解消している。
では、図２６乃至図３４について説明したＴＦＴ負荷型
ＳＲＡＭに於ける第三の多結晶シリコン膜、具体的に
は、ＴＦＴのゲート電極１５と全く同じパターンをもつ
第二ゲート電極を構成する第五の多結晶シリコン膜をソ
ース領域１７、ドレイン領域１８、チャネル領域１９、
ＶCC供給線２０などを構成している第四の多結晶シリコ
ン膜とＡｌからなるビット線２２との間に介在させるこ
とで前記問題を解消している。
【００３４】図３５乃至図３７は二重ゲート構造ＴＦＴ
負荷型ＳＲＡＭを製造する方法の従来例を解説する為の
工程要所に於ける要部切断側面図をそれぞれ表してあ
り、以下、これ等の図を参照しつつ説明する。尚、前記
説明したＴＦＴ負荷型ＳＲＡＭを製造する場合の工程で
ある２６−（１）から２８−（３）まで、即ち、ＴＦＴ
のソース領域１７、ドレイン領域１８、チャネル領域１
９、ＶCC供給線２０を形成するまでの工程は、この二重
ゲート構造ＴＦＴ負荷型ＳＲＡＭを製造する工程でも殆
ど同じである為、その後の段階から説明するものとす
る。勿論、図９乃至図３４に於いて用いた記号と同記号
は同部分を表すか或いは同じ意味を持つものとする。
負荷型ＳＲＡＭを製造する方法の従来例を解説する為の
工程要所に於ける要部切断側面図をそれぞれ表してあ
り、以下、これ等の図を参照しつつ説明する。尚、前記
説明したＴＦＴ負荷型ＳＲＡＭを製造する場合の工程で
ある２６−（１）から２８−（３）まで、即ち、ＴＦＴ
のソース領域１７、ドレイン領域１８、チャネル領域１
９、ＶCC供給線２０を形成するまでの工程は、この二重
ゲート構造ＴＦＴ負荷型ＳＲＡＭを製造する工程でも殆
ど同じである為、その後の段階から説明するものとす
る。勿論、図９乃至図３４に於いて用いた記号と同記号
は同部分を表すか或いは同じ意味を持つものとする。
【００３５】図３５参照 ３５−（１） ＣＶＤ法を適用することに依り、ＳｉＯ2 からなる厚さ
例えば５００〔Å〕である絶縁膜２３を形成する。 ３５−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ＋ＨｅとするＲＩＥ法
を適用することに依って、絶縁膜２３の選択的エッチン
グを行って第四の多結晶シリコン膜に対するコンタクト
・ホール２３Ａを形成する。
例えば５００〔Å〕である絶縁膜２３を形成する。 ３５−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ＋ＨｅとするＲＩＥ法
を適用することに依って、絶縁膜２３の選択的エッチン
グを行って第四の多結晶シリコン膜に対するコンタクト
・ホール２３Ａを形成する。
【００３６】図３６参照 ３６−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕の第五の多結晶シリコン膜を形成する。 ３６−（２） 熱拡散法を適用することに依り、前記第五の多結晶シリ
コン膜に例えば１×１０21〔cm-3〕のＰを拡散する。 ３６−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第五の多結晶シリコン膜のパタ
ーニングを行ってＴＦＴの第二ゲート電極２４を形成す
る。
〔Å〕の第五の多結晶シリコン膜を形成する。 ３６−（２） 熱拡散法を適用することに依り、前記第五の多結晶シリ
コン膜に例えば１×１０21〔cm-3〕のＰを拡散する。 ３６−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第五の多結晶シリコン膜のパタ
ーニングを行ってＴＦＴの第二ゲート電極２４を形成す
る。
【００３７】図３７参照 ３７−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕のＳｉＯ2 からなる絶縁膜並びに厚さ例えば５０
００〔Å〕のＰＳＧからなる絶縁膜を形成する。尚、こ
の図に於いても、図２９と同様、二層の絶縁膜を一体に
して表してあり、これを絶縁膜２５とする。 ３７−（２） 絶縁膜２５をリフローして平坦化する為の熱処理を行
う。 ３７−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、絶縁膜２５等の選択的エッチン
グを行ってビット線コンタクト・ホールを形成する。 ３７−（４） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線２６を形成する。
〔Å〕のＳｉＯ2 からなる絶縁膜並びに厚さ例えば５０
００〔Å〕のＰＳＧからなる絶縁膜を形成する。尚、こ
の図に於いても、図２９と同様、二層の絶縁膜を一体に
して表してあり、これを絶縁膜２５とする。 ３７−（２） 絶縁膜２５をリフローして平坦化する為の熱処理を行
う。 ３７−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、絶縁膜２５等の選択的エッチン
グを行ってビット線コンタクト・ホールを形成する。 ３７−（４） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線２６を形成する。
【００３８】
【発明が解決しようとする課題】前記説明したように、
ＳＲＡＭは、高抵抗負荷型から始まり、ＴＦＴ負荷型、
二重ゲート構造ＴＦＴ負荷型へと進展してきた。然しな
がら、先ず、図９乃至図１８（特に図１８）と図３５乃
至３７（特に図３７）と比較すると明らかになる筈であ
るが、高抵抗負荷型ＳＲＡＭから二重ゲート構造ＴＦＴ
負荷型ＳＲＡＭに移行するに際しては、多結晶シリコン
膜が二層も増加し、そして、マスク工程は実に四回も増
加している。
ＳＲＡＭは、高抵抗負荷型から始まり、ＴＦＴ負荷型、
二重ゲート構造ＴＦＴ負荷型へと進展してきた。然しな
がら、先ず、図９乃至図１８（特に図１８）と図３５乃
至３７（特に図３７）と比較すると明らかになる筈であ
るが、高抵抗負荷型ＳＲＡＭから二重ゲート構造ＴＦＴ
負荷型ＳＲＡＭに移行するに際しては、多結晶シリコン
膜が二層も増加し、そして、マスク工程は実に四回も増
加している。
【００３９】本発明は、ＴＦＴ負荷及びドライバ・トラ
ンジスタの相互接続を同一のコンタクト・ホールで行い
得る構成にするなど簡単な改変を施すことで、ＴＦＴ負
荷型ＳＲＡＭの製造工程数を削減できるようにしようと
する。
ンジスタの相互接続を同一のコンタクト・ホールで行い
得る構成にするなど簡単な改変を施すことで、ＴＦＴ負
荷型ＳＲＡＭの製造工程数を削減できるようにしようと
する。
【００４０】
【課題を解決するための手段】本発明に依る半導体記憶
装置に於いては、 （１） 一対の転送トランジスタと一対のドライバ・トランジス
タと一対のＴＦＴ負荷とを含んで構成され、且つ、ＴＦ
Ｔ負荷のドレイン（例えばドレイン領域１８：図４参
照）及びゲート電極（例えばゲート電極１５：図４参
照）とドライバ・トランジスタのゲート電極（例えばゲ
ート電極４：図４参照）或いはドレイン（例えばｎ＋−
ドレイン領域６：図４）とが相互に接続される接続領域
をもつメモリ・セルを備えてなり、前記接続領域では、
少なくともＴＦＴ負荷のドレイン及びゲート電極とドラ
イバ・トランジスタのゲート電極或いはドレインとがそ
れぞれ絶縁膜（例えば絶縁膜７，９，１６など）を介し
て積層され、且つ、積層された最上層の電極が中間に在
る電極の側面で接続されると共に最下層の電極とその表
面で接続されてなるか、或いは、 （２） 前記（１）に於いて、接続領域に於ける各電極は最上層
であるＴＦＴ負荷のドレイン（例えばドレイン領域１
８：図４参照）及び中間層である該ＴＦＴ負荷のゲート
電極（例えばゲート電極１５：図４参照）及び最下層で
あるドライバ・トランジスタのゲート電極（例えばゲー
ト電極４：図４参照）からなっているか、或いは、 （３） 前記（１）に於いて、ＴＦＴ負荷に於けるゲート電極が
チャネル領域（例えばチャネル領域１９：図８参照）の
上下に絶縁膜（例えば絶縁膜１６及び２３：図８参照）
を介して形成されてなると共に接続領域に於ける各電極
は最上層である該ＴＦＴ負荷の上側ゲート電極（例えば
上側のゲート電極２４：図８参照）及び中間層である該
ＴＦＴ負荷のドレイン（例えばドレイン領域１８：図８
参照）と下側ゲート電極（例えば下側のゲート電極１
５：図８参照）及び最下層であるドライバ・トランジス
タのゲート電極（例えばゲート電極４：図８参照）から
なっているか、或いは、 （４） 半導体基板（例えばシリコン半導体基板１：図４参照）
の表面にフィールド絶縁膜（例えばフィールド絶縁膜
２：図４参照）を形成してからゲート絶縁膜（例えばゲ
ート絶縁膜３：図４参照）を形成する工程と、次いで、
第一の導電膜（例えば第一の多結晶シリコン膜）を成長
させてからパターニングを行ってドライバ・トランジス
タのゲート電極（例えばゲート電極４：図４参照）を形
成する工程と、次いで、該フィールド絶縁膜並びに該第
一の導電膜をマスクとして不純物の導入を行い不純物領
域（例えばｎ＋−ソース領域５及びｎ＋−ドレイン領域
６：図４参照）を形成してから第一の絶縁膜（例えば絶
縁膜７及び９：図４参照）を形成する工程と、次いで、
第二の導電膜（例えば第三の多結晶シリコン膜）を成長
させＴＦＴ負荷のゲート電極としてパターニングを行っ
て（例えばゲート電極１５の形成：図４参照）からＴＦ
Ｔ負荷のゲート絶縁膜である第二の絶縁膜（例えば絶縁
膜１６：図４参照）を形成する工程と、次いで、該第二
の絶縁膜及び該第二の導電膜及び該第一の絶縁膜を除去
して該第二の導電膜の側面と該第一の導電膜の表面を露
出させてから該第二の導電膜の側面と該第一の導電膜の
表面にコンタクトする第三の導電膜（例えば第四の多結
晶シリコン膜）を形成しＴＦＴ負荷のチャネル層として
パターニングする（例えばソース領域１７とドレイン領
域１８とチャネル領域１９を得る為のパターニング：図
４参照）工程とが含まれてなるか、或いは、 （５）半導体基板の表面にフィールド絶縁膜を形成してからゲ
ート絶縁膜を形成する工程と、次いで、第一の導電膜を
成長させてからパターニングを行ってドライバ・トラン
ジスタのゲート電極を形成する工程と、次いで、該フィ
ールド絶縁膜並びに該第一の導電膜をマスクとして不純
物の導入を行い不純物領域を形成してから第一の絶縁膜
を形成する工程と、次いで、第二の導電膜を成長させＴ
ＦＴ負荷のチャネル層としてパターニングを行ってから
ＴＦＴ負荷のゲート絶縁膜である第二の絶縁膜を形成す
る工程と、次いで、該ＴＦＴ負荷のゲート絶縁膜及び該
第二の導電膜及び該第一の絶縁膜を除去して該第二の導
電膜の側面と該第一の導電膜の表面を露出させてから該
第二の導電膜の側面と該第一の導電膜の表面にコン タク
トする第三の導電膜を形成しＴＦＴ負荷のゲート電極と
してパターニングする工程とが含まれてなるか、 或い
は、 （６）半導体基板（例えばシリコン半導体基板１：図８参照）
の表面にフィールド絶縁膜（例えばフィールド絶縁膜
２：図８参照）を形成してからゲート絶縁膜（例えばゲ
ート絶縁膜３：図８参照）を形成する工程と、次いで、
第一の導電膜（例えば第一の多結晶シリコン膜）を成長
させてからパターニングを行ってドライバ・トランジス
タのゲート電極（例えばゲート電極４：図８参照）を形
成する工程と、次いで、該フィールド絶縁膜並びに該第
一の導電膜をマスクとして不純物の導入を行い不純物領
域（例えばｎ ＋ −ソース領域５及びｎ ＋ −ドレイン領域
６：図８参照）を形成してから第一の絶縁膜（例えば絶
縁膜７と９：図８参照）を形成する工程と、次いで、第
二の導電膜（例えば第三の多結晶シリコン膜）を成長さ
せ二重ゲートＴＦＴ負荷の下側ゲート電極としてパター
ニングを行って（例えばゲート電極１５の形成：図８参
照）から下側ゲート絶縁膜である第二の絶縁膜（例えば
絶縁膜１６：図８参照）を形成する工程と、次いで、第
三の導電膜を成長させて二重ゲートＴＦＴ負荷のチャネ
ル層としてパターニングを行ってから上側ゲート絶縁膜
である第三の絶縁膜を形成する工程と、次いで、該上側
ゲート絶縁膜及び該チャネル層及び該下側ゲート絶縁膜
及び該下側ゲート電極及び該第一の絶縁膜を除去して該
チャネル層及び該下側ゲート電極それぞれの側面と該第
一の導電膜の表面を露出させてから該第三の導電膜及び
該第二の導電膜それぞれの側面と該第一の導電膜の表面
にコンタクトする第四の導電膜（例えば第五の多結晶シ
リコン膜）を形成して二重ゲートＴＦＴ負荷の上側ゲー
ト電極としてパターニングする（例えば上側のゲート電
極２４を形成するパターニング：図８参照）工程とが含
まれている。
装置に於いては、 （１） 一対の転送トランジスタと一対のドライバ・トランジス
タと一対のＴＦＴ負荷とを含んで構成され、且つ、ＴＦ
Ｔ負荷のドレイン（例えばドレイン領域１８：図４参
照）及びゲート電極（例えばゲート電極１５：図４参
照）とドライバ・トランジスタのゲート電極（例えばゲ
ート電極４：図４参照）或いはドレイン（例えばｎ＋−
ドレイン領域６：図４）とが相互に接続される接続領域
をもつメモリ・セルを備えてなり、前記接続領域では、
少なくともＴＦＴ負荷のドレイン及びゲート電極とドラ
イバ・トランジスタのゲート電極或いはドレインとがそ
れぞれ絶縁膜（例えば絶縁膜７，９，１６など）を介し
て積層され、且つ、積層された最上層の電極が中間に在
る電極の側面で接続されると共に最下層の電極とその表
面で接続されてなるか、或いは、 （２） 前記（１）に於いて、接続領域に於ける各電極は最上層
であるＴＦＴ負荷のドレイン（例えばドレイン領域１
８：図４参照）及び中間層である該ＴＦＴ負荷のゲート
電極（例えばゲート電極１５：図４参照）及び最下層で
あるドライバ・トランジスタのゲート電極（例えばゲー
ト電極４：図４参照）からなっているか、或いは、 （３） 前記（１）に於いて、ＴＦＴ負荷に於けるゲート電極が
チャネル領域（例えばチャネル領域１９：図８参照）の
上下に絶縁膜（例えば絶縁膜１６及び２３：図８参照）
を介して形成されてなると共に接続領域に於ける各電極
は最上層である該ＴＦＴ負荷の上側ゲート電極（例えば
上側のゲート電極２４：図８参照）及び中間層である該
ＴＦＴ負荷のドレイン（例えばドレイン領域１８：図８
参照）と下側ゲート電極（例えば下側のゲート電極１
５：図８参照）及び最下層であるドライバ・トランジス
タのゲート電極（例えばゲート電極４：図８参照）から
なっているか、或いは、 （４） 半導体基板（例えばシリコン半導体基板１：図４参照）
の表面にフィールド絶縁膜（例えばフィールド絶縁膜
２：図４参照）を形成してからゲート絶縁膜（例えばゲ
ート絶縁膜３：図４参照）を形成する工程と、次いで、
第一の導電膜（例えば第一の多結晶シリコン膜）を成長
させてからパターニングを行ってドライバ・トランジス
タのゲート電極（例えばゲート電極４：図４参照）を形
成する工程と、次いで、該フィールド絶縁膜並びに該第
一の導電膜をマスクとして不純物の導入を行い不純物領
域（例えばｎ＋−ソース領域５及びｎ＋−ドレイン領域
６：図４参照）を形成してから第一の絶縁膜（例えば絶
縁膜７及び９：図４参照）を形成する工程と、次いで、
第二の導電膜（例えば第三の多結晶シリコン膜）を成長
させＴＦＴ負荷のゲート電極としてパターニングを行っ
て（例えばゲート電極１５の形成：図４参照）からＴＦ
Ｔ負荷のゲート絶縁膜である第二の絶縁膜（例えば絶縁
膜１６：図４参照）を形成する工程と、次いで、該第二
の絶縁膜及び該第二の導電膜及び該第一の絶縁膜を除去
して該第二の導電膜の側面と該第一の導電膜の表面を露
出させてから該第二の導電膜の側面と該第一の導電膜の
表面にコンタクトする第三の導電膜（例えば第四の多結
晶シリコン膜）を形成しＴＦＴ負荷のチャネル層として
パターニングする（例えばソース領域１７とドレイン領
域１８とチャネル領域１９を得る為のパターニング：図
４参照）工程とが含まれてなるか、或いは、 （５）半導体基板の表面にフィールド絶縁膜を形成してからゲ
ート絶縁膜を形成する工程と、次いで、第一の導電膜を
成長させてからパターニングを行ってドライバ・トラン
ジスタのゲート電極を形成する工程と、次いで、該フィ
ールド絶縁膜並びに該第一の導電膜をマスクとして不純
物の導入を行い不純物領域を形成してから第一の絶縁膜
を形成する工程と、次いで、第二の導電膜を成長させＴ
ＦＴ負荷のチャネル層としてパターニングを行ってから
ＴＦＴ負荷のゲート絶縁膜である第二の絶縁膜を形成す
る工程と、次いで、該ＴＦＴ負荷のゲート絶縁膜及び該
第二の導電膜及び該第一の絶縁膜を除去して該第二の導
電膜の側面と該第一の導電膜の表面を露出させてから該
第二の導電膜の側面と該第一の導電膜の表面にコン タク
トする第三の導電膜を形成しＴＦＴ負荷のゲート電極と
してパターニングする工程とが含まれてなるか、 或い
は、 （６）半導体基板（例えばシリコン半導体基板１：図８参照）
の表面にフィールド絶縁膜（例えばフィールド絶縁膜
２：図８参照）を形成してからゲート絶縁膜（例えばゲ
ート絶縁膜３：図８参照）を形成する工程と、次いで、
第一の導電膜（例えば第一の多結晶シリコン膜）を成長
させてからパターニングを行ってドライバ・トランジス
タのゲート電極（例えばゲート電極４：図８参照）を形
成する工程と、次いで、該フィールド絶縁膜並びに該第
一の導電膜をマスクとして不純物の導入を行い不純物領
域（例えばｎ ＋ −ソース領域５及びｎ ＋ −ドレイン領域
６：図８参照）を形成してから第一の絶縁膜（例えば絶
縁膜７と９：図８参照）を形成する工程と、次いで、第
二の導電膜（例えば第三の多結晶シリコン膜）を成長さ
せ二重ゲートＴＦＴ負荷の下側ゲート電極としてパター
ニングを行って（例えばゲート電極１５の形成：図８参
照）から下側ゲート絶縁膜である第二の絶縁膜（例えば
絶縁膜１６：図８参照）を形成する工程と、次いで、第
三の導電膜を成長させて二重ゲートＴＦＴ負荷のチャネ
ル層としてパターニングを行ってから上側ゲート絶縁膜
である第三の絶縁膜を形成する工程と、次いで、該上側
ゲート絶縁膜及び該チャネル層及び該下側ゲート絶縁膜
及び該下側ゲート電極及び該第一の絶縁膜を除去して該
チャネル層及び該下側ゲート電極それぞれの側面と該第
一の導電膜の表面を露出させてから該第三の導電膜及び
該第二の導電膜それぞれの側面と該第一の導電膜の表面
にコンタクトする第四の導電膜（例えば第五の多結晶シ
リコン膜）を形成して二重ゲートＴＦＴ負荷の上側ゲー
ト電極としてパターニングする（例えば上側のゲート電
極２４を形成するパターニング：図８参照）工程とが含
まれている。
【００４１】
【作用】前記したところから明らかなように、本発明で
は、ドライバ・トランジスタのゲート電極とＴＦＴ負荷
のゲート電極及び同じくドレインなどの相互接続を同一
の箇所で同一のコンタクト・ホールを利用して接続し得
る構成にしたことから、ドライバ・トランジスタとＴＦ
Ｔ負荷との相互接続の為のコンタクト・ホール形成は一
回で済むことになり、通常のＴＦＴ負荷型ＳＲＡＭでは
従来の技術に比較してマスク工程を一回削減すること
が、また、二重ゲートＴＦＴ負荷型ＳＲＡＭでは従来の
技術に比較してマスク工程を二回削減することが可能と
なり、この種のＳＲＡＭを容易且つ簡単に、しかも、歩
留り良く製造することができるようになった。
は、ドライバ・トランジスタのゲート電極とＴＦＴ負荷
のゲート電極及び同じくドレインなどの相互接続を同一
の箇所で同一のコンタクト・ホールを利用して接続し得
る構成にしたことから、ドライバ・トランジスタとＴＦ
Ｔ負荷との相互接続の為のコンタクト・ホール形成は一
回で済むことになり、通常のＴＦＴ負荷型ＳＲＡＭでは
従来の技術に比較してマスク工程を一回削減すること
が、また、二重ゲートＴＦＴ負荷型ＳＲＡＭでは従来の
技術に比較してマスク工程を二回削減することが可能と
なり、この種のＳＲＡＭを容易且つ簡単に、しかも、歩
留り良く製造することができるようになった。
【００４２】
【実施例】図１乃至図４は本発明一実施例を説明する為
の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側
面図をそれぞれ表し、以下、これ等の図を参照しつつ詳
細に説明する。尚、図９乃至図１８について説明した従
来の高抵抗負荷型ＳＲＡＭを製造する工程の始めから工
程１４−（２）まで、即ち、第二の多結晶シリコン膜か
らなる接地線８を形成するまでは本実施例でも同じであ
るから説明を省略して次の段階から説明するが、その説
明は図２６乃至図２９について説明した従来のＴＦＴ負
荷型ＳＲＡＭを製造する工程が参考になる。
の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側
面図をそれぞれ表し、以下、これ等の図を参照しつつ詳
細に説明する。尚、図９乃至図１８について説明した従
来の高抵抗負荷型ＳＲＡＭを製造する工程の始めから工
程１４−（２）まで、即ち、第二の多結晶シリコン膜か
らなる接地線８を形成するまでは本実施例でも同じであ
るから説明を省略して次の段階から説明するが、その説
明は図２６乃至図２９について説明した従来のＴＦＴ負
荷型ＳＲＡＭを製造する工程が参考になる。
【００４３】図１参照 １−（１） ここで、ＴＦＴ負荷型ＳＲＡＭは、シリコン半導体基板
１にフィールド絶縁膜２、ゲート絶縁膜３、第一の多結
晶シリコン膜からなるドライバ・トランジスタのゲート
電極４、ｎ+ −不純物領域５′、ｎ+ −ソース領域５、
ｎ+ −ドレイン領域６、絶縁膜７、第二の多結晶シリコ
ン膜からなる接地線８が形成されている状態にあるもの
とする。 １−（２） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕のＳｉＯ2 からなる絶縁膜９を全面に形成する。 １−（３） ＣＶＤ法を適用することに依り、厚さ例えば５００
〔Å〕の第三の多結晶シリコン膜を形成する。 １−（４） イオン注入法を適用することに依り、ドーズ量を１×１
０15〔cm-2〕、そして、加速エネルギを１０〔ｋｅＶ〕
とし、Ｐイオンの打ち込みを行う。 １−（５） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第三の多結晶シリコン膜のパタ
ーニングを行ってＴＦＴのゲート電極１５を形成する。
１にフィールド絶縁膜２、ゲート絶縁膜３、第一の多結
晶シリコン膜からなるドライバ・トランジスタのゲート
電極４、ｎ+ −不純物領域５′、ｎ+ −ソース領域５、
ｎ+ −ドレイン領域６、絶縁膜７、第二の多結晶シリコ
ン膜からなる接地線８が形成されている状態にあるもの
とする。 １−（２） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕のＳｉＯ2 からなる絶縁膜９を全面に形成する。 １−（３） ＣＶＤ法を適用することに依り、厚さ例えば５００
〔Å〕の第三の多結晶シリコン膜を形成する。 １−（４） イオン注入法を適用することに依り、ドーズ量を１×１
０15〔cm-2〕、そして、加速エネルギを１０〔ｋｅＶ〕
とし、Ｐイオンの打ち込みを行う。 １−（５） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第三の多結晶シリコン膜のパタ
ーニングを行ってＴＦＴのゲート電極１５を形成する。
【００４４】図２参照 ２−（１） ＣＶＤ法を適用することに依り、ＳｉＯ2 からなる厚さ
例えば２００〔Å〕であるＴＦＴのゲート絶縁膜１６を
形成する。 ２−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／Ｈｅ（ＳｉＯ2 用）
とＣＣｌ4 ／Ｏ2 （多結晶シリコン用）とするＲＩＥ法
を適用することに依り、ゲート絶縁膜１６、第三の多結
晶シリコン膜であるゲート電極１５、絶縁膜９、絶縁膜
７の選択的エッチングを行って表面から第一の多結晶シ
リコン膜である駆動用トランジスタのゲート電極４に達
するコンタクト・ホール１６Ａを形成する。尚、この工
程は本実施例に於ける最も特徴的な工程である。
例えば２００〔Å〕であるＴＦＴのゲート絶縁膜１６を
形成する。 ２−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／Ｈｅ（ＳｉＯ2 用）
とＣＣｌ4 ／Ｏ2 （多結晶シリコン用）とするＲＩＥ法
を適用することに依り、ゲート絶縁膜１６、第三の多結
晶シリコン膜であるゲート電極１５、絶縁膜９、絶縁膜
７の選択的エッチングを行って表面から第一の多結晶シ
リコン膜である駆動用トランジスタのゲート電極４に達
するコンタクト・ホール１６Ａを形成する。尚、この工
程は本実施例に於ける最も特徴的な工程である。
【００４５】図３参照 ３−（１） ＣＶＤ法を適用することに依り、厚さ例えば２００
〔Å〕の第四の多結晶シリコン膜を形成する。 ３−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、ドーズ量を１
×１０14〔cm-2〕、また、加速エネルギを５〔ｋｅＶ〕
として、ＴＦＴのソース領域及びドレイン領域となるべ
き部分にＢイオンの打ち込みを行う。 ３−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第四の多結晶シリコン膜のパタ
ーニングを行ってＴＦＴのソース領域１７、ドレイン領
域１８、チャネル領域１９、また、ＶCC供給線（図では
見えない）などを形成する。
〔Å〕の第四の多結晶シリコン膜を形成する。 ３−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、ドーズ量を１
×１０14〔cm-2〕、また、加速エネルギを５〔ｋｅＶ〕
として、ＴＦＴのソース領域及びドレイン領域となるべ
き部分にＢイオンの打ち込みを行う。 ３−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第四の多結晶シリコン膜のパタ
ーニングを行ってＴＦＴのソース領域１７、ドレイン領
域１８、チャネル領域１９、また、ＶCC供給線（図では
見えない）などを形成する。
【００４６】図４参照 ４−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕のＳｉＯ2 からなる絶縁膜並びに厚さ例えば５０
００〔Å〕のＰＳＧからなる絶縁膜を形成する。尚、こ
の図に於いても、図１８、図２９、図３７と同様、二層
の絶縁膜を一体にして表してあり、これを絶縁膜２１と
する。 ４−（２） 絶縁膜２１をリフローして平坦化する為の熱処理を行
う。 ４−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、絶縁膜２１等の選択的エッチン
グを行ってビット線コンタクト・ホールを形成する。 ４−（４） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線２２を形成する。
〔Å〕のＳｉＯ2 からなる絶縁膜並びに厚さ例えば５０
００〔Å〕のＰＳＧからなる絶縁膜を形成する。尚、こ
の図に於いても、図１８、図２９、図３７と同様、二層
の絶縁膜を一体にして表してあり、これを絶縁膜２１と
する。 ４−（２） 絶縁膜２１をリフローして平坦化する為の熱処理を行
う。 ４−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、絶縁膜２１等の選択的エッチン
グを行ってビット線コンタクト・ホールを形成する。 ４−（４） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線２２を形成する。
【００４７】前記説明したところから判るように、図１
乃至図４について説明した本発明の実施例では、ドライ
バ・トランジスタのゲート電極、ＴＦＴ負荷のゲート電
極、ＴＦＴ負荷のドレインをそれぞれコンタクトさせる
のに一回のマスク工程で済ませている。因に、図２６乃
至図３４について説明した従来例では二回のマスク工程
が必要である。
乃至図４について説明した本発明の実施例では、ドライ
バ・トランジスタのゲート電極、ＴＦＴ負荷のゲート電
極、ＴＦＴ負荷のドレインをそれぞれコンタクトさせる
のに一回のマスク工程で済ませている。因に、図２６乃
至図３４について説明した従来例では二回のマスク工程
が必要である。
【００４８】図５乃至図８は本発明の他の実施例を説明
する為の工程要所に於ける二重ゲートＴＦＴ負荷型ＳＲ
ＡＭの要部切断側面図をそれぞれ表し、以下、これ等の
図を参照しつつ詳細に説明する。尚、図１乃至図４に於
いて用いた記号と同記号は同部分を表すか或いは同じ意
味を持つものとし、また、図１乃至図４について説明し
た実施例に於ける工程の始めから工程１−（５）まで、
即ち、第三の多結晶シリコン膜からなるＴＦＴ負荷のゲ
ート電極１５を形成するまでは本実施例でも同じである
から説明を省略して次の段階から説明することとし、そ
して、図１乃至図４並びに図３５乃至図３７に於いて用
いた記号と同記号は同部分を表すか或いは同じ意味を持
つものとする。尚、ここでの説明は図３５乃至図３７に
ついて説明した従来の二重ゲートＴＦＴ負荷型ＳＲＡＭ
を製造する工程が参考になる。
する為の工程要所に於ける二重ゲートＴＦＴ負荷型ＳＲ
ＡＭの要部切断側面図をそれぞれ表し、以下、これ等の
図を参照しつつ詳細に説明する。尚、図１乃至図４に於
いて用いた記号と同記号は同部分を表すか或いは同じ意
味を持つものとし、また、図１乃至図４について説明し
た実施例に於ける工程の始めから工程１−（５）まで、
即ち、第三の多結晶シリコン膜からなるＴＦＴ負荷のゲ
ート電極１５を形成するまでは本実施例でも同じである
から説明を省略して次の段階から説明することとし、そ
して、図１乃至図４並びに図３５乃至図３７に於いて用
いた記号と同記号は同部分を表すか或いは同じ意味を持
つものとする。尚、ここでの説明は図３５乃至図３７に
ついて説明した従来の二重ゲートＴＦＴ負荷型ＳＲＡＭ
を製造する工程が参考になる。
【００４９】図５参照 ５−（１） ここで、二重ゲートＴＦＴ負荷型ＳＲＡＭは、シリコン
半導体基板１にフィールド絶縁膜２、ゲート絶縁膜３、
第一の多結晶シリコン膜からなるドライバ・トランジス
タのゲート電極４、ｎ+ −不純物領域５′、ｎ+ −ソー
ス領域５、ｎ+ −ドレイン領域６、絶縁膜７、第二の多
結晶シリコン膜からなる接地線８、ＴＦＴに於ける下側
のゲート電極１５、ＴＦＴのゲート絶縁膜１６が形成さ
れている状態にあるものとする。 ５−（２） ＣＶＤ法を適用することに依り、厚さ例えば２００
〔Å〕の第四の多結晶シリコン膜を形成する。 ５−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、ドーズ量を１
×１０14〔cm-2〕、また、加速エネルギを５〔ｋｅＶ〕
として、ＴＦＴのソース領域及びドレイン領域となるべ
き部分にＢイオンの打ち込みを行う。 ５−（４） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第四の多結晶シリコン膜のパタ
ーニングを行ってＴＦＴのソース領域１７、ドレイン領
域１８、チャネル領域１９、また、ＶCC供給線（図では
見えない）などを形成する。
半導体基板１にフィールド絶縁膜２、ゲート絶縁膜３、
第一の多結晶シリコン膜からなるドライバ・トランジス
タのゲート電極４、ｎ+ −不純物領域５′、ｎ+ −ソー
ス領域５、ｎ+ −ドレイン領域６、絶縁膜７、第二の多
結晶シリコン膜からなる接地線８、ＴＦＴに於ける下側
のゲート電極１５、ＴＦＴのゲート絶縁膜１６が形成さ
れている状態にあるものとする。 ５−（２） ＣＶＤ法を適用することに依り、厚さ例えば２００
〔Å〕の第四の多結晶シリコン膜を形成する。 ５−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、ドーズ量を１
×１０14〔cm-2〕、また、加速エネルギを５〔ｋｅＶ〕
として、ＴＦＴのソース領域及びドレイン領域となるべ
き部分にＢイオンの打ち込みを行う。 ５−（４） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第四の多結晶シリコン膜のパタ
ーニングを行ってＴＦＴのソース領域１７、ドレイン領
域１８、チャネル領域１９、また、ＶCC供給線（図では
見えない）などを形成する。
【００５０】図６参照 ６−（１） ＣＶＤ法を適用することに依り、厚さ例えば５００
〔Å〕のＳｉＯ2 からなる絶縁膜２３を形成する。 ６−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／Ｈｅ（ＳｉＯ2 用）
とＣＣｌ4 ／Ｏ2 （多結晶シリコン用）とするＲＩＥ法
を適用することに依り、絶縁膜２３、第四の多結晶シリ
コン膜であるＴＦＴ負荷のドレイン領域１８、ゲート絶
縁膜１６、第三の多結晶シリコン膜であるゲート電極１
５、絶縁膜９、絶縁膜７の選択的エッチングを行って表
面から第一の多結晶シリコン膜からなる駆動用トランジ
スタのゲート電極４に達するコンタクト・ホール２３Ａ
を形成する。尚、この工程は本実施例に於ける最も特徴
的な工程である。
〔Å〕のＳｉＯ2 からなる絶縁膜２３を形成する。 ６−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／Ｈｅ（ＳｉＯ2 用）
とＣＣｌ4 ／Ｏ2 （多結晶シリコン用）とするＲＩＥ法
を適用することに依り、絶縁膜２３、第四の多結晶シリ
コン膜であるＴＦＴ負荷のドレイン領域１８、ゲート絶
縁膜１６、第三の多結晶シリコン膜であるゲート電極１
５、絶縁膜９、絶縁膜７の選択的エッチングを行って表
面から第一の多結晶シリコン膜からなる駆動用トランジ
スタのゲート電極４に達するコンタクト・ホール２３Ａ
を形成する。尚、この工程は本実施例に於ける最も特徴
的な工程である。
【００５１】図７参照 ７−（１） ＣＶＤ法を適用することに依り、厚さ例えば５００
〔Å〕の第五の多結晶シリコン膜を形成する。 ７−（２） 熱拡散法を適用することに依り、前記第五の多結晶シリ
コン膜に例えば１×１０21〔cm-3〕のＰを拡散する。 ７−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第五の多結晶シリコン膜のパタ
ーニングを行ってＴＦＴの上側のゲート電極２４を形成
する。
〔Å〕の第五の多結晶シリコン膜を形成する。 ７−（２） 熱拡散法を適用することに依り、前記第五の多結晶シリ
コン膜に例えば１×１０21〔cm-3〕のＰを拡散する。 ７−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第五の多結晶シリコン膜のパタ
ーニングを行ってＴＦＴの上側のゲート電極２４を形成
する。
【００５２】図８参照 ８−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕のＳｉＯ2 からなる絶縁膜並びに厚さ例えば５０
００〔Å〕のＰＳＧからなる絶縁膜を形成する。尚、こ
の図に於いても、図１８、図２９、図３７と同様、二層
の絶縁膜を一体にして表してあり、これを絶縁膜２５と
する。 ８−（２） 絶縁膜２５をリフローして平坦化する為の熱処理を行
う。 ８−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、絶縁膜２５等の選択的エッチン
グを行ってビット線コンタクト・ホールを形成する。 ８−（４） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線２６を形成する。
〔Å〕のＳｉＯ2 からなる絶縁膜並びに厚さ例えば５０
００〔Å〕のＰＳＧからなる絶縁膜を形成する。尚、こ
の図に於いても、図１８、図２９、図３７と同様、二層
の絶縁膜を一体にして表してあり、これを絶縁膜２５と
する。 ８−（２） 絶縁膜２５をリフローして平坦化する為の熱処理を行
う。 ８−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、絶縁膜２５等の選択的エッチン
グを行ってビット線コンタクト・ホールを形成する。 ８−（４） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線２６を形成する。
【００５３】前記説明したところから判るように、図５
乃至図８について説明した実施例からすると、本発明は
二重ゲートＴＦＴ負荷の場合にも容易に実施できること
が明らかであって、しかも、図３５乃至図３７について
説明した従来例と比較するとマスク工程は二回も少なく
なっている。
乃至図８について説明した実施例からすると、本発明は
二重ゲートＴＦＴ負荷の場合にも容易に実施できること
が明らかであって、しかも、図３５乃至図３７について
説明した従来例と比較するとマスク工程は二回も少なく
なっている。
【００５４】
【発明の効果】本発明に依る半導体記憶装置及びその製
造方法に於いては、一対の転送トランジスタ及び一対の
ドライバ・トランジスタ及び一対のＴＦＴ負荷を含み、
且つ、ＴＦＴ負荷のドレイン及びゲート電極とドライバ
・トランジスタのゲート電極或いはドレインとが相互に
接続される接続領域をもつメモリ・セルを備え、前記接
続領域では、少なくともＴＦＴ負荷のドレイン及びゲー
ト電極とドライバ・トランジスタのゲート電極或いはド
レインとがそれぞれ絶縁膜を介して積層され、且つ、積
層された最上層の電極が中間に在る電極の側面で接続さ
れると共に最下層の電極とその表面で接続されるように
している。
造方法に於いては、一対の転送トランジスタ及び一対の
ドライバ・トランジスタ及び一対のＴＦＴ負荷を含み、
且つ、ＴＦＴ負荷のドレイン及びゲート電極とドライバ
・トランジスタのゲート電極或いはドレインとが相互に
接続される接続領域をもつメモリ・セルを備え、前記接
続領域では、少なくともＴＦＴ負荷のドレイン及びゲー
ト電極とドライバ・トランジスタのゲート電極或いはド
レインとがそれぞれ絶縁膜を介して積層され、且つ、積
層された最上層の電極が中間に在る電極の側面で接続さ
れると共に最下層の電極とその表面で接続されるように
している。
【００５５】前記したところから明らかなように、本発
明では、ドライバ・トランジスタのゲート電極とＴＦＴ
負荷のゲート電極及び同じくドレインなどの相互接続を
同一の箇所で同一のコンタクト・ホールを利用して接続
し得る構成にしたことから、ドライバ・トランジスタと
ＴＦＴ負荷との相互接続の為のコンタクト・ホール形成
は一回で済むことになり、通常のＴＦＴ負荷型ＳＲＡＭ
では従来の技術に比較してマスク工程を一回削減するこ
とが、また、二重ゲートＴＦＴ負荷型ＳＲＡＭでは従来
の技術に比較してマスク工程を二回削減することが可能
となり、この種のＳＲＡＭを容易且つ簡単に、しかも、
歩留り良く製造することができるようになった。
明では、ドライバ・トランジスタのゲート電極とＴＦＴ
負荷のゲート電極及び同じくドレインなどの相互接続を
同一の箇所で同一のコンタクト・ホールを利用して接続
し得る構成にしたことから、ドライバ・トランジスタと
ＴＦＴ負荷との相互接続の為のコンタクト・ホール形成
は一回で済むことになり、通常のＴＦＴ負荷型ＳＲＡＭ
では従来の技術に比較してマスク工程を一回削減するこ
とが、また、二重ゲートＴＦＴ負荷型ＳＲＡＭでは従来
の技術に比較してマスク工程を二回削減することが可能
となり、この種のＳＲＡＭを容易且つ簡単に、しかも、
歩留り良く製造することができるようになった。
【図面の簡単な説明】
【図１】本発明一実施例を説明する為の工程要所に於け
るＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
るＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図２】本発明一実施例を説明する為の工程要所に於け
るＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
るＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図３】本発明一実施例を説明する為の工程要所に於け
るＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
るＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図４】本発明一実施例を説明する為の工程要所に於け
るＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
るＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図５】本発明の他の実施例を説明する為の工程要所に
於ける二重ゲートＴＦＴ負荷型ＳＲＡＭの要部切断側面
図である。
於ける二重ゲートＴＦＴ負荷型ＳＲＡＭの要部切断側面
図である。
【図６】本発明の他の実施例を説明する為の工程要所に
於ける二重ゲートＴＦＴ負荷型ＳＲＡＭの要部切断側面
図である。
於ける二重ゲートＴＦＴ負荷型ＳＲＡＭの要部切断側面
図である。
【図７】本発明の他の実施例を説明する為の工程要所に
於ける二重ゲートＴＦＴ負荷型ＳＲＡＭの要部切断側面
図である。
於ける二重ゲートＴＦＴ負荷型ＳＲＡＭの要部切断側面
図である。
【図８】本発明の他の実施例を説明する為の工程要所に
於ける二重ゲートＴＦＴ負荷型ＳＲＡＭの要部切断側面
図である。
於ける二重ゲートＴＦＴ負荷型ＳＲＡＭの要部切断側面
図である。
【図９】高抵抗負荷型ＳＲＡＭを製造する方法の従来例
を解説する為の工程要所に於ける要部切断側面図であ
る。
を解説する為の工程要所に於ける要部切断側面図であ
る。
【図１０】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図１１】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図１２】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図１３】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図１４】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図１５】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図１６】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図１７】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図１８】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図１９】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図２０】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図２１】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図２２】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図２３】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図２４】図９乃至図２３について説明した工程を経て
完成された高抵抗負荷型ＳＲＡＭの要部平面図である。
完成された高抵抗負荷型ＳＲＡＭの要部平面図である。
【図２５】図９乃至図２４について説明した高抵抗負荷
型ＳＲＡＭの要部等価回路図である。
型ＳＲＡＭの要部等価回路図である。
【図２６】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図２７】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図２８】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図２９】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図３０】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図３１】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図３２】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図３３】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図３４】図２６乃至図３２について説明したＴＦＴ負
荷型ＳＲＡＭの要部等価回路図を表している。
荷型ＳＲＡＭの要部等価回路図を表している。
【図３５】二重ゲート構造ＴＦＴ負荷型ＳＲＡＭを製造
する方法の従来例を解説する為の工程要所に於ける要部
切断側面図である。
する方法の従来例を解説する為の工程要所に於ける要部
切断側面図である。
【図３６】二重ゲート構造ＴＦＴ負荷型ＳＲＡＭを製造
する方法の従来例を解説する為の工程要所に於ける要部
切断側面図である。
する方法の従来例を解説する為の工程要所に於ける要部
切断側面図である。
【図３７】二重ゲート構造ＴＦＴ負荷型ＳＲＡＭを製造
する方法の従来例を解説する為の工程要所に於ける要部
切断側面図である。
する方法の従来例を解説する為の工程要所に於ける要部
切断側面図である。
１ シリコン半導体基板 ２ フィールド絶縁膜 ３ ゲート絶縁膜 ３Ａ コンタクト・ホール ４ ゲート電極 ５ ソース領域 ５′ 不純物領域 ６ ドレイン領域 ７ 絶縁膜 ８ 接地線 ９ 絶縁膜 １５ ゲート電極 １６ ゲート絶縁膜 １６Ａ コンタクト・ホール １７ ソース領域 １８ ドレイン領域 １９ チャネル領域 ２１ 絶縁膜 ２２ ビット線 ２３ 絶縁膜 ２３Ａ コンタクト・ホール ２４ ゲート電極 ２５ 絶縁膜 ２６ ビット線
Claims (6)
- 【請求項１】 一対の転送トランジスタ及び一対のドラ
イバ・トランジスタ及び一対のＴＦＴ負荷を含んで構成
され、且つ、ＴＦＴ負荷のドレイン及びゲート電極とド
ライバ・トランジスタのゲート電極或いはドレインとが
相互に接続される接続領域をもつメモリ・セルを備えて
なり、 前記接続領域では、少なくともＴＦＴ負荷のドレイン及
びゲート電極とドライバ・トランジスタのゲート電極或
いはドレインとがそれぞれ絶縁膜を介して積層され、且
つ、積層された最上層の電極が中間に在る電極の側面で
接続されると共に最下層の電極とその表面で接続されて
なることを特徴とする半導体記憶装置。 - 【請求項２】 接続領域に於ける各電極は最上層である
ＴＦＴ負荷のドレイン及び中間層である該ＴＦＴ負荷の
ゲート電極及び最下層であるドライバ・トランジスタの
ゲート電極からなっていることを特徴とする請求項１記
載の半導体記憶装置。 - 【請求項３】 ＴＦＴ負荷に於けるゲート電極がチャネ
ル領域の上下に絶縁膜を介して形成されてなると共に接
続領域に於ける各電極は最上層である該ＴＦＴ負荷の上
側ゲート電極及び中間層である該ＴＦＴ負荷のドレイン
と下側ゲート電極及び最下層であるドライバ・トランジ
スタのゲート電極からなっていることを特徴とする請求
項１記載の半導体記憶装置。 - 【請求項４】 半導体基板の表面にフィールド絶縁膜を
形成してからゲート絶縁膜を形成する工程と、 次いで、第一の導電膜を成長させてからパターニングを
行ってドライバ・トランジスタのゲート電極を形成する
工程と、 次いで、該フィールド絶縁膜並びに該第一の導電膜をマ
スクとして不純物の導入を行い不純物領域を形成してか
ら第一の絶縁膜を形成する工程と、 次いで、第二の導電膜を成長させＴＦＴ負荷のゲート電
極としてパターニングを行ってからＴＦＴ負荷のゲート
絶縁膜である第二の絶縁膜を形成する工程と、 次いで、該第二の絶縁膜及び該第二の導電膜及び該第一
の絶縁膜を除去して該第二の導電膜の側面と該第一の導
電膜の表面を露出させてから該第二の導電膜の側面と該
第一の導電膜の表面にコンタクトする第三の導電膜を形
成しＴＦＴ負荷のチャネル層としてパターニングする工
程とが含まれてなることを特徴とする半導体記憶装置の
製造方法。 - 【請求項５】半導体基板の表面にフィールド絶縁膜を形
成してからゲート絶縁膜を形成する工程と、 次いで、第一の導電膜を成長させてからパターニングを
行ってドライバ・トランジスタのゲート電極を形成する
工程と、 次いで、該フィールド絶縁膜並びに該第一の導電膜をマ
スクとして不純物の導入を行い不純物領域を形成してか
ら第一の絶縁膜を形成する工程と、 次いで、第二の導電膜を成長させＴＦＴ負荷のチャネル
層としてパターニングを行ってからＴＦＴ負荷のゲート
絶縁膜である第二の絶縁膜を形成する工程と、 次いで、該ＴＦＴ負荷のゲート絶縁膜及び該第二の導電
膜及び該第一の絶縁膜を除去して該第二の導電膜の側面
と該第一の導電膜の表面を露出させてから該第二の導電
膜の側面と該第一の導電膜の表面にコンタクトする第三
の導電膜を形成しＴＦＴ負荷のゲート電極としてパター
ニングする工程とが含まれてなることを特徴とする 半導
体記憶装置の製造方法。 - 【請求項６】 半導体基板の表面にフィールド絶縁膜を
形成してからゲート絶縁膜を形成する工程と、 次いで、第一の導電膜を成長させてからパターニングを
行ってドライバ・トランジスタのゲート電極を形成する
工程と、 次いで、該フィールド絶縁膜並びに該第一の導電膜をマ
スクとして不純物の導入を行い不純物領域を形成してか
ら第一の絶縁膜を形成する工程と、 次いで、第二の導電膜を成長させ二重ゲートＴＦＴ負荷
の下側ゲート電極としてパターニングを行ってから下側
ゲート絶縁膜である第二の絶縁膜を形成する工程と、 次いで、第三の導電膜を成長させて二重ゲートＴＦＴ負
荷のチャネル層としてパターニングを行ってから上側ゲ
ート絶縁膜である第三の絶縁膜を形成する工程と、 次いで、該上側ゲート絶縁膜及び該チャネル層及び該下
側ゲート絶縁膜及び該下側ゲート電極及び該第一の絶縁
膜を除去して該チャネル層及び該下側ゲート電極それぞ
れの側面と該第一の導電膜の表面を露出させてから該第
三の導電膜及び該第二の導電膜それぞれの側面と該第一
の導電膜の表面にコンタクトする第四の導電膜を形成し
て二重ゲートＴＦＴ負荷の上側ゲート電極としてパター
ニングする工程とが含まれてなることを特徴とする 半導
体記憶装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3067707A JP2539297B2 (ja) | 1991-03-08 | 1991-03-08 | 半導体記憶装置及びその製造方法 |
| EP92400555A EP0504006B1 (en) | 1991-03-08 | 1992-03-03 | Semiconductor memory device having thin film transistor and method of producing the same |
| DE69231233T DE69231233T2 (de) | 1991-03-08 | 1992-03-03 | Halbleiterspeicheranordnung mit einem Dünnschichttransistor und Herstellungsmethode für selben |
| KR92003776A KR960011938B1 (en) | 1991-03-08 | 1992-03-07 | Semiconductor memory device having thin film transistor and fabricating method thereof |
| US08/005,186 US5327003A (en) | 1991-03-08 | 1993-01-15 | Semiconductor static RAM having thin film transistor gate connection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3067707A JP2539297B2 (ja) | 1991-03-08 | 1991-03-08 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04280672A JPH04280672A (ja) | 1992-10-06 |
| JP2539297B2 true JP2539297B2 (ja) | 1996-10-02 |
Family
ID=13352701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3067707A Expired - Fee Related JP2539297B2 (ja) | 1991-03-08 | 1991-03-08 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2539297B2 (ja) |
-
1991
- 1991-03-08 JP JP3067707A patent/JP2539297B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04280672A (ja) | 1992-10-06 |
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