JPH05315571A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05315571A JPH05315571A JP4120366A JP12036692A JPH05315571A JP H05315571 A JPH05315571 A JP H05315571A JP 4120366 A JP4120366 A JP 4120366A JP 12036692 A JP12036692 A JP 12036692A JP H05315571 A JPH05315571 A JP H05315571A
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- tft load
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Abstract
(57)【要約】
【目的】 半導体記憶装置に関し、ＳＲＡＭに於ける負
荷用トランジスタと駆動用トランジスタとの間にｐｎ接
合からなる寄生ダイオードが生成されることを極めて簡
単な手段で防止することができるようにする。 【構成】 一対の転送用トランジスタ及び一対の駆動用
トランジスタ及び一対のＴＦＴ負荷を含んで構成された
メモリ・セルを備えてなり、前記ＴＦＴ負荷は前記ＭＩ
Ｓ型駆動用トランジスタの上方に設けられ且つ前記ＴＦ
Ｔ負荷に於けるドレイン領域１８と前記ＭＩＳ型駆動用
トランジスタに於けるドレイン領域６とが前記ＴＦＴ負
荷のＴｉＮなど高融点金属からなるゲート電極２３を介
して接続されている。
荷用トランジスタと駆動用トランジスタとの間にｐｎ接
合からなる寄生ダイオードが生成されることを極めて簡
単な手段で防止することができるようにする。 【構成】 一対の転送用トランジスタ及び一対の駆動用
トランジスタ及び一対のＴＦＴ負荷を含んで構成された
メモリ・セルを備えてなり、前記ＴＦＴ負荷は前記ＭＩ
Ｓ型駆動用トランジスタの上方に設けられ且つ前記ＴＦ
Ｔ負荷に於けるドレイン領域１８と前記ＭＩＳ型駆動用
トランジスタに於けるドレイン領域６とが前記ＴＦＴ負
荷のＴｉＮなど高融点金属からなるゲート電極２３を介
して接続されている。
Description
【０００１】
【産業上の利用分野】本発明は、ＴＦＴ（ｔｈｉｎ ｆ
ｉｌｍ ｔｒａｎｓｉｓｔｏｒ）負荷型ＳＲＡＭ（ｓｔ
ａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒ
ｙ）と呼ばれる半導体記憶装置の改良に関する。
ｉｌｍ ｔｒａｎｓｉｓｔｏｒ）負荷型ＳＲＡＭ（ｓｔ
ａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒ
ｙ）と呼ばれる半導体記憶装置の改良に関する。
【０００２】近年に至るまで、高抵抗を負荷とした形式
のＳＲＡＭが多用されてきた。然しながら、集積度が向
上してメモリ・セル数が増加すると、消費電流が増加し
て様々な問題が発生するので、それを回避しなければな
らないことや半導体技術の進歩もあって、ＴＦＴを負荷
とする形式のＳＲＡＭが実現されるようになった。とこ
ろが、ＴＦＴを負荷とすることに起因し、別の新たな問
題が起こるので、それを解消する必要がある。
のＳＲＡＭが多用されてきた。然しながら、集積度が向
上してメモリ・セル数が増加すると、消費電流が増加し
て様々な問題が発生するので、それを回避しなければな
らないことや半導体技術の進歩もあって、ＴＦＴを負荷
とする形式のＳＲＡＭが実現されるようになった。とこ
ろが、ＴＦＴを負荷とすることに起因し、別の新たな問
題が起こるので、それを解消する必要がある。
【０００３】図６乃至図１６は従来例を製造する方法を
解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの
要部切断側面図をそれぞれ表してあり、以下、これ等の
図を参照しつつ説明する。
解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの
要部切断側面図をそれぞれ表してあり、以下、これ等の
図を参照しつつ説明する。
【０００４】図６参照 ６−（１） 例えば二酸化シリコン（ＳｉＯ2 ）膜をパッド膜とし、
その上に積層された窒化シリコン（Ｓｉ3 Ｎ4 ）膜を耐
酸化性マスク膜とする選択的熱酸化（例えばｌｏｃａｌ
ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ：ＬＯＣ
ＯＳ）法を適用することに依り、シリコン半導体基板１
上にＳｉＯ2 からなる厚さ例えば４０００〔Å〕のフィ
ールド絶縁膜２を形成する。 ６−（２） 選択的熱酸化を行う際に用いたＳｉ3 Ｎ4 膜やＳｉＯ2
膜を除去してシリコン半導体基板１に於ける活性領域を
表出させる。
その上に積層された窒化シリコン（Ｓｉ3 Ｎ4 ）膜を耐
酸化性マスク膜とする選択的熱酸化（例えばｌｏｃａｌ
ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ：ＬＯＣ
ＯＳ）法を適用することに依り、シリコン半導体基板１
上にＳｉＯ2 からなる厚さ例えば４０００〔Å〕のフィ
ールド絶縁膜２を形成する。 ６−（２） 選択的熱酸化を行う際に用いたＳｉ3 Ｎ4 膜やＳｉＯ2
膜を除去してシリコン半導体基板１に於ける活性領域を
表出させる。
【０００５】図７参照 ７−（１） 熱酸化法を適用することに依り、ＳｉＯ2 からなる厚さ
例えば１００〔Å〕のゲート絶縁膜３を形成する。 ７−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチャントをフッ化水素酸とするウエット・エッ
チング法を適用することに依り、ゲート絶縁膜３の選択
的エッチングを行ってコンタクト・ホール３Ａを形成す
る。
例えば１００〔Å〕のゲート絶縁膜３を形成する。 ７−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチャントをフッ化水素酸とするウエット・エッ
チング法を適用することに依り、ゲート絶縁膜３の選択
的エッチングを行ってコンタクト・ホール３Ａを形成す
る。
【０００６】図８参照 ８−（１） 化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、厚
さ例えば１５００〔Å〕である第一の多結晶シリコン膜
を形成する。 ８−（２） 気相拡散法を適用することに依り、例えば１×１０
21〔cm-3〕の燐（Ｐ）の導入を行ってｎ+ −不純物領域
６Ａを形成する。
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、厚
さ例えば１５００〔Å〕である第一の多結晶シリコン膜
を形成する。 ８−（２） 気相拡散法を適用することに依り、例えば１×１０
21〔cm-3〕の燐（Ｐ）の導入を行ってｎ+ −不純物領域
６Ａを形成する。
【０００７】図９参照 ９−（１） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにガスを（ＣＣｌ4 ＋Ｏ2 ）とする反応性イオン・
エッチング（ｒｅａｃｔｉｖｅ ｉｏｎｅｔｃｈｉｎ
ｇ：ＲＩＥ）法を適用することに依り、第一の多結晶シ
リコン膜のパターニングを行ってゲート電極４を形成す
る。尚、このゲート電極４はワード線と駆動用トランジ
スタのゲート電極である。 ９−（２） イオン注入法を適用することに依り、ドーズ量を３×１
０15〔cm-2〕、加速エネルギを４０〔ｋｅＶ〕としてＡ
ｓイオンの打ち込みを行ってソース領域５及びドレイン
領域６を形成する。
並びにガスを（ＣＣｌ4 ＋Ｏ2 ）とする反応性イオン・
エッチング（ｒｅａｃｔｉｖｅ ｉｏｎｅｔｃｈｉｎ
ｇ：ＲＩＥ）法を適用することに依り、第一の多結晶シ
リコン膜のパターニングを行ってゲート電極４を形成す
る。尚、このゲート電極４はワード線と駆動用トランジ
スタのゲート電極である。 ９−（２） イオン注入法を適用することに依り、ドーズ量を３×１
０15〔cm-2〕、加速エネルギを４０〔ｋｅＶ〕としてＡ
ｓイオンの打ち込みを行ってソース領域５及びドレイン
領域６を形成する。
【０００８】図１０参照 １０−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕のＳｉＯ2 からなる絶縁膜７を形成する。 １０−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにガスを（ＣＨＦ3 ＋Ｈｅ）とするＲＩＥ法を適用
することに依って接地線コンタクト・ホールを形成す
る。尚、切断面が対応しないことから、図７では接地線
コンタクト・ホールを表すことができない。
〔Å〕のＳｉＯ2 からなる絶縁膜７を形成する。 １０−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにガスを（ＣＨＦ3 ＋Ｈｅ）とするＲＩＥ法を適用
することに依って接地線コンタクト・ホールを形成す
る。尚、切断面が対応しないことから、図７では接地線
コンタクト・ホールを表すことができない。
【０００９】図１１参照 １１−（１） ＣＶＤ法を適用することに依り、厚さ例えば１５００
〔Å〕の第二の多結晶シリコン膜を形成する。 １１−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにガスを（ＣＣｌ4 ＋Ｏ2 ）とするＲＩＥ法を適用
することに依り、第二の多結晶シリコン膜のパターニン
グを行って接地線８を形成する。
〔Å〕の第二の多結晶シリコン膜を形成する。 １１−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにガスを（ＣＣｌ4 ＋Ｏ2 ）とするＲＩＥ法を適用
することに依り、第二の多結晶シリコン膜のパターニン
グを行って接地線８を形成する。
【００１０】図１２参照 １２−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕のＳｉＯ2 からなる絶縁膜９を形成する。 １２−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにガスを（ＣＨＦ3 ＋Ｈｅ）とするＲＩＥ法を適用
することに依り、絶縁膜９の選択的エッチングを行って
ゲート電極コンタクト・ホール９Ａを形成する。
〔Å〕のＳｉＯ2 からなる絶縁膜９を形成する。 １２−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにガスを（ＣＨＦ3 ＋Ｈｅ）とするＲＩＥ法を適用
することに依り、絶縁膜９の選択的エッチングを行って
ゲート電極コンタクト・ホール９Ａを形成する。
【００１１】図１３参照 １３−（１） ＣＶＤ法を適用することに依り、厚さ例えば１５００
〔Å〕の第三の多結晶シリコン膜を形成する。 １３−（２） イオン注入法を適用することに依り、ドーズ量を１×１
０15〔cm-2〕、そして、加速エネルギを２０〔ｋｅＶ〕
とし、Ｐイオンの打ち込みを行う。 １３−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにガスを（ＣＣｌ4 ＋Ｏ2 ）とするＲＩＥ法を適用
することに依り、第三の多結晶シリコン膜のパターニン
グを行ってＴＦＴ負荷のゲート電極１５を形成する。
〔Å〕の第三の多結晶シリコン膜を形成する。 １３−（２） イオン注入法を適用することに依り、ドーズ量を１×１
０15〔cm-2〕、そして、加速エネルギを２０〔ｋｅＶ〕
とし、Ｐイオンの打ち込みを行う。 １３−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにガスを（ＣＣｌ4 ＋Ｏ2 ）とするＲＩＥ法を適用
することに依り、第三の多結晶シリコン膜のパターニン
グを行ってＴＦＴ負荷のゲート電極１５を形成する。
【００１２】図１４参照 １４−（１） ＣＶＤ法を適用することに依り、ＳｉＯ2 からなる厚さ
例えば３００〔Å〕であるＴＦＴ負荷のゲート絶縁膜１
６を形成する。 １４−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチャントをフッ酸とするウエット・エッチング
法を適用することに依って、ゲート絶縁膜１６の選択的
エッチングを行ってドレイン・コンタクト・ホール１６
Ａを形成する。
例えば３００〔Å〕であるＴＦＴ負荷のゲート絶縁膜１
６を形成する。 １４−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチャントをフッ酸とするウエット・エッチング
法を適用することに依って、ゲート絶縁膜１６の選択的
エッチングを行ってドレイン・コンタクト・ホール１６
Ａを形成する。
【００１３】図１５参照 １５−（１） ＣＶＤ法を適用することに依り、厚さ例えば５００
〔Å〕の第四の多結晶シリコン膜を形成する。 １５−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、ドーズ量を１
×１０14〔cm-2〕、また、加速エネルギを５〔ｋｅＶ〕
として、ＴＦＴ負荷のソース領域及びドレイン領域とな
るべき部分、Ｖcc供給線となるべき部分にＢイオンの打
ち込みを行う。 １５−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチング・ガスを（ＣＣｌ4 ＋Ｏ2 ）とするＲ
ＩＥ法を適用することに依り、第四の多結晶シリコン膜
のパターニングを行ってＴＦＴ負荷のソース領域１７、
ドレイン領域１８、チャネル領域１９、ＶCC供給線を形
成する。尚、切断面が対応しないことから、図１５では
ＶCC供給線を表すことができない。
〔Å〕の第四の多結晶シリコン膜を形成する。 １５−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、ドーズ量を１
×１０14〔cm-2〕、また、加速エネルギを５〔ｋｅＶ〕
として、ＴＦＴ負荷のソース領域及びドレイン領域とな
るべき部分、Ｖcc供給線となるべき部分にＢイオンの打
ち込みを行う。 １５−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチング・ガスを（ＣＣｌ4 ＋Ｏ2 ）とするＲ
ＩＥ法を適用することに依り、第四の多結晶シリコン膜
のパターニングを行ってＴＦＴ負荷のソース領域１７、
ドレイン領域１８、チャネル領域１９、ＶCC供給線を形
成する。尚、切断面が対応しないことから、図１５では
ＶCC供給線を表すことができない。
【００１４】図１６参照 １６−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕のＳｉＯ2 からなる絶縁膜並びに厚さ例えば５０
００〔Å〕のＰＳＧからなる絶縁膜を形成する。尚、こ
の図に於いては、二層の絶縁膜を一体にして表してあ
り、これを絶縁膜２１とする。 １６−（２） 絶縁膜２１をリフローして平坦化する為の熱処理を行
う。
〔Å〕のＳｉＯ2 からなる絶縁膜並びに厚さ例えば５０
００〔Å〕のＰＳＧからなる絶縁膜を形成する。尚、こ
の図に於いては、二層の絶縁膜を一体にして表してあ
り、これを絶縁膜２１とする。 １６−（２） 絶縁膜２１をリフローして平坦化する為の熱処理を行
う。
【００１５】１６−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにガスを（ＣＨＦ3 ＋Ｈｅ）とするＲＩＥ法を適用
することに依り、絶縁膜２１等の選択的エッチングを行
ってビット線コンタクト・ホールを形成する。 １６−（４） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線２２を形成する。
並びにガスを（ＣＨＦ3 ＋Ｈｅ）とするＲＩＥ法を適用
することに依り、絶縁膜２１等の選択的エッチングを行
ってビット線コンタクト・ホールを形成する。 １６−（４） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線２２を形成する。
【００１６】
【発明が解決しようとする課題】図１７は前記説明した
工程を採って作成されたＴＦＴ負荷型ＳＲＡＭの要部等
価回路図を表している。図に於いて、Ｑ１及びＱ２は駆
動用トランジスタ、Ｑ３及びＱ４は転送用トランジス
タ、Ｑ５及びＱ６はＴＦＴ負荷であるトランジスタ、Ｗ
Ｌはワード線、ＢＬ及び／ＢＬはビット線、Ｓ１及びＳ
２はノード、ＶCCは正側電源電圧、ＶSSは負側電源電
圧、Ｄ１及びＤ２は寄生ダイオードをそれぞれ示してい
る。
工程を採って作成されたＴＦＴ負荷型ＳＲＡＭの要部等
価回路図を表している。図に於いて、Ｑ１及びＱ２は駆
動用トランジスタ、Ｑ３及びＱ４は転送用トランジス
タ、Ｑ５及びＱ６はＴＦＴ負荷であるトランジスタ、Ｗ
Ｌはワード線、ＢＬ及び／ＢＬはビット線、Ｓ１及びＳ
２はノード、ＶCCは正側電源電圧、ＶSSは負側電源電
圧、Ｄ１及びＤ２は寄生ダイオードをそれぞれ示してい
る。
【００１７】図示のＳＲＡＭに於いては、ＴＦＴ負荷で
あるトランジスタＱ５及びＱ６のドレインはｐ型半導体
であり、また、駆動用トランジスタＱ１及びＱ２のドレ
インがｎ型半導体であり、これ等のｐｎ各半導体はＴＦ
Ｔ負荷であるトランジスタＱ５及びＱ６に於けるゲート
電極を構成しているｎ型多結晶シリコン膜を介して接続
された構成になっている。
あるトランジスタＱ５及びＱ６のドレインはｐ型半導体
であり、また、駆動用トランジスタＱ１及びＱ２のドレ
インがｎ型半導体であり、これ等のｐｎ各半導体はＴＦ
Ｔ負荷であるトランジスタＱ５及びＱ６に於けるゲート
電極を構成しているｎ型多結晶シリコン膜を介して接続
された構成になっている。
【００１８】従って、ＴＦＴ負荷であるトランジスタＱ
５と駆動用トランジスタＱ１との間にはｐｎ接合からな
る寄生ダイオードＤ１が、そして、ＴＦＴ負荷であるト
ランジスタＱ６と駆動用トランジスタＱ２との間には同
じくｐｎ接合からなる寄生ダイオードＤ２がそれぞれ介
挿された構成になってしまう。尚、これ等の接続関係
は、必ずしもＴＦＴ負荷であるトランジスタのゲート電
極を介する必要はないのであるが、直接接続した場合で
もｐｎ接合からなる寄生ダイオードが介挿されることに
は変わりない。
５と駆動用トランジスタＱ１との間にはｐｎ接合からな
る寄生ダイオードＤ１が、そして、ＴＦＴ負荷であるト
ランジスタＱ６と駆動用トランジスタＱ２との間には同
じくｐｎ接合からなる寄生ダイオードＤ２がそれぞれ介
挿された構成になってしまう。尚、これ等の接続関係
は、必ずしもＴＦＴ負荷であるトランジスタのゲート電
極を介する必要はないのであるが、直接接続した場合で
もｐｎ接合からなる寄生ダイオードが介挿されることに
は変わりない。
【００１９】前記した寄生ダイオードの生成を図６乃至
図１６について説明した製造工程を採って作成したＴＦ
Ｔ負荷型ＳＲＡＭについて具体的に例示すると、駆動用
トランジスタのドレイン領域６がｎ+ −不純物領域６
Ａ、ｎ型多結晶シリコンからなる駆動用トランジスタの
ゲート電極４、ｎ型多結晶シリコンからなるＴＦＴ負荷
のゲート電極１５をそれぞれ介してｐ型多結晶シリコン
からなるＴＦＴ負荷のドレイン領域１８と結ばれている
部分がそれに相当する。
図１６について説明した製造工程を採って作成したＴＦ
Ｔ負荷型ＳＲＡＭについて具体的に例示すると、駆動用
トランジスタのドレイン領域６がｎ+ −不純物領域６
Ａ、ｎ型多結晶シリコンからなる駆動用トランジスタの
ゲート電極４、ｎ型多結晶シリコンからなるＴＦＴ負荷
のゲート電極１５をそれぞれ介してｐ型多結晶シリコン
からなるＴＦＴ負荷のドレイン領域１８と結ばれている
部分がそれに相当する。
【００２０】さて、寄生ダイオードＤ１及びＤ２は、Ｓ
ＲＡＭの動作状態では、順方向にバイアスされることに
なる為、現状では、それほど大きな問題にはなっていな
い。然しながら、如何に多結晶シリコン中であるとして
も、ｐ型とｎ型のポテンシャルの相違に起因した電圧降
下、即ち、〜０．５〔Ｖ〕程度、場合に依っては、〜
０．７〔Ｖ〕程度の電圧降下は避けられない。
ＲＡＭの動作状態では、順方向にバイアスされることに
なる為、現状では、それほど大きな問題にはなっていな
い。然しながら、如何に多結晶シリコン中であるとして
も、ｐ型とｎ型のポテンシャルの相違に起因した電圧降
下、即ち、〜０．５〔Ｖ〕程度、場合に依っては、〜
０．７〔Ｖ〕程度の電圧降下は避けられない。
【００２１】このような電圧降下は、現在のように５
〔Ｖ〕〜３〔Ｖ〕の電源を用いている状態では、それほ
どの問題にはならないが、将来、電池１セル分の電圧、
即ち、１．５〔Ｖ〕程度の低電圧で半導体記憶装置など
を動作させなければならない時代が到来することは必至
であり、その場合には、深刻な問題となる。
〔Ｖ〕〜３〔Ｖ〕の電源を用いている状態では、それほ
どの問題にはならないが、将来、電池１セル分の電圧、
即ち、１．５〔Ｖ〕程度の低電圧で半導体記憶装置など
を動作させなければならない時代が到来することは必至
であり、その場合には、深刻な問題となる。
【００２２】本発明は、ＳＲＡＭに於ける負荷用トラン
ジスタと駆動用トランジスタとの間にｐｎ接合からなる
寄生ダイオードが生成されることを極めて簡単な手段で
防止することができるようにする。
ジスタと駆動用トランジスタとの間にｐｎ接合からなる
寄生ダイオードが生成されることを極めて簡単な手段で
防止することができるようにする。
【００２３】
【課題を解決するための手段】前記した課題を解決する
には、種々な手段が考えられようが、その際、留意すべ
きは、従来の製造プロセスと著しく異なることは避け、
しかも、複雑にならないこと、コストの上昇を招来しな
いことなどであり、要は、簡単、且つ、容易に実現でき
ることである。
には、種々な手段が考えられようが、その際、留意すべ
きは、従来の製造プロセスと著しく異なることは避け、
しかも、複雑にならないこと、コストの上昇を招来しな
いことなどであり、要は、簡単、且つ、容易に実現でき
ることである。
【００２４】このようなことから、本発明に依る半導体
記憶装置に於いては、 （１）一導電型である一対のＭＩＳ型転送用トランジス
タ（例えば転送用トランジスタＱ３及びＱ４：図１７参
照）及び一導電型である一対のＭＩＳ型駆動用トランジ
スタ（例えば駆動用トランジスタＱ１及びＱ２：図１７
参照）及び反対導電型である一対のＴＦＴ負荷（例えば
ＴＦＴ負荷であるトランジスタＱ５及びＱ６：図１７参
照）を含んで構成されたメモリ・セルを備えてなり、前
記ＴＦＴ負荷は前記ＭＩＳ型駆動用トランジスタの上方
に設けられ且つ前記ＴＦＴ負荷に於けるドレイン（例え
ばドレイン領域１８：図１参照）と前記ＭＩＳ型駆動用
トランジスタに於けるドレイン（例えばドレイン領域
６：図１参照）とが前記ＴＦＴ負荷の高融点金属からな
るゲート電極（例えばＷなど高融点金属からからなるゲ
ート電極２３：図１参照）を介して接続されてなること
を特徴とするか、或いは、
記憶装置に於いては、 （１）一導電型である一対のＭＩＳ型転送用トランジス
タ（例えば転送用トランジスタＱ３及びＱ４：図１７参
照）及び一導電型である一対のＭＩＳ型駆動用トランジ
スタ（例えば駆動用トランジスタＱ１及びＱ２：図１７
参照）及び反対導電型である一対のＴＦＴ負荷（例えば
ＴＦＴ負荷であるトランジスタＱ５及びＱ６：図１７参
照）を含んで構成されたメモリ・セルを備えてなり、前
記ＴＦＴ負荷は前記ＭＩＳ型駆動用トランジスタの上方
に設けられ且つ前記ＴＦＴ負荷に於けるドレイン（例え
ばドレイン領域１８：図１参照）と前記ＭＩＳ型駆動用
トランジスタに於けるドレイン（例えばドレイン領域
６：図１参照）とが前記ＴＦＴ負荷の高融点金属からな
るゲート電極（例えばＷなど高融点金属からからなるゲ
ート電極２３：図１参照）を介して接続されてなること
を特徴とするか、或いは、
【００２５】（２）前記（１）に於いて、ＭＩＳ型駆動
用トランジスタのゲート電極及びＴＦＴ負荷のドレイン
及びＴＦＴ負荷のゲート電極が積層された領域を有して
なり、前記ＴＦＴ負荷のゲート電極は前記ＭＩＳ型駆動
用トランジスタのゲート電極とその表面で、且つ、前記
ＴＦＴ負荷のドレインとその側面でそれぞれコンタクト
してなることを特徴とする。
用トランジスタのゲート電極及びＴＦＴ負荷のドレイン
及びＴＦＴ負荷のゲート電極が積層された領域を有して
なり、前記ＴＦＴ負荷のゲート電極は前記ＭＩＳ型駆動
用トランジスタのゲート電極とその表面で、且つ、前記
ＴＦＴ負荷のドレインとその側面でそれぞれコンタクト
してなることを特徴とする。
【００２６】
【作用】前記手段を採ることに依り、ＳＲＡＭに於ける
負荷用トランジスタと駆動用トランジスタとの間にｐｎ
接合からなる寄生ダイオードが生成されることは防止さ
れ、従って、低電圧電源で動作させることができ、消費
電力の節減が可能であって、一セル分の電池を電源とし
て動作させなければならない場合などには大きな効果を
発揮することができる。
負荷用トランジスタと駆動用トランジスタとの間にｐｎ
接合からなる寄生ダイオードが生成されることは防止さ
れ、従って、低電圧電源で動作させることができ、消費
電力の節減が可能であって、一セル分の電池を電源とし
て動作させなければならない場合などには大きな効果を
発揮することができる。
【００２７】
【実施例】図１は第一実施例を解説する為のＴＦＴ負荷
型ＳＲＡＭを表す要部切断側面図であり、図６乃至図１
６に於いて用いた記号と同記号は同部分を表すか或いは
同じ意味を持つものとする。
型ＳＲＡＭを表す要部切断側面図であり、図６乃至図１
６に於いて用いた記号と同記号は同部分を表すか或いは
同じ意味を持つものとする。
【００２８】図に於いて、２３は高融点金属からなるＴ
ＦＴ負荷のゲート電極である。本実施例に於いて、高融
点金属には、ＴｉＮ、Ｗ、ＷＳｉなどを適宜に用いて良
いが、ＴｉＮはｐ型半導体及びｎ型半導体の両方と良好
なオーミック・コンタクトをとることができ、好ましい
材料の一つである。この場合に於ける高融点金属膜の形
成には、スパッタリング法或いはＣＶＤ法などを適宜採
用して良く、また、そのパターニングには、エッチング
・ガスをＢＣｌ3 ＋Ｃｌ2 とするＲＩＥ法を適用するこ
とができる。
ＦＴ負荷のゲート電極である。本実施例に於いて、高融
点金属には、ＴｉＮ、Ｗ、ＷＳｉなどを適宜に用いて良
いが、ＴｉＮはｐ型半導体及びｎ型半導体の両方と良好
なオーミック・コンタクトをとることができ、好ましい
材料の一つである。この場合に於ける高融点金属膜の形
成には、スパッタリング法或いはＣＶＤ法などを適宜採
用して良く、また、そのパターニングには、エッチング
・ガスをＢＣｌ3 ＋Ｃｌ2 とするＲＩＥ法を適用するこ
とができる。
【００２９】ところで、通常、金属中であっても、Ａ
ｓ、Ｐ、Ｂなどの不純物は拡散することが知られ、従っ
て、図１について説明した実施例の場合にも、過剰な熱
処理を加えた場合、例えば駆動用トランジスタに於ける
ｎ+ −不純物領域６ＡからＡｓやＰが高融点金属からな
るＴＦＴ負荷のゲート電極２３に拡散され、遂にはＴＦ
Ｔ負荷のドレイン領域１８にまで達してしまい、そのよ
うになると、ＴＦＴ負荷のドレイン領域１８内にｐｎ接
合が生成されるから、結局、問題は解消できないことに
なる。
ｓ、Ｐ、Ｂなどの不純物は拡散することが知られ、従っ
て、図１について説明した実施例の場合にも、過剰な熱
処理を加えた場合、例えば駆動用トランジスタに於ける
ｎ+ −不純物領域６ＡからＡｓやＰが高融点金属からな
るＴＦＴ負荷のゲート電極２３に拡散され、遂にはＴＦ
Ｔ負荷のドレイン領域１８にまで達してしまい、そのよ
うになると、ＴＦＴ負荷のドレイン領域１８内にｐｎ接
合が生成されるから、結局、問題は解消できないことに
なる。
【００３０】即ち、図１に見られる実施例に於いては、
ＴＦＴ負荷のゲート電極２３を形成した後、ＴＦＴ負荷
のソース領域１７、ドレイン領域１８、チャネル領域１
９を形成しなければならず、従って、第四の多結晶シリ
コン膜中にそれぞれ注入した不純物を活性化する為の熱
処理を行う必要があり、その分だけ不利である。
ＴＦＴ負荷のゲート電極２３を形成した後、ＴＦＴ負荷
のソース領域１７、ドレイン領域１８、チャネル領域１
９を形成しなければならず、従って、第四の多結晶シリ
コン膜中にそれぞれ注入した不純物を活性化する為の熱
処理を行う必要があり、その分だけ不利である。
【００３１】図２乃至図５は第二実施例を製造する工程
を解説する為の工程要所に於ける二重ゲート構造ＴＦＴ
負荷型ＳＲＡＭを表す要部切断側面図であり、図１に於
いて用いた記号と同記号は同部分を表すか或いは同じ意
味を持つものとする。尚、本実施例は、図１について説
明した実施例の欠点を解消するものであり、特に、駆動
用トランジスタのドレインとＴＦＴ負荷のドレインとを
高融点金属で接続した後、熱処理の低減を可能にしてい
る。
を解説する為の工程要所に於ける二重ゲート構造ＴＦＴ
負荷型ＳＲＡＭを表す要部切断側面図であり、図１に於
いて用いた記号と同記号は同部分を表すか或いは同じ意
味を持つものとする。尚、本実施例は、図１について説
明した実施例の欠点を解消するものであり、特に、駆動
用トランジスタのドレインとＴＦＴ負荷のドレインとを
高融点金属で接続した後、熱処理の低減を可能にしてい
る。
【００３２】図２参照 図２に見られる二重ゲート構造ＴＦＴ負荷型ＳＲＡＭ
は、図６乃至図１１について説明した工程と全く同一の
製造工程を経て、シリコン半導体基板１上にフィールド
絶縁膜２及びゲート絶縁膜３、第一の多結晶シリコン膜
からなる転送トランジスタと駆動用トランジスタのゲー
ト電極４、ｎ+ 拡散層であるｎ+−不純物領域６Ａ及び
ソース領域５及びドレイン領域６が形成され、これ等を
覆って絶縁膜７が形成され、その上に第二の多結晶シリ
コン膜からなる接地線８が形成された段階にある。
は、図６乃至図１１について説明した工程と全く同一の
製造工程を経て、シリコン半導体基板１上にフィールド
絶縁膜２及びゲート絶縁膜３、第一の多結晶シリコン膜
からなる転送トランジスタと駆動用トランジスタのゲー
ト電極４、ｎ+ 拡散層であるｎ+−不純物領域６Ａ及び
ソース領域５及びドレイン領域６が形成され、これ等を
覆って絶縁膜７が形成され、その上に第二の多結晶シリ
コン膜からなる接地線８が形成された段階にある。
【００３３】２−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕のＳｉＯ2 からなる絶縁膜９を形成する。 ２−（２） ＣＶＤ法を適用することに依り、厚さ例えば１５００
〔Å〕の第三の多結晶シリコン膜を形成する。
〔Å〕のＳｉＯ2 からなる絶縁膜９を形成する。 ２−（２） ＣＶＤ法を適用することに依り、厚さ例えば１５００
〔Å〕の第三の多結晶シリコン膜を形成する。
【００３４】２−（３） イオン注入法を適用し、ドーズ量を例えば１×１０
15〔cm-2〕、また、加速エネルギを２０〔ｋｅＶ〕とし
て第三の多結晶シリコン膜にＰイオンの打ち込みを行
う。 ２−（４） リソグラフィ技術に於けるレジスト・プロセス、並び
に、エッチング・ガスをＣＣｌ4 ＋Ｏ2 とするＲＩＥ法
を適用することに依り、第三の多結晶シリコン膜のパタ
ーニングを行ってＴＦＴ負荷の下側ゲート電極１５を形
成する。
15〔cm-2〕、また、加速エネルギを２０〔ｋｅＶ〕とし
て第三の多結晶シリコン膜にＰイオンの打ち込みを行
う。 ２−（４） リソグラフィ技術に於けるレジスト・プロセス、並び
に、エッチング・ガスをＣＣｌ4 ＋Ｏ2 とするＲＩＥ法
を適用することに依り、第三の多結晶シリコン膜のパタ
ーニングを行ってＴＦＴ負荷の下側ゲート電極１５を形
成する。
【００３５】２−（５） ＣＶＤ法を適用すること依り、厚さ例えば３００〔Å〕
のＳｉＯ2 からなるＴＦＴ負荷の下側ゲート絶縁膜１６
を形成する。 ２−（６） ＣＶＤ法を適用することに依り、厚さ例えば５００
〔Å〕の第四の多結晶シリコン膜を形成する。
のＳｉＯ2 からなるＴＦＴ負荷の下側ゲート絶縁膜１６
を形成する。 ２−（６） ＣＶＤ法を適用することに依り、厚さ例えば５００
〔Å〕の第四の多結晶シリコン膜を形成する。
【００３６】２−（７） リソグラフィ技術に於けるレジスト・プロセス及びイオ
ン注入法を適用することに依り、ドーズ量を１×１０14
〔cm-2〕、また、加速エネルギを５〔ｋｅＶ〕として、
ＴＦＴ負荷のソース領域及びドレイン領域となるべき部
分とＶCC供給線となるべき部分にＢイオンの打ち込みを
行う。 ２−（８） リソグラフィ技術に於けるレジスト・プロセス及びエッ
チング・ガスをＣＣｌ4 ＋Ｏ2 とするＲＩＥ法を適用す
ることに依り、第四の多結晶シリコン膜のパターニング
を行ってＴＦＴ負荷のソース領域１７、ドレイン領域１
８、チャネル領域１９、また、ＶCC供給線を形成する。
尚、切断面が対応しないことから、図２にはＶCC供給線
を表すことができない。
ン注入法を適用することに依り、ドーズ量を１×１０14
〔cm-2〕、また、加速エネルギを５〔ｋｅＶ〕として、
ＴＦＴ負荷のソース領域及びドレイン領域となるべき部
分とＶCC供給線となるべき部分にＢイオンの打ち込みを
行う。 ２−（８） リソグラフィ技術に於けるレジスト・プロセス及びエッ
チング・ガスをＣＣｌ4 ＋Ｏ2 とするＲＩＥ法を適用す
ることに依り、第四の多結晶シリコン膜のパターニング
を行ってＴＦＴ負荷のソース領域１７、ドレイン領域１
８、チャネル領域１９、また、ＶCC供給線を形成する。
尚、切断面が対応しないことから、図２にはＶCC供給線
を表すことができない。
【００３７】図３参照 ３−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕のＳｉＯ2 からなるＴＦＴ負荷の上側ゲート絶縁
膜２４を形成する。
〔Å〕のＳｉＯ2 からなるＴＦＴ負荷の上側ゲート絶縁
膜２４を形成する。
【００３８】３−（２） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＨＦ3 ＋Ｈｅ（ＳｉＯ2 用）とＣＣ
ｌ4 ＋Ｏ2 （多結晶シリコン用）とするＲＩＥ法を適用
することに依って、ＴＦＴ負荷の上側ゲート絶縁膜２
４、第四の多結晶シリコン膜であるＴＦＴ負荷のドレイ
ン領域１８、ＴＦＴ負荷の下側ゲート絶縁膜１６、第三
の多結晶シリコン膜であるＴＦＴ負荷の下側ゲート電極
１５、絶縁膜９、絶縁膜７の選択的エッチングを行って
表面から第一の多結晶シリコン膜からなる駆動用トラン
ジスタのゲート電極４に達するコンタクト・ホール２４
Ａを形成して、その中にＴＦＴ負荷のドレイン領域１８
の側面、ＴＦＴ負荷の下側ゲート電極１５の側面、駆動
用トランジスタのゲート電極４の表面を露出させる。
ッチング・ガスをＣＨＦ3 ＋Ｈｅ（ＳｉＯ2 用）とＣＣ
ｌ4 ＋Ｏ2 （多結晶シリコン用）とするＲＩＥ法を適用
することに依って、ＴＦＴ負荷の上側ゲート絶縁膜２
４、第四の多結晶シリコン膜であるＴＦＴ負荷のドレイ
ン領域１８、ＴＦＴ負荷の下側ゲート絶縁膜１６、第三
の多結晶シリコン膜であるＴＦＴ負荷の下側ゲート電極
１５、絶縁膜９、絶縁膜７の選択的エッチングを行って
表面から第一の多結晶シリコン膜からなる駆動用トラン
ジスタのゲート電極４に達するコンタクト・ホール２４
Ａを形成して、その中にＴＦＴ負荷のドレイン領域１８
の側面、ＴＦＴ負荷の下側ゲート電極１５の側面、駆動
用トランジスタのゲート電極４の表面を露出させる。
【００３９】図４参照 ４−（１） ＣＶＤ法を適用することに依り、厚さ例えば１００
〔Å〕のＴｉ膜及び厚さ例えば１０００〔Å〕のＴｉＮ
を連続的に成長させる。 ４−（２） リソグラフィ技術に於けるレジスト・プロセス、並び
に、エッチング・ガスをＢＣｌ3 ＋Ｃｌ2 とするＲＩＥ
法を適用することに依り、（Ｔｉ＋ＴｉＮ）膜のパター
ニングを行って、ＴＦＴ負荷の上側ゲート電極２５を形
成する。ここで形成したＴＦＴ負荷の上側ゲート電極２
５は、ＴＦＴ負荷のドレイン領域１８と下側ゲート電極
１５の各側面で、また、駆動用トランジスタのゲート電
極４の表面でそれぞれオーミック・コンタクトする。
〔Å〕のＴｉ膜及び厚さ例えば１０００〔Å〕のＴｉＮ
を連続的に成長させる。 ４−（２） リソグラフィ技術に於けるレジスト・プロセス、並び
に、エッチング・ガスをＢＣｌ3 ＋Ｃｌ2 とするＲＩＥ
法を適用することに依り、（Ｔｉ＋ＴｉＮ）膜のパター
ニングを行って、ＴＦＴ負荷の上側ゲート電極２５を形
成する。ここで形成したＴＦＴ負荷の上側ゲート電極２
５は、ＴＦＴ負荷のドレイン領域１８と下側ゲート電極
１５の各側面で、また、駆動用トランジスタのゲート電
極４の表面でそれぞれオーミック・コンタクトする。
【００４０】図５参照 ５−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕のＳｉＯ2 からなる絶縁膜を形成する。 ５−（２） スピン・コート法を適用することに依り、段差を小さく
する為の厚さ例えば５００〔Å〕のＳＯＧ（ｓｐｉｎ
ｏｎ ｇｌａｓｓ）膜を形成する。
〔Å〕のＳｉＯ2 からなる絶縁膜を形成する。 ５−（２） スピン・コート法を適用することに依り、段差を小さく
する為の厚さ例えば５００〔Å〕のＳＯＧ（ｓｐｉｎ
ｏｎ ｇｌａｓｓ）膜を形成する。
【００４１】５−（３） ＣＶＤ法を適用することに依り、厚さ例えば５０００
〔Å〕のＰＳＧからなる絶縁膜を形成する。図５に於い
ては、前記工程５−（１）及び５−（２）及び５−
（３）で形成した絶縁膜を一体にして表してあり、これ
を絶縁膜２６とする。また、図１６について説明したよ
うなリフローを行う為の熱処理を避け、ＳＯＧ膜を形成
することで平坦化を図り、ＡｓやＰなどの不純物がＴｉ
Ｎを通して相互に拡散することを防止している。
〔Å〕のＰＳＧからなる絶縁膜を形成する。図５に於い
ては、前記工程５−（１）及び５−（２）及び５−
（３）で形成した絶縁膜を一体にして表してあり、これ
を絶縁膜２６とする。また、図１６について説明したよ
うなリフローを行う為の熱処理を避け、ＳＯＧ膜を形成
することで平坦化を図り、ＡｓやＰなどの不純物がＴｉ
Ｎを通して相互に拡散することを防止している。
【００４２】５−（４） リソグラフィ技術に於けるレジスト・プロセス及びエッ
チング・ガスをＣＨＦ3 ＋ＨｅとするＲＩＥ法を適用す
ることに依り、絶縁膜２６等の選択的エッチングを行っ
てビット線コンタクト・ホールを形成する。 ５−（５） スパッタリング法を適用することに依って、厚さ例えば
１〔μｍ〕のＡｌ膜を形成し、これを通常のリソグラフ
ィ技術を適用することでパターニングしてビット線２２
を形成する。
チング・ガスをＣＨＦ3 ＋ＨｅとするＲＩＥ法を適用す
ることに依り、絶縁膜２６等の選択的エッチングを行っ
てビット線コンタクト・ホールを形成する。 ５−（５） スパッタリング法を適用することに依って、厚さ例えば
１〔μｍ〕のＡｌ膜を形成し、これを通常のリソグラフ
ィ技術を適用することでパターニングしてビット線２２
を形成する。
【００４３】前記説明したところから判るように、本実
施例では、駆動用トランジスタに於けるドレインなどの
ｎ型領域及びＴＦＴ負荷に於けるドレインなどのｐ型領
域がＴＦＴ負荷の上側ゲート電極を構成する高融点金属
を介してオーミック接続されている。従って、従来の技
術に依った場合に生成される寄生ダイオードは存在しな
い。また、第一実施例に比較すると、不純物が高融点金
属を介して相互に拡散することを抑止できる点で優れて
いる。
施例では、駆動用トランジスタに於けるドレインなどの
ｎ型領域及びＴＦＴ負荷に於けるドレインなどのｐ型領
域がＴＦＴ負荷の上側ゲート電極を構成する高融点金属
を介してオーミック接続されている。従って、従来の技
術に依った場合に生成される寄生ダイオードは存在しな
い。また、第一実施例に比較すると、不純物が高融点金
属を介して相互に拡散することを抑止できる点で優れて
いる。
【００４４】
【発明の効果】本発明に依る半導体記憶装置は、一導電
型である一対のＭＩＳ型転送用トランジスタ及び一導電
型である一対のＭＩＳ型駆動用トランジスタ及び反対導
電型である一対の負荷用ＴＦＴを含んで構成されたメモ
リ・セルを備え、ＴＦＴ負荷はＭＩＳ型駆動用トランジ
スタの上方に設けられ、ＴＦＴ負荷に於けるドレイン及
びＭＩＳ型駆動用トランジスタに於けるドレインがＴＦ
Ｔ負荷の高融点金属からなるゲート電極を介して接続さ
れている。
型である一対のＭＩＳ型転送用トランジスタ及び一導電
型である一対のＭＩＳ型駆動用トランジスタ及び反対導
電型である一対の負荷用ＴＦＴを含んで構成されたメモ
リ・セルを備え、ＴＦＴ負荷はＭＩＳ型駆動用トランジ
スタの上方に設けられ、ＴＦＴ負荷に於けるドレイン及
びＭＩＳ型駆動用トランジスタに於けるドレインがＴＦ
Ｔ負荷の高融点金属からなるゲート電極を介して接続さ
れている。
【００４５】前記手段を採ることに依り、ＳＲＡＭに於
ける負荷用トランジスタと駆動用トランジスタとの間に
ｐｎ接合からなる寄生ダイオードが生成されることは防
止され、従って、低電圧電源で動作させることができ、
消費電力の節減が可能であって、一セル分の電池を電源
として動作させなければならない場合などには大きな効
果を発揮することができる。
ける負荷用トランジスタと駆動用トランジスタとの間に
ｐｎ接合からなる寄生ダイオードが生成されることは防
止され、従って、低電圧電源で動作させることができ、
消費電力の節減が可能であって、一セル分の電池を電源
として動作させなければならない場合などには大きな効
果を発揮することができる。
【図１】第一実施例を解説する為のＴＦＴ負荷型ＳＲＡ
Ｍを表す要部切断側面図である。
Ｍを表す要部切断側面図である。
【図２】第二実施例を製造する工程を解説する為の工程
要所に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭを表
す要部切断側面図である。
要所に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭを表
す要部切断側面図である。
【図３】第二実施例を製造する工程を解説する為の工程
要所に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭを表
す要部切断側面図である。
要所に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭを表
す要部切断側面図である。
【図４】第二実施例を製造する工程を解説する為の工程
要所に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭを表
す要部切断側面図である。
要所に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭを表
す要部切断側面図である。
【図５】第二実施例を製造する工程を解説する為の工程
要所に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭを表
す要部切断側面図である。
要所に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭを表
す要部切断側面図である。
【図６】従来例を製造する方法を解説する為の工程要所
に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
【図７】従来例を製造する方法を解説する為の工程要所
に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
【図８】従来例を製造する方法を解説する為の工程要所
に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
【図９】従来例を製造する方法を解説する為の工程要所
に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
【図１０】従来例を製造する方法を解説する為の工程要
所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
【図１１】従来例を製造する方法を解説する為の工程要
所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
【図１２】従来例を製造する方法を解説する為の工程要
所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
【図１３】従来例を製造する方法を解説する為の工程要
所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
【図１４】従来例を製造する方法を解説する為の工程要
所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
【図１５】従来例を製造する方法を解説する為の工程要
所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
【図１６】従来例を製造する方法を解説する為の工程要
所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
【図１７】図６乃至図１６について説明した工程を採っ
て作成されたＴＦＴ負荷型ＳＲＡＭの要部等価回路図を
表している。
て作成されたＴＦＴ負荷型ＳＲＡＭの要部等価回路図を
表している。
１ シリコン半導体基板 ２ フィールド絶縁膜 ３ ゲート絶縁膜 ３Ａ コンタクト・ホール ４ ゲート電極 ５ ソース領域 ６ ドレイン領域 ６Ａ ｎ+ −不純物領域 ７ 絶縁膜 ８ 接地線 ９ 絶縁膜 ９Ａ ゲート電極コンタクト・ホール １５ ＴＦＴ負荷のゲート電極 １６ ＴＦＴ負荷のゲート絶縁膜 １７ ＴＦＴ負荷のソース領域 １８ ＴＦＴ負荷のドレイン領域 １９ ＴＦＴ負荷のチャネル領域 ２１ 絶縁膜 ２２ ビット線 ２３ 高融点金属からなるＴＦＴ負荷のゲート電極 ２４ 絶縁膜 ２４Ａ コンタクト・ホール ２５ 二重ゲート構造ＴＦＴの高融点金属からなる上側
ゲート電極 ２６ 絶縁膜 Ｑ１ 駆動用トランジスタ Ｑ２ 駆動用トランジスタ Ｑ３ 転送用トランジスタ Ｑ４ 転送用トランジスタ Ｑ５ ＴＦＴ負荷であるトランジスタ Ｑ６ ＴＦＴ負荷であるトランジスタ ＷＬ ワード線 ＢＬ ビット線 ／ＢＬ ビット線 Ｓ１ ノード Ｓ２ ノード ＶCC 正側電源電圧 ＶSS 負側電源電圧 Ｄ１ 寄生ダイオード Ｄ２ 寄生ダイオード
ゲート電極 ２６ 絶縁膜 Ｑ１ 駆動用トランジスタ Ｑ２ 駆動用トランジスタ Ｑ３ 転送用トランジスタ Ｑ４ 転送用トランジスタ Ｑ５ ＴＦＴ負荷であるトランジスタ Ｑ６ ＴＦＴ負荷であるトランジスタ ＷＬ ワード線 ＢＬ ビット線 ／ＢＬ ビット線 Ｓ１ ノード Ｓ２ ノード ＶCC 正側電源電圧 ＶSS 負側電源電圧 Ｄ１ 寄生ダイオード Ｄ２ 寄生ダイオード
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｃ
Claims (2)
- 【請求項１】一導電型である一対のＭＩＳ型転送用トラ
ンジスタ及び一導電型である一対のＭＩＳ型駆動用トラ
ンジスタ及び反対導電型である一対のＴＦＴ負荷を含ん
で構成されたメモリ・セルを備えてなり、 前記ＴＦＴ負荷は前記ＭＩＳ型駆動用トランジスタの上
方に設けられ且つ前記ＴＦＴ負荷に於けるドレインと前
記ＭＩＳ型駆動用トランジスタに於けるドレインとが前
記ＴＦＴ負荷の高融点金属からなるゲート電極を介して
接続されてなることを特徴とする半導体記憶装置。 - 【請求項２】ＭＩＳ型駆動用トランジスタのゲート電極
及びＴＦＴ負荷のドレイン及びＴＦＴ負荷のゲート電極
が積層された領域を有してなり、 前記ＴＦＴ負荷のゲート電極は前記ＭＩＳ型駆動用トラ
ンジスタのゲート電極とその表面で、且つ、前記ＴＦＴ
負荷のドレインとその側面でそれぞれコンタクトしてな
ることを特徴とする請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4120366A JPH05315571A (ja) | 1992-05-13 | 1992-05-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4120366A JPH05315571A (ja) | 1992-05-13 | 1992-05-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05315571A true JPH05315571A (ja) | 1993-11-26 |
Family
ID=14784423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4120366A Withdrawn JPH05315571A (ja) | 1992-05-13 | 1992-05-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05315571A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5721163A (en) * | 1996-06-10 | 1998-02-24 | Chartered Semiconductor Manufacturing Pte, Ltd. | Method of manufacture of thin film transistor SRAM device with a titanium nitride or silicide gate |
| US7112854B1 (en) | 1996-11-18 | 2006-09-26 | Renesas Technology Corporation | Thin-film transistor and method of fabricating the same |
-
1992
- 1992-05-13 JP JP4120366A patent/JPH05315571A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5721163A (en) * | 1996-06-10 | 1998-02-24 | Chartered Semiconductor Manufacturing Pte, Ltd. | Method of manufacture of thin film transistor SRAM device with a titanium nitride or silicide gate |
| SG92608A1 (en) * | 1996-06-10 | 2002-11-19 | Chartered Semiconductor Mfg | Thin film transistor with titanium nitride gate in sram device and method of manufacture thereof |
| US7112854B1 (en) | 1996-11-18 | 2006-09-26 | Renesas Technology Corporation | Thin-film transistor and method of fabricating the same |
| US7187040B2 (en) | 1996-11-18 | 2007-03-06 | Renesas Technology Corp. | Thin-film transistor and method of fabricating the same |
| US7321152B2 (en) | 1996-11-18 | 2008-01-22 | Renesas Technology Corp. | Thin-film transistor and method of fabricating the same |
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Legal Events
| Date | Code | Title | Description |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |