JP3120572B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP3120572B2 JP3120572B2 JP04160590A JP16059092A JP3120572B2 JP 3120572 B2 JP3120572 B2 JP 3120572B2 JP 04160590 A JP04160590 A JP 04160590A JP 16059092 A JP16059092 A JP 16059092A JP 3120572 B2 JP3120572 B2 JP 3120572B2
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Description
【０００１】
【産業上の利用分野】本発明は、ＴＦＴ負荷型ＳＲＡＭ
及びその製造方法に関し、特にＰ型ポリシリコン膜とＮ
型ポリシリコン膜とをダイオードを形成せずに接続する
ＴＦＴ負荷型ＳＲＡＭ及びその製造方法に関する。
及びその製造方法に関し、特にＰ型ポリシリコン膜とＮ
型ポリシリコン膜とをダイオードを形成せずに接続する
ＴＦＴ負荷型ＳＲＡＭ及びその製造方法に関する。
【０００２】
【従来の技術】従来よりスタティックＲＡＭ（ＳＲＡ
Ｍ）においては高い集積度、低スタンバイ電流とメモリ
セルの高安定性を同時に実現するために、負荷素子とし
てＰチャネルＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓ
ｉｓｔｏｒ）を用いる方式が提案されている（例えば１
９９０ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏ
ｎＤｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ Ｔｅｃｈｎｉｃａ
ｌ Ｄｉｇｅｓｔ Ｐ．４６９参照）。このような方式
においては、メモリセル内にＰチャネルＴＦＴのドレイ
ンと下地ＮＭＯＳトランジスタによるメモリセルのセル
ノードとの接続部を形成しなくてはならない。以下に従
来の技術によるこの接続部の構造と製造方法を示す。
Ｍ）においては高い集積度、低スタンバイ電流とメモリ
セルの高安定性を同時に実現するために、負荷素子とし
てＰチャネルＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓ
ｉｓｔｏｒ）を用いる方式が提案されている（例えば１
９９０ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏ
ｎＤｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ Ｔｅｃｈｎｉｃａ
ｌ Ｄｉｇｅｓｔ Ｐ．４６９参照）。このような方式
においては、メモリセル内にＰチャネルＴＦＴのドレイ
ンと下地ＮＭＯＳトランジスタによるメモリセルのセル
ノードとの接続部を形成しなくてはならない。以下に従
来の技術によるこの接続部の構造と製造方法を示す。
【０００３】図７（Ａ）は従来の技術によるＳＲＡＭメ
モリセルの平面レイアウト、図７（Ｂ）は図７（Ａ）の
II−II′に沿った断面構造図である。これを図９に示し
たＴＦＴ負荷型ＳＲＡＭメモリセルの、フリップフロッ
プ回路部の等価回路図と比較しながら説明する。
モリセルの平面レイアウト、図７（Ｂ）は図７（Ａ）の
II−II′に沿った断面構造図である。これを図９に示し
たＴＦＴ負荷型ＳＲＡＭメモリセルの、フリップフロッ
プ回路部の等価回路図と比較しながら説明する。
【０００４】Ｐ型のシリコン基板１上に形成された素子
分離酸化膜２、ゲート酸化膜１０、Ｎ+ 拡散層１３の上
に、ゲート電極１２ａ（１２ｂ）が形成され、図９にお
ける駆動用ＮＭＯＳトランジスタ２８ｂ（２８ａ）を構
成している。その上にはシリコン酸化膜１４を介してＮ
型ポリシリコン膜１６ｂ（１６ａ）、さらにその上には
シリコン酸化膜１７を介してＮ型ポリシリコン膜１８ａ
（１８ｂ）、Ｐ型ポリシリコン膜１９ａ（１９ｂ）、Ｐ
型ポリシリコン膜２０ａ（２０ｂ）が形成されている。
１６ｂ，１８ａ，１９ａ，２０ａ（１６ａ，１８ｂ，１
９ｂ，２０ｂ）は図９のＰチャネルＴＦＴ２９ａ（２９
ｂ）を構成しており、それぞれゲート、チャネル、ドレ
イン、ソースとなっている。１３と１２ａ（１２ｂ）は
接続孔１１で、１２ａと１６ａ（１２ｂと１６ｂ）は接
続孔１５ａ（１５ｂ）で、また１６ａと１９ａ（１６ｂ
と１９ｂ）は接続孔２５ａ（２５ｂ）で接続しており、
図９におけるセルノード３１ａ（３１ｂ）を構成してい
る。また２０ａ，２０ｂは図９における電源３２となっ
ている。
分離酸化膜２、ゲート酸化膜１０、Ｎ+ 拡散層１３の上
に、ゲート電極１２ａ（１２ｂ）が形成され、図９にお
ける駆動用ＮＭＯＳトランジスタ２８ｂ（２８ａ）を構
成している。その上にはシリコン酸化膜１４を介してＮ
型ポリシリコン膜１６ｂ（１６ａ）、さらにその上には
シリコン酸化膜１７を介してＮ型ポリシリコン膜１８ａ
（１８ｂ）、Ｐ型ポリシリコン膜１９ａ（１９ｂ）、Ｐ
型ポリシリコン膜２０ａ（２０ｂ）が形成されている。
１６ｂ，１８ａ，１９ａ，２０ａ（１６ａ，１８ｂ，１
９ｂ，２０ｂ）は図９のＰチャネルＴＦＴ２９ａ（２９
ｂ）を構成しており、それぞれゲート、チャネル、ドレ
イン、ソースとなっている。１３と１２ａ（１２ｂ）は
接続孔１１で、１２ａと１６ａ（１２ｂと１６ｂ）は接
続孔１５ａ（１５ｂ）で、また１６ａと１９ａ（１６ｂ
と１９ｂ）は接続孔２５ａ（２５ｂ）で接続しており、
図９におけるセルノード３１ａ（３１ｂ）を構成してい
る。また２０ａ，２０ｂは図９における電源３２となっ
ている。
【０００５】以上のような構造を形成する製造方法を図
８に示す。まずＰ型のシリコン基板１上に公知のＬＯＣ
ＯＳ法により素子分離酸化膜２を厚さ３００〜６００ｎ
ｍ形成し、熱酸化法により１０〜２０ｎｍのゲート酸化
膜１０を形成、ホトエッチングにより接続孔１１を開孔
した後、厚さ２００〜３００ｎｍのゲート電極１２ａを
形成する。これにはリン又はヒ素などのＮ型不純物を１
０20〜１０22ｃｍ-3の濃度で含んだポリシリコン膜ある
いはポリシリコンとシリサイドの多層膜であるポリサイ
ドを用いる。次にイオン注入法によりヒ素イオンを注入
し、Ｎ+ 拡散層１３を形成、公知のＬＰＣＶＤ法により
シリコン酸化膜１４を５０〜１００ｎｍ堆積、接続孔１
５ａを開孔する。そしてＬＰＣＶＤ法によりポリシリコ
ン膜を５０〜１００ｎｍ堆積、イオン注入法によりリン
又はヒ素などのＮ型不純物を１０19〜１０21ｃｍ-3の濃
度にドープし、ホトエッチングによりパターニングして
Ｎ型ポリシリコン膜１６ａ，１６ｂを形成し、ＬＰＣＶ
Ｄ法によりシリコン酸化膜１７を１０〜４０ｎｍ堆積し
た後、接続孔２５ａを開孔する（図８（Ａ））。
８に示す。まずＰ型のシリコン基板１上に公知のＬＯＣ
ＯＳ法により素子分離酸化膜２を厚さ３００〜６００ｎ
ｍ形成し、熱酸化法により１０〜２０ｎｍのゲート酸化
膜１０を形成、ホトエッチングにより接続孔１１を開孔
した後、厚さ２００〜３００ｎｍのゲート電極１２ａを
形成する。これにはリン又はヒ素などのＮ型不純物を１
０20〜１０22ｃｍ-3の濃度で含んだポリシリコン膜ある
いはポリシリコンとシリサイドの多層膜であるポリサイ
ドを用いる。次にイオン注入法によりヒ素イオンを注入
し、Ｎ+ 拡散層１３を形成、公知のＬＰＣＶＤ法により
シリコン酸化膜１４を５０〜１００ｎｍ堆積、接続孔１
５ａを開孔する。そしてＬＰＣＶＤ法によりポリシリコ
ン膜を５０〜１００ｎｍ堆積、イオン注入法によりリン
又はヒ素などのＮ型不純物を１０19〜１０21ｃｍ-3の濃
度にドープし、ホトエッチングによりパターニングして
Ｎ型ポリシリコン膜１６ａ，１６ｂを形成し、ＬＰＣＶ
Ｄ法によりシリコン酸化膜１７を１０〜４０ｎｍ堆積し
た後、接続孔２５ａを開孔する（図８（Ａ））。
【０００６】次にＬＰＣＶＤ法により１０〜１００ｎｍ
のアモルファスシリコンを堆積し、６００℃程度の温度
で６〜１００Ｈアニールし多結晶化した後、イオン注入
法によりＮ型不純物を１０17〜１０18ｃｍ-3の濃度にド
ープ、ホトエッチングによりパターニングしてＮ型ポリ
シリコン膜１８ａを形成する（図８（Ｂ））。そしてホ
トレジスト２６をマスクとしてボロンイオンを注入し、
１０19〜１０20ｃｍ-3の濃度のＰ型ポリシリコン膜１９
ａ，２０ａを形成して（図８（ｃ））、図７の構造が完
成する。
のアモルファスシリコンを堆積し、６００℃程度の温度
で６〜１００Ｈアニールし多結晶化した後、イオン注入
法によりＮ型不純物を１０17〜１０18ｃｍ-3の濃度にド
ープ、ホトエッチングによりパターニングしてＮ型ポリ
シリコン膜１８ａを形成する（図８（Ｂ））。そしてホ
トレジスト２６をマスクとしてボロンイオンを注入し、
１０19〜１０20ｃｍ-3の濃度のＰ型ポリシリコン膜１９
ａ，２０ａを形成して（図８（ｃ））、図７の構造が完
成する。
【０００７】
【発明が解決しようとする課題】この従来の構造及び製
造方法においては、Ｐ型ポリシリコン膜とＮ型ポリシリ
コン膜が直接接続しているため、この部分にＰＮダイオ
ードが形成されてしまう。このため、図９のように、Ｐ
チャネルＴＦＴのドレイン部に、順方向ダイオードが直
列接続された形となる。このＰＮダイオード３０ａ，３
０ｂには、ある電圧まで達しないと電流が流れ出さない
という性質があり、ＴＦＴのドレイン電圧はこの分だけ
実効的に減少するため、オン電流が減少する。するとメ
モリセルのハイレベルからリークする電流を補償する能
力が落ちるため、メモリセルの安定性が低下してしまう
という問題点があった。
造方法においては、Ｐ型ポリシリコン膜とＮ型ポリシリ
コン膜が直接接続しているため、この部分にＰＮダイオ
ードが形成されてしまう。このため、図９のように、Ｐ
チャネルＴＦＴのドレイン部に、順方向ダイオードが直
列接続された形となる。このＰＮダイオード３０ａ，３
０ｂには、ある電圧まで達しないと電流が流れ出さない
という性質があり、ＴＦＴのドレイン電圧はこの分だけ
実効的に減少するため、オン電流が減少する。するとメ
モリセルのハイレベルからリークする電流を補償する能
力が落ちるため、メモリセルの安定性が低下してしまう
という問題点があった。
【０００８】
【課題を解決するための手段】 本発明のＴＦＴ負荷型
ＳＲＡＭは、第２導電型の第１の薄膜トランジスタのゲ
ート電極である第１導電型のポリシリコン膜と、第２導
電型の第２の薄膜トランジスタのドレイン電極である第
２導電型のポリシリコン膜と、前記第２導電型のポリシ
リコン膜を貫通して、前記第１導電型のポリシリコン膜
上に形成された開口部と、前記開口部に埋設された金属
あるいはシリサイド電極を備えていることを特徴とす
る。
ＳＲＡＭは、第２導電型の第１の薄膜トランジスタのゲ
ート電極である第１導電型のポリシリコン膜と、第２導
電型の第２の薄膜トランジスタのドレイン電極である第
２導電型のポリシリコン膜と、前記第２導電型のポリシ
リコン膜を貫通して、前記第１導電型のポリシリコン膜
上に形成された開口部と、前記開口部に埋設された金属
あるいはシリサイド電極を備えていることを特徴とす
る。
【０００９】また本発明のＴＦＴ負荷型ＳＲＡＭの製造
方法は、シリコン基板表面上に酸化膜を形成する工程
と、前記酸化膜の表面上に第１導電型のポリシリコン膜
からなる第２導電型の第１の薄膜トランジスタのゲート
電極を形成する工程とを有し、更に、第２のシリコン酸
化膜を形成する工程と、第２導電型のポリシリコン膜か
らなる第２導電型の第２の薄膜トランジスタのドレイン
電極を形成する工程と、平坦化膜を形成する工程と、前
記平坦化膜、前記第２導電型のポリシリコン膜、前記第
２のシリコン酸化膜を貫通して前記第１導電型のポリシ
リコン膜上に開口部を形成する工程と、前記開口部に金
属あるいはシリサイド電極を埋設する工程とを備えてい
る。
方法は、シリコン基板表面上に酸化膜を形成する工程
と、前記酸化膜の表面上に第１導電型のポリシリコン膜
からなる第２導電型の第１の薄膜トランジスタのゲート
電極を形成する工程とを有し、更に、第２のシリコン酸
化膜を形成する工程と、第２導電型のポリシリコン膜か
らなる第２導電型の第２の薄膜トランジスタのドレイン
電極を形成する工程と、平坦化膜を形成する工程と、前
記平坦化膜、前記第２導電型のポリシリコン膜、前記第
２のシリコン酸化膜を貫通して前記第１導電型のポリシ
リコン膜上に開口部を形成する工程と、前記開口部に金
属あるいはシリサイド電極を埋設する工程とを備えてい
る。
【００１０】
【実施例】次に本発明に実施例について図面を参照して
説明する。図１は本発明の最も基本的な第１実施例の構
造を示す断面図である。シリコン基板１上に形成された
素子分離酸化膜２の上に、Ｎ型ポリシリコン膜３、シリ
コン酸化膜４、Ｐ型ポリシリコン膜５、平坦化膜として
のＢＰＳＧ膜６が形成されており、ＢＰＳＧ膜６、Ｐ型
ポリシリコン膜５、シリコン酸化膜４を貫いて開孔され
た接続孔７の中にタングステン電極８が埋め込まれてい
る。また、タングステン電極が埋設された接続孔７は、
Ｐ型ポリシリコン膜５を貫通してＮ型ポリシリコン膜３
上に達するが、基板上には達しない構造になっている。
Ｐ型ポリシリコン膜５とタングステン電極８とは接続孔
７の側壁で接続しているため、Ｐ型ポリシリコン膜５と
Ｎ型ポリシリコン膜３はタングステン電極８を介して接
続することとなる。その上には他の配線層との絶縁のた
めのシリコン酸化膜９が形成されている。
説明する。図１は本発明の最も基本的な第１実施例の構
造を示す断面図である。シリコン基板１上に形成された
素子分離酸化膜２の上に、Ｎ型ポリシリコン膜３、シリ
コン酸化膜４、Ｐ型ポリシリコン膜５、平坦化膜として
のＢＰＳＧ膜６が形成されており、ＢＰＳＧ膜６、Ｐ型
ポリシリコン膜５、シリコン酸化膜４を貫いて開孔され
た接続孔７の中にタングステン電極８が埋め込まれてい
る。また、タングステン電極が埋設された接続孔７は、
Ｐ型ポリシリコン膜５を貫通してＮ型ポリシリコン膜３
上に達するが、基板上には達しない構造になっている。
Ｐ型ポリシリコン膜５とタングステン電極８とは接続孔
７の側壁で接続しているため、Ｐ型ポリシリコン膜５と
Ｎ型ポリシリコン膜３はタングステン電極８を介して接
続することとなる。その上には他の配線層との絶縁のた
めのシリコン酸化膜９が形成されている。
【００１１】このような構造を形成するための製造方法
を図２に示す。シリコン基板１上に熱酸化法により３０
０〜６００ｎｍの厚さの素子分離酸化膜２を形成し、そ
の上にＬＰＣＶＤ法により５０〜３００ｎｍのポリシリ
コン膜を堆積、イオン注入法または拡散法によりＮ型不
純物を１０19〜１０22ｃｍ-3の濃度にドープ、ホトエッ
チングによりパターニングしてＮ型ポリシリコン膜３を
形成する。次に１０〜１００ｎｍのシリコン酸化膜４を
ＬＰＣＶＤ法により堆積し、ＬＰＣＶＤ法によって１０
〜１００ｎｍのポリシリコン膜を堆積、ホトエッチング
したのちイオン注入法によりボロンなどＰ型不純物を１
０19〜１０22ｃｍ-3の濃度にドープし、Ｐ型ポリシリコ
ン膜５を形成する。その上にＢＰＳＧ膜６をＬＰＣＶＤ
法により２００〜７００ｎｍ堆積し、８５０℃〜９００
℃でアニールして平坦化を行う（図２（Ａ））。
を図２に示す。シリコン基板１上に熱酸化法により３０
０〜６００ｎｍの厚さの素子分離酸化膜２を形成し、そ
の上にＬＰＣＶＤ法により５０〜３００ｎｍのポリシリ
コン膜を堆積、イオン注入法または拡散法によりＮ型不
純物を１０19〜１０22ｃｍ-3の濃度にドープ、ホトエッ
チングによりパターニングしてＮ型ポリシリコン膜３を
形成する。次に１０〜１００ｎｍのシリコン酸化膜４を
ＬＰＣＶＤ法により堆積し、ＬＰＣＶＤ法によって１０
〜１００ｎｍのポリシリコン膜を堆積、ホトエッチング
したのちイオン注入法によりボロンなどＰ型不純物を１
０19〜１０22ｃｍ-3の濃度にドープし、Ｐ型ポリシリコ
ン膜５を形成する。その上にＢＰＳＧ膜６をＬＰＣＶＤ
法により２００〜７００ｎｍ堆積し、８５０℃〜９００
℃でアニールして平坦化を行う（図２（Ａ））。
【００１２】次にホトエッチングにより、ＢＰＳＧ膜
６、Ｐ型ポリシリコン膜５、シリコン酸化膜４を貫いて
接続孔７を開孔し（図２（Ｂ））、ここに公知の選択Ｃ
ＶＤ法あるいはブランケットＣＶＤ法とエッチバック法
を組合わせた方法により、タングステン電極８を埋め込
む（図２（Ｃ））。さらにＬＰＣＶＤ法あるいはＡＰＣ
ＶＤ法、プラズマＣＶＤ法などにより、５００℃以下程
度の比較的低温の条件下でシリコン酸化膜９を５０〜２
００ｎｍ堆積して、図１の構造が完成する。
６、Ｐ型ポリシリコン膜５、シリコン酸化膜４を貫いて
接続孔７を開孔し（図２（Ｂ））、ここに公知の選択Ｃ
ＶＤ法あるいはブランケットＣＶＤ法とエッチバック法
を組合わせた方法により、タングステン電極８を埋め込
む（図２（Ｃ））。さらにＬＰＣＶＤ法あるいはＡＰＣ
ＶＤ法、プラズマＣＶＤ法などにより、５００℃以下程
度の比較的低温の条件下でシリコン酸化膜９を５０〜２
００ｎｍ堆積して、図１の構造が完成する。
【００１３】このような構造及び製造方法によれば、Ｐ
型ポリシリコン膜５とＮ型ポリシリコン膜３はタングス
テン電極８を介して接続するため、ここにＰＮダイオー
ドができるのを防ぐことができる。接続孔７をＢＰＳＧ
膜６を形成した後に開孔するのには意味があり、平坦化
のための熱処理によって、タングステン電極中を不純物
が相互拡散して、Ｐ型ポリシリコン膜５あるいはＮ型ポ
リシリコン膜３中にＰＮダイオードが形成されることを
防いでいる。なお、タングステン電極８の代わりにモリ
ブデン等の高融点金属、あるいはそれらのシリサイドを
用いてもよい。
型ポリシリコン膜５とＮ型ポリシリコン膜３はタングス
テン電極８を介して接続するため、ここにＰＮダイオー
ドができるのを防ぐことができる。接続孔７をＢＰＳＧ
膜６を形成した後に開孔するのには意味があり、平坦化
のための熱処理によって、タングステン電極中を不純物
が相互拡散して、Ｐ型ポリシリコン膜５あるいはＮ型ポ
リシリコン膜３中にＰＮダイオードが形成されることを
防いでいる。なお、タングステン電極８の代わりにモリ
ブデン等の高融点金属、あるいはそれらのシリサイドを
用いてもよい。
【００１４】図３（Ａ）は本発明の第２実施例を示す平
面レイアウト図、図３（Ｂ）は図３（Ａ）のＩ−Ｉ′に
沿った断面構造図である。これは本発明をＳＲＡＭメモ
リセルに応用した例である。
面レイアウト図、図３（Ｂ）は図３（Ａ）のＩ−Ｉ′に
沿った断面構造図である。これは本発明をＳＲＡＭメモ
リセルに応用した例である。
【００１５】ほぼ従来の技術と同様の構造であるが、Ｂ
ＰＳＧ膜２１、Ｐ型ポリシリコン膜１９ａ（１９ｂ）、
シリコン酸化膜１７を貫いて接続孔２２ａ（２２ｂ）が
開孔し、ここにタングステン電極２３ａ（２３ｂ）が埋
め込まれ、Ｐ型ポリシリコン膜１９ａ（１９ｂ）とＮ型
ポリシリコン膜１６ａ（１６ｂ）はタングステン電極２
３ａ（２３ｂ）を介して接続することとなる。一番上に
はビット線等他の配線との絶縁をするシリコン酸化膜２
４が形成されている。
ＰＳＧ膜２１、Ｐ型ポリシリコン膜１９ａ（１９ｂ）、
シリコン酸化膜１７を貫いて接続孔２２ａ（２２ｂ）が
開孔し、ここにタングステン電極２３ａ（２３ｂ）が埋
め込まれ、Ｐ型ポリシリコン膜１９ａ（１９ｂ）とＮ型
ポリシリコン膜１６ａ（１６ｂ）はタングステン電極２
３ａ（２３ｂ）を介して接続することとなる。一番上に
はビット線等他の配線との絶縁をするシリコン酸化膜２
４が形成されている。
【００１６】このような構造を形成する製造方法を図４
に示す。まず従来の技術と同様にしてシリコン酸化膜１
７までを形成する。そしてここで接続孔を開孔する工程
を省き、他は従来の技術と同様にしてＮ型ポリシリコン
膜１８ａ、Ｐ型ポリシリコン膜１９ａ，２０ａを形成す
る。その上にＢＰＳＧ膜２１をＬＰＣＶＤ法により２０
０〜７００ｎｍ堆積、８５０℃〜９００℃でアニールし
て平坦化する（図４（Ａ））。次にＢＰＳＧ膜２１、Ｐ
型ポリシリコン膜１９ａ、シリコン酸化膜１７を貫い
て、Ｎ型ポリシリコン膜１６ａ上に接続孔２２ａを開孔
（図４（Ｂ））、ここに選択ＣＶＤ法あるいはブランケ
ットＣＶＤ法とエッチバック法を組合わせた方法により
タングステン電極２３ａを埋め込む（図４（Ｃ））。そ
の後ＬＰＣＶＤ法、ＡＰＣＶＤ法やプラズマＣＶＤ法な
どで、５００℃以下の温度で５０〜２００ｎｍのシリコ
ン酸化膜を堆積して、図３の構造が完成する。
に示す。まず従来の技術と同様にしてシリコン酸化膜１
７までを形成する。そしてここで接続孔を開孔する工程
を省き、他は従来の技術と同様にしてＮ型ポリシリコン
膜１８ａ、Ｐ型ポリシリコン膜１９ａ，２０ａを形成す
る。その上にＢＰＳＧ膜２１をＬＰＣＶＤ法により２０
０〜７００ｎｍ堆積、８５０℃〜９００℃でアニールし
て平坦化する（図４（Ａ））。次にＢＰＳＧ膜２１、Ｐ
型ポリシリコン膜１９ａ、シリコン酸化膜１７を貫い
て、Ｎ型ポリシリコン膜１６ａ上に接続孔２２ａを開孔
（図４（Ｂ））、ここに選択ＣＶＤ法あるいはブランケ
ットＣＶＤ法とエッチバック法を組合わせた方法により
タングステン電極２３ａを埋め込む（図４（Ｃ））。そ
の後ＬＰＣＶＤ法、ＡＰＣＶＤ法やプラズマＣＶＤ法な
どで、５００℃以下の温度で５０〜２００ｎｍのシリコ
ン酸化膜を堆積して、図３の構造が完成する。
【００１７】このような構造及び製造方法により、Ｐチ
ャネルＴＦＴのドレイン部にＰＮダイオードが形成され
ることを防ぐことができる。第１実施例と同様にタング
ステン電極２３ａ，２３ｂの代わりにモリブデン等の高
融点金属あるいはそれらのシリサイドを用いてもよい。
ャネルＴＦＴのドレイン部にＰＮダイオードが形成され
ることを防ぐことができる。第１実施例と同様にタング
ステン電極２３ａ，２３ｂの代わりにモリブデン等の高
融点金属あるいはそれらのシリサイドを用いてもよい。
【００１８】
【発明の効果】以上説明したように本発明は、Ｐ型ポリ
シリコン膜を貫通してＮ型ポリシリコン膜上に開口部を
形成し、そこに金属あるいはシリサイド電極を埋設する
構造をとっているので、図５に示す、Ｐ型ポリシリコン
膜とＮ型ポリシリコン膜の接続部の電流−電圧特性のよ
うに、従来技術のようにＰＮダイオード的な特性でな
く、よりオーミックな特性を得ることができる。そこ
で、本発明をＰチャネルＴＦＴ負荷のドレイン部に適用
した場合、図５のΔＶに相当するドレイン電圧の実効的
な低下を防ぐことができる。図６はＰチャネルＴＦＴ負
荷のドレイン電流−ゲート電圧特性であるが、このよう
に本発明を適用したＰチャネルＴＦＴはドレイン電圧の
低下がないため、従来技術に比べオン電流を大幅に増加
させることができるという効果を有する。
シリコン膜を貫通してＮ型ポリシリコン膜上に開口部を
形成し、そこに金属あるいはシリサイド電極を埋設する
構造をとっているので、図５に示す、Ｐ型ポリシリコン
膜とＮ型ポリシリコン膜の接続部の電流−電圧特性のよ
うに、従来技術のようにＰＮダイオード的な特性でな
く、よりオーミックな特性を得ることができる。そこ
で、本発明をＰチャネルＴＦＴ負荷のドレイン部に適用
した場合、図５のΔＶに相当するドレイン電圧の実効的
な低下を防ぐことができる。図６はＰチャネルＴＦＴ負
荷のドレイン電流−ゲート電圧特性であるが、このよう
に本発明を適用したＰチャネルＴＦＴはドレイン電圧の
低下がないため、従来技術に比べオン電流を大幅に増加
させることができるという効果を有する。
【図１】本発明の第１実施例の構造を示す断面図であ
る。
る。
【図２】本発明の第１実施例の製造方法を示す断面図で
ある。
ある。
【図３】（Ａ）は本発明の第２実施例を示す平面レイア
ウト図であり、（Ｂ）は（Ａ）のＩ−Ｉ′に沿った断面
図である。
ウト図であり、（Ｂ）は（Ａ）のＩ−Ｉ′に沿った断面
図である。
【図４】本発明の第２実施例の製造方法を示す断面図で
ある。
ある。
【図５】本発明と従来技術による、Ｐ型ポリシリコン膜
とＮ型ポリシリコン膜との接続部の電流−電圧特性であ
る。
とＮ型ポリシリコン膜との接続部の電流−電圧特性であ
る。
【図６】本発明と従来技術による、ＰチャネルＴＦＴ負
荷のドレイン電流−ゲート電圧特性である。
荷のドレイン電流−ゲート電圧特性である。
【図７】（Ａ）は従来技術によるＳＲＡＭメモリセルを
示す平面レイアウト図であり、（Ｂ）は（Ａ）のII−I
I′に沿った断面図である。
示す平面レイアウト図であり、（Ｂ）は（Ａ）のII−I
I′に沿った断面図である。
【図８】従来技術によるＳＲＡＭメモリセルの製造方法
を示す断面図である。
を示す断面図である。
【図９】従来技術によるＳＲＡＭメモリセルのフリップ
フロップ回路部の等価回路図である。
フロップ回路部の等価回路図である。
１ シリコン基板 ２ 素子分離酸化膜 ３，１６ａ，１６ｂ，１８ａ，１８ｂ Ｎ型ポリシリ
コン膜 ４，９，１４，１７，２４ シリコン酸化膜 ５，１９ａ，１９ｂ，２０ａ，２０ｂ Ｐ型ポリシリ
コン膜 ６，２１ ＢＰＳＧ膜 ７，１１，１５ａ，１５ｂ，２２ａ，２２ｂ，２５ａ，
２５ｂ 接続孔 ８，２３ａ，２３ｂ タングステン電極 １０ ゲート酸化膜 １２ａ，１２ｂ ゲート電極 １３ Ｎ+ 拡散層 ２６ ホトレジスト ２７ ボロンイオン ２８ａ，２８ｂ 駆動用ＮＭＯＳトランジスタ ２９ａ，２９ｂ ＰチャネルＴＦＴ ３０ａ，３０ｂ ＰＮダイオード ３１ａ，３１ｂ セルノード ３２ 電源
コン膜 ４，９，１４，１７，２４ シリコン酸化膜 ５，１９ａ，１９ｂ，２０ａ，２０ｂ Ｐ型ポリシリ
コン膜 ６，２１ ＢＰＳＧ膜 ７，１１，１５ａ，１５ｂ，２２ａ，２２ｂ，２５ａ，
２５ｂ 接続孔 ８，２３ａ，２３ｂ タングステン電極 １０ ゲート酸化膜 １２ａ，１２ｂ ゲート電極 １３ Ｎ+ 拡散層 ２６ ホトレジスト ２７ ボロンイオン ２８ａ，２８ｂ 駆動用ＮＭＯＳトランジスタ ２９ａ，２９ｂ ＰチャネルＴＦＴ ３０ａ，３０ｂ ＰＮダイオード ３１ａ，３１ｂ セルノード ３２ 電源
Claims (3)
- 【請求項１】 第２導電型の第１の薄膜トランジスタの
ゲート電極である第１導電型のポリシリコン膜と、第２
導電型の第２の薄膜トランジスタのドレイン電極である
第２導電型のポリシリコン膜と、前記第２導電型のポリ
シリコン膜を貫通して、前記第１導電型のポリシリコン
膜上に形成された開口部と、前記開口部に埋設された金
属あるいはシリサイド電極を備えているＴＦＴ負荷型Ｓ
ＲＡＭ。 - 【請求項２】 前記第１及び第２の薄膜トランジスタ
が、スタティック型メモリセルの一対の負荷用トランジ
スタを構成することを特徴とする請求項１記載のＴＦＴ
負荷型ＳＲＡＭ。 - 【請求項３】 シリコン基板表面上に酸化膜を形成する
工程と、前記酸化膜の表面上に第１導電型のポリシリコ
ン膜からなる第２導電型の第１の薄膜トランジスタのゲ
ート電極を形成する工程とを有し、更に、第２のシリコ
ン酸化膜を形成する工程と、第２導電型のポリシリコン
膜からなる第２導電型の第２の薄膜トランジスタのドレ
イン電極を形成する工程と、 平坦化膜を形成する工程と、前記平坦化膜、前記第２導
電型のポリシリコン膜、前記第２のシリコン酸化膜を貫
通して前記第１導電型のポリシリコン膜上に開口部を形
成する工程と、前記開口部に金属あるいはシリサイド電
極を埋設する工程とを備えていることを特徴とするＴＦ
Ｔ負荷型ＳＲＡＭの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04160590A JP3120572B2 (ja) | 1992-06-19 | 1992-06-19 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04160590A JP3120572B2 (ja) | 1992-06-19 | 1992-06-19 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH065818A JPH065818A (ja) | 1994-01-14 |
| JP3120572B2 true JP3120572B2 (ja) | 2000-12-25 |
Family
ID=15718247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04160590A Expired - Fee Related JP3120572B2 (ja) | 1992-06-19 | 1992-06-19 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3120572B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3308181B2 (ja) * | 1997-02-12 | 2002-07-29 | 株式会社タバタ | スイミングゴーグル |
-
1992
- 1992-06-19 JP JP04160590A patent/JP3120572B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH065818A (ja) | 1994-01-14 |
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