KR100252560B1 - 반도체메모리장치및그제조방법 - Google Patents

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Abstract

본 발명은 반도체 기판(101), 기판(101)상에 형성된 한 쌍의 전송용 트랜지스터(Qt1,Qt2), 기판(101)상에 형성된 한 쌍의 구동용 트랜지스터(Qd1,Qd2), 사이에 샌드위치된 층간 절연막(114)을 갖고 상기 전송용 트랜지스터 및 구동용 트랜지스터 위에 형성된 제1 및 제2부하용 박막 트랜지스터(Q11,Q12)를 포함하는 장치에서, 제1부하용 박막 트랜지스터의 드레인 영역(116)이 제2부하용 박막 트랜지스터의 게이트 전극(119a)위에 부분적으로 놓인 최소한 한 부분(129)을 갖고, 상기 부분(129)이 고농도의 불순물로 도핑된 것을 특징으로 하는 반도체 메모리 장치에 관한 것이다. 상기 반도체 메모리 장치는 박막 트랜지스터에서 온-상태 전류의 감소를 방지하고, 그로 인해 톱 게이트형 박막 트랜지스터를 갖는 SRAM 셀의 동작에서 안정성을 개선시킨다.

Description

반도체 메모리 장치 및 그 제조방법
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것이며, 보다 상세하게는 반도체 기판 상에 형성된 MOSFET가 그 사이에 샌드위치된 절연막을 가진 MOSFET 위에 형성된 박막 트랜지스터에 전기 접속되어 있는 향상된 SRAM 셀에 관한 것이다.
종래의 SRAM메모리 셀중의 하나로서 모두 반도체 기판 상에 형성된 한 쌍의 전송용 트랜지스터와, 한 쌍의 구동용 트랜지스터 및, 그 사이에 샌드위치된 절연막을 가진 전송용 트랜지스터 및 구동용 트랜지스터 위에 형성되고 전송용 트랜지스터 및 구동용 트랜지스터와 전기적으로 접속된 한 쌍의 박막 부하 트랜지스터(이하, 박막 트랜지스터는 간단히 "TFT"라 칭함)를 포함하는 반도체 메모리 셀이 공지되어 있다. 톱 게이트 TFT를 갖는 종래의 메모리 셀에 대해 도 1, 2a, 2b, 3 및 4a 내지 4d를 참조하여 설명한다.
도 1은 SRAM 셀의 회로도이다. 예시된 SRAM 셀은 플립 플롭 회로(flip flop circuit) 및 2개의 전송용 트랜지스터(Qt1, Qt2)로 구성되어 있다. 상기 플립 플롭 회로는 2개의 구동용 트랜지스터(Qd1,Qd2), 및 2개의 박막 부하 트랜지스터(Q11,Q12)를 포함한다. 셀 어레이에서, 보상 비트선(DL1) 및 워드선(WL1)은 각각 전송용 트랜지스터(Qt1)의 소스/드레인 단자 및 게이트 전극에 각각 전기적으로 접속되고, 마찬가지로, 보상 비트선(DL2) 및 워드선(WL2)은 전송용 트랜지스터(Qt2)의 소스/드레인 단자 및 게이트 전극에 전기적으로 접속된다.
구동용 트랜지스터(Qd1,Qd2)는 접지배선(Vss)에 전기적으로 접속된 소스 단자와, 각각 노드(N1,N2)를 통해, 전송용 트랜지스터(Qt1,Qt2)의 소스/드레인 단자 및 부하 트랜지스터(Q11,Q12)의 드레인 단자에 접속된 드레인 단자를 갖는다. 부하 트랜지스터(Q11,Q12)는 전원 배선(Vcc)에 전기접속된 소스 단자를 갖는다. 구동용 트랜지스터(Qd1) 및 부하 트랜지스터(Q11)는 모두 노드(N2)에 전기 접속된 게이트 단자를 갖고, 구동용 트랜지스터(Qd2) 및 부하 트랜지스터(Q12)는 모두 노드(N1)에 전기 접속된 게이트 단자를 갖는다. 상기한 바와 같은 방식으로 접속된 구동용 트랜지스터(Qd1,Qd2) 및 부하 트랜지스터(Q11,Q12)는 플립 플롭 회로를 구성하기 위해 상호 협력한다.
예시된 SRAM 셀에서, 구동용 트랜지스터(Qd1,Qd2) 및 전송용 트랜지스터(Qt1,Qt2)는 모두 n-채널 MOSFET이고, 부하 트랜지스터(Q11,Q12)는 p-채널 MOSFET이다. 데이터는 쌍안정 회로(bistable circuit)로서 작용하는 플립 플롭 회로의 2개의 안정 상태에 따라 예시된 SRAM 셀에 저장된다. 예를 들면, 노드(N1)가 상위 레벨이고 노드(N2)가 하위 레벨일 때, 데이터는 "1"로서 저장되고, 노드(N1)가 하위 레벨이고 노드(N2)가 상위 레벨일때, 데이터는 "0"으로서 저장된다.
도 2a 및 2b는 TFT 부하 SRAM 유닛 셀을 나타낸다. 도 2a는 상기 셀의 MO
SFET 부분을 나타내고, 도 2b는 상기 셀의 TFT 부분을 나타낸다. 예시된 유닛셀에 인접하게 위치하는 유닛 셀들은 그의 길고 짧은 측면에 관하여 예시된 유닛 셀에 대한 거울-대칭이다. 따라서, 접촉 구멍은 예시된 유닛 셀 및 그에 인접하게 위치하는 유닛 셋들에 의해 부분적으로 공유된다.
도 3은 도 2a 및 2b의 선 III-III을 따라 취한 단면도이다. 도 3에 나타낸 바와 같이, 전계 산화물 막(202)은 실리콘 기판(201)상에 형성되고, 게이트 산화물 막(203)은 실리콘 기판(201)상의 장치 활성화 영역 내에 형성된다. 전계 산화물 막(202) 및 게이트 산화물 막(203) 상에는, 폴리실리콘(204), 텅스텐 규화물 막(205) 및 실리콘 막(206)을 포함하고 이 순서로 증착된 3개-층 구조를 포함하는 구동용 트랜지스터의 게이트 전극(G1)이 형성된다(도 2a에는 단순화를 위해 텅스텐 규화물 막(205)만을 나타낸다). 마찬가지로, 게이트 산화물 막(203)상에는 차례로 증착된 폴리실리콘 막(204a), 텅스텐 규화물 막(205a) 및 실리콘 막(206a)을 포함하는, 전달 전극 또는 워드선의 게이트 전극(G2)이 형성된다. 게이트 전극(G1,G2)의 측벽은 측벽 절연막(207)으로 피복된다. 실리콘 기판(201)은 N-확산층(208a,209a)을 갖고 추가로 N-확산층(208a,209a)에 인접하게 위치하고, 이와 접촉하는 N+확산층(208,209)을 갖는 그의 표면 상에 형성된다. 다른 전송용 트랜지스터의 게이트 전극(G2)은 전계 산화물 막(202)상에 형성된다. 다른 워드선으로 작용하는 다른 전송용 트랜지스터의 게이트 전극(G2)은 폴리실리콘 막(204b), 텅스텐 규화물 막(205b) 및 실리콘 막(206b)으로 구성된다.
상기 성분들은 그 위에 접지배선(213)이 형성된 제1층간 절연막(211)으로 피복된다. 접지배선(213)은 접촉 구멍(212)을 통해 실리콘 기판(201) 내에 형성된 확산층(도시하지 않음)에 접속된다(도 2a 참조).
도 2b 및 3에 나타낸 바와 같이, 제2층간 절연막(214)이 제1층간 절연막(211)상에 증착된다. TFT는 접지배선(213)위의 제2층간 절연막(214)상에 형성된다. 부하 트랜지스터로서 작용하는 TFT는 TFT 소스 영역(215), TFT 드레인 영역(216), 및 그 중 하나의 영역이 TFT 드레인 영역(216)에 인접하게 위치하고, 다른 영역이 접촉 구멍(220)에 의해 일정 간격으로 위치하는 저농도 불순물로 도핑된 영역(216a : lightly impurity-doped regions)을 포함한다. TFT 채널 영역(217)상에는 그 위에 TFT 게이트 전극(219,219a)이 형성된 TFT 게이트 절연막(218)이 형성되어 있다. TFT 게이트 전극(219a)은 접촉 구멍(220)의 기저부에서, 실리콘 막(206), 텅스텐 규화물 막(205), 폴리실리콘 막(204) 및 N+확산층(210)과 접촉하고 있다.
도 2b 및 3에 나타낸 바와 같이, 상기 구조를 갖는 TFT는 그 위에 알루미늄으로 제조된 비트선(224)이 형성된 제3층간 절연막(221)으로 피복되어 있다. 따라서, TFT 부하 SRAM셀이 완성된다. 비트선(224)은 비트선 접촉 구멍(222)을 충전시키는 비트선 접촉 플러그(223)를 통해 N+확산층(208)과 접촉하고 있다. 플러그(223)는 텅스텐으로 제조된다.
도 4a 내지 4d는 상기 SRAM 셀의 제조 방법의 제조단계를 나타내는 SRAM 셀의 단면도이다. 먼저, 도 4a에 나타낸 바와 같이, 전계 산화물 막(202)은 p-형 실리콘 기판(201)상에 형성되고, 게이트 산화물 막(203)은 장치 활성화 영역 즉, 전계 산화물 막(202) 사이에 형성된 영역에 형성된다. 이어서, 구동용 트랜지스터의 게이트 전극(G1)이 게이트 산화물 막(203)상의 장치 활성화 영역 내에 형성된다. 게이트 전극(G1)은 게이트 산화물 막(203)상에 폴리실리콘 막(204), 텅스텐 규화물 막(205) 및 실리콘 막(206)을 차례로 증착시켜, 사진 인쇄 및 에칭에 의해 이들을 패턴화함으로써 형성된다. 마찬가지로, 워드선으로서 작용하는 전송용 트랜지스터의 게이트 전극(G2)은 게이트 산화물 막(203) 상에 형성된다. 게이트 전극(G2)은 폴리실리콘 막(204a,204b), 텅스텐 규화물 막(205a,205b), 및 실리콘 막(206a,206b)으로 구성되어 있다. 게이트 전극(G2)은 게이트 전극(G1)과 동일한 방식으로 형성된다.
이어서, 이온 주입이 마스크로서 게이트 전극(G2)을 사용하여 실리콘 기판(201)에 수행됨으로써 실리콘 기판(201)내에 저농도의 불순물로 도핑된 확산층 또는 N-확산층(208a,209a)을 형성한다. 이어서, 실리콘 이산화물로 제조된 측벽 절연막(207)이 게이트 전극(G1,G2)의 측벽 상에 형성된다. 이어서, 이온 주입이 마스크로서 사용된 게이트 전극(G1,G2) 및 측벽 절연막(207)에 의해 실리콘 기판(201)에 수행됨으로써 측벽 절연막(207) 바로 아래 형성된 N-확산층(208a,209a)에 인접하게 위치하는 고농도의 불순물로 도핑된 확산층 또는 N+층(208,209)을 형성한다.
이어서, 도 4b에 나타낸 바와 같이, 생성물은 화학기상성장(CVD)법에 의해 실리콘 이산화물로 제조된 제1층간 절연막(211)으로 피복된다. 이어서, 제1층간 절연막(211)상에 접지배선(213)이 형성된다. 이어서, 접지배선(213) 및 제1층간 절연막(211)은 제2층간 절연막(214)으로 피복되고, 그 위에 다시 실리콘 막(225)이 형성되고, 이로부터 TFT가 제조된다.
다음, 도 4c에 나타낸 바와 같이, 약 20nm 두께를 갖는 TFT 게이트 절연막(218)이 실리콘 막(225)상에 형성된다. 패턴화된 레지스트 마스크가 생성물 위에 형성되고, 이후, 에칭 마스크로서 사용된 레지스트 마스크(226)에 의해 접촉 구멍(220)이 형성된다. 실리콘 막(206), N+확산층(209) 및 N-확산층(209a)이 접촉구멍(220)에 나타난다.
다음으로, 도 4d에 나타낸 바와 같이, TFT 게이트 전극(219,219a)이 형성된다. 상기 TFT 게이트 전극(219a)은 접촉 구멍(220)의 기저부에서 실리콘 막(206), 텅스텐 규화물 막(205), 폴리실리콘 막(204) 및 N+확산층(210)과 접촉한다.
이어서, 붕소 이온이 마스크로서 사용된 TFT 게이트 전극(219,219a)에 의해 TFT 실리콘 막(225)에 주입됨으로써, TFT 소스 영역(215,215a) 및 TFT 드레인 영역(216)이 형성된다. 그러나, TFT 게이트 전극(219a)이 마스크로서 작용함으로써 붕소 이온이 일부분(216a)에 도입될 수 없기 때문에, 붕소 이온은 TFT 게이트 전극(219a) 바로 아래에 위치하는 TFT 실리콘 막(225)의 일부분(216a)에 주입되지 않는 것에 주목해야 한다.
이어서, 도 3에 나타낸 바와 같이, TFT는 전체적으로 제3층간 절연막(221)으로 피복되고, 그 위에 알루미늄으로 제조된 비트선(224)이 형성된다. 따라서, TFT 부하 SRAM 셀이 완성된다. 상기 비트선(224)은 비트선 접촉 구멍(222)을 충전시키는 비트선 접촉 플러그(223)를 통해 N+확산층(208)과 접촉하고 있다. 플러그(223)는 텅스텐으로 제조된다.
상기 TFT 부하 SRAM 셀 및 그 제조방법은 다음과 같은 문제점들이 있다. 첫번째 문제는 TFT의 전류 용량 또는 온-상태 전류(ON-state current)가 감소되고, 그래서 SRAM 셀의 안정성이 저하된다는 점이다. 특히, 셀의 상위 레벨 노드에서의 전압은 데이터가 그 속에 기록된 직후에 충분히 높지 않고, 셀 내의 데이터는 안정한 상태가 아니라는 것이다. 전류가 전원(Vcc)으로부터 TFT를 통해 상위 레벨 노드로 흐를 때, 상위 레벨 노드가 하전되고, 그에 따라 안정한 상태로 전송된다. 그러나, TFT의 전류 용량 또는 온-상태 전류가 적은 경우, 셀 내에 저장된 데이터가 안정화되는 데에는 많은 시간이 소요된다. 따라서, 데이터가 SRAM 셀에 기록된 직후 저장된 데이터를 정확히 판독하는 것은 상당히 곤란하고, 외부 잡음 특히, 방사선 조사로 인해 데이터 파괴 또는 가벼운 에러가 용이하게 발생한다.
TFT의 전류 용량이 감소되는 이유는 실리콘 막(225)이 MOSFET에 TFT를 접속시키는 접촉 구멍 부근의 TFT 드레인 영역(216) 내의 고 저항 영역에 형성되기 때문이며 상기 영역은 내부에 불순물을 전혀 함유하고 있지 않거나 또는 단지 적은 농도의 불순물만을 함유한다. 상기 영역은 도 2b 및 도 3에 도시된 저농도 불순물로 도핑된 영역에 대응하는 영역(216a)에 대응한다.
상기 고 저항 영역은 어닐링을 실행하여 저항에 대해 감소될 수 있으므로, 불순물이 TFT 소스/드레인 영역으로 주입된 후 내부의 불순물을 열적으로 확산시킨다. 그러나, 보다 높게 집적된 반도체 메모리 장치 및 크기가 작아진 반도체 소자에서, 어닐링은 저온에서 수행되도록 요구되므로, MOSFET의 채널이 짧아지는 것을 방지하기 위해, 불순물의 열적 확산을 억제한다. 따라서, 톱 게이트는 TFT의 고 저항 영역에 대한 상기 문제점이 두드러질 것이다.
폴리실리콘 LDD-PMOSTFT부하를 갖는 SRAM 메모리 셀이 K. Tautsumi 등의 문헌[A high-performance SRAM memory cell with LDD-TFT load, 제23-24페이지]에 제안되어 있다.
10pA/μm의 오프-리키지(off-leakage)에서 각각 630μA/μm 및 300μA/μm의 구동 전류를 갖는 0.25μm 폴리사이드 게이트 표면 채널 NMOS 및 PMOS 트랜지스터를 특징으로 하는 고속 안정 RAM에 대한 0.25μm CMOS 방법 역시 T.F. McNelly 등의 문헌[High Performance 0.25μm SRAM Technology with Tungsten Interpoly Plug, IEEE, 1995년, 제36.7.1-36.7.4페이지]에 제안되어 있다.
상기 종래의 SRAM 셀의 문제점들을 고려하여, 본 발명의 목적은 톱 게이트 TFT를 갖는 SRAM 셀에서 전류 용량 또는 온-상태 전류의 감소를 방지하여, 톱 게이트 TFT를 갖는 SRAM 셀의 동작의 안정성을 증진시키는 것이다.
도 1은 TFT 부하 SRAM 셀의 등가 회로도.
도 2a는 MOSFET 부분을 나타내는 종래의 TFT 부하 SRAM 셀의 평면도.
도 2b는 TFT 부분을 나타내는 종래의 TFT 부하 SRAM 셀의 평면도.
도 3은 도 2a 및 2b의 직선 III-III을 따라 취한 단면도.
도 4a 내지 4d는 도 2a, 도 2b, 및 도 3에 도시된 종래의 TFT부하 SRAM 셀의 제조 방법의 각각의 단계를 나타내는 단면도.
도 5는 본 발명의 제1실시예에 따라 제조된 TFT 부하 SRAM 셀의 단면도.
도 6a 내지 6d는 도 5에 나타낸 TFT 부하 SRAM 셀의 제조 방법의 각각의 단계를 나타내는 단면도.
도 7은 본 발명의 제2실시예에 따라 제조된 TFT 부하 SRAM 셀의 단면도.
도 8a 내지 8d는 도 7에 나타낸 TFT 부하 SRAM 셀의 제조 방법의 각각의 단계를 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명
101 : 실리콘 기판 102 : 전계 산화물 막
103 : 게이트 산화물 막 104 : 폴리실리콘 막
105 : 텅스텐 규화물 막 106,125 : 실리콘 막
111 : 제1층간 절연 물질 114 : 제2층간 절연 물질
115 : TFT 소스 영역 116 : TFT 드레인 영역
117 : TFT 채널 영역 118 : 게이트 절연막
120 : 접촉 구멍 123 : 접촉 플러그
124 : 비트선 126 : 마스크 절연막
G1,G2 : 게이트 전극
본 발명은 (a) 반도체 기판(101)과; (b) 상기 기판(101)상에 형성된 한 쌍의 전송용 트랜지스터(Qt1,Qt2)와, (c) 상기 기판(101)상에 형성된 한 쌍의 구동용 트랜지스터(Qd1,Qd2) 및, (d) 상기 전송용 트랜지스터 및 구동용 트랜지스터 위에 형성되며, 그 사이에 샌드위치된 층간 절연막(114)을 갖는 제1 및 제2부하용 박막 트랜지스터(Q11,Q12)를 포함하며, 상기 제1부하용 박막 트랜지스터의 드레인 영역(116)은 상기 제2부하용 박막 트랜지스터의 게이트 전극(119a)의 일부가 겹쳐지는 적어도 한 부분(129)을 갖는 반도체 메모리 장치에 있어서, 상기 부분(129)은 다른 부분보다 고농도의 불순물로 도핑된 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
상기 제2부하용 박막 트랜지스터의 게이트 전극은 상부 및 하부 층들을 포함하는 2-층 구조를 가질 수 있다.
상기 상부 및 하부 층들은 폴리실리콘으로 제조될 수 있다. 상부 층은 반도체 기판의 전도성과 반대의 전도성을 갖는 것이 바람직하다.
제1부하용 박막 트랜지스터의 드레인 영역에 상기 구동용 트랜지스터의 게이트 전극을 전기 접속시키는 접촉 구멍(120)의 내면은 상부 층으로만 피복되는 것이 바람직하다.
또한, 본 발명은, (a) 반도체 기판(101)상에 한 쌍의 전송용 트랜지스터(Qt1,Qt2) 및 한 쌍의 구동용 트랜지스터(Qd1,Qd2)를 형성하는 단계, (b) 상기 전송용 트랜지스터 및 구동용 트랜지스터를 전체적으로 피복하는 층간 절연막(114)을 형성하는 단계, (c) 상기 층간 절연막(114)위에 하나의 패턴으로 실리콘 막(125)을 형성하는 단계, (d) 상기 실리콘 막(125)위에 게이트 절연막(118)을 형성하는 단계, (e) 상기 게이트 절연막(118)을 노출시키는 구멍(128)을 가진 마스크 절연막(126)을 형성하는 단계, (f) 마스크로서 상기 마스크 절연막(126)을 사용함으로써 상기 구멍(128)을 통해, 상기 실리콘 막(125)의 부분(129)을 실리콘 막(125)의 다른 부분보다 고농도인 불순물로 도핑하는 단계, (g) 상기 구멍(128)의 측벽에 측벽 마스크(131)를 형성하는 단계, (h) 에칭 마스크로서 상기 마스크 절연막(126) 및 측벽 마스크(131)를 사용함으로써 상기 실리콘 막(125) 및 상기 층간 절연막(114) 내에, 상기 구동용 트랜지스터의 게이트 전극 및 소스/드레인 영역에 도달하는 접촉 구멍(120)을 형성하는 단계, (i) 상기 마스크 절연막(126) 및 측벽 마스크(131)를 제거하는 단계, (j) 전도체 막(119,119a)이 다른 부분보다 고농도의 불순물로 도핑된 실리콘 막(125)의 상기 부분(129)을 피복하여, 상기 접촉 구멍(120)의 내면을 피복하도록, 전도체막(119,119a)을 하나의 패턴으로 형성하는 단계 및, (k0) 마스크로서 상기 전도체 막(119,119a)을 사용함으로써 상기 부분(129)을 제외한 실리콘 막(125)에 불순물을 도핑하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 제조방법을 제공한다.
상기 전도체 막은 단계(j)에서, 고농도의 불순물로 도핑된 실리콘 막의 일부분이 전도체 막으로 부분적으로 피복되지 않도록 형성될 수 있다.
상기 제조 방법은 상기 게이트 절연막 및 상기 층간 절연막을 피복하는 제2실리콘 막을 형성하는 단계(ℓ)를 부가로 포함할 수 있다. 이 단계(ℓ)는 단계(d)와 (e) 사이에서 수행된다.
상기 방법은 생성물 위에 제2층간 절연막을 형성하는 단계(m), 및 상기 반도체 기판 내에 형성된 강하게 도핑된 확산층과 전기적으로 접속하는 금속 막을 제2층간 절연막 위에서 형성하는 단계(n)를 부가로 포함한다.
단계(f)에서 형성된 구멍은 단계(i)에서 형성된 접촉 구멍의 직경보다 더 큰 직경을 갖는다. 상기 실리콘 막은 폴리실리콘으로 제조될 수 있다. 마찬가지로, 제2실리콘 막도 폴리실리콘으로 제조될 수 있다. 제2실리콘 막은 반도체 기판의 전도성과 반대의 전도성을 갖는 불순물을 함유할 수 있다.
예를 들면, 본 발명에 따라 제조된 반도체 메모리 장치가 톱 게이트 TFT를 갖는 SRAM에 적용될 때, 제1TFT의 드레인 영역은 다른 부분보다 고농도의 불순물로 도핑된 영역을 통해 제1TFT에 인접하게 배치된 제2TFT의 게이트 전극에 접속된다. 이는 다음과 같은 장점을 제공한다.
제1의 장점은 톱 게이트 TFT의 전류 용량의 감소가 방지될 수 있다는 점이다. 따라서, 작동 중에 SRAM 셀의 안정성을 유지할 수 있다. 그 이유는, 다른 TFT의 게이트 전극의 바로 아래 위치한 TFT들 중 하나의 드레인 영역을 구성하는 실리콘 막의 최소한 일부가 MOSFET에 FET를 접속시키는 접촉 구멍 부근에 불순물을 주입함으로써 보다 작은 저항을 가질 수 있게 되고, 그 결과 TFT들 중 하나의 프레인 영역과 접촉 구멍 사이에 고 저항 영역이 더 이상 형성되지 않는다는 것이다.
제2장점은 톱 게이트 TFT의 전류 용량의 감소가 포토레지스트 마스크를 형성하는 과도 단계 및 사진 인쇄 단계 없이 수행될 수 있다는 점이다. 그 이유는 다음과 같다. 마스크로서 사용된 TFT 게이트 전극과 소스/드레인 영역에 불순물이 주입되기 전에, MOSFET에 TFT를 접속시키는 접촉 구멍의 부근에 위치하는 실리콘 막으로 마스크 절연막을 사용함으로써 불순물을 미리 주입하고, TFT의 드레인 영역을 만든 후, 측벽 절연막이 마스크 절연막의 측벽 상에 형성되고, 이후 마스크로서 사용된 마스크 절연막 및 측벽 절연막과 제2접촉 구멍이 형성된다. 따라서, 임의의 추가적인 마스크 형성 단계 및 사진 인쇄 단계가 부가할 필요가 없다.
[실시예]
본 발명의 제1실시예에 따른 반도체 메모리 장치를 이하 도 5 및 6a 내지 6d를 참조하여 설명한다. 제1실시예에서, 본 발명은 TFT 부하 SRAM 셀에 적용된다. 이 TFT 부하 SRAM 셀은 도 1에 나타낸 종래의 TFT 부하 SRAM 셀과 동일한 회로 구조를 갖는다.
도 5를 참조하면, 전계 산화물 막(102)이 실리콘 기판(101)상에 형성되고, 게이트 산화물 막(103)은 실리콘 기판(101)상의 장치 활성화 영역 내에 형성된다. 전계 산화물 막(102) 및 게이트 산화물 막(103) 상에는, 폴리실리콘 막(104), 텅스텐 규화물 막(105) 및 실리콘 막(106)을 차례로 증착시킨 3개-층 구조를 포함하는 구동용 트랜지스터의 게이트 전극(G1)이 형성된다. 마찬가지로, 게이트 산화물 막(103)상에는 폴리실리콘 막(104a), 텅스텐 규화물 막(105a) 및 실리콘 막(106a)을 차례로 증착시킨 전송용 전극의 게이트 전극(G2) 또는 워드선이 형성된다. 게이트 전극(G1,G2)의 측벽은 측벽 절연막(107)으로 피복된다. 이 실리콘 기판(101)의 표면에는 N-확산층(108a,109a)이 형성되고, N-확산층(108a 및 109a)에 인접하게 위치하여 이와 접촉하는 N+확산층(108,109)이 부가로 형성된다. 다른 전송용 트랜지스터의 게이트 전극(G2)은 전계 산화물 막(102)상에 형성된다. 다른 워드선으로서 작용하는 다른 전송용 트랜지스터의 게이트 전극(G2)은 폴리실리콘 막(104b), 텅스텐 규화물 막(105b) 및 실리콘 막(106b)으로 구성된다.
상기 성분들은 제1층간 절연막(111)으로 피복되고, 그 위에 다시 접지배선(113)이 형성된다. 제2층간 절연막(114)은 제1층간 절연막(111)상에 증착된다. 접지배선(113)위의 제2층간 절연막(114)상에는 TFT가 형성된다. 부하 트랜지스터로서 작용하는 TFT는 TFT 소스 영역(115), TFT 드레인 영역(116), 및 소스 영역(115)과 드레인 영역(116) 사이에 배치된 TFT 채널 영역(117)이 형성되는 TFT 실리콘 막(125)을 포함한다. 여기서, 영역(115,116,117)은 실리콘 막(125)의 일부임을 나타내기 위해, 괄호 안의 숫자로 언급한다. TFT 채널 영역(117)상에는 TFT 게이트 절연막(118)이 형성되고, 그 위에는 TFT 게이트 전극(119,119a)이 형성된다. TFT 게이트 전극(119a)은 드레인 영역(116)의 측면에서 TFT 드레인 영역(116)과 접촉하고, 한 쌍의 부하 트랜지스터(Q11,Q12)에서 다른 TFT의 게이트 전극을 구성한다. TFT 게이트 전극(119a)은 접촉 구멍(120)의 기저부에서 실리콘 막(106), 텅스텐 규화물 막(105), 폴리실리콘 막(104) 및 N+확산층(110)과 접촉하고 있다.
도 5에 나타낸 바와 같이, 상기 구조를 갖는 TFT는 제3층간 절연막(121)으로 피복되고, 그 위에 알루미늄으로 제조된 비트선(124)이 형성된다. 따라서, TFT부하 SRAM 셀이 완성된다. 비트선(124)은 비트선 접촉 구멍(122)을 충전시키는 비트선 접촉 플러그(123)를 통해 N+확산층(108)과 접촉하고 있다. 플러그(123)는 텅스텐으로 제조된다.
도 6a 내지 도 6d는 상기 SRAM 셀의 제조 방법의 제조 단계를 나타내는 단면도이다.
먼저, 도 6a에 나타낸 바와 같이, 200 내지 500nm 범위의 두께를 갖는 전계 산화물 막(102)은 1x1016내지 1x1017cm-3범위의 불순물 농도를 갖는 p-형 실리콘 기판(101)상에 선택적 산화에 의해 형성된다. 실리콘 기판(101)의 표면에 있는 장치 활성화 영역 즉, 전계 산화물 막(102) 사이에 형성된 영역에서 10nm 두께를 갖는 게이트 산화물 막(103)이 부가로 형성된다. 이어서, 구동용 트랜지스터의 게이트 전극(G1)은 게이트 산화물 막(103) 상의 장치 활성화 영역 내에 형성된다. 게이트 전극(G1)은 3개-층 구조이고, 게이트 산화물 막(103) 상에, 50 내지 200nm 범위의 두께를 갖는 n-형 불순물 도핑된 폴리실리콘 막(104), 10 내지 200nm 범위의 두께를 갖는 텅스텐 규화물 막(105), 및 50 내지 100nm 범위의 두께를 갖는 실리콘 막(106)을 순서대로 증착시키고, 부가의 사진 인쇄 및 에칭에 의해 이들을 패턴화함으로써 형성된다. 마찬가지로, 워드선으로서 작용하는 전송용 트랜지스터의 게이트 전극(G2)은 게이트 산화물 막(103)상에 형성된다. 상기 게이트 전극(G2)은 폴리실리콘 막(104a,104b), 텅스텐 규화물 막(105a,105b), 및 실리콘 막(106a,106b)으로 구성되어 있다. 게이트 전극(G2)은 게이트 전극(G1)과 동일한 방식으로 형성된다. 실리콘 막(106,106a,106b)이 텅스텐 규화물 막(105,105a,105b)위에 형성하는 이유는 이후 단계에서 측벽 절연막(107)을 형성하기 위해 수행되어야 하는 에칭 및 접촉 구멍(120)을 형성하기 위해 수행되어야 하는 드라이 에칭으로 인해 텅스텐 규화물 막(105,105a,105b)이 손상되는 것을 방지하기 위함이다.
다음으로, 이온 주입이 마스크로서 게이트 전극(G2)을 사용하여 실리콘 기판(101)에 실행됨으로써, 실리콘 기판(101)의 표면에 저농도의 불순물로 도핑된 확산층 또는 N-확산층(108a,109a)을 형성한다. 상기 층들(108a,109a)은 1x1017내지 1x1018cm-3범위의 불순물 농도를 갖는다. 실리콘 이산화물로 제조된 측벽 절연막(107)이 게이트 전극(G1,G2)의 측벽 상에 형성된다. 이온 주입이 마스크로서 사용된 게이트 전극(G1,G2) 및 측벽 절연막(107)에 의해 실리콘 기판(101)에 수행됨으로써 측벽 절연막(107) 바로 아래 형성된 N-확산층(108a,109a)에 인접하게 위치하는 다른 고농도의 불순물로 도핑된 확산층 또는 N+층(108,109)을 형성한다. 상기 N+확산층(108,109)의 1x1020내지 1x1021내지 1x1021cm-3범위의 불순물 농도를 갖는다.
이어서, 생성물은 화학기상성장(CVD)법에 의해 실리콘 이산화물로 제조된 제1층간 절연막(111)으로 피복된다. 150 내지 300nm범위의 두께를 갖고, 텅스텐 규화물 막으로 제조된 접지배선(113)이 제1층간 절연막(111)상에 형성된다. 다음에, 이 접지배선(113) 및 제1층간 절연막(111)이 제2층간 절연막(114)으로 피복되고, 그 위에 다시 실리콘 막(125)이 형성되고 그래서, TFT가 제조된다. 실리콘 막(125)은 500℃ 내지 600℃ 범위의 온도에서 CVD법에 의해 증착된 무정형 실리콘 막을 어닐링시킴으로써 증가된 결정 입경을 갖는 폴리실리콘 막이다.
다음, 도 4b에 나타낸 바와 같이, 10nm 내지 20nm 범위의 두께를 갖는 TFT 게이트 절연막(118)이 실리콘 막(125)상에 형성된다. 이어서, 200nm 내지 300nm 범위의 두께를 갖는 패턴화된 레지스트 마스크 절연막(126)이 생성물 위에 형성된다. 상기 마스크 절연막(126)은 CVD법에 의해 증착된 실리콘 질화물 막이다. 이어서, 마스크 절연막(126)위에 패턴화된 레지스트 마스크(127)가 형성된다. 에칭 마스크로서 사용된 레지스트 마스크(127)에 의해 이방성 에칭에 의해 마스크 절연막(126)내에 구멍(128)이 형성된다. 구멍(128)은 실리콘 기판(101) 상에 형성된 MOSFET에 TFT를 접속시키는 접촉 구멍(120)의 직경보다 더 큰 직경을 동축으로 갖는다. 예를 들면, 이 접촉 구멍이 400nm의 내경을 가질 경우, 이 구멍(128)은 접촉 구멍 직경의 반대 측면에서 200nm의 마진을 가진 800nm의 내경을 갖도록 설계되었다.
다음에, 도 6b에 나타낸 바와 같이, 붕소 이온(130)이 마스크로서 사용된 마스크 절연막(126) 및 레지스트 마스크(127)를 가진 실리콘 막(125)에 주입된다. 따라서, 구멍(128)에 나타난 실리콘 막(125)의 일부분에 고농도의 불순물로 도핑된 영역(129)이 형성된다. 예를 들면, 상기 실리콘 막(125)은 1x1014내지 1x1015cm-2의 선량(doses)으로 10KeV 내지 30KeV에서 주입된다.
이어서, 도 6c에 나타낸 바와 같이, 레지스트 마스크(127)이 제거된 후, 실리콘 질소화물 막이 모두 생성물 위에 증착된 다음, 비등방성으로 에칭된다. 따라서, 마스크 절연막(126)과 연속되게 구멍(128)의 내벽 상에 측벽 마스크(131)가 형성된다.
이어서, 고농도의 불순물로 도핑된 영역(129), 제2층간 절연막(114) 및 제1층간 절연막(111)이 에칭 마스크로서 사용된 마스크 절연막(126) 및 측벽 마스크(131)에 의해 연속적으로 건식 에칭된다. 따라서, 실리콘 막(106) 및 N+확산층(109)이 부분적으로 나타나는 접촉 구멍(120)이 형성된다. 이 접촉 구멍(120)은 측벽 마스크(131)의 폭, 즉 생성물 위에 증착된 실리콘 질소화물 막의 두께에 의해 형성된 내경을 갖는다. 예를 들면, 실리콘 질소화물 막이 200nm의 두께를 갖도록 설계된 경우, 구멍(128)은 800nm의 내경을 갖기 때문에, 접촉 구멍(120)은 400nm의 내경을 갖는다.
이어서, 도 6d에 나타낸 바와 같이, 마스크 절연막(126) 및 측벽 마스크(131)가 제거된 후, 모두 그에 도핑된 n-타입 불순물을 함유하고, 50 내지 200nm 범위의 두께를 갖는 폴리실리콘 막으로 제조된 TFT 게이트 전극(119,119a)이 형성된다. 이 TFT 게이트 전극(119a)은 접촉 구멍(120)의 기저부에서 실리콘 막(106), 텅스텐 규화물 막(105), 폴리실리콘 막(104) 및 N+확산층(110)과 접촉하는 부분을 갖는다.
TFT게이트 전극(119a)은 TFT 게이트 전극(119a)이 일정한 마진을 갖는 접촉 구멍(120)을 피복하는 방식으로 패턴화된다. 여기서, TFT 게이트 전극(119a)과 접촉 구멍(120) 사이의 불일치를 고려하여, 마진은 100nm로 설정된다. 구멍(128)의 내경 및 측벽 마스크(131)의 폭은 상기 마진을 전제로 측정하기 때문에, 고농도의 불순물로 도핑된 영역(129)이 TFT 게이트 전극(119a)의 단부를 피복할 수 없도록 TFT 게이트 전극(119a)이 형성된다.
TFT 게이트 전극(119a)이 접촉하는 실리콘 기판의 표면의 일부분에, TFT 게이트 전극(119a)으로부터 발생된 불순물 확산으로 인해 N+확산층(110)이 형성된다. 이어서, 붕소 이온 주입이 마스크로서 사용된 TFT 게이트 전극(119,119a)에 의해 TFT 실리콘 막(125)으로 수행됨으로써 TFT 소스 영역(115,115a) 및 TFT 드레인 영역(116)이 형성된다. 예를 들면, 실리콘 막(125)은 1x1014내지 1x1015cm-2의 붕소 선량으로 10KeV 내지 30KeV에서 주입된다. 붕소 이온은 TFT 게이트 전극(119a) 바로 아래에 위치하는 TFT 실리콘 막(125)의 부분으로는 주입되지 않는데, 그 이유는 TFT 게이트 전극(119a)이 마스크로서 작용함으로써 붕소 이온이 그 부분에 도입될 수 없도록 하기 때문이다. 그러나, 이 부분은 도 6b를 참조하여 설명한 바와 같이 이미 붕소 이온(130)으로 고농도로 도핑되어 있고, 따라서, 다른 부분보다 고농도의 불순물로 도핑된 영역(129)이 형성된다.
다음에, 도 5에 나타낸 바와 같이, TFT는 전체적으로 제3층간 절연막(121)으로 피복되고, 그 위에 알루미늄으로된 비트선(124)이 형성된다. 그래서, TFT 부하 SRAM셀이 완성된다. 비트선(124)은 비트선 접촉 구멍(122)을 충전시키는 비트선 접촉 플러그(123)를 통해 N+확산층(108)과 접촉하고 있다.
상기 제1실시예에 따라, TFT 게이트 전극(119a)에 의해 전체적으로 둘러싸인 영역은 미리 불순물로 도핑됨으로써 고농도의 불순물로 도핑된 영역(129)을 형성한다. 따라서, 제1실시예에서 TFT 드레인 영역(116)과 TFT 게이트 전극(119a) 사이에 고 저항 영역은 형성되지 않는다.
지금부터는, 도 7 및 8a 내지 8d를 참조하여 본 발명의 제2실시예에 따른 반도체 메모리 장치를 설명한다. 제2실시예의 TFT 게이트 전극은 상부 및 하부 폴리실리콘 층들을 포함하는 2개-층 구조를 갖는다. MOSFET에 TFT를 접속시키는 접촉 구멍의 내부 표면이 상부 폴리실리콘 층만으로 피복되는 실리콘 기판 상에 형성된다.
실리콘 기판 상에 형성된 MOSFET는 제1실시예의 것과 동일한 구조를 가지므로 그 설명을 생략한다. 제2실시예의 TFT는 다음과 같은 구조를 갖는다. TFT는 접지배선(113)위의 제2층간 절연막(114)상에 형성된다. 부하용 트랜지스터로서 작용하는 TFT는 TFT 소스 영역(115,115a), TFT 드레인 영역(116), 및 소스 및 드레인 영역(115,116) 사이에 배치된 TFT 채널 영역(117)이 형성되는 TFT 실리콘 막(125)을 포함한다. TFT 채널 영역(117)상에는 TFT 게이트 절연막(118)이 형성되고, 그 위에는 아래 놓인 막들을 보호하기 위해 게이트 전극(132)이 형성된다. 보호성 게이트 전극(132)상에는 TFT 게이트 전극(119)이 형성된다.
TFT 드레인 영역(116)을 부분적으로 피복하는 보호성 게이트 전극(132a) 역시 형성된다. 보호성 게이트 전극(132a)은 TFT 게이트 전극(119a)으로 피복된다. 이 TFT 게이트 전극(119a)은 그 측면에서 TFT 드레인 영역(116) 및 보호성 게이트 전극(132a)과 접촉하게 한다. TFT 게이트 전극(119a)은 접촉 구멍(120)의 내표면을 피복하고, 접촉 구멍(120)의 기저부에서 실리콘 막(106), 텅스텐 규화물 막(105), 폴리실리콘 막(104) 및 N+확산층(110)과 접촉하는 부분을 갖는다.
도 5에 나타낸 바와 같이, 상기 구조를 갖는 TFT는 제3층간 절연막(121)으로 피복되고, 그 위에 알루미늄으로된 비트선(124)이 형성된다. 따라서, TFT 부하 SRAM 셀이 완성된다. 비트선(124)은 비트선 접촉 구멍(122)을 충전시키는 비트선 접촉 플러그(123)를 통해 N+확산층(108)과 접촉하고 있다. 이 접촉 플러그(123)는 텅스텐으로 제조되었다.
도 8a 내지 8d는 상기 SRAM 셀의 제조 방법의 제조 단계를 나타내는 단면도이다.
먼저, 도 8a에 나타낸 바와 같이, 200nm의 두께를 갖는 전계 산화물 막(102)은 1x1016 내지 1x1017cm-3범위의 불순물 농도를 갖는 p-형 실리콘 기판(101)상에 선택적 산화에 의해 형성된다. 실리콘 기판(101)의 표면에 있는 장치 활성화 영역 즉, 전계 산화물 막(102) 사이에 제한된 영역에서 8nm 두께를 갖는 게이트 산화물 막(103)이 추가로 형성된다. 이어서, 구동용 트랜지스터의 게이트 전극(G1)은 게이트 산화물 막(103)상의 장치 활성화 영역 내에 형성된다. 게이트 전극(G1)은 3개-층 구조이고, 게이트 산화물 막(103) 상에 50nm의 두께를 갖는 n-형 불순물 도핑된 폴리실리콘 막(104), 100nm의 두께를 갖는 텅스텐 규화물 막(105), 및 30nm의 두께를 갖는 실리콘 막(106)을 순서대로 증착시키고, 추가로 사진 인쇄 및 에칭에 의해 이들을 패턴화함으로써 형성된다. 마찬가지로, 워드선으로서 작용하는 전송용 트랜지스터의 게이트 전극(G2)은 게이트 산화물 막(103)상에 형성된다. 게이트 전극(G2)은 폴리실리콘 막(104a,104b), 텅스텐 규화물 막(105a,105b), 및 실리콘 막(106a,106b)으로 구성되어 있다. 상기 게이트 전극(G2)은 게이트 전극(G1)과 동일한 방식으로 형성된다.
이어서, 이온 주입이 마스크로서 게이트 전극(G2)을 사용함으로써 실리콘 기판(101)에 수행됨으로써 실리콘 기판(101)의 표면에 저농도의 불순물로 도핑된 확산층 또는 N-확산층(108a,109a)을 형성한다. 상기 층들(108a,109a)은 1x1017내지 1x1018cm-3범위의 불순물 농도를 갖는다. 이어서, 실리콘 이산화물로 제조된 측벽 절연막(107)이 게이트 전극(G1,G2)의 측벽 상에 형성된다. 이온 주입이 마스크로서 사용된 게이트 전극(G1,G2) 및 측벽 절연막(107)에 의해 실리콘 기판(101)에 수행됨으로써 측벽 절연막(107) 바로 아래 형성된 N-확산층(108a 및 109a)에 인접하게 위치하는 고농도의 불순물로 도핑된 확산층 또는 N+층(108,109)을 형성한다. 상기 N+확산층(108,109)은 1x1020내지 1x1021cm-3범위의 불순물 농도를 갖는다.
이어서, 생성물은 CVD법에 의해 실리콘 이산화물로 제조된 제1층간 절연막(111)으로 피복된다. 150 내지 300nm 범위의 두께를 갖고, 텅스텐 규화물 막으로 제조된 접지배선(113)이 제1층간 절연막(111) 상에 형성된다. 이어서, 이 접지배선(113) 및 제1층간 절연막(111)은 제2층간 절연막(114)으로 피복되고, 그 위에 다시 실리콘 막(125)이 형성되고, 그래서 TFT가 만들어진다.
이어서, 15nm의 두께를 갖는 TFT 게이트 절연막(118)이 실리콘 막(125) 상에 형성된다. 이어서, 생성물은 폴리실리콘으로 제조되고, 20nm 두께를 갖는 보호성 실리콘 막(133)으로 피복된다. 보호성 실리콘 막은 불순물로서 내부에 인을 함유한다.
다음에, 200nm 내지 300nm 범위의 두께를 갖는 패턴화된 레지스트 마스크(126)가 생성물 위해 형성된다. 마스크 절연막(126)은 CVD법에 의해 증착된 실리콘 질소화물 막이다. 마스크 절연막(126) 위에 패턴화된 레지스트 마스크(127)가 형성된다. 이어서 에칭 마스크로서 사용된 레지스트 마스크(127)와의 이방성 에칭에 의해 마스크 절연막(126) 내에 구멍(128)이 형성된다. 상기 구멍(128)은 제1실시예와 마찬가지로 접촉 구멍(120)의 직경보다 더 큰 직경을 동축으로 갖는다.
다음, 도 8b에 나타낸 바와 같이, 붕소 이온이 마스크로서 사용된 마스크 절연막(126) 및 레지스트 마스크(127)에 의해 실리콘 막(125)에 주입된다. 따라서, 구멍(128)에 나타난 실리콘 막(125)의 일부분에 다른 부분보다 고농도의 불순물로 도핑된 영역(129)이 형성된다. 예를 들면, 이 실리콘 막(125)은 1x1014내지 1x1015cm-2의 선량으로 50KeV에서 주입된다.
이어서, 도 8C에 나타낸 바와 같이, 레지스트 마스크(127)가 제거되고, 이후 실리콘 질소화물 막이 모두 생성물 위에 증착되고, 이어서 비등방성으로 에칭된다. 따라서, 마스크 절연막(126)과 연속되게 구멍(128)의 내벽 상에 측벽 마스크(131)가 형성된다.
다음에, 보호성 실리콘 막(133), 고농도의 불순물로 도핑된 영역(129), 제2층간 절연막(114) 및 제1층간 절연막(111)이 에칭 마스크로서 사용된 마스크 절연막(126) 및 측벽 마스크(131)에 의해 연속적으로 드라이 에칭된다. 따라서, 실리콘 막(106) 및 N+확산층(109)이 부분적으로 나타나는 접촉 구멍(120)이 형성된다.
도 8d에 나타낸 바와 같이, 마스크 절연막(126) 및 측벽 마스크(131)가 제거된 후, 모두 그에 도핑된 n-타입 불순물을 함유하고, 150nm의 두께를 갖는 폴리실리콘 막으로 제조된 TFT 게이트 전극(119,119a)이 형성된다. 보호성 실리콘 막(133)은 패턴화됨으로써 TFT 게이트 전극(119,119a)과 TFT 게이트 절연막(118)사이에 샌드위치된 보호성 게이트 전극(132,132a)을 형성한다.
이어서, 붕소이온 주입이 마스크로서 사용된 TFT 게이트 전극(119,119a) 및 보호성 게이트 전극(132,132a)에 의해 TFT 실리콘 막(125)으로 수행됨으로써 TFT소소 영역(115,115a) 및 TFT 드레인 영역(116)이 형성된다. 예를 들면, 이 실리콘 막(125)은 1x1014내지 1x1015cm-2의 선량으로 10KeV 내지 30KeV에서 주입된다. 붕소 이온은 TFT 게이트 전극(119a) 및 보호성 게이트 전극(132a) 바로 아래에 위치하는 TFT 실리콘 막(125)의 부분으로는 주입되지 않으며, 그 이유는 TFT 게이트 전극(119a) 및 보호성 게이트 전극(132a)이 마스크로서 작용함으로써 붕소 이온이 그 부분에 도입될 수 없도록 하기 때문이다. 그러나, 이 부분은 이미 붕소 이온으로 고농도로 도핑되어 있으므로, 고농도의 불순물로 도핑된 영역(129)을 형성한다. 후속 단계들은 제1실시예와 마찬가지로 수행된다.
제2실시예에 따라, 마스크 절연막(126)은 결코, TFT 게이트 절연막(118)상에 직접적으로 놓이지 않는다. 따라서, 마스크 절연막(126) 및 측벽 마스크(131)가 제거될 때, TFT 절연막(118)은 결코 손상되지 않으며, TFT 안정성이 보다 향상된다.
상기 제1 및 제2실시예에서, 도 6b를 참조하여 설명한 이온 주입 단계에서 붕소 대신에 인 또는 비소를 사용하여 n-타입 불순물을 고농도의 불순물로 도핑된 영역(129)로 주입할 수 있다. 기판 표면에 형성된 p-웰 층을 갖는 n-타입 실리콘 기판은 p-타입 실리콘 기판 대신에 사용할 수 있다.

Claims (7)

  1. (a) 반도체 기판(101)과,
    (b) 상기 기판(101) 상에 형성된 한 쌍의 전송용 트랜지스터(Qt1,Qt2)와,
    (c) 상기 기판(101)상에 형성된 한 쌍의 구동용 트랜지스터(Qd1,Qd2) 및,
    (d) 상기 전송용 트랜지스터 및 구동용 트랜지스터 위에 형성되며, 그 사이에 샌드위치된 층간 절연막(114)을 갖는 제1 및 제2부하용 박막 트랜지스터(Q11,Q12)를 포함하며; 상기 제1부하용 박막 트랜지스터의 드레인 영역(116)은 상기 제2부하용 박막 트랜지스터의 게이트 전극(119a)의 일부가 겹쳐지는 적어도 한 부분(129)을 갖는 반도체 메모리 장치에 있어서,
    상기 부분(129)은 다른 부분보다 고농도의 불순물로 도핑된 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제2부하용 박막 트랜지스터의 게이트 전극은 상부 및 하부 층(119,119a; 132,132a)을 포함하는 2-층 구조를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 제1부하용 박막 트랜지스터의 드레인 영역에 상기 구동용 트랜지스터의 게이트 전극을 전기적으로 접속시키는 접촉 구멍(120)의 내면이 상기 상부 층(119a)에만 피복된 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2항 또는 제3항에 있어서, 상기 상부 및 하부 층(119,119a; 132,132a)은 폴리실리콘으로 형성된 것을 특징으로 하는 반도체 메모리 장치.
  5. (a) 반도체 기판(101)상에 한 쌍의 전송용 트랜지스터(Qt1,Qt2) 및 한 쌍의 구동용 트랜지스터(Qd1,Qd2)를 형성하는 단계,
    (b) 상기 전송용 트랜지스터 및 구동용 트랜지스터를 전체적으로 피복하는 층간 절연막(114)을 형성하는 단계,
    (c) 상기 층간 절연막(114) 위에 하나의 패턴으로 실리콘 막(125)을 형성하는 단계,
    (d) 상기 실리콘 막(125) 위에 게이트 절연막(118)을 형성하는 단계,
    (e) 상기 게이트 절연막(118)을 노출시키는 구멍(128)을 가진 마스크 절연막(126)을 형성하는 단계,
    (f) 마스크로서 상기 마스크 절연막(126)을 사용함으로써 상기 구멍(128)을 통해, 상기 실리콘 막(125)의 부분(129)을 실리콘 막(125)의 다른 부분보다 고농도인 불순물로 도핑하는 단계,
    (g) 상기 구멍(128)의 측벽에 측벽 마스크(131)를 형성하는 단계,
    (h) 에칭 마스크로서 상기 마스크 절연막(126) 및 측벽 마스크(131)를 사용함으로써 상기 실리콘 막(125) 및 상기 층간 절연막(114) 내에, 상기 구동용 트랜지스터의 게이트 전극 및 소스/드레인 영역에 도달하는 접촉 구멍(120)을 형성하는 단계,
    (i) 상기 마스크 절연막(126) 및 측벽 마스크(131)를 제거하는 단계,
    (j) 전도체 막(119,119a)이 다른 부분보다 고농도의 불순물로 도핑된 실리콘 막(125)의 상기 부분(129)을 피복하여, 상기 접촉 구멍(120)의 내면을 피복하도록, 전도체 막(119,119a)을 하나의 패턴으로 형성하는 단계 및,
    (j) 마스크로서 상기 전도체 막(119,119a)을 사용함으로써 상기 부분(129)을 제외한 실리콘 막(125)에 불순물을 도핑하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 제조 방법.
  6. 제5항에 있어서, 상기 게이트 절연막(118) 및 상기 층간 절연막(114)을 피복하는 제2실리콘 막(132,132a)을 형성하는 단계(ℓ)를 부가로 포함하고, 상기 단계(ℓ)은 상기 단계(d) 및 단계(e) 사이에서 실행하는 것을 특징으로 하는 반도체 메모리 제조 방법.
  7. 제5항 또는 제6항에 있어서,
    (m) 생성물(resultant) 위에 제2층간 절연막(121)을 형성하는 단계 및,
    (n) 상기 반도체 기판(101) 내에 형성된 확산층(108)과 전기적으로 접속하는 금속 막(124)을 상기 제2층간 절연막(121) 위에 형성하는 단계를 부가로 포함하고, 상기 단계(m) 및 단계(n)를 상기 단계(k)에 이어 순차로 실행하는 것을 특징으로 하는 반도체 메모리 제조 방법.
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