JP3132051B2 - 半導体メモリ装置とその製造方法 - Google Patents
半導体メモリ装置とその製造方法Info
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- JP3132051B2 JP3132051B2 JP03165940A JP16594091A JP3132051B2 JP 3132051 B2 JP3132051 B2 JP 3132051B2 JP 03165940 A JP03165940 A JP 03165940A JP 16594091 A JP16594091 A JP 16594091A JP 3132051 B2 JP3132051 B2 JP 3132051B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置、特
に例えば半導体薄膜を積層して負荷用トランジスタを構
成したいわゆるＴＦＴ（Thin Film Transistor、薄膜ト
ランジスタ)負荷型ＳＲＡＭ（スタティック・ランダム
・アクセス・メモリ）とその製造方法に係わる。
に例えば半導体薄膜を積層して負荷用トランジスタを構
成したいわゆるＴＦＴ（Thin Film Transistor、薄膜ト
ランジスタ)負荷型ＳＲＡＭ（スタティック・ランダム
・アクセス・メモリ）とその製造方法に係わる。
【０００２】
【従来の技術】ＴＦＴ負荷型のＳＲＡＭは、その１メモ
リセルの回路図を図３に示すように、第１導電型チャネ
ルの一対の駆動用トランジスタ１２及び１３と、第２導
電型チャネルの一対の負荷用トランジスタ１４及び１５
との対のインバータ回路によるフリップ・フロップ回路
と、スイッチングトランジスタ１６及び１７とによって
構成される。
リセルの回路図を図３に示すように、第１導電型チャネ
ルの一対の駆動用トランジスタ１２及び１３と、第２導
電型チャネルの一対の負荷用トランジスタ１４及び１５
との対のインバータ回路によるフリップ・フロップ回路
と、スイッチングトランジスタ１６及び１７とによって
構成される。
【０００３】トランジスタ１２、１３、１６及び１７
は、絶縁ゲート型電界効果トランジスタ（ＭＯＳ−ＦＥ
Ｔ）より成り、駆動用トランジスタ１２及び１３のソー
ス側には接地線２１が接続されており、負荷用トランジ
スタ１４及び１５のソース領域には電源線２２が接続さ
れている。また、ワード線２３がスイッチングトランジ
スタ１６及び１７のゲート電極にそれぞれ接続され、こ
れらトランジスタ１６及び１７の夫々一方のソース／ド
レイン領域に真、逆のビット線２４、２５が接続されて
いる。
は、絶縁ゲート型電界効果トランジスタ（ＭＯＳ−ＦＥ
Ｔ）より成り、駆動用トランジスタ１２及び１３のソー
ス側には接地線２１が接続されており、負荷用トランジ
スタ１４及び１５のソース領域には電源線２２が接続さ
れている。また、ワード線２３がスイッチングトランジ
スタ１６及び１７のゲート電極にそれぞれ接続され、こ
れらトランジスタ１６及び１７の夫々一方のソース／ド
レイン領域に真、逆のビット線２４、２５が接続されて
いる。
【０００４】図４はこのような負荷型のＳＲＡＭを多結
晶ＳｉによるＴＦＴで構成した一例の要部の断面図で、
負荷用トランジスタ１４をＰチャネルによる薄膜トラン
ジスタにより構成した場合である。図４において、１は
基体で、これの上に熱酸化等により素子分離層２、ゲー
ト絶縁層３が形成され、その上に第１導電型、この場合
ｎ型の多結晶Ｓｉ等より成るゲート電極４ａ，４ｂがフ
ォトリソグラフィ等によりパターニングされて成る。一
方のゲート電極４ｂは例えば図４の紙面に対して直交す
る方向に延長するパターンとして設けられ、これの両側
には例えばｎ型不純物が拡散されてソース／ドレイン領
域をなす拡散層５が形成され、スイッチングトランジス
タ１６が構成される。
晶ＳｉによるＴＦＴで構成した一例の要部の断面図で、
負荷用トランジスタ１４をＰチャネルによる薄膜トラン
ジスタにより構成した場合である。図４において、１は
基体で、これの上に熱酸化等により素子分離層２、ゲー
ト絶縁層３が形成され、その上に第１導電型、この場合
ｎ型の多結晶Ｓｉ等より成るゲート電極４ａ，４ｂがフ
ォトリソグラフィ等によりパターニングされて成る。一
方のゲート電極４ｂは例えば図４の紙面に対して直交す
る方向に延長するパターンとして設けられ、これの両側
には例えばｎ型不純物が拡散されてソース／ドレイン領
域をなす拡散層５が形成され、スイッチングトランジス
タ１６が構成される。
【０００５】他のゲート電極４ａは例えば図４の紙面に
沿う方向に延長するパターンに形成され、その一端が上
述の拡散層５にゲート絶縁層３を介して対接するように
成す。そして例えば図４の紙面において直交する方向に
関して両側に不純物拡散によりソース／ドレイン領域
（図示せず）が形成されて駆動用トランジスタ１３が構
成される。そしてこのゲート電極４ａ上に、ＳｉＯ2 ，
Ｓｉ3 Ｎ4 等より成る絶縁層６が被着され、このゲート
電極４ａの拡散層５近傍の一端が露出されて、ｎ型の多
結晶Ｓｉ層が被着された後、フォトリソグラフィ等の適
用によって所要のパターンにパターニングされて、ゲー
ト電極７及び接続層８が形成される。この場合接続層８
は、下層のゲート電極４ａの一端の上面からスイッチン
グトランジスタ１６の一方の拡散層５に跨がって被着さ
れる。
沿う方向に延長するパターンに形成され、その一端が上
述の拡散層５にゲート絶縁層３を介して対接するように
成す。そして例えば図４の紙面において直交する方向に
関して両側に不純物拡散によりソース／ドレイン領域
（図示せず）が形成されて駆動用トランジスタ１３が構
成される。そしてこのゲート電極４ａ上に、ＳｉＯ2 ，
Ｓｉ3 Ｎ4 等より成る絶縁層６が被着され、このゲート
電極４ａの拡散層５近傍の一端が露出されて、ｎ型の多
結晶Ｓｉ層が被着された後、フォトリソグラフィ等の適
用によって所要のパターンにパターニングされて、ゲー
ト電極７及び接続層８が形成される。この場合接続層８
は、下層のゲート電極４ａの一端の上面からスイッチン
グトランジスタ１６の一方の拡散層５に跨がって被着さ
れる。
【０００６】そしてゲート電極７上にはＳｉＯ2 等より
成る絶縁層６を介して多結晶Ｓｉ等より成る半導体層９
が被着され、ゲート電極７の両側にｐ型不純物が注入さ
れてソース領域１４ｓ及びドレイン領域１４ｄが形成さ
れて、ＴＦＴによる負荷用トランジスタ１４が構成され
る。このドレイン領域１４ｄは、絶縁層６に穿設された
開口を通じて接続層８に接続される。一方ソース領域１
４ｓの延長部に電源供給用の電源線の一部が構成され
る。
成る絶縁層６を介して多結晶Ｓｉ等より成る半導体層９
が被着され、ゲート電極７の両側にｐ型不純物が注入さ
れてソース領域１４ｓ及びドレイン領域１４ｄが形成さ
れて、ＴＦＴによる負荷用トランジスタ１４が構成され
る。このドレイン領域１４ｄは、絶縁層６に穿設された
開口を通じて接続層８に接続される。一方ソース領域１
４ｓの延長部に電源供給用の電源線の一部が構成され
る。
【０００７】このような構成によって、負荷用トランジ
スタ１４のドレイン領域１４ｄが一方の駆動用トランジ
スタ１３のゲート電極４ａ上に接続され、かつスイッチ
ングトランジスタ１６のソース／ドレイン領域となる拡
散層５に接続されて、ＳＲＡＭの対のインバータ回路の
一方が構成される。
スタ１４のドレイン領域１４ｄが一方の駆動用トランジ
スタ１３のゲート電極４ａ上に接続され、かつスイッチ
ングトランジスタ１６のソース／ドレイン領域となる拡
散層５に接続されて、ＳＲＡＭの対のインバータ回路の
一方が構成される。
【０００８】このとき負荷用トランジスタ１４のソース
／ドレイン領域は、その不純物ドーズ量が同一に選定さ
れ、ソース領域１４ｓがゲート電極７上を一部覆うよう
にオーバーラップさせて構成し、ドレイン領域１４ｄは
ゲート電極７からある程度離間するいわゆるオフセット
を有するように構成する。例えばそのチャネル長Ｌｃを
１．３μｍ、オフセット長Ｌｄを０．４μｍとして形成
していた。このような構成とする理由は、ソース領域１
４ｓ側をオーバーラップさせないとＴＦＴ負荷用トラン
ジスタ１４のオン電流が低減化することと、一方ドレイ
ン領域１４ｄ側をオーバーラップさせるとゲート−ドレ
イン間のオーバーラップ部においてバンド間のトンネル
電流によりオフ電流が大となってしまうことに因ってい
る (例えばＩＥＤＭ：International Electron Device
Meeting,1990、予稿集 p.469〜p.472)。
／ドレイン領域は、その不純物ドーズ量が同一に選定さ
れ、ソース領域１４ｓがゲート電極７上を一部覆うよう
にオーバーラップさせて構成し、ドレイン領域１４ｄは
ゲート電極７からある程度離間するいわゆるオフセット
を有するように構成する。例えばそのチャネル長Ｌｃを
１．３μｍ、オフセット長Ｌｄを０．４μｍとして形成
していた。このような構成とする理由は、ソース領域１
４ｓ側をオーバーラップさせないとＴＦＴ負荷用トラン
ジスタ１４のオン電流が低減化することと、一方ドレイ
ン領域１４ｄ側をオーバーラップさせるとゲート−ドレ
イン間のオーバーラップ部においてバンド間のトンネル
電流によりオフ電流が大となってしまうことに因ってい
る (例えばＩＥＤＭ：International Electron Device
Meeting,1990、予稿集 p.469〜p.472)。
【０００９】しかしながら、このような構成による場
合、ＴＦＴより成る負荷用トランジスタ１４のオン電流
を増大化するためには電源線の配線抵抗を低減化する必
要があるが、このためにソース／ドレイン領域の不純物
ドーズ量を大とすると、この不純物の横方向の拡散長が
大となって、トランジスタ１４の実効的なチャネル長Ｌ
ｃが小となってしまい、オフ電流が大となるという問題
がある。
合、ＴＦＴより成る負荷用トランジスタ１４のオン電流
を増大化するためには電源線の配線抵抗を低減化する必
要があるが、このためにソース／ドレイン領域の不純物
ドーズ量を大とすると、この不純物の横方向の拡散長が
大となって、トランジスタ１４の実効的なチャネル長Ｌ
ｃが小となってしまい、オフ電流が大となるという問題
がある。
【００１０】
【発明が解決しようとする課題】本発明は、上述したよ
うな半導体メモリ装置において、オフ電流の変動を招く
ことなく電源線の抵抗の低減化をはかる。
うな半導体メモリ装置において、オフ電流の変動を招く
ことなく電源線の抵抗の低減化をはかる。
【００１１】
【課題を解決するための手段】本発明による半導体メモ
リ装置の一例の要部の略線的拡大断面図を図１に示す。
本発明は、図１に示すように、第１導電型チャネルの一
対の駆動用トランジスタ１２と第２導電型チャネルの一
対の負荷用トランジスタ１４とで形成されたフリップフ
ロップを用いてメモリセルが構成され、負荷用トランジ
スタ１４及び１５が半導体薄膜により形成されて成る半
導体メモリ装置において、負荷用トランジスタ１４のソ
ース領域の不純物注入量をドレイン領域１４ｄの不純物
注入量に比して高濃度に設定する。
リ装置の一例の要部の略線的拡大断面図を図１に示す。
本発明は、図１に示すように、第１導電型チャネルの一
対の駆動用トランジスタ１２と第２導電型チャネルの一
対の負荷用トランジスタ１４とで形成されたフリップフ
ロップを用いてメモリセルが構成され、負荷用トランジ
スタ１４及び１５が半導体薄膜により形成されて成る半
導体メモリ装置において、負荷用トランジスタ１４のソ
ース領域の不純物注入量をドレイン領域１４ｄの不純物
注入量に比して高濃度に設定する。
【００１２】他の本発明は、上述の半導体メモリ装置の
製造方法において、負荷用トランジスタ１４のソース領
域１４ｓとドレイン領域１４ｄの不純物ドーズ量をソー
ス領域１４ｓを多く、ドレイン領域１４ｄを少なく設定
する。
製造方法において、負荷用トランジスタ１４のソース領
域１４ｓとドレイン領域１４ｄの不純物ドーズ量をソー
ス領域１４ｓを多く、ドレイン領域１４ｄを少なく設定
する。
【００１３】
【作用】上述したように、本発明による半導体メモリ装
置では、負荷用トランジスタ１４のソース領域１４ｓの
不純物注入量をそのドーズ量を多くして形成し、即ち不
純物濃度を高濃度に設定することによって、電源線の抵
抗を低減化することができると共に、チャネル領域側に
この高濃度の不純物が拡散することから、その濃度を適
切に選定することによってソース領域１４ｓを適当量ゲ
ート電極４ａ上にオーバーラップさせることができてオ
ン電流を大とすることができる。また適切なチャネル長
Ｌｃを得ることができ、かつ負荷用トランジスタ１４の
オフ電流の増大化を回避することができる。
置では、負荷用トランジスタ１４のソース領域１４ｓの
不純物注入量をそのドーズ量を多くして形成し、即ち不
純物濃度を高濃度に設定することによって、電源線の抵
抗を低減化することができると共に、チャネル領域側に
この高濃度の不純物が拡散することから、その濃度を適
切に選定することによってソース領域１４ｓを適当量ゲ
ート電極４ａ上にオーバーラップさせることができてオ
ン電流を大とすることができる。また適切なチャネル長
Ｌｃを得ることができ、かつ負荷用トランジスタ１４の
オフ電流の増大化を回避することができる。
【００１４】一方ドレイン領域１４ｄ側は不純物ドーズ
量を少なくして形成し、即ち不純物濃度を比較的低濃度
に設定するため、従来の半導体メモリ装置と同様に、ゲ
ート−ドレイン間のオーバーラップ部が生じることを回
避することができて、バンド間のトンネル電流によりオ
フ電流が大となってしまうことを回避することができ
る。
量を少なくして形成し、即ち不純物濃度を比較的低濃度
に設定するため、従来の半導体メモリ装置と同様に、ゲ
ート−ドレイン間のオーバーラップ部が生じることを回
避することができて、バンド間のトンネル電流によりオ
フ電流が大となってしまうことを回避することができ
る。
【００１５】
【実施例】以下本発明による半導体メモリ装置の一例を
図１を参照して説明し、更にその製造方法を、図２Ａ〜
Ｃの製造工程図を参照して詳細に説明する。この場合、
上述の図３の回路図において説明したＴＦＴ負荷型のＳ
ＲＡＭにおいて、例えば負荷用トランジスタ１４及び１
５を第１導電型チャネル例えばＰチャネルの多結晶薄膜
トランジスタで構成し、且つこれらのＰＭＯＳトランジ
スタ１４及び１５を第２導電型チャネル例えばＮチャネ
ルの多結晶薄膜トランジスタ即ちＮＭＯＳの駆動用トラ
ンジスタ１２及び１３上に積み上げることによってメモ
リセル面積を抵抗負荷型ＳＲＡＭ並みに縮小した積み上
げＣＭＯＳ型ＳＲＡＭの場合を示す。
図１を参照して説明し、更にその製造方法を、図２Ａ〜
Ｃの製造工程図を参照して詳細に説明する。この場合、
上述の図３の回路図において説明したＴＦＴ負荷型のＳ
ＲＡＭにおいて、例えば負荷用トランジスタ１４及び１
５を第１導電型チャネル例えばＰチャネルの多結晶薄膜
トランジスタで構成し、且つこれらのＰＭＯＳトランジ
スタ１４及び１５を第２導電型チャネル例えばＮチャネ
ルの多結晶薄膜トランジスタ即ちＮＭＯＳの駆動用トラ
ンジスタ１２及び１３上に積み上げることによってメモ
リセル面積を抵抗負荷型ＳＲＡＭ並みに縮小した積み上
げＣＭＯＳ型ＳＲＡＭの場合を示す。
【００１６】図１においては、一方の駆動用トランジス
タ１３上に負荷用トランジスタ１４を形成し、この負荷
用トランジスタ１４のドレイン領域と、この駆動用トラ
ンジスタ１３のゲート電極４ａとが接続され、かつスイ
ッチングトランジスタ１６のソース／ドレイン領域とが
接続された部分を示し、負荷用トランジスタ１４のソー
ス／ドレイン領域形成までは、従来の例えば図４におい
て説明したと同様の製造工程により形成する。
タ１３上に負荷用トランジスタ１４を形成し、この負荷
用トランジスタ１４のドレイン領域と、この駆動用トラ
ンジスタ１３のゲート電極４ａとが接続され、かつスイ
ッチングトランジスタ１６のソース／ドレイン領域とが
接続された部分を示し、負荷用トランジスタ１４のソー
ス／ドレイン領域形成までは、従来の例えば図４におい
て説明したと同様の製造工程により形成する。
【００１７】図１において１はＳｉ等より成る基体で、
これの上に熱酸化等により素子分離層２、ゲート絶縁層
３が形成され、その上に第１導電型、この場合ｎ型の多
結晶Ｓｉ等より成るゲート電極４ａ，４ｂがフォトリソ
グラフィ等によりパターニングされて成る。一方のゲー
ト電極４ｂは例えば図１の紙面に対して直交する方向に
延長するパターンとして設けられ、これの両側には例え
ばｎ型不純物が注入されてソース／ドレイン領域をなす
拡散層５が形成され、スイッチングトランジスタ１６が
構成される。
これの上に熱酸化等により素子分離層２、ゲート絶縁層
３が形成され、その上に第１導電型、この場合ｎ型の多
結晶Ｓｉ等より成るゲート電極４ａ，４ｂがフォトリソ
グラフィ等によりパターニングされて成る。一方のゲー
ト電極４ｂは例えば図１の紙面に対して直交する方向に
延長するパターンとして設けられ、これの両側には例え
ばｎ型不純物が注入されてソース／ドレイン領域をなす
拡散層５が形成され、スイッチングトランジスタ１６が
構成される。
【００１８】他のゲート電極４ａは例えば図１の紙面に
沿う方向に延長するパターンに形成され、その一端が上
述の拡散層５にゲート絶縁層３を介して対接するように
成す。そして例えば図１の紙面において直交する方向に
関して両側に不純物拡散によりソース／ドレイン領域
（図示せず）が形成されて駆動用トランジスタ１３が構
成される。そしてこのゲート電極４ａ上に、ＳｉＯ2 ，
Ｓｉ3 Ｎ4 等より成る絶縁層６が被着され、このゲート
電極４ａの拡散層５近傍の一端が露出されて、ｎ型の多
結晶Ｓｉ層が被着された後、フォトリソグラフィ等の適
用によって所要のパターンにパターニングされて、ゲー
ト電極７及び接続層８が形成される。この場合接続層８
は、下層のゲート電極４ａの駆動用トランジスタ１３側
の一端の上面から、スイッチングトランジスタ１６の一
方の拡散層５に跨がって被着される。
沿う方向に延長するパターンに形成され、その一端が上
述の拡散層５にゲート絶縁層３を介して対接するように
成す。そして例えば図１の紙面において直交する方向に
関して両側に不純物拡散によりソース／ドレイン領域
（図示せず）が形成されて駆動用トランジスタ１３が構
成される。そしてこのゲート電極４ａ上に、ＳｉＯ2 ，
Ｓｉ3 Ｎ4 等より成る絶縁層６が被着され、このゲート
電極４ａの拡散層５近傍の一端が露出されて、ｎ型の多
結晶Ｓｉ層が被着された後、フォトリソグラフィ等の適
用によって所要のパターンにパターニングされて、ゲー
ト電極７及び接続層８が形成される。この場合接続層８
は、下層のゲート電極４ａの駆動用トランジスタ１３側
の一端の上面から、スイッチングトランジスタ１６の一
方の拡散層５に跨がって被着される。
【００１９】そしてゲート電極７上にはＳｉＯ2 等より
成る絶縁層６を介して多結晶Ｓｉ等より成る半導体層９
が被着される。半導体層９は、その絶縁層６に穿設され
た開口を通じて接続層８に接続される。そして、この半
導体層９に対してｐ型の不純物を局部的にイオン注入し
てソース／ドレイン領域を形成する。この形成工程を図
２Ａ〜Ｃを参照して説明する。
成る絶縁層６を介して多結晶Ｓｉ等より成る半導体層９
が被着される。半導体層９は、その絶縁層６に穿設され
た開口を通じて接続層８に接続される。そして、この半
導体層９に対してｐ型の不純物を局部的にイオン注入し
てソース／ドレイン領域を形成する。この形成工程を図
２Ａ〜Ｃを参照して説明する。
【００２０】図２Ａに示すように、半導体層９上にソー
ス領域即ち電源線側を露出させるレジスト３１を例えば
フォトレジストの塗布、パターン露光、現像により形成
する。このレジスト３１は、ゲート電極７のソース側の
端部から距離Ｌｓのオフセットをもたせてパターニング
する。この場合Ｌｓを例えば０．１μｍとする。そして
このレジスト３１をマスクとして、ｐ型不純物の例えば
ＢＦ2 + を１〜３×１０15ｃｍ-2程度のドーズ量をもっ
てイオン注入してソース領域１４ｓを形成する。このと
きソース領域１４ｓの延長部に電源供給用の電源線の一
部を構成する。この後レジスト３１を除去する。
ス領域即ち電源線側を露出させるレジスト３１を例えば
フォトレジストの塗布、パターン露光、現像により形成
する。このレジスト３１は、ゲート電極７のソース側の
端部から距離Ｌｓのオフセットをもたせてパターニング
する。この場合Ｌｓを例えば０．１μｍとする。そして
このレジスト３１をマスクとして、ｐ型不純物の例えば
ＢＦ2 + を１〜３×１０15ｃｍ-2程度のドーズ量をもっ
てイオン注入してソース領域１４ｓを形成する。このと
きソース領域１４ｓの延長部に電源供給用の電源線の一
部を構成する。この後レジスト３１を除去する。
【００２１】次に図２Ｂに示すように、半導体層９上の
ゲート電極７のドレイン側を露出するパターンにレジス
ト３２を同様に形成する。このときゲート電極７のドレ
イン側の端部から距離Ｌｄのオフセットをもたせてパタ
ーニングし、このレジスト３２をマスクとして、ｐ型不
純物の例えばＢＦ2 + を、従来よりも低濃度をもって例
えば５〜１０×１０13ｃｍ-2程度のドーズ量をもってイ
オン注入してドレイン領域１４ｄを形成する。
ゲート電極７のドレイン側を露出するパターンにレジス
ト３２を同様に形成する。このときゲート電極７のドレ
イン側の端部から距離Ｌｄのオフセットをもたせてパタ
ーニングし、このレジスト３２をマスクとして、ｐ型不
純物の例えばＢＦ2 + を、従来よりも低濃度をもって例
えば５〜１０×１０13ｃｍ-2程度のドーズ量をもってイ
オン注入してドレイン領域１４ｄを形成する。
【００２２】その後レジスト３２を除去して、図２Ｃに
示すように、負荷用トランジスタ１４のドレイン領域１
４ｄが駆動用トランジスタ１３のゲート電極４ａ上に接
続され、かつスイッチングトランジスタ（図示せず）の
ソース／ドレイン領域となる拡散層に接続層８によって
接続されて、ＳＲＡＭの対のインバータ回路の一方が構
成される。
示すように、負荷用トランジスタ１４のドレイン領域１
４ｄが駆動用トランジスタ１３のゲート電極４ａ上に接
続され、かつスイッチングトランジスタ（図示せず）の
ソース／ドレイン領域となる拡散層に接続層８によって
接続されて、ＳＲＡＭの対のインバータ回路の一方が構
成される。
【００２３】この場合、ソース領域１４ｓにおいては高
濃度に不純物を注入するため、配線抵抗の低減化をはか
ることができると共に、その後の層間絶縁層や配線層形
成時の熱処理等によって、不純物がゲート電極７上側
に、図においてＬｆで示す拡散長をもって拡散されて、
ゲート電極７上を一部覆うようにオーバーラップさせる
ことができる。これにより、負荷用トランジスタ１４の
オン電流の低減化を回避できると共に、ソース領域１４
ｓの不純物濃度を大とするために、このオン電流を大と
することができる。このとき拡散長Ｌｆを考慮してソー
ス領域１４ｓのオフセット量Ｌｓ及びそのドーズ量を選
定することによって、実効的なチャネル長Ｌｃを適切に
選定することができて、オフ電流の増大化を回避するこ
とができる。
濃度に不純物を注入するため、配線抵抗の低減化をはか
ることができると共に、その後の層間絶縁層や配線層形
成時の熱処理等によって、不純物がゲート電極７上側
に、図においてＬｆで示す拡散長をもって拡散されて、
ゲート電極７上を一部覆うようにオーバーラップさせる
ことができる。これにより、負荷用トランジスタ１４の
オン電流の低減化を回避できると共に、ソース領域１４
ｓの不純物濃度を大とするために、このオン電流を大と
することができる。このとき拡散長Ｌｆを考慮してソー
ス領域１４ｓのオフセット量Ｌｓ及びそのドーズ量を選
定することによって、実効的なチャネル長Ｌｃを適切に
選定することができて、オフ電流の増大化を回避するこ
とができる。
【００２４】また上述したようにソース領域１４ｓとド
レイン領域１４ｄとの不純物濃度を独別に設定するた
め、ドレイン領域１４ｄにおいては従来より低濃度のド
ーズ量とすることができ、従って従来に比してオフセッ
ト量を小とすることができると共に、不純物濃度が小で
あるためにソース／ドレイン間のバンド間のトンネル電
流を低減化することができる。また各層のパターニング
の際に露光マスクの位置ずれが生じてこのドレイン領域
１４ｄがゲート電極７上に一部覆うようにオーバーラッ
プされても、バンド間トンネル電流が低減化されている
ため、オフ電流の上昇を抑制することができる。
レイン領域１４ｄとの不純物濃度を独別に設定するた
め、ドレイン領域１４ｄにおいては従来より低濃度のド
ーズ量とすることができ、従って従来に比してオフセッ
ト量を小とすることができると共に、不純物濃度が小で
あるためにソース／ドレイン間のバンド間のトンネル電
流を低減化することができる。また各層のパターニング
の際に露光マスクの位置ずれが生じてこのドレイン領域
１４ｄがゲート電極７上に一部覆うようにオーバーラッ
プされても、バンド間トンネル電流が低減化されている
ため、オフ電流の上昇を抑制することができる。
【００２５】尚、本発明は上述の実施例に限ることな
く、例えば負荷用トランジスタ１４のソース／ドレイン
領域の内側即ちチャネル側に、それぞれその外側に比し
て低濃度の不純物注入領域を設けるいわゆるＬＤＤ(Lig
htly Doped Drain) 構造を採る場合等、その他種々の構
成を採る半導体メモリ装置に適用することができる。
く、例えば負荷用トランジスタ１４のソース／ドレイン
領域の内側即ちチャネル側に、それぞれその外側に比し
て低濃度の不純物注入領域を設けるいわゆるＬＤＤ(Lig
htly Doped Drain) 構造を採る場合等、その他種々の構
成を採る半導体メモリ装置に適用することができる。
【００２６】またその製造方法も上述の実施例に限るこ
となく、例えば両ソース及びドレイン領域１４ｓ及び１
４ｄに同一濃度をもって不純物注入を行った後、ソース
領域１４ｓのみに更に高不純物濃度となるように不純物
注入を行う等、種々の製造方法を採ることができる。
となく、例えば両ソース及びドレイン領域１４ｓ及び１
４ｄに同一濃度をもって不純物注入を行った後、ソース
領域１４ｓのみに更に高不純物濃度となるように不純物
注入を行う等、種々の製造方法を採ることができる。
【００２７】
【発明の効果】上述したように本発明半導体メモリ装置
によれば、負荷用トランジスタ１４のソース領域１４ｓ
の不純物注入量を比較的高濃度に設定することによっ
て、電源線の抵抗を低減化することができると共に、チ
ャネル領域側にこの高濃度の不純物が拡散することか
ら、その濃度を適切に選定することによってソース領域
１４ｓを適当量ゲート電極４ａ上にオーバーラップさせ
ることができてオン電流を大とすることができる。また
適切なチャネル長Ｌｃを得ることができて、負荷用トラ
ンジスタ１４のオフ電流の増大化を回避することができ
る。
によれば、負荷用トランジスタ１４のソース領域１４ｓ
の不純物注入量を比較的高濃度に設定することによっ
て、電源線の抵抗を低減化することができると共に、チ
ャネル領域側にこの高濃度の不純物が拡散することか
ら、その濃度を適切に選定することによってソース領域
１４ｓを適当量ゲート電極４ａ上にオーバーラップさせ
ることができてオン電流を大とすることができる。また
適切なチャネル長Ｌｃを得ることができて、負荷用トラ
ンジスタ１４のオフ電流の増大化を回避することができ
る。
【００２８】一方ドレイン領域１４ｄの不純物濃度を比
較的低濃度に設定するため、従来の半導体メモリ装置と
同様に、ゲート−ドレイン間のオーバーラップ部が生じ
ることを回避することができて、バンド間のトンネル電
流によりオフ電流が大となってしまうことを回避するこ
とができる。
較的低濃度に設定するため、従来の半導体メモリ装置と
同様に、ゲート−ドレイン間のオーバーラップ部が生じ
ることを回避することができて、バンド間のトンネル電
流によりオフ電流が大となってしまうことを回避するこ
とができる。
【図１】本発明半導体メモリ装置の一例の要部の略線的
拡大断面図である。
拡大断面図である。
【図２】本発明半導体メモリ装置の製造方法の一例の製
造工程図である。
造工程図である。
【図３】半導体メモリ装置の回路図である。
【図４】従来の半導体メモリ装置の要部の略線的拡大断
面図である。
面図である。
１ 基体 ２ 素子分離層 ３ ゲート絶縁層 ４ａ ゲート電極 ４ｂ ゲート電極 ５ 拡散層 ６ 絶縁層 ７ ゲート電極 ８ 接続層 ９ 半導体層 １２ 駆動用トランジスタ １３ 駆動用トランジスタ １４ 負荷用トランジスタ １４ｓ ソース領域 １４ｄ ドレイン領域 １５ 負荷用トランジスタ １６ ワードトランジスタ １７ ワードトランジスタ ２１ 接地線 ２２ 電源線 ２３ ワード線 ２４ ビット線 ２５ ビット線
Claims (2)
- 【請求項１】 第１導電型チャネルの一対の駆動用トラ
ンジスタと第２導電型チャネルの一対の負荷用トランジ
スタとで形成されたフリップフロップを用いてメモリセ
ルが構成され、上記負荷用トランジスタが半導体薄膜に
より形成されて成る半導体メモリ装置において、 上記負荷用トランジスタのゲート電極上に絶縁層を介し
て半導体層が形成され、 該半導体層に、上記ゲート電極を挟む一方に、ソース領
域を構成する不純物注入領域が形成され、 上記ゲート電極を挟む他方に、ドレイン領域を構成する
不純物注入領域が形成され、 上記ソース領域を構成する不純物注入領域の不純物注入
量が、上記ドレイン領域を構成する不純物注入領域の不
純物注入量に比して高濃度に設定されたことを特徴とす
る半導体メモリ装置。 - 【請求項２】 第１導電型チャネルの一対の駆動用トラ
ンジスタと第２導電型チャネルの一対の負荷用トランジ
スタとで形成されたフリップフロップを用いてメモリセ
ルが構成され、上記負荷用トランジスタが半導体薄膜に
より形成されて成る半導体メモリ装置の製造方法におい
て、 上記負荷用トランジスタのゲート電極上に、絶縁層を介
して半導体層を形成する工程と、 上記半導体層の上記ゲート電極を挟む一方に不純物を注
入してソース領域を形成する工程と、 上記半導体層の上記ゲート電極を挟む他方に、オフセッ
ト領域を介してドレイン領域を、上記ソース領域の不純
物注入量に比し低濃度に不純物を注入して形成する工程
とを有することを特徴とする半導体メモリ装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03165940A JP3132051B2 (ja) | 1991-07-05 | 1991-07-05 | 半導体メモリ装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03165940A JP3132051B2 (ja) | 1991-07-05 | 1991-07-05 | 半導体メモリ装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0513766A JPH0513766A (ja) | 1993-01-22 |
| JP3132051B2 true JP3132051B2 (ja) | 2001-02-05 |
Family
ID=15821909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03165940A Expired - Fee Related JP3132051B2 (ja) | 1991-07-05 | 1991-07-05 | 半導体メモリ装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3132051B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2950232B2 (ja) * | 1996-03-29 | 1999-09-20 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| JP2014222740A (ja) * | 2013-05-14 | 2014-11-27 | 株式会社東芝 | 半導体記憶装置 |
-
1991
- 1991-07-05 JP JP03165940A patent/JP3132051B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0513766A (ja) | 1993-01-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |