KR970063720A - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

단일기판위에 일체로 만들어진 n채널박막트랜지스터 및 p채널박막트랜지스터로 구성되는 회로구조에 있어서, 경도핑된 드레인(LDD)영역이 n채널박막트랜지스터에 선택적으로 형성되며, 불순물을 주입할 때 생기는 반도체층의 손상이 n채널 및 p채널박막트랜지스터 사이에서 균형을 이루게 된다. 이 구조는 n채널 및 p채널박막트랜지스터 사이의 균형을 얻으므로 고특성의 CMOS회로를 제공한다.

Description

반도체장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1a도-제1e도는 제1구체예에 따라서 CMOS구조를 갖는 박막트랜지스터회로를 제조하는 단계를 도시하는 도면.

Claims (19)

  1. n채널박막트랜지스터와 p채널박막트랜지스터로 구성되는데, 상기 각각의 트랜지스터는 적어도 소스영역 및 드레인영역과 그 사이의 채널영역을 가지며, 상기 n채널박막트랜지스터만이 경도핑영역을 가지며, 상기p채널박막트랜지스터는 또한 그 소스영역 및 드레인영역과 접촉하여 n형 및 p형불순물로 도핑된 반도체영역을 구비하며, 상기 p채널박막트랜지스터의 소스 및 드래인영역은 한 종류의 도전성을 부여하기 위한 불순물로서 p형불순물만으로 도핑되는 것을 특징으로 하는 반도체장치.
  2. 적어도 p채널박막트랜지스터와 n채널박막트랜지스터를 갖는 반도체장치에 있어서, 상기 장치는 기판위에 위치하는 적어도 제1 및 제2반도체섬과, 상기 기판위에 위치하며 상기 반도체섬을 덮는 절연층과, 상기 절연층을 개재하여 상기 각각의 반도체섬위에 위치하는 게이트전극으로 구성되는데, 상기 n채널박막트랜지스터를 구성하는 상기 제1반도체섬은 상기 게이트전극아래의 제1채널형성영역과 상기 제1채널영역에 인접한 한 쌍의 제1 옵셋영역으로 구성되며, 상기 p채널박막트랜지스터를 구성하는 상기 제2반도체섬은 상기 게이트전극 아래의 영역을 형성하는 제2채널과 상기 제2채널형성영역에 인접한 한 쌍의 제2옵셋영역으로 구성되며, 상기 장치는 또한 상기 제2옵셋영역에 인접하며 p형불순물로만 구성되어 상기 제2채널형성영역과 직접 접촉하는 제2소스영역 및 제2드레인영역과, 상기 제2소스영역과 상기 제2드레인영역에 각각 인접하며 n형 및 p형불순물을 함유하는 한 쌍의 부분으로 구성되는데, 상기 제1옵셋영역은 상기 제2옵셋영역보다 긴 폭을 갖는 것을 특징으로 하는 반도체장치.
  3. 제1항 또는 제2항에 있어서, 상기 p채널박막트랜지스터를 구성하는 제2반도체섬의 상기 제2소스영역 및 상기 제2드레인영역인 n형 및 p형불순물로 구성되는 상기 한 쌍의 부분증의 한 부분과 상기 제2채널형성영역 사이에 각각 개재되는 것을 특징으로 하는 반도체장치.
  4. 제1항 또는 제2항에 있어서, 상기 n형 및 p형불순물로 구성되는 부분들은 상기 제2소스영역과 상기 제2드레인영역에 대한 접속전극으로만 작용하는 것을 특징으로 하는 반도체장치.
  5. 제1항에 또는 제2항에 있어서, 상기 제1 및 제2채널형성영역은 어느 한 종류의 도전성을 주기 위해 불순물을 함유하는 것을 특징으로 하는 반도체장치.
  6. 제1항 또는 제2항에 있어서, 상기 장치는 또한 상기n채널 및 p채널박막트랜지스터의 각각의 상기 게이트 전극의 측면에 형성된 절연막과, 상기 절연막아래에 형성된 한 쌍의 옵셋영역으로 구성되는 것을 특징으로 하는 반도체장치.
  7. 제1항 또는 제2항에 있어서, 상기 제1 및 제2반도체섬은 수소 및 할로겐 원소로 구성되는 것을 특징으로 하는 반도체장치.
  8. 적어도 활성매트릭스에서의 n채널박막트랜지스터와 적어도 주변구동회로영역에서 상보구조를 갖는 n채널 및 p채널박막트랜지스터로 구성되는데, 상기 주변구동회로영역의 상기 트랜지스터들은 상기 활성매트릭스의 상기 트랜지스터들을 구동하기 위한 것이며, 상기 활성매트릭스 및 주변구동회로에서의 각각의 n채널박막트랜지스터는 기판위에 위치하는 제1반도체섬과, 상기 기판위에 위치하며 상기 제1반도체섬을 덮는 절연층과, 상기 절연층을 개재하여 상기 제1반도체섬위에 위치하는 제1게이트전극과, 상기 제1게이트전극아래의 제1채널형성영역과, 상기 제1채널형성영역에 인접하여 선택적으로 형성되며 n형불순물을 함유하는 적어도 한 쌍의 경도핑영역 또는 옵셋영역과, 상기 한 쌍의 경도핑영역 또는 옵셋영역에 각각 인접한 제1소스영역 및 제1드레인영역으로 구성되며, 상기 주변구동회로에서의 상기 각각의 p채널박막트랜지스터는 기판위에 위치하는 제2반도체섬과, 상기 기판위에 위치하며 상기 제2반도체섬을 덮는 절연층과, 상기 절연층을 개재하여 상기 제2반도체섬위에 위치하는 제2게이트전극과, 상기 게이트전극아래의 제2채널형성영역과, 상기 제2채널형성영역에 인접하며 p형불순물만을 함유하며 상기 제2채널형성영역과 직접 접촉하는 제2소스영역 및 제2드레인영역과, 상기 소스영역과 상기 드레인영역에 각각 인접하며 n형 및 p형불순물을 함유하는 한 쌍의 부분들로 구성되는 것을 특징으로 하는 반도체장치.
  9. 적어도 활성매트릭스에서의 p채널박막트랜지스터와 적어도 주변구동회로영역에서 상보구조를 갖는 n채널 및 p채널박막트랜지스터로 구성되는데, 상기 주변구동회로영역의 상기 트랜지스터들은 상기 활성매트릭스의 상기 트랜지스터들을 구동하기 위한 것이며, 상기 주변구동회로에서의 각각의 n채널박막트랜지스터는 기판위에 위치하는 제1반도체섬과, 상기 기판위에 위치하며 상기 제1반도체섬을 덮는 절연층과, 상기 절연층을 개재하여 상기 제1반도체섬위에 위치하는 제1게이트전극과, 상기 게이트전극아래의 제1채널형성영역과, 상기 제1채널형성영역에 인접하며 n형불순물을 함유하는 적어도 한 쌍의 경도핑영역 또는 옵셋영역과, 상기 한 쌍의 경도핑영역 또는 옵셋영역에 각각 인접한 제1소스영역 및 제1드레인영역으로 구성되며, 상기 활성매트릭스영역과 상기 주변구동회로에서의 상기 각각의 p채널박막트랜지스터는 기판위에 위치하는 제2반도체섬과, 상기 기판위에 위치하며 상기 제2반도체섬을 덮는 절연층과, 상기 절연층을 개재하여 상기 제2반도체섬위에 위치하는 제2게이트전극과, 상기 게이트전극아래의 제2채널형성영역과, 상기 채널형성영역에 인접하며 p형불순물만을 함유하며 상기 제2채널형성영역과 직접 접촉하는 제2소스영역 및 제2드레인영역과, 상기 소오스영역과 상기 드레인영역에 각각 인접하며 n형 및 p불순물을 함유하는 한 쌍의 부분들로 구성되는 것을 특징으로 하는 반도체장치.
  10. 제8항 또는 제9항에 있어서, 상기 제2반도체섬의 상기 제2소스영역과 상기 제2드레인영역은 각각 n형 및 p형불순물을 함유하는 상기 한 쌍의 부분중의 하나와 상기 제2채널형성영역 사이에 개재되는 것을 특징으로 하는 반도체장치.
  11. 제8항 또는 제9항에 있어서, 상기 제1 및 제2채널형성영역은 어느 한 종류의 도전성을 주기 위하여 불순물을 함유하는 것을 특징으로 하는 반도체장치.
  12. 제8항 또는 제9항에 있어서, 상기 한 쌍의 반도체섬은 수소와 할로겐원소로 구성되는 것을 특징으로 하는 반도체장치.
  13. 기판위에 n채널 및 p채널박막트랜지스터를 일체로 제조하는 방법에 있어서, 상기 p채널박막트랜지스터를 구성하는 적어도 제1반도체섬과 상기 n채널박막트랜지스터를 구성하는 제2반도체섬을 상기 기판위에 형성하는 단계와, 상기 반도체섬의 각각의 절연층을 형성하는 단계와, 양극화재료로 구성되는 게이트전극을 상기 절연층을 개재하여 상기 각각의 반도체섬위에 선택적으로 형성하는 단계와, 상기 게이트전극을 양극화하여 다공성의 양극산화막을 상기 게이트전극의 측면에 형성하므로써 상기 양극산화막아래에 상기 각각의 반도체섬내에 영역을 형성하는 단계와, 마스크로서 상기 다공성양극산화막과 상기 게이트전극을 갖는 상기 각각의 반도체섬속으로 n형불순물을 도입하는 단계와, n형불순물을 상기 각각의 반도체섬속으로 도입한 후에 상기 다공성의 양극산화막을 제거하는 단계와, 제1포토레지스트로 상기 제1반도체섬만을 마스킹하는 단계와, 상기 제1포토레지스트를 갖는 상기 제2반도체섬속으로 n형불순물을 도입함으로써 상기 양극산화막아래의 영역이 경도핑영역이 되게 하는 단계와, 상기 포토레지스트를 제거하는 단계와, 제2포토레지스트로 상기 제2반도체섬만을 마스킹 하는 단계와, 상기 제2반도체섬이 상기 제2포토레지스트로 덮여 있는 동안에 마스크로서 상기 게이트전극을 갖는 상기 제1반도체섬속으로 p형불순물을 도입하는 단계로 구성되는데, 상기 양극산화막아래의 상기 제1반도체섬의 영역은 한 종류의 도전성을 부여하기 위해 불순물로서 p형불순물만으로 도핑되며, 상기 양극산화막아래의 상기 영역에 인접한 상기 제1반도체섬의 한 쌍의 부분은 n형 및 p형불순물로 도핑되는 것을 특징으로 하는 방법.
  14. 기판위에 n채널 및 p채널박막트랜지스터를 일체로 제조하는 방법에 있어서, 상기 p채널박막트랜지스터를 구성하는 적어도 제1반도체섬과 상기 n채널박막트랜지스터를 구성하는 제2반도체섬을 상기 기판위에 형성하는 단계와, 상기 반도체섬의 각각에 절연층을 형성하는 단계와, 양극화재료로 구성되는 게이트전극을 상기 절연층을 개재하여 상기 각각의 반도체섬위에 선택적으로 형성하는 단계와, 상기 게이트전극을 양극화하여 다공성의 양극산화막을 상기 게이트전극의 측면에 형성하므로써 상기 양극산화막아래에 상기 각각의 반도체섬내에 영역을 형성하는 단계와, 마스크로서 상기 다공성양극산화막과 상기 게이트전극을 갖는 상기 각각의 반도체섬속으로 n형불순물을 도입하는 단계와, n형불순물을 상기 각각의 반도체섬속으로 도입한 후에 상기 다공성의 양극산화막을 제거하는 단계와, 포토레지스트로 상기 제2반도체섬만을 마스킹하는 단계와, 상기 제2반도체섬이 상기 포토레지스터로 덮여 있는 동안에 마스크로서 상기 게이트전극을 갖는 상기 제1반도체섬속으로 p형불순물을 도입하는 단계로 구성되는데, 상기 n형불순물을 도입하는 단계중에 상기 제2반도체섬에 한 쌍의 옵셋영역이 선택적으로 형성되며, 상기 옵셋영역은 상기 다공성의 양극산화막에 의해 결정되는 폭을 갖는 것을 특징으로 하는 방법.
  15. 제13 또는 제14항에 있어서, 상기 n형 및 p형불순물을 가속화된 불순물이 온을 상기 절연층을 통하여 주입함으로써 도입되는 것을 특징으로 하는 방법.
  16. 제13항 또는 제14항에 있어서, 상기 제2반도체섬의 상기 양극산화막아래의 상기 영역에는 적어도 경도핑된 드레인영역 또는 옵셋게이트영역이 형성되며 상기 다공성의 양극산화막을 사용하여 상기 제1반도체섬의 상기 양극산화막아래의 상기 영역에는 소스영역 및 드레인영역이 형성되는 것을 특징으로 하는 방법.
  17. 제13 또는 제14항에 있어서, 상기 n채널 및 p채널박막트랜지스터의 활성층으로 형성된 결정형실리콘막은 비정형실리콘막을 상기 기판위에 형성하는 단계와, 결정화를 가속화시키기 위한 금속원소를 상기 비정형실리콘막위에 형성하는 단계와, 상기 비정형실리콘막을 열처리에 의해 결정형실리콘막으로 결정화시키는 단계와, 할로겐원소를 함유하는 분위기에서 열처리함으로써 상기 결정형실리콘막의 사웁에 열적산화층을 형성하는 단계와, 상기 열적산화층을 제거하는 단계에 의해 만들어지는데, 상기 결정형실리콘막에 남아있는 상기 금속원소는 상기 열적산화층에 게터링되는 것을 특징으로 하는 방법.
  18. 제17항에 있어서, 결정화를 위한 상기 열처리는 500-700℃의 범위에서 수행되며 할로겐원소를 함유하는 분위기에서의 상기 열처리는 700-1200℃의 범위에서 수행되는 것을 특징으로 하는 방법.
  19. 제17항에 있어서, 할로겐원소를 함유하는 상기 분위기는 할로겐원소를 산화분위기에 첨가함으로써 만들어지는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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