JPH11135801A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH11135801A JPH11135801A JP10135791A JP13579198A JPH11135801A JP H11135801 A JPH11135801 A JP H11135801A JP 10135791 A JP10135791 A JP 10135791A JP 13579198 A JP13579198 A JP 13579198A JP H11135801 A JPH11135801 A JP H11135801A
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Abstract
(57)【要約】
【課題】ＯＦＦ電流が小さく高コントラストなアクティ
ブマトリクス基板を実現する。 【解決手段】Ｎチャネル多結晶シリコン薄膜トランスタ
とＰチャネル多結晶シリコン薄膜トランジスタを有する
薄膜トランジスタの製造方法において、Ｎチャネル多結
晶シリコン薄膜トランジスタのみのチャネルとなる領域
にＰ型不純物をドーピングする工程を有することを特徴
とする。
ブマトリクス基板を実現する。 【解決手段】Ｎチャネル多結晶シリコン薄膜トランスタ
とＰチャネル多結晶シリコン薄膜トランジスタを有する
薄膜トランジスタの製造方法において、Ｎチャネル多結
晶シリコン薄膜トランジスタのみのチャネルとなる領域
にＰ型不純物をドーピングする工程を有することを特徴
とする。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁性透明基板上
に形成されるアクティブマトリクスあるいはイメージセ
ンサーの画素のスイッチング素子あるいは駆動用回路に
用いられるＣＭＯＳ（Ｃｏｍｐ１ｅｍｅｎｔａｒｙ−Ｍ
ｅｔａ１−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
型多結晶シリコン薄膜トランジスタにおいて、低駆動電
圧で大電流が得られ、さらに両チャネルトランジスタの
スレッシュホルド電圧（以下Ｖｔｈと記す）の絶対値が
一致するＣＭＯＳ型多結晶シリコン薄膜トランジスタ及
びその製造方法に関する。
に形成されるアクティブマトリクスあるいはイメージセ
ンサーの画素のスイッチング素子あるいは駆動用回路に
用いられるＣＭＯＳ（Ｃｏｍｐ１ｅｍｅｎｔａｒｙ−Ｍ
ｅｔａ１−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
型多結晶シリコン薄膜トランジスタにおいて、低駆動電
圧で大電流が得られ、さらに両チャネルトランジスタの
スレッシュホルド電圧（以下Ｖｔｈと記す）の絶対値が
一致するＣＭＯＳ型多結晶シリコン薄膜トランジスタ及
びその製造方法に関する。
【０００２】
【従来の技術】多結晶シリコンにおいては、結晶粒界に
存在するダングリングボンドなどの欠陥が、キャリアに
対するトラップ準位あるいは障壁として働くと一般的に
考えられており（Ｊoｈｎ Ｙ．Ｗ．Ｓｅｔｏ，Ｊ，Ａ
ｐｐｌ.Ｐｈｙｓ.，４６，５２４７（１９７５）参
照）、従って多結晶シリコン薄膜トランジスタの性能を
向上させる為には、前記欠陥を低減させる必要がある。
（Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，５３（２），１１９３
（１９８２）参照）その目的で、水素による前記欠陥の
終端化が行なわれており、その中でも代表的な方法が、
水素プラズマ処理（応用物理学会，１９８６年秋季大会
予稿集，講演番号２７ｐ−Ｑ−５あるいは、Ｍａｔｅｒ
１ｓ−Ｒｅｓｅａｈ−Ｓｏｃｉｅｔｙ Ｓｙｍｐ．Ｐｒ
ｏｃ．Ｖｏｌ．５３，４１９（１９８６）参照）あるい
は水素イオン打込み法（ＩＥＥＥ ＥＩｃｔｒｏｎ−Ｄ
ｅｖｉｃｅ−Ｌｅｔｔｅｒs，Ｖol.ＥＤＬ−７，Ｎｏ．
１１，Ｎｏｖｅｍｂｅｒ（１９８６），５９７べージ参
照）あるいはプラズマ窒化膜の形成（電子通信学会技術
研究報告ＳＳＤ８３−７５，２３ぺージ参照）などであ
る。これらの方法を用いると、トランジスタ特性の大幅
な特性改善がなされる。しかしながら、特性が向上する
反面、Ｎチャネルトランジスタがデプレッション方向に
大きくシフトし、Ｐチャネルトランジスタがエンハンス
メント方向にわずかながらシフトするというＶｔｈの異
常シフトの問題が生じる。この原因は、トランジスタが
プラズマ中にさらされる事により、ゲート酸化膜中に正
の固定電荷が形成されチャネル部が常に負に誘起されて
いる為だと考えられている。（電子通信学会技術研究報
告ＳＳＤ８３−７５，２３べージ参照）一方、水素プラ
ズマ処理によるＶｔｈのシフト量がＮチャネルトランジ
スタについてはマイナス１Ｖからマイナス２Ｖであるの
に対し、Ｐチャネルトランジスタについては、マイナス
０．１Ｖ程度であり（発明者による実験結果）この現象
についての原因は、まだわかっていない。
存在するダングリングボンドなどの欠陥が、キャリアに
対するトラップ準位あるいは障壁として働くと一般的に
考えられており（Ｊoｈｎ Ｙ．Ｗ．Ｓｅｔｏ，Ｊ，Ａ
ｐｐｌ.Ｐｈｙｓ.，４６，５２４７（１９７５）参
照）、従って多結晶シリコン薄膜トランジスタの性能を
向上させる為には、前記欠陥を低減させる必要がある。
（Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，５３（２），１１９３
（１９８２）参照）その目的で、水素による前記欠陥の
終端化が行なわれており、その中でも代表的な方法が、
水素プラズマ処理（応用物理学会，１９８６年秋季大会
予稿集，講演番号２７ｐ−Ｑ−５あるいは、Ｍａｔｅｒ
１ｓ−Ｒｅｓｅａｈ−Ｓｏｃｉｅｔｙ Ｓｙｍｐ．Ｐｒ
ｏｃ．Ｖｏｌ．５３，４１９（１９８６）参照）あるい
は水素イオン打込み法（ＩＥＥＥ ＥＩｃｔｒｏｎ−Ｄ
ｅｖｉｃｅ−Ｌｅｔｔｅｒs，Ｖol.ＥＤＬ−７，Ｎｏ．
１１，Ｎｏｖｅｍｂｅｒ（１９８６），５９７べージ参
照）あるいはプラズマ窒化膜の形成（電子通信学会技術
研究報告ＳＳＤ８３−７５，２３ぺージ参照）などであ
る。これらの方法を用いると、トランジスタ特性の大幅
な特性改善がなされる。しかしながら、特性が向上する
反面、Ｎチャネルトランジスタがデプレッション方向に
大きくシフトし、Ｐチャネルトランジスタがエンハンス
メント方向にわずかながらシフトするというＶｔｈの異
常シフトの問題が生じる。この原因は、トランジスタが
プラズマ中にさらされる事により、ゲート酸化膜中に正
の固定電荷が形成されチャネル部が常に負に誘起されて
いる為だと考えられている。（電子通信学会技術研究報
告ＳＳＤ８３−７５，２３べージ参照）一方、水素プラ
ズマ処理によるＶｔｈのシフト量がＮチャネルトランジ
スタについてはマイナス１Ｖからマイナス２Ｖであるの
に対し、Ｐチャネルトランジスタについては、マイナス
０．１Ｖ程度であり（発明者による実験結果）この現象
についての原因は、まだわかっていない。
【０００３】
【発明が解決しようとする課題】従来技術では、ゲート
電極形成前に、ウエハ全面にわたってイオン打込み法に
より、ボロンをチャネルドーピングする方法と、多結晶
シリコン薄膜として、ボロンドープされた多結晶シリコ
ン薄膜を推積させて用いるという２つの方法がある。し
かしながら、前述のように水素プラズマあるいは水素イ
オン打込み法、あるいは、プラズマ窒化膜形成工程によ
るＶｔｈのシフト量がＮチャネルとＰチャネルとで異な
る為に、従来技術では、Ｐチャネルトランジスタが、エ
ンハンスメント方向にシフトしすぎてしまい、両チャネ
ルのＶｔｈの絶対値の値を等しくできなくなってしま
う。
電極形成前に、ウエハ全面にわたってイオン打込み法に
より、ボロンをチャネルドーピングする方法と、多結晶
シリコン薄膜として、ボロンドープされた多結晶シリコ
ン薄膜を推積させて用いるという２つの方法がある。し
かしながら、前述のように水素プラズマあるいは水素イ
オン打込み法、あるいは、プラズマ窒化膜形成工程によ
るＶｔｈのシフト量がＮチャネルとＰチャネルとで異な
る為に、従来技術では、Ｐチャネルトランジスタが、エ
ンハンスメント方向にシフトしすぎてしまい、両チャネ
ルのＶｔｈの絶対値の値を等しくできなくなってしま
う。
【０００４】本発明は、このような水素プラズマ処理あ
るいは水素イオン打込み法あるいはプラズマ窒化膜形成
工程によるＣＭＯＳ型多結晶シリコン薄膜トランジスタ
のＶｔｈの制御に関して、従来方法により生じたＰチャ
ネル多結晶シリコン薄膜トランジスタが、エンハンスメ
ント方向へ大きくシフトするという問題点を解決し、Ｖ
ｔｈの絶対値が小さくてサブスレッシュホルド領域の立
ち上がりが急しゅんで、さらにＰチャネル及びＮチャネ
ル共にそのＶｔｈの絶対値がほぼ等しいＣＭＯＳ型多結
晶シリコン薄膜トランジスタを実現することを目的とし
ている。
るいは水素イオン打込み法あるいはプラズマ窒化膜形成
工程によるＣＭＯＳ型多結晶シリコン薄膜トランジスタ
のＶｔｈの制御に関して、従来方法により生じたＰチャ
ネル多結晶シリコン薄膜トランジスタが、エンハンスメ
ント方向へ大きくシフトするという問題点を解決し、Ｖ
ｔｈの絶対値が小さくてサブスレッシュホルド領域の立
ち上がりが急しゅんで、さらにＰチャネル及びＮチャネ
ル共にそのＶｔｈの絶対値がほぼ等しいＣＭＯＳ型多結
晶シリコン薄膜トランジスタを実現することを目的とし
ている。
【０００５】
【課題を解決するための手段】本発明のＣＭ０Ｓ型多結
晶シリコン薄膜トランジスタ及びその製造方法は、絶縁
性透明基板上に多結晶シリコン薄膜と該多結晶シリコン
薄膜を熱酸化させて形成されたゲート酸化膜とゲート電
極と不純物拡散領域とで構成されたＮチャネル多結晶シ
リコン薄膜トランジスタとＰチャネル多結晶シリコン薄
膜トランジスタとを有するＣＭＯＳ型多結晶シリコン薄
膜トランジスタにおいて、前記ゲート電極形成前に、前
記Ｎチャネル多結晶シリコン薄膜トランジスタのみに選
択的にボロンをチャネルドーピングする工程と、前記不
純物拡散領域の活性化熱処理後に水素プラズマ処理工程
あるいは水素イオン打込み工程あるいはプラズマ窒化膜
形成工程とを有することを特徴とする。
晶シリコン薄膜トランジスタ及びその製造方法は、絶縁
性透明基板上に多結晶シリコン薄膜と該多結晶シリコン
薄膜を熱酸化させて形成されたゲート酸化膜とゲート電
極と不純物拡散領域とで構成されたＮチャネル多結晶シ
リコン薄膜トランジスタとＰチャネル多結晶シリコン薄
膜トランジスタとを有するＣＭＯＳ型多結晶シリコン薄
膜トランジスタにおいて、前記ゲート電極形成前に、前
記Ｎチャネル多結晶シリコン薄膜トランジスタのみに選
択的にボロンをチャネルドーピングする工程と、前記不
純物拡散領域の活性化熱処理後に水素プラズマ処理工程
あるいは水素イオン打込み工程あるいはプラズマ窒化膜
形成工程とを有することを特徴とする。
【０００６】
【発明の実施の形態】実施例１を、図１により、工程図
に従って説明する。同図（ａ）において、絶縁性透明基
板１−１上に無添加多結晶シリコン薄膜の島１−２と１
−３を形成する。前記無添加多結晶シリコン薄膜の島
は、減圧ＣＶＤなどで堆積させられ、続いてフォトエッ
チングで形成される。次に同図（ｂ）に示すように、レ
ジストマスク１−４を形成し、島１−３のみにボロンを
チャネルドーピングする。このようにしてＮチャネル薄
膜トランジスタにするべき島１−３のみを低濃度のボロ
ンドープされたＰ型多結晶シリコンにする。１−５はボ
ロンビームを示す。ただしＶｔｈのシフト量が１ボルト
程度で、抵抗率が低下しないくらいのチャネルドープ打
込み量に設定する必要があり、およそ１０１２ｃｍ−２
から１０１３ｃｍ−２程度が適当である。その後レジス
トマスタ１−４は剥離される。続いて同図（ｃ）で示す
ように熱酸によりゲート酸化膜１−６を形成する。同図
（ｄ）と（ｅ）は一般的なＣＭＯＳ工程である。１−７
はゲート電極であり、ｎ型多結晶シリコンが使われる。
該ゲート電極１−７をマスクとしてボロンあるいはリン
を必要なところにイオン打込みして、ボロンドープ領域
１−８及び、リンドープ領域１−９を形成する。このよ
うにして、Ｐチャネル多結晶シリコン薄膜トランジスタ
１ー１０及び、低濃度にボロンをチャネルドーピングさ
れたＮチャネル多結晶シリコン薄膜トランジスタ１−１
１が作製される。次に層間絶縁膜１−１２を形成する。
該層間絶縁膜はＣＶＤ法（減圧ＣＶＤあるいは常圧ＣＶ
Ｄ）によるＳｉＯ２を用いて形成される。続いて前記ボ
ロンドープ領域１−８及びリンドープ領域１−９の活性
化熱処理を約１０００℃で行なう。この段階でのＴＦＴ
特性は、Ｐチャネル多結晶シリコン薄膜トランジスタ１
−１０は通常の特性であるが、低濃度にボロンをチャネ
ルドーピングされたＮチャネル多結晶シリコン薄膜トラ
ンジスタ１−１１は、エンハンスメント方向にシフトし
ている。ここで水素プラズマ処埋あるいは水素イオン打
込み処理が行なわれる。同図１−１３は、水素プラズマ
により発生した反応性の高い水素ラジカル、あるいは水
素イオンピームを示している。水素プラズマは平行平板
型の一般的なプラズマ装置と水素ガスを用いることによ
り簡単に得ることができる。その後、コンタクトホール
形成工程、続いて電極形成工程などそれれのデバイスに
必要な工程へと続いてゆく。前記電極材料として、金属
（アルミニウムあるいはクロムなど）を用いる場合に
は、電極形成後に水素プラズマ処理あるいは水素イオン
打込み処理を行なっても何ら問題はない。ただし、ＩＴ
Ｏ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）あるいはＳｎ
Ｏ２などの透明導電膜を前記電極材料に用いる場合は、
該透明導電膜が還元作用を受けるため、水素プラズマ処
理あるいは水素イオン打込み処理は電極形成前に行なわ
なければならない。
に従って説明する。同図（ａ）において、絶縁性透明基
板１−１上に無添加多結晶シリコン薄膜の島１−２と１
−３を形成する。前記無添加多結晶シリコン薄膜の島
は、減圧ＣＶＤなどで堆積させられ、続いてフォトエッ
チングで形成される。次に同図（ｂ）に示すように、レ
ジストマスク１−４を形成し、島１−３のみにボロンを
チャネルドーピングする。このようにしてＮチャネル薄
膜トランジスタにするべき島１−３のみを低濃度のボロ
ンドープされたＰ型多結晶シリコンにする。１−５はボ
ロンビームを示す。ただしＶｔｈのシフト量が１ボルト
程度で、抵抗率が低下しないくらいのチャネルドープ打
込み量に設定する必要があり、およそ１０１２ｃｍ−２
から１０１３ｃｍ−２程度が適当である。その後レジス
トマスタ１−４は剥離される。続いて同図（ｃ）で示す
ように熱酸によりゲート酸化膜１−６を形成する。同図
（ｄ）と（ｅ）は一般的なＣＭＯＳ工程である。１−７
はゲート電極であり、ｎ型多結晶シリコンが使われる。
該ゲート電極１−７をマスクとしてボロンあるいはリン
を必要なところにイオン打込みして、ボロンドープ領域
１−８及び、リンドープ領域１−９を形成する。このよ
うにして、Ｐチャネル多結晶シリコン薄膜トランジスタ
１ー１０及び、低濃度にボロンをチャネルドーピングさ
れたＮチャネル多結晶シリコン薄膜トランジスタ１−１
１が作製される。次に層間絶縁膜１−１２を形成する。
該層間絶縁膜はＣＶＤ法（減圧ＣＶＤあるいは常圧ＣＶ
Ｄ）によるＳｉＯ２を用いて形成される。続いて前記ボ
ロンドープ領域１−８及びリンドープ領域１−９の活性
化熱処理を約１０００℃で行なう。この段階でのＴＦＴ
特性は、Ｐチャネル多結晶シリコン薄膜トランジスタ１
−１０は通常の特性であるが、低濃度にボロンをチャネ
ルドーピングされたＮチャネル多結晶シリコン薄膜トラ
ンジスタ１−１１は、エンハンスメント方向にシフトし
ている。ここで水素プラズマ処埋あるいは水素イオン打
込み処理が行なわれる。同図１−１３は、水素プラズマ
により発生した反応性の高い水素ラジカル、あるいは水
素イオンピームを示している。水素プラズマは平行平板
型の一般的なプラズマ装置と水素ガスを用いることによ
り簡単に得ることができる。その後、コンタクトホール
形成工程、続いて電極形成工程などそれれのデバイスに
必要な工程へと続いてゆく。前記電極材料として、金属
（アルミニウムあるいはクロムなど）を用いる場合に
は、電極形成後に水素プラズマ処理あるいは水素イオン
打込み処理を行なっても何ら問題はない。ただし、ＩＴ
Ｏ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）あるいはＳｎ
Ｏ２などの透明導電膜を前記電極材料に用いる場合は、
該透明導電膜が還元作用を受けるため、水素プラズマ処
理あるいは水素イオン打込み処理は電極形成前に行なわ
なければならない。
【０００７】実施例１では、ゲート酸化膜形成前に選択
チャネルドーピングする方法について説明したが、実施
例２では、ゲート酸化膜形成後に選択チャネルドーピン
グする方法について説明する。同図（ａ）に示すように
実施例１と同様な方法で絶縁性透明基板２−１上に無添
加多結晶シリコン薄膜の島２−２と２−３を形成する。
次に同図（ｂ）で示すように熱酸化によりゲート酸化膜
２−４を形成する。続いて同図（ｃ）レジストマスタ２
−５を形成し、無添加多結晶シリコン薄膜の島２−３の
みに、ボロンをチャネルドーピングする。このようにゲ
ート酸化膜２−４を通して、Ｎチャネル多結晶シリコン
薄膜トランジスタにするべき島２−３のみを低濃度にボ
ロンドープされたＰ型多結晶シリコンにする。２−６は
ボロンビームを示す。チャネルドーピング打込み量につ
いては実施例１のところで述べたのでここでは省略す
る。その後、レジストマスク２ー５は剥離される。以後
同図（ｄ），（ｅ），（ｆ）で示す工程は、実施例１の
ところで図１（ｄ），（ｅ），（ｆ）に従って説明した
事と同様なので、ここでは省略する。
チャネルドーピングする方法について説明したが、実施
例２では、ゲート酸化膜形成後に選択チャネルドーピン
グする方法について説明する。同図（ａ）に示すように
実施例１と同様な方法で絶縁性透明基板２−１上に無添
加多結晶シリコン薄膜の島２−２と２−３を形成する。
次に同図（ｂ）で示すように熱酸化によりゲート酸化膜
２−４を形成する。続いて同図（ｃ）レジストマスタ２
−５を形成し、無添加多結晶シリコン薄膜の島２−３の
みに、ボロンをチャネルドーピングする。このようにゲ
ート酸化膜２−４を通して、Ｎチャネル多結晶シリコン
薄膜トランジスタにするべき島２−３のみを低濃度にボ
ロンドープされたＰ型多結晶シリコンにする。２−６は
ボロンビームを示す。チャネルドーピング打込み量につ
いては実施例１のところで述べたのでここでは省略す
る。その後、レジストマスク２ー５は剥離される。以後
同図（ｄ），（ｅ），（ｆ）で示す工程は、実施例１の
ところで図１（ｄ），（ｅ），（ｆ）に従って説明した
事と同様なので、ここでは省略する。
【０００８】以上述べたように本発明によれば、従来の
水素プラズマ処理で生じた、Ｎチャネル多結晶シリコン
薄膜トランジスタがデプレッション方向へ１Ｖから２Ｖ
程度シフトするという異常シフトの問題を、Ｎチャネル
多結晶シリコン薄膜トランジズタのみのチャネル部にボ
ロンを低濃度（１０１２ｃｍ−２から１０１３cｍ−２
程度）に選択チャネルドーピングしたので、エンハンス
メント方向へ制御して解決することができる。従って、
水素プラズマ処理あるいは水素イオン打込み処理あるい
はプラズマ窒化膜形成による多結晶シリコンの欠陥の低
減という長所を最大限に利用することが可能となった。
つまり、サブスレッシュホルド領域の立ち上がりが急し
ゅんとなり、Ｖｔｈの絶対値が低減され、しかもＮチャ
ネル，Ｐチャネル共にそのＶｔｈの絶対値の大きさが一
致するという優れた特性を有する。ＣＭＯＳ型多結晶シ
リコン薄膜トランジスタの実現が可能となる。図３にＣ
ＭＯＳ型多結晶シリコン薄膜トランジスタに対する本発
明の効果な示す。図３（ａ）にＮチャネル多結晶シリコ
ン薄膜トランジスタに対する本発明の効果を示す。同図
は発明者が実験して得たデータである。横柚はゲートと
ソース間電圧ＶGSであり、縦軸はドレイン電ＩDSの対数
である。測定はドレインとソース間の電圧ＶDSを５Ｖ一
定にして行なった。同図において破線３−１の曲線が従
来方法による結果であり、実線３−２の曲線が、ボロン
を選択チャネルドーピングされた薄膜トランジスタのト
ランジスタ特性である。図３（ｂ）には同様にＰチャネ
ル多結晶シリコン薄膜トランジスタのトランジスタ特性
を示す。ＶDSは−５Ｖである。Ｐチャネル多結晶シリコ
ン薄膜トランジスタは、チャネルドーピングはされてい
ないので、Ｖｔｈのシフト量は、問題とならない。これ
らの結果からわかるように、従来方法では、水素プラズ
マ処理あるいは水素イオン打込み処理あるいはプラズマ
窒化膜形成など（以下まとめて水素処理と呼ぶ）による
Ｎチャネルのデプレッション方向への異常シフトを全面
にボロンなチャネルドーピングという方向で行なってい
たので、前記水素処理による異常シフトの小さいＰチャ
ネル多結晶シリコン薄膜トランジスタはエンハンスメン
ト方向へ異常シフトしてしまった。本発明ではＮチャネ
ル多結晶シリコン薄膜トランジスタのみにボロンを選択
チャネルドーピングするので、ＮチャネルのみＶｔｈが
エンハンスメント方向に制御されることとなり、前記水
素処理後には両チャネルのＶｔｈの絶対値のほとんど一
致した、優れたＣＭＯＳ型多結晶シリコン薄膜トランジ
スタを実現することが可能となった。
水素プラズマ処理で生じた、Ｎチャネル多結晶シリコン
薄膜トランジスタがデプレッション方向へ１Ｖから２Ｖ
程度シフトするという異常シフトの問題を、Ｎチャネル
多結晶シリコン薄膜トランジズタのみのチャネル部にボ
ロンを低濃度（１０１２ｃｍ−２から１０１３cｍ−２
程度）に選択チャネルドーピングしたので、エンハンス
メント方向へ制御して解決することができる。従って、
水素プラズマ処理あるいは水素イオン打込み処理あるい
はプラズマ窒化膜形成による多結晶シリコンの欠陥の低
減という長所を最大限に利用することが可能となった。
つまり、サブスレッシュホルド領域の立ち上がりが急し
ゅんとなり、Ｖｔｈの絶対値が低減され、しかもＮチャ
ネル，Ｐチャネル共にそのＶｔｈの絶対値の大きさが一
致するという優れた特性を有する。ＣＭＯＳ型多結晶シ
リコン薄膜トランジスタの実現が可能となる。図３にＣ
ＭＯＳ型多結晶シリコン薄膜トランジスタに対する本発
明の効果な示す。図３（ａ）にＮチャネル多結晶シリコ
ン薄膜トランジスタに対する本発明の効果を示す。同図
は発明者が実験して得たデータである。横柚はゲートと
ソース間電圧ＶGSであり、縦軸はドレイン電ＩDSの対数
である。測定はドレインとソース間の電圧ＶDSを５Ｖ一
定にして行なった。同図において破線３−１の曲線が従
来方法による結果であり、実線３−２の曲線が、ボロン
を選択チャネルドーピングされた薄膜トランジスタのト
ランジスタ特性である。図３（ｂ）には同様にＰチャネ
ル多結晶シリコン薄膜トランジスタのトランジスタ特性
を示す。ＶDSは−５Ｖである。Ｐチャネル多結晶シリコ
ン薄膜トランジスタは、チャネルドーピングはされてい
ないので、Ｖｔｈのシフト量は、問題とならない。これ
らの結果からわかるように、従来方法では、水素プラズ
マ処理あるいは水素イオン打込み処理あるいはプラズマ
窒化膜形成など（以下まとめて水素処理と呼ぶ）による
Ｎチャネルのデプレッション方向への異常シフトを全面
にボロンなチャネルドーピングという方向で行なってい
たので、前記水素処理による異常シフトの小さいＰチャ
ネル多結晶シリコン薄膜トランジスタはエンハンスメン
ト方向へ異常シフトしてしまった。本発明ではＮチャネ
ル多結晶シリコン薄膜トランジスタのみにボロンを選択
チャネルドーピングするので、ＮチャネルのみＶｔｈが
エンハンスメント方向に制御されることとなり、前記水
素処理後には両チャネルのＶｔｈの絶対値のほとんど一
致した、優れたＣＭＯＳ型多結晶シリコン薄膜トランジ
スタを実現することが可能となった。
【０００９】
【発明の効果】アクティブマトリクス基板に本発明を用
いるとＯＦＦ電流が小さいので高コントラストなアクテ
ィブマトリクス基板が実現できる。また、ＣＭ０Ｓ構造
である為シフトレジスタ回路と光電変換素子を同一基板
に作り込んだイメージセンサーにも応用することがで
き、前記イメージセンサーの高速読み取りや大型化、あ
るいはカラー化などに対して大きな効果が期待できる。
ＯＦＦ電流も低下するので、低消費電力化にも役立つ。
またトランジスタ特性の立ち上がりが急しゅんになるの
で、素子の駆動電圧の低減もできるので素子の信頼性向
上にもつながる。
いるとＯＦＦ電流が小さいので高コントラストなアクテ
ィブマトリクス基板が実現できる。また、ＣＭ０Ｓ構造
である為シフトレジスタ回路と光電変換素子を同一基板
に作り込んだイメージセンサーにも応用することがで
き、前記イメージセンサーの高速読み取りや大型化、あ
るいはカラー化などに対して大きな効果が期待できる。
ＯＦＦ電流も低下するので、低消費電力化にも役立つ。
またトランジスタ特性の立ち上がりが急しゅんになるの
で、素子の駆動電圧の低減もできるので素子の信頼性向
上にもつながる。
【００１０】このように、アクティブマトリクス基板あ
るいはイメージセンサーなどのデバイスの高速動作、低
消費電力、低駆動電圧化、及び高信頼化などの要求項目
に対し。本発明の効果は非常に大きい。
るいはイメージセンサーなどのデバイスの高速動作、低
消費電力、低駆動電圧化、及び高信頼化などの要求項目
に対し。本発明の効果は非常に大きい。
【図１】（ａ）から（ｆ）は、本発明におけるＣＭＯＳ
型多結晶シリコン薄膜トランジスタの工程図であり、実
施例１である。
型多結晶シリコン薄膜トランジスタの工程図であり、実
施例１である。
【図２】（ａ）から（ｆ）は、同じく本発明の実施例２
を示す工程図である。
を示す工程図である。
【図３】（ａ），（ｂ）は、ＣＭＯＳ型多結晶シリコン
薄膜トランジスタに対する本発明の効果を示すトランジ
スタ特性図である。
薄膜トランジスタに対する本発明の効果を示すトランジ
スタ特性図である。
１−４と２−５；選択チャネルドーピングのためのレジ
ストマスク １−５と２−６；ボロンビーム １−１３と２−１１；水素ラジカル ３−１；従来例によるＮチャネルのトランジスタカーブ ３−２；本発明によるＮチャネルのトランジスタカーブ ３−３；本発明によるＰチャネルのトランジスタカーブ
ストマスク １−５と２−６；ボロンビーム １−１３と２−１１；水素ラジカル ３−１；従来例によるＮチャネルのトランジスタカーブ ３−２；本発明によるＮチャネルのトランジスタカーブ ３−３；本発明によるＰチャネルのトランジスタカーブ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年５月２５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】
【課題を解決するための手段】本発明は、Ｐ型多結晶シ
リコン薄膜トランジスタとＮ型多結晶シリコン薄膜トラ
ンジスタとを有する薄膜トランジスタの製造方法におい
て、基板上に前記Ｐ型多結晶シリコン薄膜トランジスタ
の第１多結晶シリコン薄膜と前記Ｎ型多結晶シリコン薄
膜トランジスタの第２多結晶シリコン薄膜を形成する工
程と、前記第１多結晶シリコン薄膜のチャネルとなる領
域及び前記第２多結晶シリコン薄膜のチャネルとなる領
域のうち、前記第２多結晶シリコン薄膜のチャネルとな
る領域のみにＰ型不純物を低濃度にドーピングする工程
と、前記第１及び第２多結晶シリコン薄膜上に絶縁膜を
介してゲート電極を形成する工程と、前記第１多結晶シ
リコン薄膜に選択的にＰ型不純物を高濃度にドーピング
し、前記第２多結晶シリコン薄膜に選択的にＮ型不純物
を高濃度にドーピングして、前記Ｐ型及びＮ型多結晶シ
リコン薄膜トランジスタのソース及びドレインを形成す
る工程と、前記ソース及びドレインを形成後に、水素プ
ラズマ処理、水素イオン打ち込み処理または水素化のた
めのプラズマ窒化膜形成処理を施す工程とを有すること
を特徴とする。
リコン薄膜トランジスタとＮ型多結晶シリコン薄膜トラ
ンジスタとを有する薄膜トランジスタの製造方法におい
て、基板上に前記Ｐ型多結晶シリコン薄膜トランジスタ
の第１多結晶シリコン薄膜と前記Ｎ型多結晶シリコン薄
膜トランジスタの第２多結晶シリコン薄膜を形成する工
程と、前記第１多結晶シリコン薄膜のチャネルとなる領
域及び前記第２多結晶シリコン薄膜のチャネルとなる領
域のうち、前記第２多結晶シリコン薄膜のチャネルとな
る領域のみにＰ型不純物を低濃度にドーピングする工程
と、前記第１及び第２多結晶シリコン薄膜上に絶縁膜を
介してゲート電極を形成する工程と、前記第１多結晶シ
リコン薄膜に選択的にＰ型不純物を高濃度にドーピング
し、前記第２多結晶シリコン薄膜に選択的にＮ型不純物
を高濃度にドーピングして、前記Ｐ型及びＮ型多結晶シ
リコン薄膜トランジスタのソース及びドレインを形成す
る工程と、前記ソース及びドレインを形成後に、水素プ
ラズマ処理、水素イオン打ち込み処理または水素化のた
めのプラズマ窒化膜形成処理を施す工程とを有すること
を特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】以上述べたように本発明によれば、従来の
水素プラズマ処理で生じた、Ｎチャネル多結晶シリコン
薄膜トランジスタがデプレッション方向へ１Ｖから２Ｖ
程度シフトするという異常シフトの問題を、Ｎチャネル
多結晶シリコン薄膜トランジズタのみのチャネル部にボ
ロンを低濃度（１０12ｃｍ-2から１０13cｍ-2程度）に
選択チャネルドーピングしたので、エンハンスメント方
向へ制御して解決することができる。従って、水素プラ
ズマ処理あるいは水素イオン打込み処理あるいはプラズ
マ窒化膜形成による多結晶シリコンの欠陥の低減という
長所を最大限に利用することが可能となった。つまり、
サブスレッシュホルド領域の立ち上がりが急しゅんとな
り、Ｖｔｈの絶対値が低減され、しかもＮチャネル，Ｐ
チャネル共にそのＶｔｈの絶対値の大きさが一致すると
いう優れた特性を有する。ＣＭＯＳ型多結晶シリコン薄
膜トランジスタの実現が可能となる。図３にＣＭＯＳ型
多結晶シリコン薄膜トランジスタに対する本発明の効果
な示す。図３（ａ）にＮチャネル多結晶シリコン薄膜ト
ランジスタに対する本発明の効果を示す。同図は発明者
が実験して得たデータである。横柚はゲートとソース間
電圧ＶGSであり、縦軸はドレイン電ＩDSの対数である。
測定はドレインとソース間の電圧ＶDSを５Ｖ一定にして
行なった。同図において破線３−１の曲線が従来方法に
よる結果であり、実線３−２の曲線が、ボロンを選択チ
ャネルドーピングされた薄膜トランジスタのトランジス
タ特性である。図３（ｂ）には同様にＰチャネル多結晶
シリコン薄膜トランジスタのトランジスタ特性を示す。
ＶDSは−５Ｖである。Ｐチャネル多結晶シリコン薄膜ト
ランジスタは、チャネルドーピングはされていないの
で、Ｖｔｈのシフト量は、問題とならない。これらの結
果からわかるように、従来方法では、水素プラズマ処理
あるいは水素イオン打込み処理あるいはプラズマ窒化膜
形成など（以下まとめて水素処理と呼ぶ）によるＮチャ
ネルのデプレッション方向への異常シフトを全面にボロ
ンをチャネルドーピングという方向で行なっていたの
で、前記水素処理による異常シフトの小さいＰチャネル
多結晶シリコン薄膜トランジスタはエンハンスメント方
向へ異常シフトしてしまった。本発明ではＮチャネル多
結晶シリコン薄膜トランジスタのみにボロンを選択チャ
ネルドーピングするので、ＮチャネルのみＶｔｈがエン
ハンスメント方向に制御されることとなり、前記水素処
理後には両チャネルのＶｔｈの絶対値のほとんど一致し
た、優れたＣＭＯＳ型多結晶シリコン薄膜トランジスタ
を実現することが可能となった。
水素プラズマ処理で生じた、Ｎチャネル多結晶シリコン
薄膜トランジスタがデプレッション方向へ１Ｖから２Ｖ
程度シフトするという異常シフトの問題を、Ｎチャネル
多結晶シリコン薄膜トランジズタのみのチャネル部にボ
ロンを低濃度（１０12ｃｍ-2から１０13cｍ-2程度）に
選択チャネルドーピングしたので、エンハンスメント方
向へ制御して解決することができる。従って、水素プラ
ズマ処理あるいは水素イオン打込み処理あるいはプラズ
マ窒化膜形成による多結晶シリコンの欠陥の低減という
長所を最大限に利用することが可能となった。つまり、
サブスレッシュホルド領域の立ち上がりが急しゅんとな
り、Ｖｔｈの絶対値が低減され、しかもＮチャネル，Ｐ
チャネル共にそのＶｔｈの絶対値の大きさが一致すると
いう優れた特性を有する。ＣＭＯＳ型多結晶シリコン薄
膜トランジスタの実現が可能となる。図３にＣＭＯＳ型
多結晶シリコン薄膜トランジスタに対する本発明の効果
な示す。図３（ａ）にＮチャネル多結晶シリコン薄膜ト
ランジスタに対する本発明の効果を示す。同図は発明者
が実験して得たデータである。横柚はゲートとソース間
電圧ＶGSであり、縦軸はドレイン電ＩDSの対数である。
測定はドレインとソース間の電圧ＶDSを５Ｖ一定にして
行なった。同図において破線３−１の曲線が従来方法に
よる結果であり、実線３−２の曲線が、ボロンを選択チ
ャネルドーピングされた薄膜トランジスタのトランジス
タ特性である。図３（ｂ）には同様にＰチャネル多結晶
シリコン薄膜トランジスタのトランジスタ特性を示す。
ＶDSは−５Ｖである。Ｐチャネル多結晶シリコン薄膜ト
ランジスタは、チャネルドーピングはされていないの
で、Ｖｔｈのシフト量は、問題とならない。これらの結
果からわかるように、従来方法では、水素プラズマ処理
あるいは水素イオン打込み処理あるいはプラズマ窒化膜
形成など（以下まとめて水素処理と呼ぶ）によるＮチャ
ネルのデプレッション方向への異常シフトを全面にボロ
ンをチャネルドーピングという方向で行なっていたの
で、前記水素処理による異常シフトの小さいＰチャネル
多結晶シリコン薄膜トランジスタはエンハンスメント方
向へ異常シフトしてしまった。本発明ではＮチャネル多
結晶シリコン薄膜トランジスタのみにボロンを選択チャ
ネルドーピングするので、ＮチャネルのみＶｔｈがエン
ハンスメント方向に制御されることとなり、前記水素処
理後には両チャネルのＶｔｈの絶対値のほとんど一致し
た、優れたＣＭＯＳ型多結晶シリコン薄膜トランジスタ
を実現することが可能となった。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】
【発明の効果】上記本発明の構成によれば、以下の如き
顕著な効果を奏することができる。 （ａ）立ち上がりが急峻でＶｔｈが小さくてＯＦＦリー
ク電流が小さく、さらに、Ｐ型及びＮ型の薄膜トランジ
スタのしきい値の絶対値がほぼ一致した優れた相補型の
多結晶シリコン薄膜トランジスタを実現することが可能
である。
顕著な効果を奏することができる。 （ａ）立ち上がりが急峻でＶｔｈが小さくてＯＦＦリー
ク電流が小さく、さらに、Ｐ型及びＮ型の薄膜トランジ
スタのしきい値の絶対値がほぼ一致した優れた相補型の
多結晶シリコン薄膜トランジスタを実現することが可能
である。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】（ｂ）また、多結晶シリコン薄膜中に元か
ら存在する欠陥と、チャネルドーピングにより生成され
た欠陥とを水素処理により低減させることができる。
ら存在する欠陥と、チャネルドーピングにより生成され
た欠陥とを水素処理により低減させることができる。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６２７Ｆ
Claims (1)
- 【請求項１】 絶縁性透明基板上に、多結晶シリコン薄
膜と該多結晶シリコン薄膜を熱酸化させて形成されたゲ
ート酸化膜とゲート電極と不純物拡散領域とで構成され
たＮチャネル多結晶シリコン薄膜トランジスタとＰチャ
ネル多結晶シリコン薄膜トランジスタを形成する薄膜ト
ランジスタの製造方法において、前記ゲート電極形成前
に、前記Ｎチャネル多結晶シリコン薄膜トランジスタの
みに選択的にボロンをチャネルドーピングする工程と、
前記不純物拡散領域の活性化熱処理後に水素プラズマ処
理工程あるいは水素イオン打込み工程あるいはプラズマ
窒化膜形成工程とを有することを特徴とする薄膜トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13579198A JP3183256B2 (ja) | 1998-11-06 | 1998-05-18 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13579198A JP3183256B2 (ja) | 1998-11-06 | 1998-05-18 | 薄膜トランジスタの製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10126440A Division JP3120372B2 (ja) | 1998-05-08 | 1998-05-08 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11135801A true JPH11135801A (ja) | 1999-05-21 |
| JP3183256B2 JP3183256B2 (ja) | 2001-07-09 |
Family
ID=15159926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13579198A Expired - Lifetime JP3183256B2 (ja) | 1998-11-06 | 1998-05-18 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3183256B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6964891B2 (en) | 2003-01-27 | 2005-11-15 | Sharp Kabushiki Kaisha | Thin film transistor substrate and its manufacture |
| KR100795803B1 (ko) | 2006-08-10 | 2008-01-21 | 삼성에스디아이 주식회사 | 씨모스 박막 트랜지스터 및 그 제조방법 |
-
1998
- 1998-05-18 JP JP13579198A patent/JP3183256B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6964891B2 (en) | 2003-01-27 | 2005-11-15 | Sharp Kabushiki Kaisha | Thin film transistor substrate and its manufacture |
| US7189603B2 (en) | 2003-01-27 | 2007-03-13 | Sharp Kabushiki Kaisha | Thin film transistor substrate and its manufacture |
| KR100795803B1 (ko) | 2006-08-10 | 2008-01-21 | 삼성에스디아이 주식회사 | 씨모스 박막 트랜지스터 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3183256B2 (ja) | 2001-07-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |