JPH0563001A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0563001A JPH0563001A JP3246797A JP24679791A JPH0563001A JP H0563001 A JPH0563001 A JP H0563001A JP 3246797 A JP3246797 A JP 3246797A JP 24679791 A JP24679791 A JP 24679791A JP H0563001 A JPH0563001 A JP H0563001A
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Abstract
(57)【要約】
【目的】 高性能の薄膜トランジスタを特性のばらつき
を生じることなく製造する。 【構成】 ａ−Ｓｉ膜３を低温アニールで固相成長させ
て活性層形成用の多結晶Ｓｉ膜４を形成した後、この多
結晶Ｓｉ膜４にＲＴＡにより１２００℃、５秒程度の高
温短時間アニールを施す。次に、この多結晶Ｓｉ膜４上
にゲート絶縁膜５及びゲート電極６を形成した後、イオ
ン注入によりこの多結晶Ｓｉ膜４中にソース領域７及び
ドレイン領域８を形成する。次に、低温アニールでソー
ス領域７及びドレイン領域８とゲート電極６とを固相成
長させた後、ＲＴＡにより９００℃、３秒程度の中温短
時間アニールを施す。
を生じることなく製造する。 【構成】 ａ−Ｓｉ膜３を低温アニールで固相成長させ
て活性層形成用の多結晶Ｓｉ膜４を形成した後、この多
結晶Ｓｉ膜４にＲＴＡにより１２００℃、５秒程度の高
温短時間アニールを施す。次に、この多結晶Ｓｉ膜４上
にゲート絶縁膜５及びゲート電極６を形成した後、イオ
ン注入によりこの多結晶Ｓｉ膜４中にソース領域７及び
ドレイン領域８を形成する。次に、低温アニールでソー
ス領域７及びドレイン領域８とゲート電極６とを固相成
長させた後、ＲＴＡにより９００℃、３秒程度の中温短
時間アニールを施す。
Description
【０００１】
【産業上の利用分野】この発明は、薄膜トランジスタの
製造方法に関する。
製造方法に関する。
【０００２】
【従来の技術】近年、大容量のＭＯＳスタティックＲＡ
Ｍのメモリセルとしては、完全ＣＭＯＳ型のものが用い
られるようになってきている。このような完全ＣＭＯＳ
型スタティックＲＡＭにおいては、メモリセルの負荷素
子としてスタックト（stacked)ｐチャネル薄膜トランジ
スタ（ＴＦＴ）が用いられる。ここで、負荷素子として
ｐチャネルのＴＦＴが用いられるのは、スタンバイ電流
の低減やソフトエラー耐性の向上を図るためである。
Ｍのメモリセルとしては、完全ＣＭＯＳ型のものが用い
られるようになってきている。このような完全ＣＭＯＳ
型スタティックＲＡＭにおいては、メモリセルの負荷素
子としてスタックト（stacked)ｐチャネル薄膜トランジ
スタ（ＴＦＴ）が用いられる。ここで、負荷素子として
ｐチャネルのＴＦＴが用いられるのは、スタンバイ電流
の低減やソフトエラー耐性の向上を図るためである。
【０００３】このスタックトｐチャネルＴＦＴを負荷素
子として用いた完全ＣＭＯＳ型スタティックＲＡＭの一
例を図７に示す。図７において、符号１０１はｐ型シリ
コン（Ｓｉ）基板、１０２はフィールド絶縁膜、１０３
はゲート絶縁膜、１０４はゲート電極、１０５はサイド
ウォールスペーサ、１０６、１０７はそれぞれｎ+ 型の
ソース領域及びドレイン領域を示す。符号１０６ａ、１
０７ａはｎ- 型の低不純物濃度部を示す。ゲート電極１
０４とソース領域１０６及びドレイン領域１０７とによ
り、ｎチャネルＭＯＳトランジスタから成るドライバト
ランジスタが形成されている。
子として用いた完全ＣＭＯＳ型スタティックＲＡＭの一
例を図７に示す。図７において、符号１０１はｐ型シリ
コン（Ｓｉ）基板、１０２はフィールド絶縁膜、１０３
はゲート絶縁膜、１０４はゲート電極、１０５はサイド
ウォールスペーサ、１０６、１０７はそれぞれｎ+ 型の
ソース領域及びドレイン領域を示す。符号１０６ａ、１
０７ａはｎ- 型の低不純物濃度部を示す。ゲート電極１
０４とソース領域１０６及びドレイン領域１０７とによ
り、ｎチャネルＭＯＳトランジスタから成るドライバト
ランジスタが形成されている。
【０００４】符号１０８は層間絶縁膜、Ｃ1 、Ｃ2 はコ
ンタクトホールを示す。この場合、これらのコンタクト
ホールＣ1 、Ｃ2 内には、不純物がドープされた多結晶
Ｓｉ膜（いわゆる多結晶Ｓｉプラグ）１０９が埋め込ま
れている。この多結晶Ｓｉ膜１０９は、上層の配線（図
示せず）を、段切れなどを生じることなく拡散層１０
６、１０７に接続するためのものである。
ンタクトホールを示す。この場合、これらのコンタクト
ホールＣ1 、Ｃ2 内には、不純物がドープされた多結晶
Ｓｉ膜（いわゆる多結晶Ｓｉプラグ）１０９が埋め込ま
れている。この多結晶Ｓｉ膜１０９は、上層の配線（図
示せず）を、段切れなどを生じることなく拡散層１０
６、１０７に接続するためのものである。
【０００５】符号１１０は層間絶縁膜を示す。この層間
絶縁膜１１０の上に、活性層を構成する多結晶Ｓｉ膜１
１１が形成されている。この多結晶Ｓｉ膜１１１上に
は、ゲート絶縁膜１１２及びゲート電極１１３が形成さ
れている。そして、この多結晶Ｓｉ膜１１１中に、ｐ+
型のソース領域１１４及びドレイン領域１１５が形成さ
れている。ゲート電極１１３とソース領域１１４及びド
レイン領域１１５とにより、トップゲート型のスタック
トｐチャネルＴＦＴから成る負荷素子が形成されてい
る。
絶縁膜１１０の上に、活性層を構成する多結晶Ｓｉ膜１
１１が形成されている。この多結晶Ｓｉ膜１１１上に
は、ゲート絶縁膜１１２及びゲート電極１１３が形成さ
れている。そして、この多結晶Ｓｉ膜１１１中に、ｐ+
型のソース領域１１４及びドレイン領域１１５が形成さ
れている。ゲート電極１１３とソース領域１１４及びド
レイン領域１１５とにより、トップゲート型のスタック
トｐチャネルＴＦＴから成る負荷素子が形成されてい
る。
【０００６】図８はスタックトｐチャネルＴＦＴを負荷
素子として用いた完全ＣＭＯＳ型スタティックＲＡＭの
他の例を示す。図８に示すように、この完全ＣＭＯＳ型
スタティックＲＡＭにおいては、ゲート電極１１３上に
ゲート絶縁膜１１２を介して活性層を構成する多結晶Ｓ
ｉ膜１１１が形成されている。そして、ゲート電極１１
３とソース領域１１４及びドレイン領域１１５とによ
り、ボトムゲート型のスタックトｐチャネルＴＦＴから
成る負荷素子が形成されている。ところで、このスタッ
クトｐチャネルＴＦＴの高性能化のためには、その活性
層形成用の多結晶Ｓｉ膜１１１の膜質の向上を図ること
が重要である。そして、この膜質の向上のためには、多
結晶Ｓｉ膜１１１に高温アニールを施すことが有効であ
る。
素子として用いた完全ＣＭＯＳ型スタティックＲＡＭの
他の例を示す。図８に示すように、この完全ＣＭＯＳ型
スタティックＲＡＭにおいては、ゲート電極１１３上に
ゲート絶縁膜１１２を介して活性層を構成する多結晶Ｓ
ｉ膜１１１が形成されている。そして、ゲート電極１１
３とソース領域１１４及びドレイン領域１１５とによ
り、ボトムゲート型のスタックトｐチャネルＴＦＴから
成る負荷素子が形成されている。ところで、このスタッ
クトｐチャネルＴＦＴの高性能化のためには、その活性
層形成用の多結晶Ｓｉ膜１１１の膜質の向上を図ること
が重要である。そして、この膜質の向上のためには、多
結晶Ｓｉ膜１１１に高温アニールを施すことが有効であ
る。
【０００７】
【発明が解決しようとする課題】しかしながら、図７及
び図８に示すように、コンタクトホールＣ1 、Ｃ2 内に
不純物がドープされた多結晶Ｓｉ膜１０９が埋め込まれ
ている場合、スタックトｐチャネルＴＦＴの活性層とし
ての多結晶Ｓｉ膜１１１の膜質向上のために炉による長
時間の高温アニールを行うと、多結晶Ｓｉ膜１０９中の
不純物の拡散などにより、コンタクトホールＣ1 、Ｃ2
におけるコンタクト不良を引き起こすおそれがある。こ
のため、活性層としての多結晶Ｓｉ膜１１１の膜質の向
上のためのアニールは、ランプアニールなどのＲＴＡ
（rapid thermal annealing)による高温短時間アニール
により行う必要がある。
び図８に示すように、コンタクトホールＣ1 、Ｃ2 内に
不純物がドープされた多結晶Ｓｉ膜１０９が埋め込まれ
ている場合、スタックトｐチャネルＴＦＴの活性層とし
ての多結晶Ｓｉ膜１１１の膜質向上のために炉による長
時間の高温アニールを行うと、多結晶Ｓｉ膜１０９中の
不純物の拡散などにより、コンタクトホールＣ1 、Ｃ2
におけるコンタクト不良を引き起こすおそれがある。こ
のため、活性層としての多結晶Ｓｉ膜１１１の膜質の向
上のためのアニールは、ランプアニールなどのＲＴＡ
（rapid thermal annealing)による高温短時間アニール
により行う必要がある。
【０００８】ところが、この多結晶Ｓｉ膜１１１のアニ
ールをＲＴＡによる高温短時間アニールにより行った場
合には、イオン注入によりこの多結晶Ｓｉ膜１１１にソ
ース領域１１４及びドレイン領域１１５を形成した後に
固相成長のために低温アニールを行った後の測定結果か
ら判断すると、製造されるｐチャネルＴＦＴの特性のば
らつきが大きいという問題があった。従って、この発明
の目的は、高性能の薄膜トランジスタを特性のばらつき
を生じることなく製造することができる薄膜トランジス
タの製造方法を提供することにある。
ールをＲＴＡによる高温短時間アニールにより行った場
合には、イオン注入によりこの多結晶Ｓｉ膜１１１にソ
ース領域１１４及びドレイン領域１１５を形成した後に
固相成長のために低温アニールを行った後の測定結果か
ら判断すると、製造されるｐチャネルＴＦＴの特性のば
らつきが大きいという問題があった。従って、この発明
の目的は、高性能の薄膜トランジスタを特性のばらつき
を生じることなく製造することができる薄膜トランジス
タの製造方法を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、薄膜トランジスタの製造方法におい
て、活性層形成用の半導体薄膜（４）に第１の温度で高
温短時間アニールを施す工程と、半導体薄膜（４）にソ
ース領域（７）及びドレイン領域（８）を形成した後、
半導体薄膜（４）に第１の温度よりも低い第２の温度で
短時間アニールを施す工程とを具備するものである。
に、この発明は、薄膜トランジスタの製造方法におい
て、活性層形成用の半導体薄膜（４）に第１の温度で高
温短時間アニールを施す工程と、半導体薄膜（４）にソ
ース領域（７）及びドレイン領域（８）を形成した後、
半導体薄膜（４）に第１の温度よりも低い第２の温度で
短時間アニールを施す工程とを具備するものである。
【００１０】
【作用】上述のように構成されたこの発明の薄膜トラン
ジスタの製造方法によれば、活性層形成用の半導体薄膜
（４）に第１の温度で高温短時間アニールを施すことに
より、この半導体薄膜（４）の膜質の向上を図ることが
でき、これによって薄膜トランジスタの高性能化を図る
ことができる。また、半導体薄膜（４）にソース領域
（７）及びドレイン領域（８）を形成した後、半導体薄
膜（４）に第１の温度よりも低い第２の温度で短時間ア
ニールを施すことにより、薄膜トランジスタの特性のば
らつきを抑えることができる。以上により、高性能の薄
膜トランジスタを特性のばらつきを生じることなく製造
することができる。
ジスタの製造方法によれば、活性層形成用の半導体薄膜
（４）に第１の温度で高温短時間アニールを施すことに
より、この半導体薄膜（４）の膜質の向上を図ることが
でき、これによって薄膜トランジスタの高性能化を図る
ことができる。また、半導体薄膜（４）にソース領域
（７）及びドレイン領域（８）を形成した後、半導体薄
膜（４）に第１の温度よりも低い第２の温度で短時間ア
ニールを施すことにより、薄膜トランジスタの特性のば
らつきを抑えることができる。以上により、高性能の薄
膜トランジスタを特性のばらつきを生じることなく製造
することができる。
【００１１】
【実施例】以下、この発明の一実施例について図面を参
照しながら説明する。図１はこの発明の一実施例による
ｐチャネルＴＦＴの製造方法を示す。この実施例におい
ては、図１Ａに示すように、まず、Ｓｉ基板１上に形成
された二酸化シリコン（ＳｉＯ2 ）膜のような絶縁膜２
上に非晶質（アモルファス）Ｓｉ（ａ−Ｓｉ）膜３を形
成する。ここで、このａ−Ｓｉ膜３は、ＣＶＤ法により
多結晶Ｓｉ膜を形成した後、この多結晶Ｓｉ膜に例えば
Ｓｉをイオン注入して非晶質化させることにより形成す
る。
照しながら説明する。図１はこの発明の一実施例による
ｐチャネルＴＦＴの製造方法を示す。この実施例におい
ては、図１Ａに示すように、まず、Ｓｉ基板１上に形成
された二酸化シリコン（ＳｉＯ2 ）膜のような絶縁膜２
上に非晶質（アモルファス）Ｓｉ（ａ−Ｓｉ）膜３を形
成する。ここで、このａ−Ｓｉ膜３は、ＣＶＤ法により
多結晶Ｓｉ膜を形成した後、この多結晶Ｓｉ膜に例えば
Ｓｉをイオン注入して非晶質化させることにより形成す
る。
【００１２】次に、例えば６００℃程度で低温アニール
を行うことによりａ−Ｓｉ膜３の固相成長を行わせて結
晶化した後、ランプアニールなどのＲＴＡにより例えば
窒素（Ｎ2 ）雰囲気中において１２００℃程度の高温短
時間アニールを行う。これによって、図１Ｂに示すよう
に、結晶粒４ａの粒径が大きく、膜質が良好な多結晶Ｓ
ｉ膜４が形成される。次に、図１Ｃに示すように、この
多結晶Ｓｉ膜４をエッチングによりＴＦＴの形状にパタ
ーニングする。
を行うことによりａ−Ｓｉ膜３の固相成長を行わせて結
晶化した後、ランプアニールなどのＲＴＡにより例えば
窒素（Ｎ2 ）雰囲気中において１２００℃程度の高温短
時間アニールを行う。これによって、図１Ｂに示すよう
に、結晶粒４ａの粒径が大きく、膜質が良好な多結晶Ｓ
ｉ膜４が形成される。次に、図１Ｃに示すように、この
多結晶Ｓｉ膜４をエッチングによりＴＦＴの形状にパタ
ーニングする。
【００１３】次に、図１Ｄに示すように、このパターニ
ングにより島状化された多結晶Ｓｉ膜４の表面に熱酸化
法によりＳｉＯ2 膜のようなゲート絶縁膜５を形成す
る。次に、全面に例えば多結晶Ｓｉ膜を形成し、この多
結晶Ｓｉ膜に不純物をドープして低抵抗化した後、この
多結晶Ｓｉ膜をエッチングによりパターニングしてゲー
ト電極６を形成する。
ングにより島状化された多結晶Ｓｉ膜４の表面に熱酸化
法によりＳｉＯ2 膜のようなゲート絶縁膜５を形成す
る。次に、全面に例えば多結晶Ｓｉ膜を形成し、この多
結晶Ｓｉ膜に不純物をドープして低抵抗化した後、この
多結晶Ｓｉ膜をエッチングによりパターニングしてゲー
ト電極６を形成する。
【００１４】次に、図１Ｅに示すように、ソース領域及
びドレイン領域形成用の不純物として例えばホウ素
（Ｂ）やＢＦ2 などを全面にイオン注入する。これによ
って、多結晶Ｓｉ膜４中に、例えばｐ+ 型のソース領域
７及びドレイン領域８がゲート電極６に対して自己整合
的に形成される。この場合、このイオン注入により、こ
れらのソース領域７及びドレイン領域８とゲート電極６
とは非晶質化される。
びドレイン領域形成用の不純物として例えばホウ素
（Ｂ）やＢＦ2 などを全面にイオン注入する。これによ
って、多結晶Ｓｉ膜４中に、例えばｐ+ 型のソース領域
７及びドレイン領域８がゲート電極６に対して自己整合
的に形成される。この場合、このイオン注入により、こ
れらのソース領域７及びドレイン領域８とゲート電極６
とは非晶質化される。
【００１５】次に、図１Ｆに示すように、例えば６００
℃程度で２０時間程度低温アニールを行うことにより固
相成長を行わせてソース領域７及びドレイン領域８とゲ
ート電極６とを結晶化した後、ＲＴＡにより例えばＮ2
雰囲気中において９００℃程度で３秒間程度の中温短時
間アニールを行う。以上により、目的とするｐチャネル
ＴＦＴが製造される。
℃程度で２０時間程度低温アニールを行うことにより固
相成長を行わせてソース領域７及びドレイン領域８とゲ
ート電極６とを結晶化した後、ＲＴＡにより例えばＮ2
雰囲気中において９００℃程度で３秒間程度の中温短時
間アニールを行う。以上により、目的とするｐチャネル
ＴＦＴが製造される。
【００１６】図２及び図３は、上述のＲＴＡによる中温
短時間アニールを行わずに製造したｐチャネルＴＦＴの
移動度及びゲート電圧スイングを、ａ−Ｓｉ膜３を形成
するためのＳｉのイオン注入のドーズ量を変えて測定し
た結果を示す。この測定は、活性層形成用の多結晶Ｓｉ
膜４の高温アニールをＲＴＡにより１２００℃、５秒の
条件で行った場合と、比較のために炉によるアニール
（ＦＡ）により９００℃、１０分の条件で行った場合と
について行った。なお、Ｓｉのドーズ量は、多結晶Ｓｉ
膜４の結晶粒４ａの粒径と対応関係があり、一般にはド
ーズ量が大きいほど大きな粒径が得られる。図２及び図
３に示すように、活性層形成用の多結晶Ｓｉ膜４の高温
アニールをＲＴＡで行った場合もＦＡで行った場合も、
Ｓｉのドーズ量が増加すると、移動度及びゲート電圧ス
イングとも、ばらつきが大きくなり、これは特にＲＴＡ
の場合に顕著である。
短時間アニールを行わずに製造したｐチャネルＴＦＴの
移動度及びゲート電圧スイングを、ａ−Ｓｉ膜３を形成
するためのＳｉのイオン注入のドーズ量を変えて測定し
た結果を示す。この測定は、活性層形成用の多結晶Ｓｉ
膜４の高温アニールをＲＴＡにより１２００℃、５秒の
条件で行った場合と、比較のために炉によるアニール
（ＦＡ）により９００℃、１０分の条件で行った場合と
について行った。なお、Ｓｉのドーズ量は、多結晶Ｓｉ
膜４の結晶粒４ａの粒径と対応関係があり、一般にはド
ーズ量が大きいほど大きな粒径が得られる。図２及び図
３に示すように、活性層形成用の多結晶Ｓｉ膜４の高温
アニールをＲＴＡで行った場合もＦＡで行った場合も、
Ｓｉのドーズ量が増加すると、移動度及びゲート電圧ス
イングとも、ばらつきが大きくなり、これは特にＲＴＡ
の場合に顕著である。
【００１７】図４及び図５は、ａ−Ｓｉ膜３の固相成長
後にＲＴＡまたはＦＡによりアニールを行った場合にお
いて、アニール温度を変えてｐチャネルＴＦＴの移動度
及びゲート電圧スイングを測定した結果を示す。この測
定は、上述の実施例のようにソース領域７及びドレイン
領域８を形成した後にＲＴＡにより中温短時間アニール
を行った場合と、比較のためにこのＲＴＡによる中温短
時間アニールを行わなかった場合とについて行った。
後にＲＴＡまたはＦＡによりアニールを行った場合にお
いて、アニール温度を変えてｐチャネルＴＦＴの移動度
及びゲート電圧スイングを測定した結果を示す。この測
定は、上述の実施例のようにソース領域７及びドレイン
領域８を形成した後にＲＴＡにより中温短時間アニール
を行った場合と、比較のためにこのＲＴＡによる中温短
時間アニールを行わなかった場合とについて行った。
【００１８】図４及び図５に示すように、ＲＴＡによる
中温短時間アニールを行った場合には、移動度及びゲー
ト電圧スイングとも、この中温短時間アニールを行わな
かった場合に比べてばらつきが小さくなっており、しか
も図２及び図３の場合に比べて良好な値が得られてい
る。この理由の一つとして、この中温短時間アニールに
よりソース領域７及びドレイン領域８内の不純物の電気
的活性化が促進されることが挙げられる。なお、図６か
らわかるように、９００℃程度の中温アニールを行った
場合の不純物の拡散長は０．１μｍ以下であり、従って
ソース領域７及びドレイン領域８の横方向拡散長を小さ
くすることができる。
中温短時間アニールを行った場合には、移動度及びゲー
ト電圧スイングとも、この中温短時間アニールを行わな
かった場合に比べてばらつきが小さくなっており、しか
も図２及び図３の場合に比べて良好な値が得られてい
る。この理由の一つとして、この中温短時間アニールに
よりソース領域７及びドレイン領域８内の不純物の電気
的活性化が促進されることが挙げられる。なお、図６か
らわかるように、９００℃程度の中温アニールを行った
場合の不純物の拡散長は０．１μｍ以下であり、従って
ソース領域７及びドレイン領域８の横方向拡散長を小さ
くすることができる。
【００１９】以上のように、この実施例によれば、活性
層形成用の多結晶Ｓｉ膜４にソース領域７及びドレイン
領域８を形成し、低温アニールにより固相成長を行わせ
た後にＲＴＡにより中温短時間アニールを行っているの
で、高性能のｐチャネルＴＦＴを特性のばらつきを生じ
ることなく製造することができる。この実施例によるｐ
チャネルＴＦＴの製造方法は、例えば図７に示すような
多結晶Ｓｉプラグを用いた完全ＣＭＯＳ型スタティック
ＲＡＭにおけるメモリセルの負荷素子としてのｐチャネ
ルＴＦＴの製造に適用して好適なものである。
層形成用の多結晶Ｓｉ膜４にソース領域７及びドレイン
領域８を形成し、低温アニールにより固相成長を行わせ
た後にＲＴＡにより中温短時間アニールを行っているの
で、高性能のｐチャネルＴＦＴを特性のばらつきを生じ
ることなく製造することができる。この実施例によるｐ
チャネルＴＦＴの製造方法は、例えば図７に示すような
多結晶Ｓｉプラグを用いた完全ＣＭＯＳ型スタティック
ＲＡＭにおけるメモリセルの負荷素子としてのｐチャネ
ルＴＦＴの製造に適用して好適なものである。
【００２０】以上、この発明の一実施例につき具体的に
説明したが、この発明は、上述の実施例に限定されるも
のではなく、この発明の技術的思想に基づく各種の変形
が可能である。例えば、上述の実施例におけるａ−Ｓｉ
膜３は、プラズマＣＶＤ法により絶縁膜２上に直接形成
することも可能である。
説明したが、この発明は、上述の実施例に限定されるも
のではなく、この発明の技術的思想に基づく各種の変形
が可能である。例えば、上述の実施例におけるａ−Ｓｉ
膜３は、プラズマＣＶＤ法により絶縁膜２上に直接形成
することも可能である。
【００２１】また、上述の実施例においては、トップゲ
ート型のｐチャネルＴＦＴの製造にこの発明を適用した
場合について説明したが、この発明は、図８に示すよう
なボトムゲート型のｐチャネルＴＦＴの製造に適用する
ことも可能である。さらにまた、この発明は、ｐチャネ
ルＴＦＴばかりでなく、ｎチャネルＴＦＴを製造する場
合に適用することも可能である。さらに、上述の実施例
によるｐチャネルＴＦＴの製造方法は、完全ＣＭＯＳ型
スタティックＲＡＭにおける負荷素子以外に、例えばア
クティブマトリクス方式の液晶ディスプレイにおける画
素スイッチング素子としてのｐチャネルＴＦＴの製造に
適用することも可能である。
ート型のｐチャネルＴＦＴの製造にこの発明を適用した
場合について説明したが、この発明は、図８に示すよう
なボトムゲート型のｐチャネルＴＦＴの製造に適用する
ことも可能である。さらにまた、この発明は、ｐチャネ
ルＴＦＴばかりでなく、ｎチャネルＴＦＴを製造する場
合に適用することも可能である。さらに、上述の実施例
によるｐチャネルＴＦＴの製造方法は、完全ＣＭＯＳ型
スタティックＲＡＭにおける負荷素子以外に、例えばア
クティブマトリクス方式の液晶ディスプレイにおける画
素スイッチング素子としてのｐチャネルＴＦＴの製造に
適用することも可能である。
【００２２】
【発明の効果】以上述べたように、この発明によれば、
高性能の薄膜トランジスタを特性のばらつきを生じるこ
となく製造することができる。
高性能の薄膜トランジスタを特性のばらつきを生じるこ
となく製造することができる。
【図１】この発明の一実施例によるｐチャネルＴＦＴの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図２】この発明の一実施例における中温短時間アニー
ルの効果を説明するためのｐチャネルＴＦＴの移動度と
非晶質化のためのＳｉのイオン注入のドーズ量との関係
を示すグラフである。
ルの効果を説明するためのｐチャネルＴＦＴの移動度と
非晶質化のためのＳｉのイオン注入のドーズ量との関係
を示すグラフである。
【図３】この発明の一実施例における中温短時間アニー
ルの効果を説明するためのｐチャネルＴＦＴのゲート電
圧スイングと非晶質化のためのＳｉのイオン注入のドー
ズ量との関係を示すグラフである。
ルの効果を説明するためのｐチャネルＴＦＴのゲート電
圧スイングと非晶質化のためのＳｉのイオン注入のドー
ズ量との関係を示すグラフである。
【図４】この発明の一実施例における中温短時間アニー
ルの効果を説明するためのｐチャネルＴＦＴの移動度と
活性層としての多結晶Ｓｉ膜のアニール温度との関係を
示すグラフである。
ルの効果を説明するためのｐチャネルＴＦＴの移動度と
活性層としての多結晶Ｓｉ膜のアニール温度との関係を
示すグラフである。
【図５】この発明の一実施例における中温短時間アニー
ルの効果を説明するためのｐチャネルＴＦＴのゲート電
圧スイングと活性層としての多結晶Ｓｉ膜のアニール温
度との関係を示すグラフである。
ルの効果を説明するためのｐチャネルＴＦＴのゲート電
圧スイングと活性層としての多結晶Ｓｉ膜のアニール温
度との関係を示すグラフである。
【図６】不純物の拡散長とアニール温度との関係を示す
グラフである。
グラフである。
【図７】従来の完全ＣＭＯＳ型スタティックＲＡＭの一
例を示す断面図である。
例を示す断面図である。
【図８】従来の完全ＣＭＯＳ型スタティックＲＡＭの他
の例を示す断面図である。
の例を示す断面図である。
１ Ｓｉ基板 ２ 絶縁膜 ４ 多結晶Ｓｉ膜 ５ ゲート絶縁膜 ６ ゲート電極 ７ ソース領域 ８ ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/11
Claims (1)
- 【請求項１】 活性層形成用の半導体薄膜に第１の温度
で高温短時間アニールを施す工程と、 上記半導体薄膜にソース領域及びドレイン領域を形成し
た後、上記半導体薄膜に上記第１の温度よりも低い第２
の温度で短時間アニールを施す工程とを具備する薄膜ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3246797A JPH0563001A (ja) | 1991-08-30 | 1991-08-30 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3246797A JPH0563001A (ja) | 1991-08-30 | 1991-08-30 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563001A true JPH0563001A (ja) | 1993-03-12 |
Family
ID=17153821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3246797A Pending JPH0563001A (ja) | 1991-08-30 | 1991-08-30 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563001A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001332496A (ja) * | 2001-03-30 | 2001-11-30 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2001338877A (ja) * | 2001-03-30 | 2001-12-07 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US7186601B2 (en) | 1994-08-26 | 2007-03-06 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device utilizing a catalyst material solution |
-
1991
- 1991-08-30 JP JP3246797A patent/JPH0563001A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7186601B2 (en) | 1994-08-26 | 2007-03-06 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device utilizing a catalyst material solution |
| JP2001332496A (ja) * | 2001-03-30 | 2001-11-30 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2001338877A (ja) * | 2001-03-30 | 2001-12-07 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
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