JPH0575126A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0575126A JPH0575126A JP3235097A JP23509791A JPH0575126A JP H0575126 A JPH0575126 A JP H0575126A JP 3235097 A JP3235097 A JP 3235097A JP 23509791 A JP23509791 A JP 23509791A JP H0575126 A JPH0575126 A JP H0575126A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
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Abstract
(57)【要約】
ＴＦＴのチャネル領域には、固相成長法により形成した
多結晶シリコン層を用い、かつチャネル領域をソース・
ドレイン領域より部分的に薄くした構造の多結晶シリコ
ンＴＦＴの製造方法である。この様な構成を実現するこ
とにより、チャネル領域は、欠陥密度が少なくかつグレ
インサイズの大きな多結晶シリコン層で形成され、かつ
部分的な薄膜化が可能となるので、ＴＦＴ特性におい
て、低しきい値化、サブスレッショルド領域での立上が
り特性向上、オフ電流の低減ならびにオン電流の向上
が、ソース・ドレイン領域での寄生抵抗の影響なく実現
されるものである。
多結晶シリコン層を用い、かつチャネル領域をソース・
ドレイン領域より部分的に薄くした構造の多結晶シリコ
ンＴＦＴの製造方法である。この様な構成を実現するこ
とにより、チャネル領域は、欠陥密度が少なくかつグレ
インサイズの大きな多結晶シリコン層で形成され、かつ
部分的な薄膜化が可能となるので、ＴＦＴ特性におい
て、低しきい値化、サブスレッショルド領域での立上が
り特性向上、オフ電流の低減ならびにオン電流の向上
が、ソース・ドレイン領域での寄生抵抗の影響なく実現
されるものである。
Description
【０００１】
【産業上の利用分野】本発明は、石英基板のような絶縁
性基板（以下基板と記す。）上に、高性能な薄膜トラン
ジスタ（以下ＴＦＴと記す。）を作製する製造方法に関
する。
性基板（以下基板と記す。）上に、高性能な薄膜トラン
ジスタ（以下ＴＦＴと記す。）を作製する製造方法に関
する。
【０００２】
【従来の技術】ＴＦＴは、アクティブマトリックス型液
晶ディスプレイ（以下ＡＭ−ＬＣＤと記す。）の画素に
形成されるスイッチング素子として、またパネル駆動用
の駆動回路を構成する素子として広く応用されている。
この様な素子として特に駆動回路用に使用するＴＦＴと
しては、チャネル領域を多結晶シリコンとする多結晶シ
リコン（以下ｐｏｌｙ−Ｓｉと記す。）ＴＦＴは、非晶
質シリコンＴＦＴと比較して移動度の大きいことから高
速動作が可能であり適した素子となる。
晶ディスプレイ（以下ＡＭ−ＬＣＤと記す。）の画素に
形成されるスイッチング素子として、またパネル駆動用
の駆動回路を構成する素子として広く応用されている。
この様な素子として特に駆動回路用に使用するＴＦＴと
しては、チャネル領域を多結晶シリコンとする多結晶シ
リコン（以下ｐｏｌｙ−Ｓｉと記す。）ＴＦＴは、非晶
質シリコンＴＦＴと比較して移動度の大きいことから高
速動作が可能であり適した素子となる。
【０００３】図２に従来のｐｏｌｙ−ＳｉＴＦＴの構造
図を、図３にその製造方法を示す。図２において、２０
１は基板、２０２は、ソース領域、ドレイン領域（斜線
部分）および活性領域からなる多結晶シリコン層であ
り、ソース領域およびドレイン領域は、同じ導電型で低
抵抗となるよう不純物がドーピングされている。２０３
はゲート絶縁層で、２０４はゲート電極である。また２
０５は層間絶縁層であり、２０６は引き出し電極であ
る。以下その製造方法について図３を用いて説明する。
最初に基板３０１上にｐｏｌｙ−Ｓｉ層を形成し、同図
（ａ）に示す如く島状に加工する。この際ｐｏｌｙ−Ｓ
ｉ層の形成には、減圧状態での化学気相成長法（以下Ｃ
ＶＤと記す。）が一般に用いられている。反応ガスとし
てはモノシラン、ジシラン、トリシラン等の使用が可能
である。モノシランを反応ガスとして使用する際には、
基板温度として６００℃程度が適切である。続いて同図
（ｂ）に示す如く島状に形成されたｐｏｌｙ−Ｓｉ層上
にゲート絶縁層３０３を形成する。ゲート絶縁層の形成
方法としては、高温酸化雰囲気中での熱酸化による方
法、常圧あるいは減圧状態でのＣＶＤ法による方法さら
にはスパッタ法による形成方法等種々存在するが、ＴＦ
Ｔ特性に多大な影響を与える。ｐｏｌｙ−Ｓｉとゲート
絶縁層との界面を良好に形成するには、熱酸化によるゲ
ート絶縁層の形成方法が適している。続いてゲート絶縁
層３０３上にゲート電極３０４を形成する。ゲート電極
３０４は、不純物（ここではリン）を高濃度にドーピン
グしたｐｏｌｙ−Ｓｉで形成している。さらにソース領
域およびドレイン領域を、不純物イオンの打ち込みによ
り形成する。３０５は不純物イオンのビームである。こ
のイオン打ち込みにおいて、イオンの加速電圧およびゲ
ート電極の膜厚を適切に選択することで、ゲート電極が
イオン打ち込みのマスクとなり、ソース領域およびドレ
イン領域３０６がセルフアラインに、ｐｏｌｙ−Ｓｉ層
３０２に形成されることになる。ソース領域およびドレ
イン領域３０６の間にはさまれた領域がチャネル領域３
０７である。またｎチャネルＴＦＴを形成する際には、
不純物としては、５族元素のリン・ヒ素・アンチモン等
を、ｐチャネルＴＦＴを形成するには、３族元素のホウ
素・アルミニウム等を選択すればよい。以降イオン打ち
込みした不純物の活性化の為のアニール工程、層間絶縁
層３０８の形成工程、コンタクトホール形成工程そして
引き出し電極３０９の形成工程を経て同図（ｄ）に示す
如くｐｏｌｙ−ＳｉＴＦＴが形成される。
図を、図３にその製造方法を示す。図２において、２０
１は基板、２０２は、ソース領域、ドレイン領域（斜線
部分）および活性領域からなる多結晶シリコン層であ
り、ソース領域およびドレイン領域は、同じ導電型で低
抵抗となるよう不純物がドーピングされている。２０３
はゲート絶縁層で、２０４はゲート電極である。また２
０５は層間絶縁層であり、２０６は引き出し電極であ
る。以下その製造方法について図３を用いて説明する。
最初に基板３０１上にｐｏｌｙ−Ｓｉ層を形成し、同図
（ａ）に示す如く島状に加工する。この際ｐｏｌｙ−Ｓ
ｉ層の形成には、減圧状態での化学気相成長法（以下Ｃ
ＶＤと記す。）が一般に用いられている。反応ガスとし
てはモノシラン、ジシラン、トリシラン等の使用が可能
である。モノシランを反応ガスとして使用する際には、
基板温度として６００℃程度が適切である。続いて同図
（ｂ）に示す如く島状に形成されたｐｏｌｙ−Ｓｉ層上
にゲート絶縁層３０３を形成する。ゲート絶縁層の形成
方法としては、高温酸化雰囲気中での熱酸化による方
法、常圧あるいは減圧状態でのＣＶＤ法による方法さら
にはスパッタ法による形成方法等種々存在するが、ＴＦ
Ｔ特性に多大な影響を与える。ｐｏｌｙ−Ｓｉとゲート
絶縁層との界面を良好に形成するには、熱酸化によるゲ
ート絶縁層の形成方法が適している。続いてゲート絶縁
層３０３上にゲート電極３０４を形成する。ゲート電極
３０４は、不純物（ここではリン）を高濃度にドーピン
グしたｐｏｌｙ−Ｓｉで形成している。さらにソース領
域およびドレイン領域を、不純物イオンの打ち込みによ
り形成する。３０５は不純物イオンのビームである。こ
のイオン打ち込みにおいて、イオンの加速電圧およびゲ
ート電極の膜厚を適切に選択することで、ゲート電極が
イオン打ち込みのマスクとなり、ソース領域およびドレ
イン領域３０６がセルフアラインに、ｐｏｌｙ−Ｓｉ層
３０２に形成されることになる。ソース領域およびドレ
イン領域３０６の間にはさまれた領域がチャネル領域３
０７である。またｎチャネルＴＦＴを形成する際には、
不純物としては、５族元素のリン・ヒ素・アンチモン等
を、ｐチャネルＴＦＴを形成するには、３族元素のホウ
素・アルミニウム等を選択すればよい。以降イオン打ち
込みした不純物の活性化の為のアニール工程、層間絶縁
層３０８の形成工程、コンタクトホール形成工程そして
引き出し電極３０９の形成工程を経て同図（ｄ）に示す
如くｐｏｌｙ−ＳｉＴＦＴが形成される。
【０００４】
【発明が解決しようとする課題】しかしながら上記のよ
うに製造されたｐｏｌｙ−ＳｉＴＦＴは、ＡＭ−ＬＣＤ
のさらなる高精細化・高解像度化が進みＴＦＴの高速応
答性が必要となった場合、ＴＦＴ特性特にオン電流不足
により応用できなくなる。対策としてｐｏｌｙ−Ｓｉ層
の膜厚、特に図３（ｂ）に示す熱酸化によりゲート絶縁
層を形成した後のｐｏｌｙ−Ｓｉ層の膜厚を薄くして、
ＴＦＴのしきい値電圧を下げ、立上がり特性を改善して
オン電流を上げる方法が考えられるが、ｐｏｌｙ−Ｓｉ
層を薄くすることは、図２あるいは図３より明白なよう
に、活性領域のみならずソース領域・ドレイン領域の膜
厚も同時に薄くなる。したがって薄膜化にともないソー
ス領域・ドレイン領域のシート抵抗および引き出し電極
との接触抵抗が上昇し、オン電流はこれら抵抗によって
オン電流が制限されＡＭ−ＬＣＤの高精細化・高解像度
化を進める上で支障となる。
うに製造されたｐｏｌｙ−ＳｉＴＦＴは、ＡＭ−ＬＣＤ
のさらなる高精細化・高解像度化が進みＴＦＴの高速応
答性が必要となった場合、ＴＦＴ特性特にオン電流不足
により応用できなくなる。対策としてｐｏｌｙ−Ｓｉ層
の膜厚、特に図３（ｂ）に示す熱酸化によりゲート絶縁
層を形成した後のｐｏｌｙ−Ｓｉ層の膜厚を薄くして、
ＴＦＴのしきい値電圧を下げ、立上がり特性を改善して
オン電流を上げる方法が考えられるが、ｐｏｌｙ−Ｓｉ
層を薄くすることは、図２あるいは図３より明白なよう
に、活性領域のみならずソース領域・ドレイン領域の膜
厚も同時に薄くなる。したがって薄膜化にともないソー
ス領域・ドレイン領域のシート抵抗および引き出し電極
との接触抵抗が上昇し、オン電流はこれら抵抗によって
オン電流が制限されＡＭ−ＬＣＤの高精細化・高解像度
化を進める上で支障となる。
【０００５】そこで本発明は上記のような課題を解決す
るものであってｐｏｌｙ−Ｓｉ層の形成にあっては、非
単結晶シリコン層の加熱アニールにより結晶化すなわち
固相成長を行ない結晶性の良いｐｏｌｙ−Ｓｉ層を形成
し、またチャネル領域はソース領域・ドレイン領域に比
して膜厚を部分的に薄くし、上記の如く抵抗値の増大を
抑制し、十分なオン電流が得られるｐｏｌｙ−ＳｉＴＦ
Ｔの製造方法を提供することを目的としている。
るものであってｐｏｌｙ−Ｓｉ層の形成にあっては、非
単結晶シリコン層の加熱アニールにより結晶化すなわち
固相成長を行ない結晶性の良いｐｏｌｙ−Ｓｉ層を形成
し、またチャネル領域はソース領域・ドレイン領域に比
して膜厚を部分的に薄くし、上記の如く抵抗値の増大を
抑制し、十分なオン電流が得られるｐｏｌｙ−ＳｉＴＦ
Ｔの製造方法を提供することを目的としている。
【０００６】
【課題を解決するための手段】本発明の薄膜トランジス
タの製造方法は、絶縁基板上に、同じ導電型を有するソ
ース領域およびドレイン領域と、該ソース領域および該
ドレイン領域にはさまれたチャネル領域を有する多結晶
シリコン層と、該多結晶シリコン層上に、ゲート絶縁層
と、該ゲート絶縁層上であって該チャネル領域上にゲー
ト電極とを有してなる薄膜トランジスタの製造方法にお
いて、該絶縁基板上に、非単結晶シリコン層を形成する
工程と、３００℃以上の不活性雰囲気中での第１のアニ
ール工程と、５００〜７００℃の不活性雰囲気中での第
２のアニール工程と、該チャネル領域上はエッチング除
去された絶縁層を形成する工程と、酸化雰囲気中でゲー
ト絶縁層を形成する工程とを有することを特徴とする。
タの製造方法は、絶縁基板上に、同じ導電型を有するソ
ース領域およびドレイン領域と、該ソース領域および該
ドレイン領域にはさまれたチャネル領域を有する多結晶
シリコン層と、該多結晶シリコン層上に、ゲート絶縁層
と、該ゲート絶縁層上であって該チャネル領域上にゲー
ト電極とを有してなる薄膜トランジスタの製造方法にお
いて、該絶縁基板上に、非単結晶シリコン層を形成する
工程と、３００℃以上の不活性雰囲気中での第１のアニ
ール工程と、５００〜７００℃の不活性雰囲気中での第
２のアニール工程と、該チャネル領域上はエッチング除
去された絶縁層を形成する工程と、酸化雰囲気中でゲー
ト絶縁層を形成する工程とを有することを特徴とする。
【０００７】
【実施例】図１に本発明の１実施例を示す。以下同図を
用いて本発明の実施内容を説明する。
用いて本発明の実施内容を説明する。
【０００８】最初に同図（ａ）に示す如く基板１０１上
に、非単結晶シリコン層を形成する。ここで基板１０１
は、石英基板を用いたが、アルミナ等他の基板の使用も
可能である。また非単結晶シリコン層としては、以下に
示す様な方法で形成したものの使用が可能である。 １）基板温度を１５０℃〜３５０℃とし、原料ガスとし
てＳｉＨ4 ，Ｈ2 を用い、グロー放電によるプラズマＣ
ＶＤ法により形成した非晶質シリコン層 ２）基板温度を５００℃以上に保ち、原料ガスとしてＳ
ｉＨ4 を用い、反応管内のガス圧を１ｔａｒｒ以下とし
た減圧状態でのＳｉＨ4 の熱分解気相反応により形成し
た非単結晶シリコン層。この場基板温度を５５０℃程度
あるいはそれ以下の温度では非晶質シリコン層であり、
前記温度より高い場合には、非晶質シリコンと多結晶シ
リコンが混在したものとなる。
に、非単結晶シリコン層を形成する。ここで基板１０１
は、石英基板を用いたが、アルミナ等他の基板の使用も
可能である。また非単結晶シリコン層としては、以下に
示す様な方法で形成したものの使用が可能である。 １）基板温度を１５０℃〜３５０℃とし、原料ガスとし
てＳｉＨ4 ，Ｈ2 を用い、グロー放電によるプラズマＣ
ＶＤ法により形成した非晶質シリコン層 ２）基板温度を５００℃以上に保ち、原料ガスとしてＳ
ｉＨ4 を用い、反応管内のガス圧を１ｔａｒｒ以下とし
た減圧状態でのＳｉＨ4 の熱分解気相反応により形成し
た非単結晶シリコン層。この場基板温度を５５０℃程度
あるいはそれ以下の温度では非晶質シリコン層であり、
前記温度より高い場合には、非晶質シリコンと多結晶シ
リコンが混在したものとなる。
【０００９】本実施例では、この後に不活性雰囲気中で
アニールして多結晶化する固相成長を行なうが、多結晶
化でグレインサイズが大きくかつ欠陥準位密度の少ない
良質なｐｏｌｙ−Ｓｉ層が得られることから上記１）に
記した非晶質シリコン層を用いた。この様にして非晶質
シリコン層を形成した後、多結晶化の為の固相成長アニ
ールを行なう。固相成長アニールには２段階のアニール
を行なう。第１のアニールでは、非晶質シリコン層中に
含まれている水素を抜く為のアニールであり、窒素等不
活性雰囲気中で、３００℃以上の温度で行なう。Ｓｉ−
Ｈ結合を十分に切断するには３５０℃以上必要であるこ
とから、本実施例では４５０℃とした。このようにして
抜水素を行なった後、多結晶化する為の第２のアニール
を実施する。固相成長は、石英管による炉アニールで行
なった。アニール雰囲気としては、窒素等不活性雰囲気
とし、またアニール温度は、５００℃〜７００℃とす
る。この様な低温アニールでは、選択的に結晶成長の活
性化エネルギーの小さな結晶方位を持つ結晶粒のみが成
長し、しかも大粒径となる。本実施例では６００℃と
し、アニール時間として１６時間で固相成長を実施し、
約２μｍ以上の大粒径の多結晶シリコン層１０２が得ら
れた。固相成長後の状態を同図（ａ）に示す。次に同図
（ｂ）に示す様に、多結晶シリコン層１０２を通常のフ
ォトリソグラフィ技術により島状に残す様加工する。こ
の後、ＴＦＴを形成した際チャネル領域となる部分がエ
ッチング除去された絶縁層１０３を形成する。絶縁層と
しては、二酸化シリコン層あるいは窒化シリコン層等の
使用が可能である。ここでは二酸化シリコン層とした。
形成方法としては、酸化雰囲気中での熱酸化法あるい
は、常圧または減圧状態でのＣＶＤ法等があるが、ここ
では常圧ＣＶＤ法で形成した。続いて同図（ｃ）に示す
様にゲート絶縁層１０４を形成する。ゲート絶縁層の形
成には、高温酸化雰囲気中での熱酸化法を用いた。酸化
条件としては、１１５０℃、乾燥酸素雰囲気とした。熱
酸化法を用いることで、同図（ｂ）に示す様にチャネル
領域上には熱酸化工程前に絶縁層が存在しないので、こ
の領域では、酸化の進行が早く、またその他の絶縁層の
存在している領域では酸化の進行が遅くなり、結果とし
て熱酸化後のｐｏｌｙ−Ｓｉ層の残り膜厚は、同図
（ｃ）に示す様に、活性領域となる部分で薄く、その他
の領域で厚い構造となる。本実施例では、活性領域の熱
酸化後のｐｏｌｙ−Ｓｉ膜厚を３００Å程度その他の領
域は５００Å程度以上となるように設定した。またチャ
ネル領域上のゲート絶縁層膜厚は１２００Åとした。初
期のｐｏｌｙ−Ｓｉ膜厚をｔp 、ゲート絶縁層膜厚をｔ
ox、熱酸化後の残りｐｏｌｙ−Ｓｉ膜厚をｔとすると、 ｔ＝ｔｐ−０．４４×ｔox （１） の関係式でほぼｔは算出できる。したがってｔ≒３００
Å、ｔox≒１２００Åとすると、ｔp ≒８３０Åとな
り、初期の非晶質シリコン層は、約８３０Åとすればよ
いことになる。この後同図（ｄ）に示す様に、ゲート電
極１０５を形成する。ここでは、ゲート電極としては、
不純物としてリンを濃度にして１０18ｃｍ-3以上ドーピ
ングしたｐｏｌｙ−Ｓｉを用いた。形成方法は、以下の
ようにして実施した。まずｐｏｌｙ−Ｓｉ層を減圧ＣＶ
Ｄ法等で形成しその後リンを熱拡散し、フォトリソグラ
フィ法でパターニングし、活性領域上のゲート電極とす
るものである。この後にソース領域およびドレイン領域
１０７を形成する為に、イオン化した不純物をゲート電
極あるいはゲート電極上に形成するレジストをマスクと
して、ｐｏｌｙ−Ｓｉ層に導入する。１０６はイオンビ
ームである。ｎチャネルｐｏｌｙ−ＳｉＴＦＴを形成す
るに際しては、不純物として５族元素のリン・ヒ素・ア
ンチモン等を用い、ｐチャネルｐｏｌｙ−ＳｉＴＦＴで
は、３族元素のホウ素・アルミニウム等を用いる。本実
施例では、５族元素としてリン、３族元素としてホウ素
を用いた。ドーズ量としては、１×１０15ｃｍ-2程度と
した。ソース領域およびドレイン領域１０７の間にはさ
まれた領域がチャネル領域１０８である。以後層間絶縁
層１０９を形成した後、コンタクトホールを形成し、そ
の後引き出し電極１１０用の金属たとえばＡｌ−Ｓｉあ
るいはＡｌ−Ｓｉ−Ｃｕをスパッタ法等で形成したの
ち、パターニングして、同図（ｅ）の様な構造のｐｏｌ
ｙ−ＳｉＴＦＴが完成する。
アニールして多結晶化する固相成長を行なうが、多結晶
化でグレインサイズが大きくかつ欠陥準位密度の少ない
良質なｐｏｌｙ−Ｓｉ層が得られることから上記１）に
記した非晶質シリコン層を用いた。この様にして非晶質
シリコン層を形成した後、多結晶化の為の固相成長アニ
ールを行なう。固相成長アニールには２段階のアニール
を行なう。第１のアニールでは、非晶質シリコン層中に
含まれている水素を抜く為のアニールであり、窒素等不
活性雰囲気中で、３００℃以上の温度で行なう。Ｓｉ−
Ｈ結合を十分に切断するには３５０℃以上必要であるこ
とから、本実施例では４５０℃とした。このようにして
抜水素を行なった後、多結晶化する為の第２のアニール
を実施する。固相成長は、石英管による炉アニールで行
なった。アニール雰囲気としては、窒素等不活性雰囲気
とし、またアニール温度は、５００℃〜７００℃とす
る。この様な低温アニールでは、選択的に結晶成長の活
性化エネルギーの小さな結晶方位を持つ結晶粒のみが成
長し、しかも大粒径となる。本実施例では６００℃と
し、アニール時間として１６時間で固相成長を実施し、
約２μｍ以上の大粒径の多結晶シリコン層１０２が得ら
れた。固相成長後の状態を同図（ａ）に示す。次に同図
（ｂ）に示す様に、多結晶シリコン層１０２を通常のフ
ォトリソグラフィ技術により島状に残す様加工する。こ
の後、ＴＦＴを形成した際チャネル領域となる部分がエ
ッチング除去された絶縁層１０３を形成する。絶縁層と
しては、二酸化シリコン層あるいは窒化シリコン層等の
使用が可能である。ここでは二酸化シリコン層とした。
形成方法としては、酸化雰囲気中での熱酸化法あるい
は、常圧または減圧状態でのＣＶＤ法等があるが、ここ
では常圧ＣＶＤ法で形成した。続いて同図（ｃ）に示す
様にゲート絶縁層１０４を形成する。ゲート絶縁層の形
成には、高温酸化雰囲気中での熱酸化法を用いた。酸化
条件としては、１１５０℃、乾燥酸素雰囲気とした。熱
酸化法を用いることで、同図（ｂ）に示す様にチャネル
領域上には熱酸化工程前に絶縁層が存在しないので、こ
の領域では、酸化の進行が早く、またその他の絶縁層の
存在している領域では酸化の進行が遅くなり、結果とし
て熱酸化後のｐｏｌｙ−Ｓｉ層の残り膜厚は、同図
（ｃ）に示す様に、活性領域となる部分で薄く、その他
の領域で厚い構造となる。本実施例では、活性領域の熱
酸化後のｐｏｌｙ−Ｓｉ膜厚を３００Å程度その他の領
域は５００Å程度以上となるように設定した。またチャ
ネル領域上のゲート絶縁層膜厚は１２００Åとした。初
期のｐｏｌｙ−Ｓｉ膜厚をｔp 、ゲート絶縁層膜厚をｔ
ox、熱酸化後の残りｐｏｌｙ−Ｓｉ膜厚をｔとすると、 ｔ＝ｔｐ−０．４４×ｔox （１） の関係式でほぼｔは算出できる。したがってｔ≒３００
Å、ｔox≒１２００Åとすると、ｔp ≒８３０Åとな
り、初期の非晶質シリコン層は、約８３０Åとすればよ
いことになる。この後同図（ｄ）に示す様に、ゲート電
極１０５を形成する。ここでは、ゲート電極としては、
不純物としてリンを濃度にして１０18ｃｍ-3以上ドーピ
ングしたｐｏｌｙ−Ｓｉを用いた。形成方法は、以下の
ようにして実施した。まずｐｏｌｙ−Ｓｉ層を減圧ＣＶ
Ｄ法等で形成しその後リンを熱拡散し、フォトリソグラ
フィ法でパターニングし、活性領域上のゲート電極とす
るものである。この後にソース領域およびドレイン領域
１０７を形成する為に、イオン化した不純物をゲート電
極あるいはゲート電極上に形成するレジストをマスクと
して、ｐｏｌｙ−Ｓｉ層に導入する。１０６はイオンビ
ームである。ｎチャネルｐｏｌｙ−ＳｉＴＦＴを形成す
るに際しては、不純物として５族元素のリン・ヒ素・ア
ンチモン等を用い、ｐチャネルｐｏｌｙ−ＳｉＴＦＴで
は、３族元素のホウ素・アルミニウム等を用いる。本実
施例では、５族元素としてリン、３族元素としてホウ素
を用いた。ドーズ量としては、１×１０15ｃｍ-2程度と
した。ソース領域およびドレイン領域１０７の間にはさ
まれた領域がチャネル領域１０８である。以後層間絶縁
層１０９を形成した後、コンタクトホールを形成し、そ
の後引き出し電極１１０用の金属たとえばＡｌ−Ｓｉあ
るいはＡｌ−Ｓｉ−Ｃｕをスパッタ法等で形成したの
ち、パターニングして、同図（ｅ）の様な構造のｐｏｌ
ｙ−ＳｉＴＦＴが完成する。
【００１０】次に動作について説明する。ここではｎチ
ャネルｐｏｌｙ−ＳｉＴＦＴについて説明する。
ャネルｐｏｌｙ−ＳｉＴＦＴについて説明する。
【００１１】ゲート電極に正のバイアスを印加し徐々に
バイアスを増加させると、ゲート電極下のチャネル領域
に、電子のチャネルが形成される。この状態でソースに
対してドレインに正のバイアスを印加すると、電子の移
動が生じ電流が流れる。この時の電流をオン電流とい
う。一方ゲート電極にバイアスを印加しない状態ではチ
ャネルが形成されず、電流はほとんど流れないことにな
る。この時流れるわずかなリーク電流をオフ電流と言
う。したがって、ソース・ドレイン間に一定のバイアス
を印加しておくことにより、ゲート電極のバイアス状態
で、ソース・ドレイン間に流れる電流を制御できること
になる。例を図４に示す。
バイアスを増加させると、ゲート電極下のチャネル領域
に、電子のチャネルが形成される。この状態でソースに
対してドレインに正のバイアスを印加すると、電子の移
動が生じ電流が流れる。この時の電流をオン電流とい
う。一方ゲート電極にバイアスを印加しない状態ではチ
ャネルが形成されず、電流はほとんど流れないことにな
る。この時流れるわずかなリーク電流をオフ電流と言
う。したがって、ソース・ドレイン間に一定のバイアス
を印加しておくことにより、ゲート電極のバイアス状態
で、ソース・ドレイン間に流れる電流を制御できること
になる。例を図４に示す。
【００１２】この様な特性を示すｐｏｌｙ−ＳｉＴＦＴ
において、ＡＭ−ＬＣＤでの高精細・高解像度化、また
駆動回路をＴＦＴで構成した際等で要求される高速化に
対しては、次の様な要件が必要となる。すなわち、オン
電流が大きく、オフ電流が小さく、大きなオン／オフ比
が得られること、さらには電流が急激に流れ始めるゲー
トバイアス、すなわちしきい値電圧Ｖthが低いこと、ま
たオフ電流からオン電流への立上がりが急峻なことであ
る。
において、ＡＭ−ＬＣＤでの高精細・高解像度化、また
駆動回路をＴＦＴで構成した際等で要求される高速化に
対しては、次の様な要件が必要となる。すなわち、オン
電流が大きく、オフ電流が小さく、大きなオン／オフ比
が得られること、さらには電流が急激に流れ始めるゲー
トバイアス、すなわちしきい値電圧Ｖthが低いこと、ま
たオフ電流からオン電流への立上がりが急峻なことであ
る。
【００１３】ｐｏｌｙ−ＳｉＴＦＴのオン電流・オフ電
流は、活性領域を形成するｐｏｌｙ−Ｓｉ層の結晶性に
大きく影響される。ｐｏｌｙ−Ｓｉ層のグレインサイズ
が大きく、かつ欠陥密度が少なくすることで、電荷担体
（以後キャリアと記す。）の移動度が増加し、高いオン
電流、リークの少ない低オフ電流すなわち、高いオン／
オフ比が得られる。この点に関しては、チャネル領域の
形成に、固相成長法を実施していることから、大グレイ
ンサイズ（≧１μｍ）、低欠陥密度（〜１０11ｃｍ-3）
が達成されている。
流は、活性領域を形成するｐｏｌｙ−Ｓｉ層の結晶性に
大きく影響される。ｐｏｌｙ−Ｓｉ層のグレインサイズ
が大きく、かつ欠陥密度が少なくすることで、電荷担体
（以後キャリアと記す。）の移動度が増加し、高いオン
電流、リークの少ない低オフ電流すなわち、高いオン／
オフ比が得られる。この点に関しては、チャネル領域の
形成に、固相成長法を実施していることから、大グレイ
ンサイズ（≧１μｍ）、低欠陥密度（〜１０11ｃｍ-3）
が達成されている。
【００１４】またＶthの低減に関しては、次のようにし
て達成される。絶縁基板上に形成されたｐｏｌｙ−Ｓｉ
ＴＦＴでは、ゲートバイアスを印加してチャネルを形成
するが、この時、空乏層の広がりはチャネル領域の膜厚
で制限されることになる。したがって空乏層がチャネル
領域全体に広がった以降ゲート電極に加えられるバイア
スは、キャリアを誘起する為に使用され、チャネルが形
成される。以上のことから、Ｖthを低減するには、チャ
ネル領域の膜厚を広くして、空乏層の広がりを低いゲー
トバイアスで完了させることで達成される。しかしなが
ら、従来例で述べた様なｐｏｌｙ−ＳｉＴＦＴの製造方
法では、ソース領域・ドレイン領域の膜厚も同時に薄く
なるので、両領域では生ずる引き出し電極とのコンタク
ト抵抗およびシート抵抗が高くなり、膜厚が特に４００
Å以下となるとオン電流がソース・ドレイン両領域の前
記抵抗で制約を受け、制限されることになる。そこで本
発明では、チャネル領域のゲート絶縁層を形成する前
に、図１に示すように、チャネル領域を除いて絶縁層を
形成してその後熱酸化の工程を実施することにより、ゲ
ート絶縁層形成後のｐｏｌｙ−Ｓｉの膜厚（ｔ）を、ソ
ース・ドレイン領域では厚くまたチャネル領域は、Ｖth
が低くなるよう薄く設定可能でえあることから、抵抗に
制約されることなく電流の向上、すなわちオン電流の増
大が可能となる。本実施例では、ソース・ドレイン領域
のｔを５００Å、チャネル領域のｔを２８０Åとなる様
に設定した。
て達成される。絶縁基板上に形成されたｐｏｌｙ−Ｓｉ
ＴＦＴでは、ゲートバイアスを印加してチャネルを形成
するが、この時、空乏層の広がりはチャネル領域の膜厚
で制限されることになる。したがって空乏層がチャネル
領域全体に広がった以降ゲート電極に加えられるバイア
スは、キャリアを誘起する為に使用され、チャネルが形
成される。以上のことから、Ｖthを低減するには、チャ
ネル領域の膜厚を広くして、空乏層の広がりを低いゲー
トバイアスで完了させることで達成される。しかしなが
ら、従来例で述べた様なｐｏｌｙ−ＳｉＴＦＴの製造方
法では、ソース領域・ドレイン領域の膜厚も同時に薄く
なるので、両領域では生ずる引き出し電極とのコンタク
ト抵抗およびシート抵抗が高くなり、膜厚が特に４００
Å以下となるとオン電流がソース・ドレイン両領域の前
記抵抗で制約を受け、制限されることになる。そこで本
発明では、チャネル領域のゲート絶縁層を形成する前
に、図１に示すように、チャネル領域を除いて絶縁層を
形成してその後熱酸化の工程を実施することにより、ゲ
ート絶縁層形成後のｐｏｌｙ−Ｓｉの膜厚（ｔ）を、ソ
ース・ドレイン領域では厚くまたチャネル領域は、Ｖth
が低くなるよう薄く設定可能でえあることから、抵抗に
制約されることなく電流の向上、すなわちオン電流の増
大が可能となる。本実施例では、ソース・ドレイン領域
のｔを５００Å、チャネル領域のｔを２８０Åとなる様
に設定した。
【００１５】立上がり特性を上げる条件についてもチャ
ネル領域の結晶性が重要であり、ｐｏｌｙ−Ｓｉ層を固
相成長法とし、かつｐｏｌｙ−Ｓｉ層とゲート絶縁層と
の界面を欠陥の少ない良好な界面とする様、高温熱酸化
法としたことで、ソース・ドレイン間バイアス５Ｖの
時、立上がり特性すなわちドレイン電流を１桁増加させ
るに必要なゲートバイアスは、約０．６Ｖと良好であっ
た。
ネル領域の結晶性が重要であり、ｐｏｌｙ−Ｓｉ層を固
相成長法とし、かつｐｏｌｙ−Ｓｉ層とゲート絶縁層と
の界面を欠陥の少ない良好な界面とする様、高温熱酸化
法としたことで、ソース・ドレイン間バイアス５Ｖの
時、立上がり特性すなわちドレイン電流を１桁増加させ
るに必要なゲートバイアスは、約０．６Ｖと良好であっ
た。
【００１６】図４に実施例で得られたｐｏｌｙ−ＳｉＴ
ＦＴ特性を４−３に、従来例で示したｐｏｌｙ−Ｓｉ層
を減圧ＣＶＤ法で形成し、ｔ＝５００Åとしたｐｏｌｙ
−ＳｉＴＦＴ特性を４−１に、また従来例と同様の方法
で作製し、ｔ＝２８０Åとしたｐｏｌｙ−ＳｉＴＦＴ特
性を４−２に示す。同図より明らかな様に、従来例と同
様にして作製したｐｏｌｙ−ＳｉＴＦＴは、ｔがソース
・ドレインそしてチャネル領域すべてが同じ膜厚となる
為に、ｔを薄くすると、Ｖthの低減および立上がり特性
の改善は可能となるが、ソース・ドレイン領域の薄膜化
に共ない、前記抵抗値が増大する為にオン電流の向上が
制限されてしまうことになる。この傾向は、ｔが４５０
Åより薄くなることで顕著となった。
ＦＴ特性を４−３に、従来例で示したｐｏｌｙ−Ｓｉ層
を減圧ＣＶＤ法で形成し、ｔ＝５００Åとしたｐｏｌｙ
−ＳｉＴＦＴ特性を４−１に、また従来例と同様の方法
で作製し、ｔ＝２８０Åとしたｐｏｌｙ−ＳｉＴＦＴ特
性を４−２に示す。同図より明らかな様に、従来例と同
様にして作製したｐｏｌｙ−ＳｉＴＦＴは、ｔがソース
・ドレインそしてチャネル領域すべてが同じ膜厚となる
為に、ｔを薄くすると、Ｖthの低減および立上がり特性
の改善は可能となるが、ソース・ドレイン領域の薄膜化
に共ない、前記抵抗値が増大する為にオン電流の向上が
制限されてしまうことになる。この傾向は、ｔが４５０
Åより薄くなることで顕著となった。
【００１７】一方本発明では、ソース・ドレイン領域は
厚く、チャネル領域を薄く出来、かつチャネル領域の欠
陥密度が減らせるようなｐｏｌｙ−Ｓｉ層の製造方法で
あることから、同図４−３に示す如く良好な特性が得ら
れた。特に同図４−２と４−３は共にチャネル領域でｔ
＝２８０Åと同じであるにもかかわらず、オン電流・オ
フ電流・Ｖth・立上がり特性とすべての特性で改善され
ている。
厚く、チャネル領域を薄く出来、かつチャネル領域の欠
陥密度が減らせるようなｐｏｌｙ−Ｓｉ層の製造方法で
あることから、同図４−３に示す如く良好な特性が得ら
れた。特に同図４−２と４−３は共にチャネル領域でｔ
＝２８０Åと同じであるにもかかわらず、オン電流・オ
フ電流・Ｖth・立上がり特性とすべての特性で改善され
ている。
【００１８】以上ｎチャネルｐｏｌｙ−ＳｉＴＦＴにつ
いて説明したが、極性を逆転することにより、ｐチャネ
ルｐｏｌｙ−ＳｉＴＦＴについても同様の説明ができ
る。したがって、両ｐｏｌｙ−ＳｉＴＦＴにより駆動回
路等構成する場ＣＭＯＳ化が可能となる。
いて説明したが、極性を逆転することにより、ｐチャネ
ルｐｏｌｙ−ＳｉＴＦＴについても同様の説明ができ
る。したがって、両ｐｏｌｙ−ＳｉＴＦＴにより駆動回
路等構成する場ＣＭＯＳ化が可能となる。
【００１９】
【発明の効果】以上説明した様に、本発明によれば以下
の如く多大な効果が得られる。
の如く多大な効果が得られる。
【００２０】本発明では、チャネル領域のｐｏｌｙ−Ｓ
ｉ層の形成に際し非晶質シリコン層の５００〜７００℃
かつ不活性雰囲気中での結晶成長アニールと、チャネル
領域がソース・ドレイン領域に比して薄いｐｏｌｙ−Ｓ
ｉＴＦＴ構造となる様、チャネル領域の熱酸化が、ソー
ス・ドレイン領域よりも早く進行するｐｏｌｙ−ＳｉＴ
ＦＴの製造方法であることから、形成されたｐｏｌｙ−
Ｓｉ層は、グレインサイズが大きく（１μｍ以上）、欠
陥密度が極めて少ないものとなり、かつチャネル領域の
み薄膜化が可能となり、加えてｔについては、ｔp およ
びｔoxの設定により制約可能でありかつｔp およびｔox
はプロセス上のパラメータの調整のみにより変更可能で
あることから、任意の値に制御可能であるので、トラン
ジスタ特性における寄生抵抗によるオン電流制限の極め
て少ない、高いオン電流が得られかつオン電流の低減、
よってオン電流／オフ電流比の増大が達成されるだけで
なく、Ｖthの低減ならびに立上がり特性が急峻になる。
したがって本発明のｐｏｌｙ−ＳｉＴＦＴは、駆動回路
内蔵のＡＭ−ＬＣＤ（例えば、電子式でビューファイン
ダー等）の駆動回路用素子としてまた各画素に設けられ
ているスイッチング素子として広い範囲で応用可能とな
る。加えて今後進行するであろうＡＭ−ＬＣＤの高精細
化・高解像度化で要求される高速性に対しても十分に対
応出来るものである。
ｉ層の形成に際し非晶質シリコン層の５００〜７００℃
かつ不活性雰囲気中での結晶成長アニールと、チャネル
領域がソース・ドレイン領域に比して薄いｐｏｌｙ−Ｓ
ｉＴＦＴ構造となる様、チャネル領域の熱酸化が、ソー
ス・ドレイン領域よりも早く進行するｐｏｌｙ−ＳｉＴ
ＦＴの製造方法であることから、形成されたｐｏｌｙ−
Ｓｉ層は、グレインサイズが大きく（１μｍ以上）、欠
陥密度が極めて少ないものとなり、かつチャネル領域の
み薄膜化が可能となり、加えてｔについては、ｔp およ
びｔoxの設定により制約可能でありかつｔp およびｔox
はプロセス上のパラメータの調整のみにより変更可能で
あることから、任意の値に制御可能であるので、トラン
ジスタ特性における寄生抵抗によるオン電流制限の極め
て少ない、高いオン電流が得られかつオン電流の低減、
よってオン電流／オフ電流比の増大が達成されるだけで
なく、Ｖthの低減ならびに立上がり特性が急峻になる。
したがって本発明のｐｏｌｙ−ＳｉＴＦＴは、駆動回路
内蔵のＡＭ−ＬＣＤ（例えば、電子式でビューファイン
ダー等）の駆動回路用素子としてまた各画素に設けられ
ているスイッチング素子として広い範囲で応用可能とな
る。加えて今後進行するであろうＡＭ−ＬＣＤの高精細
化・高解像度化で要求される高速性に対しても十分に対
応出来るものである。
【図１】本発明のｐｏｌｙ−ＳｉＴＦＴの製造方法を示
す工程図。
す工程図。
【図２】従来のｐｏｌｙ−ＳｉＴＦＴの構造図。
【図３】従来のｐｏｌｙ−ＳｉＴＦＴの製造方法を示す
工程図。
工程図。
【図４】ｐｏｌｙ−ＳｉＴＦＴの特性図。
１０１，２０１，３０１ 基板 １０２，２０２，３０２ 多結晶シリコン層 １０３ 絶縁層 １０４，２０３，３０３ ゲート絶縁層 １０５，２０４，３０４ ゲート電極 １０６，３０５ イオンビーム １０７，３０６ ソース領域およびドレイン領域 １０８，３０７ チャネル領域 １０９，２０５，３０８ 層間絶縁層 １１０，２０６，３０９ 引き出し電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336
Claims (1)
- 【請求項１】絶縁基板上に、同じ導電型を有するソース
領域およびドレイン領域と、該ソース領域および該ドレ
イン領域にはさまれたチャネル領域を有する多結晶シリ
コン層と、該多結晶シリコン層上に、ゲート絶縁層と、
該ゲート絶縁層上であって該チャネル領域上にゲート電
極とを有してなる薄膜トランジスタの製造方法におい
て、該絶縁基板上に、非単結晶シリコン層を形成する工
程と、３００℃以上の不活性雰囲気中での第１のアニー
ル工程と、５００℃〜７００℃の不活性雰囲気中での第
２のアニール工程と、該活性領域上はエッチング除去さ
れた絶縁層を形成する工程と、酸化雰囲気中でゲート絶
縁層を形成する工程とを有することを特徴とする薄膜ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235097A JPH0575126A (ja) | 1991-09-13 | 1991-09-13 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235097A JPH0575126A (ja) | 1991-09-13 | 1991-09-13 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575126A true JPH0575126A (ja) | 1993-03-26 |
Family
ID=16981018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3235097A Pending JPH0575126A (ja) | 1991-09-13 | 1991-09-13 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575126A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7347328B2 (en) | 2001-10-04 | 2008-03-25 | Arca Systems Ag | Collapsible container for transport and storage |
| US8109402B2 (en) | 2001-10-04 | 2012-02-07 | Schoeller Arca Systems Ab | Collapsible container for transport and storage |
-
1991
- 1991-09-13 JP JP3235097A patent/JPH0575126A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7347328B2 (en) | 2001-10-04 | 2008-03-25 | Arca Systems Ag | Collapsible container for transport and storage |
| US8109402B2 (en) | 2001-10-04 | 2012-02-07 | Schoeller Arca Systems Ab | Collapsible container for transport and storage |
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