JPH0756189A - 薄膜半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 様々な簡素化工程により、ＴＦＴのオン電流
の低減を抑えたままでオフリーク電流を低減して、画素
保持特性の優れた液晶ディスプレイを実現する。 【構成】 ゲート電極をマスクとして低濃度のイオン注
入をし、さらに、コンタクトホールから高濃度のイオン
注入する事によってＮｃｈ薄膜トランジスタのみを選択
的にＬＤＤ構造とする。ＰｃｈおよびＮｃｈのソース、
ドレイン部の濃度差により、フォト工程数を変える。 【効果】 画素スイッチングＴＦＴのオフリーク電流お
よびオフリーク電流のはね上がりが低減する。その結
果、フリッカや表示ムラが少なく、さらに画素保持特性
の優れた液晶ディスプレイが実現される。また、オン電
流の低減はない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】基板上に平行に配置された複数の
走査線と、該走査線と直交して配置された複数の信号線
を有し、該信号線と前記走査線の各交点部分に対応し
て、ソース領域が前記信号線に、ドレイン領域が画素電
極に接続され、さらに前記走査線と一体となったゲート
電極を具備した画素スイッチング薄膜トランジスタと、
該画素スイッチング薄膜トランジスタを駆動するために
Ｎｃｈ薄膜トランジスタおよびＰｃｈ薄膜トランジスタ
により構成された駆動回路が同一基板上に集積されたア
クティブマトリックス型液晶表示装置に於いて、前記画
素スイッチング薄膜トランジスタのオフリーク電流を低
減し、画素の保持特性を向上させ、表示ムラやフリッカ
や解像度が優れ、さらに消費電流の少ないアクティブマ
トリックス型液晶表示装置を実現する為の、薄膜半導体
装置の製造方法に関するものである。

【０００２】

【従来の技術】薄膜トランジスタは、アクティブマトリ
ックス型液晶表示装置（以下では液晶ディスプレイと呼
ぶ）において画素のスイッチング素子やドライバー回
路、或いは密着型イメージセンサー、さらにはＳＲＡＭ
（Ｓｔａｔｉｃ ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅｍｏ
ｒｉｅｓ）等へ応用されている。

【０００３】液晶ディスプレイについて説明する。駆動
回路を構成する薄膜トランジスタに関しては、十分に大
きなオン電流が要求される。一方、画素スイッチング薄
膜トランジスタに関しては、画素の保持特性を向上さ
せ、表示ムラやフリッカや解像度の優れたアクティブマ
トリックス型液晶表示装置を実現する為に十分に低いオ
フリーク電流が要求される。さらに、ゲート電極に逆バ
イアス電圧が印加した場合のオフリーク電流の増加（以
下ではオフリーク電流のはね上がりと呼ぶ。）を極力抑
えなければならない（フラットパネルディスプレイ９
１，ｐｐ８０−８７，日経ＢＰ社）。

【０００４】さらに、ハイビジョンＴＶに応用する場合
には、ビデオ信号の書き込み時間を極力短くするため
に、前記画素スイッチング薄膜トランジスタには、十分
に大きなオン電流も要求される。

【０００５】十分なオン電流が得られるという点から多
結晶シリコン薄膜を用いた薄膜トランジスタ（以下では
ｐｏｌｙ−ＳｉＴＦＴと略記する）について説明する。
ｐｏｌｙ−Ｓｉ薄膜には、結晶粒と結晶粒との境界領域
に、欠陥準位が高密度で分布する結晶粒界が存在する。
この欠陥準位の存在とドレイン端に印加される逆バイア
ス電界との相乗効果により、ｐｏｌｙ−ＳｉＴＦＴのオ
フリーク電流のはね上がりは非常に大きい（Ｊｐｎ．
Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，Ｖｏｌ．３１（１９９２）
ｐｐ．２０６−２０９）。前記ドレイン端の電界緩和の
ためにＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造を形成することが有効であることがしられてい
るが、異方性エッチング等の技術を用い、ゲート電極端
部に側壁を形成するという困難な工程が必要となるた
め、ＴＦＴ工程ではこれまでに採用されていない。

【０００６】従来の液晶ディスプレイに於いては、画素
スイッチング薄膜トランジスタは前記ＬＤＤ構造ではな
いのでそのオフリーク電流のはね上がりは非常に大き
い。図８にその特性を示す。横軸はゲート電圧を示し、
縦軸はドレイン電流を示している。ゲート電圧０Ｖから
−２０Ｖがオフ領域である。逆バイアス電圧が大きくな
るにしたがってオフリーク電流は急激に増大する。

【０００７】このように従来の液晶ディスプレイに於い
ては、画素スイッチング薄膜トランジスタのオフリーク
電流のはね上がりが非常に大きかったので、画素保持特
性が不十分であった。そのためにフリッカが大きく、表
示ムラの大きい液晶ディスプレイであった。さらに、も
っと大きなサイズのパネルやハイビジョン用のパネルを
作製する場合に問題となる。また、コモン振り等の新し
い駆動方法を採用した場合には、さらに大きな逆バイア
ス電圧が印加されるため、オフリーク電流に対する要求
はさらにきびしくなる（セミナーテキスト、ＴＦＴカラ
ー液晶の開発技術と特性解析・応用設計、平成３年１１
月２１日・２２日、日本工業技術センター、ｐｐ９−２
４）。

【０００８】

【発明が解決しようとする課題】本発明の目的は、上記
の従来の技術の問題点を解決し、非常に簡単な方法で、
Ｎｃｈ薄膜トランジスタのみを選択的にＬＤＤ構造とす
ることにより、画素スイッチング薄膜トランジスタのオ
フリーク電流のはね上がりを抑えることである。そし
て、画素保持特性を改善して優れた表示特性を有する液
晶ディスプレイを簡単に制作する方法を提供することが
大きな目的である。さらに、画素スイッチング薄膜トラ
ンジスタのオン電流の低下をおさえて、十分に早い書き
込み特性を実現することを目的としている。

【０００９】

【課題を解決するための手段】本発明は、ソース領域、
ドレイン領域、ゲート絶縁膜およびゲート電極を有する
Ｐｃｈ薄膜トランジスタとＮｃｈ薄膜トランジスタを同
一基板上に集積してなる薄膜半導体装置において、前記
Ｎｃｈ薄膜トランジスタのソース、ドレイン部はドーズ
量１×１０^１５ｃｍ^-2未満の低濃度とし、ソース、ドレ
イン電極とのコンタクト部分のみをドーズ量１×１０¹⁵
ｃｍ^-2以上の高濃度としたことを特徴とする。

【００１０】本発明は、マトリックス状に配置された画
素と、該画素を選択するために画素ごとに設置された画
素スイッチングのためのＮｃｈ薄膜トランジスタと、Ｎ
ｃｈ薄膜トランジスタおよびＰｃｈ薄膜トランジスタに
より構成された画素駆動回路とが、同一の絶縁性透明基
板上に集積された薄膜半導体装置の製造方法において、
第１のフォト工程によって、前記Ｎｃｈ薄膜トランジス
タのみに、ゲート電極をマスクとして低濃度のイオン注
入を行い低濃度のソース、ドレイン領域を形成し、第２
のフォト工程によって、Ｐｃｈ薄膜トランジスタのみ
に、ゲート電極をマスクとして高濃度のイオン注入をす
ることにより高濃度のソース、ドレイン領域を形成し、
さらに層間絶縁膜を成膜し、ソース、ドレインのコンタ
クトホールをあけた後、第３のフォト工程によって、前
記Ｎｃｈ薄膜トランジスタのみに高濃度のイオン注入を
行う事により、ソースおよびドレイン電極とソースおよ
びドレイン領域と電極の接触部分のみを高濃度領域とす
る事を特徴とする。

【００１１】さらに、前記低濃度のイオン注入のイオン
ドーズ量は１×１０¹³〜１×１０¹⁵ｃｍ^-2の範囲であ
り、さらに前記高濃度のイオンドーズ量は１×１０¹⁵ｃ
ｍ^-2以上である事を特徴とする。

【００１２】さらに、前記Ｎｃｈ薄膜トランジスタに注
入される不純物イオンは、リンあるいはヒ素等であり、
前記Ｐｃｈ薄膜トランジスタに注入される不純物イオン
は、ボロン等である事を特徴とする。

【００１３】本発明は、マトリックス状に配置された画
素と、該画素を選択するために画素ごとに設置された画
素スイッチングのためのＮｃｈ薄膜トランジスタと、Ｎ
ｃｈ薄膜トランジスタおよびＰｃｈ薄膜トランジスタに
より構成された画素駆動回路とが、同一の絶縁性透明基
板上に集積された薄膜半導体装置の製造方法において、
全部の薄膜トランジスタに対しゲート電極をマスクとし
て、リン或いはヒ素の低濃度のイオン注入を行い、低濃
度のソース、ドレイン領域を形成し、第１のフォト工程
によって、前記Ｐｃｈ薄膜トランジスタのみに、ゲート
電極をマスクとして高濃度のイオン注入をすることによ
り高濃度のソース、ドレイン領域を形成し、さらに層間
絶縁膜を成膜し、ソース、ドレインのコンタクトホール
をあけた後、第２のフォト工程によって、前記Ｎｃｈ薄
膜トランジスタのみに高濃度のイオン注入を行う事によ
り、ソースおよびドレイン電極とソースおよびドレイン
領域と電極の接触部分のみを高濃度領域とする事を特徴
とする。

【００１４】さらに、前記低濃度のイオン注入のイオン
ドーズ量は１×１０¹³〜１×１０¹⁵ｃｍ^-2の範囲であ
り、さらに前記高濃度のイオンドーズ量は１×１０¹⁵ｃ
ｍ^-2以上である事を特徴とする。

【００１５】さらに、前記Ｎｃｈ薄膜トランジスタに注
入される不純物イオンは、リンあるいはヒ素等であり、
前記Ｐｃｈ薄膜トランジスタに注入される不純物イオン
は、ボロン等である事を特徴とする薄膜半導体装置の製
造方法。

【００１６】本発明は、マトリックス状に配置された画
素と、該画素を選択するために画素ごとに設置された画
素スイッチングのためのＮｃｈ薄膜トランジスタと、Ｎ
ｃｈ薄膜トランジスタおよびＰｃｈ薄膜トランジスタに
より構成された画素駆動回路とが、同一の絶縁性透明基
板上に集積された薄膜半導体装置の製造方法において、
全部の薄膜トランジスタに対しゲート電極をマスクとし
て、リン或いはヒ素の低濃度のイオン注入を行い、低濃
度のソース、ドレイン領域を形成し、第１のフォト工程
によって、前記Ｐｃｈ薄膜トランジスタのみに、ゲート
電極をマスクとして高濃度のイオン注入をすることによ
り高濃度のソース、ドレイン領域を形成し、さらに層間
絶縁膜を成膜し、ソース、ドレインのコンタクトホール
をあけた後、前記Ｎｃｈ薄膜トランジスタおよびＰｃｈ
薄膜トランジスタのコンタクトホールを通して高濃度の
リン或いはヒ素をイオン注入する事により、ソースおよ
びドレイン電極とソースおよびドレイン領域と電極の接
触部分のみを高濃度領域とする事を特徴とする。

【００１７】さらに、前記低濃度のイオン注入のイオン
ドーズ量は１×１０¹³〜１×１０¹⁵ｃｍ^-2の範囲である
事を特徴とする。

【００１８】さらに、前記高濃度のイオンドーズ量は１
×１０¹⁵ｃｍ^-2以上である事を特徴とし、さらに、リン
或いはヒ素のドーズ量はボロンのドーズ量よりも少ない
事を特徴とする。

【００１９】さらに、前記Ｎｃｈ薄膜トランジスタに注
入される不純物イオンは、リンあるいはヒ素等であり、
前記Ｐｃｈ薄膜トランジスタに注入される不純物イオン
は、ボロン等である事を特徴とする。

【００２０】

【実施例】

（実施例１）まずはじめに本発明による薄膜半導体装置
の構造を図１に示す。図１は構造断面図である。まず図
１において１−１１は画素スイッチを構成するＮｃｈ薄
膜トランジスタを示し、１−１２はＰｃｈ薄膜トランジ
スタを示している。１−１は絶縁性透明基板、１−２は
薄膜トランジスタの能動領域を構成する半導体薄膜、１
−３はゲート絶縁膜、１−４はゲート電極である。画素
スイッチを構成するＮｃｈ薄膜トランジスタは前記ゲー
ト電極１−４をマスクとして、自己整合的に低濃度のリ
ン、あるいはヒ素の不純物イオンをイオン注入すること
によってＬＤＤ（Ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａ
ｉｎ）領域１−５を形成する。この時のドーズ量は、１
×１０¹³〜１×１０¹⁵ｃｍ^-2程度が適している。その
後、層間絶縁膜１−８を積層し、コンタクトホールを形
成した後、Ｎｃｈ薄膜トランジスタのみに対して、コン
タクトホールから高濃度のリンあるいはヒ素をイオン注
入する。この時のドーズ量は１×１０¹⁵ｃｍ^-2以上が適
している。１−７が高濃度領域である。ゲート電極１−
４の端からコンタクトホールの端までの距離Ｌ_contがオ
フセット長となる。Ｌ_contが１〜２μm以上の時、オフ
リーク電流のはね上がりは急激に低減するが、２μm以
上になるとオン電流が低下し始める。従って、オフリー
ク電流とオン電流との兼ね合いによりＬ_contの長さを決
めなければならない。実験によるとＬ_contは１〜５μm
程度が適していると考えられる。図中に該オフセット長
Ｌ_contを示す。一方、Ｐｃｈ薄膜トランジスタにおいて
は、ゲート電極をマスクとして高濃度のボロンがイオン
注入されるので、ＬＤＤ構造とはならない。１−６は高
濃度のソース領域、ドレイン領域を示す。１−９はソー
ス電極、１−１０はドレイン電極を示す。

【００２１】以下では、画素スイッチング薄膜トランジ
スタとしてＮｃｈ薄膜トランジスタを用いてアクティブ
マトリックス基板を作製する場合を例として、本発明の
製造方法を説明する。もちろん、画素スイッチング薄膜
トランジスタとしてＰｃｈ薄膜トランジスタを用いても
よい。基本的には、イオン注入によるイオン種の違いだ
けなので、ここでの説明は省略する。

【００２２】（実施例２）まず、第１の発明の製造方法
について説明する。図２（ａ）から本発明の説明をはじ
める。絶縁性非晶質材料２−１上に、非単結晶半導体薄
膜２−２を成膜する。前記絶縁性非晶質材料としては、
石英基板、ガラス基板、窒化膜あるいはＳｉＯ₂膜等が
用いられる。石英基板を用いる場合はプロセス温度は１
２００℃程度まで許容されるが、ガラス基板を用いる場
合は、６００℃以下の低温プロセスに制限される。以下
では、石英基板を用い、前記非単結晶半導体薄膜として
固相成長Ｓｉ薄膜を用いた場合を実施例として説明す
る。もちろん、固相成長Ｓｉ薄膜ばかりでなく、減圧Ｃ
ＶＤ法やプラズマＣＶＤ法あるいはスパッタ法等で成膜
された多結晶Ｓｉ薄膜やＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ
Ｉｎｓｕｌａｔｏｒ）を用いても本発明を実現するこ
とができる。

【００２３】プラズマＣＶＤ装置を用い、図２（ａ）に
示すように石英基板２−１上に、ＳｉＨ₄とＨ₂の混合ガ
スを、１３．５６ＭＨｚの高周波グロ−放電により分解
させて非晶質Ｓｉ膜２−２を堆積させる。前記混合ガス
のＳｉＨ₄分圧は１０〜２０％、デポ中の内圧は０．５
〜１．５ｔｏｒｒ程度である。基板温度は２５０℃以
下、１８０℃程度が適している。赤外吸収測定より結合
水素量を求めたところ約８ａｔｏｍｉｃ％であった。前
記非晶質Ｓｉ膜２−２の堆積前のチェンバ−をフレオン
洗浄し、続いて堆積させられた非晶質Ｓｉ膜は２×１０
¹⁸ｃｍ^-3の弗素を含んでいる。従って、本発明において
は、前記フレオン洗浄後、ダミーの堆積を行ってから、
実際の堆積を行う。あるいは、フレオン洗浄を廃止し、
ビ−ズ処理等の別の方法でチェンバ−の洗浄を行う。

【００２４】続いて、該非晶質Ｓｉ膜を、４００℃〜５
００℃で熱処理して水素を放出させる。この工程は、水
素の爆発的な脱離を防ぐことを目的としている。

【００２５】次に、前記非晶質薄膜２−２を固相成長さ
せる。固相成長方法は、石英管による炉アニ−ルが便利
である。アニ−ル雰囲気としては、窒素ガス、水素ガ
ス、アルゴンガス、ヘリウムガスなどを用いる。１×１
０^-6から１×１０^-10Ｔｏｒｒの高真空雰囲気でアニ−
ルを行ってもよい。固相成長アニ−ル温度は５００℃〜
７００℃とする。この様な低温アニ−ルでは選択的に、
結晶成長の活性化エネルギ−の小さな結晶方位を持つ結
晶粒のみが成長し、しかもゆっくりと大きく成長する。
発明者の実験において、アニ−ル温度６００℃、アニ−
ル時間１６時間で固相成長させることにより２μｍ以上
の大粒径シリコン薄膜が得られている。図２（ｂ）にお
いて、２−３は固相成長シリコン薄膜を示している。

【００２６】以上は、固相成長法によるシリコン薄膜の
作製方法について説明したが、そのほかに、ＬＰＣＶＤ
法あるいはスパッタ法や蒸着法等の方法でシリコン薄膜
を作製してもよい。

【００２７】次に、前記固相成長シリコン薄膜をフォト
リソグラフィ法によって図２（ｃ）に示されているよう
に島２−３にパタ−ニングする。島２−３が２個描かれ
ているのはＮｃｈおよびＰｃｈについて説明するためで
ある。

【００２８】次に図２（ｄ）に示されているように、ゲ
−ト酸化膜２−４を形成する。該ゲ−ト酸化膜の形成方
法としてはＬＰＣＶＤ法、あるいは光励起ＣＶＤ法、あ
るいはプラズマＣＶＤ法、ＥＣＲプラズマＣＶＤ法、あ
るいは高真空蒸着法、あるいはプラズマ酸化法、あるい
は高圧酸化法などのような５００℃以下の低温方法があ
る。該低温方法で成膜されたゲ−ト酸化膜は、熱処理す
ることによってより緻密で界面準位の少ない優れた膜と
なる。非晶質絶縁基板２−１として石英基板を用いる場
合は、熱酸化法によることができる。該熱酸化法にはｄ
ｒｙ酸化法とｗｅｔ酸化法とがある。約８００℃以上で
酸化膜が生成される。石英基板を用いるにはたとえば１
０００℃以上のなるべく高い温度でｄｒｙ酸化させるの
が適している。ゲート酸化膜の膜厚は、５００Åから１
５００Å程度が適している。

【００２９】ゲート酸化膜形成後、必要に応じてボロン
をチャネルイオン注入し、チャネルド−プしてもよい。
これは、Ｎｃｈ薄膜トランジスタのスレッシュホルド電
圧がマイナス側にシフトすることを防ぐことを目的とし
ている。前記非晶質シリコン膜のデポ膜厚が５００〜１
５００Å程度の場合は、ボロンのド−ズ量は１×１０¹²
〜５×１０¹²ｃｍ^-2程度が適している。前記非晶質シリ
コン膜の膜厚が５００Å以下の薄い場合にはボロンド−
ズ量を少なくし、目安としては１×１０¹²ｃｍ^-2以下に
する。また、前記膜厚が１５００Å以上の厚い場合には
ボロンド−ズ量を多くし、目安としては５×１０¹²ｃｍ
^-2以上にする。

【００３０】チャネルイオン注入のかわりに、２−２の
シリコン膜の堆積時にボロンを添加してもよい。これ
は、シリコン膜堆積時にチャンバ−中にシランガスと共
にジボランガス（Ｂ₂Ｈ₆）を流して反応させることによ
って得られる。

【００３１】次に図２（ｅ）に示されているように、ゲ
ート電極２−５の形成方法の説明に移る。ここでは低抵
抗の多結晶シリコン膜を用いた場合を例として説明す
る。まず、拡散法を用いた成膜方法について説明する。
ＬＰＣＶＤ法等の方法で多結晶シリコン膜を堆積させ
て、その後９００〜１０００℃のＰＯＣｌ₃拡散法によ
りＰを前記多結晶シリコン膜に添加する。この時、該多
結晶シリコン膜上には薄い酸化膜が皮膜されているの
で、フッ酸を含む水溶液で該酸化膜を除去する。イオン
注入法によりＰを添加する方法もある。その他にドープ
ト多結晶シリコン膜を堆積させることによりゲート電極
２−５とする方法もある。これは、ＳｉＯ₂ガスとＰＨ₃
ガスの混合ガスを分解させることにより成膜する方法で
ある。ＬＰＣＶＤ法では５００〜７００℃での熱分解、
ＰＥＣＶＤ法ではグロー放電分解によって不純物添加多
結晶シリコン膜が成膜される。ＰＥＣＶＤ法では３００
℃程度で非晶質シリコン膜を成膜する事ができる。前述
したような固相成長法により、このドープト非晶質シリ
コン膜を高品質な多結晶シリコン膜に成長させることも
有効な方法である。

【００３２】上記のような方法で１×１０¹⁹ｃｍ^-3以上
のＰが添加された多結晶シリコン膜を５００〜２０００
Å程度堆積させる。この場合、ゲート電極のシート抵抗
は２０〜３０Ω／□程度である。

【００３３】ゲート電極のシート抵抗をさらに低減する
ために、不純物添加多結晶シリコン膜とシリサイド膜を
積層した２層ゲート電極を用いる方法もある。シリサイ
ド膜としては、コバルトシリサイド（ＣｏＳｉ₂）、ま
たはニッケルシリサイド（ＮｉＳｉ）、またはチタンシ
リサイド（ＴｉＳｉ₂）、またはモリブデンシリサイド
（ＭｏＳｉ₂）、またはタングステンシリサイド（ＷＳ
ｉ₂）等がある。シリサイド膜としてＭｏＳｉ₂膜を用い
た場合、１５００Å堆積させたると、シート抵抗は７〜
８Ω／□程度となる。約３分の１のゲート線低抵抗化と
なる。

【００３４】次に、Ｎｃｈ薄膜トランジスタのＬＤＤ領
域の形成方法について説明する。図３（ａ）に示される
ようにＰｃｈ薄膜トランジスタ上にＮフォトレジストマ
スク２−６を形成する。そして、低濃度のリンあるいは
ヒ素をイオン注入する。この時のドーズ量は１×１０¹³
〜１×１０¹⁵ｃｍ^-2程度が適している。２−７がＬＤＤ
領域である。濃度は２×１０¹⁸〜２×１０²⁰ｃｍ^-3程度
である。２−８は不純物のイオンビームを示している。

【００３５】続いて図３（ｂ）に示したようにＰｃｈ薄
膜トランジスタのソース領域及びドレイン領域を形成す
るためのイオン注入を行なう。まず、Ｐフォトレジスト
マスク２−９をＮｃｈ薄膜トランジスタ上に形成し、半
導体層にアクセプタ−型の不純物をイオン注入して自己
整合的にソ−ス領域２−１０およびドレイン領域２−１
１を形成する。２−１２は不純物のイオンビームを示し
ている。

【００３６】前記アクセプタ−型の不純物としては、ボ
ロン（Ｂ）等を用いる。不純物添加方法としては、イオ
ン注入法の他に、レ−ザ−ド−ピング法あるいはプラズ
マド−ピング法などの方法がある。前記絶縁性非晶質材
料２−１として石英基板を用いた場合には熱拡散法を使
うことができる。不純物ド−ズ量は、１×１０¹⁵から１
×１０¹⁷ｃｍ^-2程度とする。不純物濃度に換算すると、
ソ−ス領域２−１０およびドレイン領域２−１１で約１
×１０²⁰から１×１０²²ｃｍ^-3程度である。また、注入
された不純物の濃度分布の最高値が、前記多結晶シリコ
ン薄膜２−３とゲート絶縁膜２−４との界面近傍に存在
するようにイオンの加速エネルギーを設定する。例えば
ゲート酸化膜の膜厚が１２００Åの場合は、イオンの加
速エネルギーを３０〜６０ｋｅＶが適している。

【００３７】続いて、図３（ｃ）に示すように層間絶縁
膜２−１３を成膜する。酸化膜の成膜方法としては、Ｌ
ＰＣＶＤ法、ＡＰＣＶＤ法 プラズマＣＶＤ法、ＥＣＲ
プラズマＣＶＤ法、光励起ＣＶＤ法等の方法がある。さ
らにソースガスとして有機シリコン化合物ＴＥＯＳ（Ｔ
ｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ−Ｓｉｌｉｃａｔ
ｅ）やオゾンを用いる方法がある。ＴＥＯＳを用いると
優れた段差被覆性が実現される。また、ＰＳＧ（Ｐｈｏ
ｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）やＢＳＧ（Ｂ
ｏｒｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）をリフローさせ
るとさらに優れた段差被覆性を実現する事ができる。膜
厚に関しては、数千Åから数μｍ程度が普通である。窒
化膜の形成方法としては、ＬＰＣＶＤ法あるいはプラズ
マＣＶＤ法などが簡単である。反応には、アンモニアガ
ス（ＮＨ₃）とシランガスと窒素ガスとの混合ガス、あ
るいはシランガスと窒素ガスとの混合ガスなどを用い
る。

【００３８】続いて、前記層間絶縁膜の緻密化と前記ソ
−ス領域及びドレイン領域の活性化と結晶性の回復を目
的として活性化アニ−ルを行う。活性化アニ−ルの条件
としては、Ｎ₂ガス雰囲気中で８００〜１０００℃程度
に低温化し、アニ−ル時間を２０分〜１時間程度とす
る。９００〜１０００℃では２０分程度のアニ−ルで不
純物はかなり活性化される。８００〜９００℃では２０
分から１時間のアニ−ルをする。一方、はじめに５００
〜８００℃で１〜２０時間程度のアニ−ルにより結晶性
を充分に回復させた後、９００〜１０００℃の高温で活
性化させるという２段階活性化アニ−ル法も効果があ
る。また、赤外線ランプやハロゲンランプを用いたＲＴ
Ａ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎ
ｇ）法も効果がある。さらには、レ−ザ−ビ−ム等を用
いたレ−ザ−活性化法を利用することも効果がある。

【００３９】次に、水素プラズマ法、あるいは水素イオ
ン注入法、あるいはプラズマ窒化膜からの水素の拡散法
などの方法で水素イオンを導入すると、結晶粒界に存在
するダングリングボンドや、ゲ−ト酸化膜界面などに存
在する欠陥や、ソ−ス、ドレイン部とチャネル部との接
合部に存在する欠陥が不活性化される。この様な水素化
工程は、層間絶縁膜２−１３を積層する前におこなって
もよい。または、後に述べる、ソ−ス電極とドレイン電
極を形成してから前記水素化工程を行ってもよい。

【００４０】次に図３（ｄ）に示すように、層間絶縁膜
２−１３とゲート酸化膜２−４にコンタクトホール２−
１４をフォトエッチングにより形成する。

【００４１】その後、図４（ａ）に示すように、再び、
Ｎフォトレジストマスク２−６をＰｃｈ薄膜トランジス
タの上に形成する。そして、高濃度のリンあるいはヒ素
のイオン注入を行い、Ｎｃｈ薄膜トランジスタのみのコ
ンタクトホール部分に高濃度領域２−１５を形成する。
２−１６は不純物のイオンビームである。

【００４２】図４（ｂ）に示すように、Ｎフォトレジス
トマスク２−６を剥離した後、２回目の活性化アニール
を行って、ソ−ス電極２−１７およびドレイン電極２−
１８を形成する。ゲート電極の端とコンタクトホールの
端との距離Ｌ_contがオフセット長である。該ソ−ス電極
及びドレイン電極は、アルミニュウムあるいはクロムな
どの金属材料で形成する。この様にして薄膜トランジス
タが形成される。

【００４３】（実施例３）次に、第２の発明の製造方法
について説明する。第２の発明は、前記第１の発明に比
べるとフォト工程を１工程少なくできることが特徴であ
る。第１の発明の図２（ｅ）までは共通の工程なので、
図２（ｅ）の続きの図５（ａ）から第２の発明の説明を
する。

【００４４】図５（ａ）に示されるように、基板全面に
わたって低濃度のリンあるいはヒ素をイオン注入する。
この時のドーズ量は１×１０¹³〜１×１０¹⁵ｃｍ^-2程度
が適している。５−１がＬＤＤ領域である。濃度は２×
１０¹⁸〜２×１０²⁰ｃｍ^-3程度である。５−２は不純物
のイオンビームを示している。前記第１の発明では、Ｎ
ｃｈ薄膜トランジスタのみに低濃度のリンあるいはヒ素
をイオン注入したが、説明したように、このドーズ量は
Ｐｃｈ薄膜トランジスタのソース、ドレイン領域のドー
ズ量に比べて１桁程度低い。そこで、第２の発明では全
面に低濃度のイオン注入を行ってフォト工程を１工程省
略した。

【００４５】続いて図５（ｂ）に示したようにＰｃｈ薄
膜トランジスタのソース領域及びドレイン領域を形成す
るためのイオン注入を行なう。まず、Ｐフォトレジスト
マスク５−３をＮｃｈ薄膜トランジスタ上に形成し、半
導体層にアクセプタ−型の不純物をイオン注入して自己
整合的にソ−ス領域５−４およびドレイン領域５−５を
形成する。５−６は不純物のイオンビームを示してい
る。

【００４６】前記アクセプタ−型の不純物としては、ボ
ロン（Ｂ）等を用いる。不純物添加方法としては、イオ
ン注入法の他に、レ−ザ−ド−ピング法あるいはプラズ
マド−ピング法などの方法がある。前記絶縁性非晶質材
料２−１として石英基板を用いた場合には熱拡散法を使
うことができる。不純物ド−ズ量は、１×１０¹⁵から１
×１０¹⁷ｃｍ^-2程度とする。不純物濃度に換算すると、
ソ−ス領域５−４およびドレイン領域５−５で約１×１
０²⁰から１×１０²²ｃｍ^-3程度である。また、注入され
た不純物の濃度分布の最高値が、前記多結晶シリコン薄
膜２−３とゲート絶縁膜２−４との界面近傍に存在する
ようにイオンの加速エネルギーを設定する。例えばゲー
ト酸化膜の膜厚が１２００Åの場合は、イオンの加速エ
ネルギーを３０〜６０ｋｅＶが適している。

【００４７】続いて、図５（ｃ）に示すように層間絶縁
膜５−７を成膜する。酸化膜の成膜方法については、第
１の発明の項で詳しく説明したので、ここでは省略す
る。

【００４８】層間絶縁膜５−７とゲート酸化膜２−４に
コンタクトホール５−８をフォトエッチングにより形成
する。

【００４９】その後、図５（ｄ）に示すように、再び、
Ｎフォトレジストマスク５−９をＰｃｈ薄膜トランジス
タの上に形成する。そして、高濃度のリンあるいはヒ素
のイオン注入を行い、Ｎｃｈ薄膜トランジスタのみのコ
ンタクトホール部分に高濃度領域５−１０を形成する。
２−１１は不純物のイオンビームである。

【００５０】図５（ｅ）に示すように、Ｎフォトレジス
トマスク５−９を剥離した後、２回目の活性化アニール
を行ってソースおよびドレイン部を形成する。その後、
ソ−ス電極５−１２およびドレイン電極５−１３を形成
する。ゲート電極の端とコンタクトホールの端との距離
Ｌ_contがオフセット長である。該ソ−ス電極及びドレイ
ン電極は、アルミニュウムあるいはクロムなどの金属材
料で形成する。この様にして薄膜トランジスタが形成さ
れる。

【００５１】（実施例４）次に、第３の発明の製造方法
について説明する。第３の発明は、前記第２の発明に比
べるとフォト工程をさらに１工程少なくできることが特
徴である。第２の発明の図５（ｃ）までは共通の工程な
ので、図５（ｃ）の続きの図６（ａ）から第３の発明の
説明をする。

【００５２】図６（ａ）に示されているように、コンタ
クトホール５−８を開けた後、高濃度のリンあるいはヒ
素のイオン注入を行い、Ｎｃｈ薄膜トランジスタのコン
タクト部分に高濃度領域６−１を形成する。さらにＰｃ
ｈ薄膜トランジスタのコンタクト部分に高濃度領域６−
２を形成する。６−３は不純物のイオンビームである。

【００５３】前記Ｐｃｈ薄膜トランジスタのソース、ド
レイン領域のドーズ量をＮ_P、そして、コンタクトホー
ル５−８を開けた後の高濃度のリンあるいはヒ素のイオ
ン注入ドーズ量をＮ_Nとする。ここでは、Ｎ_NをＮ_Pより
も少なくすることにより全面Ｎ_Nのイオン注入を可能に
した。従って本発明は、前記第２の発明に比較してフォ
ト工程をさらに１工程省略することが出来るようになっ
た。Ｐｃｈ薄膜トランジスタのソース、ドレイン領域の
ボロンの濃度はコンタクト部分６−２のリンあるいはヒ
素の濃度よりも大きいため、Ｐｃｈ薄膜トランジスタの
特性には悪影響がない。

【００５４】図６（ｃ）に示すように、ソ−ス電極６−
４およびドレイン電極６−５を形成する。ゲート電極の
端とコンタクトホールの端との距離Ｌ_contがオフセット
長である。該ソ−ス電極及びドレイン電極は、アルミニ
ュウムあるいはクロムなどの金属材料で形成する。この
様にして薄膜トランジスタが形成される。

【００５５】

【発明の効果】以上実施例で説明したように、きわめて
簡単な方法によってＮｃｈ薄膜トランジスタのみをＬＤ
Ｄ構造で形成することが可能になった。本発明によって
画素スイッチング薄膜トランジスタのオフリーク電流が
低減できる。その特性を図７に示す。先に説明した図８
に対応したものである。ゲート電圧−２０Ｖでもオフリ
ーク電流は非常に小さく、はね上がりが著しく抑えられ
ている。その結果、液晶ディスプレイのフリッカや表示
ムラ等が著しく向上され、パネル特性向上に対して非常
に大きな効果が期待される。

【００５６】画素スイッチング薄膜トランジスタを選択
的にＬＤＤ構造とするので駆動回路に対しては何等悪影
響は及ぼさない。また、従来のＬＤＤ構造では、オン電
流の低下という重大な問題点があったが、本発明ではＬ
ＤＤ構造のＮｃｈ薄膜トランジスタのコンタクトホール
を通して、ＬＤＤ領域のコンタクト部分に高濃度領域を
形成した。これにより、コンタクト抵抗が大幅に低減さ
れた。従って、オン電流が十分得られるので、高速動作
が可能となる。また、高精細化やハイビジョンＴＶ（Ｈ
ＤＴＶ）の要求特性も満たす。

【００５７】画素スイッチング薄膜トランジスタのオフ
リーク電流は低減され、さらにオフリーク電流のはね上
がりは著しく低下する。その結果、画素保持特性が向上
し、フリッカや表示ムラの極めて少ない良好な液晶ディ
スプレイを実現することが可能となる。一方、表示特性
を向上させるために、コモン振りという駆動方法があ
る。この駆動方法によると画素スイッチング薄膜トラン
ジスタには、さらに大きな逆バイアス電圧が印加される
こととなる。本発明によるとオフリーク電流のはね上が
りは著しく低下するので、コモン振り等の駆動方法にも
十分耐える。従って、さらなる表示特性の向上が期待さ
れる。

【００５８】オフ電流を低下させながら、充分なオン電
流も確保するというように、本発明は極めて大きな効果
を有する。

【００５９】第１の発明では、ＬＤＤ構造のＮｃｈ薄膜
トランジスタとＰｃｈ薄膜トランジスタを完全に別のイ
オン注入によって形成するので、それぞれ優れた特性の
薄膜トランジスタを得ることが出来る。

【００６０】第２の発明では、ＬＤＤ領域を形成するた
めの低濃度のイオン注入を全面にわたって行うことによ
りフォト１工程を省略し、工程を簡略化したものであ
る。

【００６１】第３の発明は、Ｎｃｈ薄膜トランジスタの
ソース、ドレイン領域の濃度を、Ｐｃｈ薄膜トランジス
タのものの濃度よりも少なくすることにより、第１の発
明に比べて、さらにフォト２工程を省略し、工程の簡素
化を進め、製造コストの低減と歩留まり向上を目指した
ものである。

【００６２】従来、異方性エッチングにより、ゲート電
極の端部に側壁を形成してＬＤＤ構造を形成していた。
しかし、本発明によれば、従来技術のような困難で制御
性の悪い工程を省くことができる。

【００６３】本発明にシリサイド膜を用いた２層走査線
を応用すると、走査線のシート抵抗を、従来の多結晶シ
リコンの場合の２５Ω／□から３分の１の８Ω／□程度
に低減することが出来る。この場合にも簡単にＬＤＤ構
造を形成することができる。この結果、オフリーク電流
が極めて少なく、さらに走査線の抵抗値の低いアクティ
ブマトリックス基板を容易に作製することができる。

【００６４】走査線には左右両側からゲート信号が送ら
れているので、走査線に断線が生じても、走査線抵抗が
十分に小さいので信号遅延が小さく、液晶ディスプレイ
の画面表示にはなんら影響ない。従って、ソース線と走
査線の短絡が生じていても、その短絡点の両側の走査線
を切断する事によって短絡欠陥を救済することが出来
る。このように、歩留まり向上に対して大きな効果があ
る。

【００６５】走査線抵抗が小さくなるので、走査線の時
定数τが低減する。従って、画面の中央と端での画素ト
ランジスタの立ち上がり特性が均一になる。その結果、
フリッカ或いは表示ムラを低減する事が出来る。しか
も、走査線のライン容量を低減させなくてもよいので、
画素の保持特性が低下する事はない。このように、本発
明により、画素保持特性を低下させる事なく、フリッカ
或いは表示ムラの極めて少ない液晶ディスプレイを実現
する事が出来る。

【００６６】ハイビジョン用ＴＦＴに関しては、投影型
のディスプレイとして構成するために、ライトバルブ等
が要求される事から４インチ程度の大きなＴＦＴパネル
を作成しなければならない。この様に長い走査線を有す
るパネルを作製する場合に、本発明の効果は一段と大き
くなる。

【００６７】走査線が低抵抗化されるので、付加的な画
素保持容量線を廃止する事が可能になる。従って、開口
率が向上し、その結果、非常に明るい液晶ディスプレイ
を実現する事が可能となる。

【００６８】オフセットゲート構造を有しているので、
画素の保持特性が改善される。さらに、消費電流の低減
に対しても大きな効果が期待される。

【００６９】オン電流の低下がないので、駆動回路の高
速化や高精細化、画素の高密度化等に対しても大きな効
果が期待される。

【００７０】要求されるトランジスタ特性と製造コスト
との低価格化との関係から、様々な簡略工程を選択する
ことができる。従って、製造プロセスの設定に対して自
由度がもてる。

【００７１】実施例では、Ｎｃｈ薄膜トランジスタを画
素のスイッチング素子に用いた場合を例として説明した
が、Ｐｃｈ薄膜トランジスタを画素スイッチング素子に
用いた場合にも本発明は、同様に応用することができ
る。

【００７２】固相成長法を用いることによって、非晶質
絶縁基板上に結晶性の優れたシリコン薄膜を作製するこ
とが可能になったのでＳＯＩ技術の発展に大きく寄与す
るものである。ゲート線の低抵抗化は、固相成長等の方
法で改善された薄膜トランジスタの特性を最大限に引き
出し、非常に優れた液晶ディスプレイを実現する上で大
きな効果がある。

【００７３】本発明を、光電変換素子とその走査回路を
同一チップ内に集積した密着型イメージセンサーに応用
した場合には、読み取り速度の高速化、高解像度化、さ
らに階調をとる場合に非常に大きな効果をうみだす。高
解像度化が達成されるとカラー読み取り用密着型イメ−
ジセンサ−への応用も容易となる。もちろん電源電圧の
低減、消費電流の低減、信頼性の向上に対してもその効
果は大きい。また低温プロセスによって作製することが
できるので、密着型イメージセンサーチップの長尺化が
可能となり、一本のチップでＡ４サイズあるいはＡ３サ
イズの様な大型ファクシミリ用の読み取り装置を実現で
きる。従って、センサーチップの二本継ぎのような手数
がかかり信頼性の悪い技術を回避することができ、実装
歩留りも向上される。

【００７４】石英基板やガラス基板だけではなく、サフ
ァイア基板あるいはＭｇＯ・Ａｌ₂Ｏ₃，ＢＰ，ＣａＦ₂
等の結晶性絶縁基板も用いることができる。

【００７５】以上薄膜トランジスタを例として説明した
が、バイポ−ラトランジスタあるいはヘテロ接合バイポ
−ラトランジスタなど薄膜を利用した素子に対しても、
本発明を応用することができる。また、三次元デバイス
のようなＳＯＩ技術を利用した素子に対しても、本発明
を応用することができる。

【００７６】固相成長法を例にとって本発明について説
明したが、本発明は固相成長法ばかりではなく、ＬＰＣ
ＶＤ法やその他の方法、例えばＥＢ蒸着法やスパッタ法
やＭＢＥ法で成膜したｐｏｌｙ−Ｓｉ薄膜を利用して薄
膜半導体装置を作成する場合にも応用することができ
る。また、一般的なＭＯＳ型半導体装置にも応用するこ
とができる。

【図面の簡単な説明】

【図１】 本発明の実施例を示す薄膜半導体装置の構造
断面図である。

【図２】 （ａ）から（ｅ）は、本特許で提案した薄膜
半導体装置の製造方法の内、第１の発明を示す工程断面
図である。

【図３】 （ａ）から（ｄ）は、本特許で提案した薄膜
半導体装置の製造方法の内、第１の発明を示す工程断面
図である。ただし、（ａ）は、図２（ｅ）から続いてい
る。

【図４】 （ａ）から（ｂ）は、本特許で提案した薄膜
半導体装置の製造方法の内、第１の発明を示す工程断面
図である。ただし、（ａ）は、図３（ｄ）から続いてい
る。

【図５】 （ａ）から（ｅ）は、本特許で提案した薄膜
半導体装置の製造方法の内、第２の発明を示す工程断面
図である。ただし、（ａ）は、図２（ｅ）から続いてい
る。

【図６】 （ａ）から（ｂ）は、本特許で提案した薄膜
半導体装置の製造方法の内、第３の発明を示す工程断面
図である。ただし、（ａ）は、図５（ｃ）から続いてい
る。

【図７】 本発明による画素スイッチング薄膜トランジ
スタに用いられるＮｃｈ薄膜トランジスタの特性を示す
図である。

【図８】 従来の画素スイッチング薄膜トランジスタに
用いられるＮｃｈ薄膜トランジスタの特性を示す図であ
る。

【符号の説明】

１− １ 絶縁性透明基板 １− ２ 多結晶シリコン薄膜 １− ３ ゲート絶縁膜 １− ４ ゲート電極 １− ５ ＬＤＤ領域 １− ６ Ｐｃｈ薄膜トランジスタのソ−ス、ドレイン
領域 １− ７ コンタクト高濃度領域 １− ８ 層間絶縁膜 １−１１ Ｎｃｈ薄膜トランジスタ １−１２ Ｐｃｈ薄膜トランジスタ ２− １ 絶縁性透明基板 ２− ３ 多結晶シリコン薄膜 ２− ４ ゲート絶縁膜 ２− ５ ゲート電極 ２− ６ Ｎフォトレジストマスク ２− ７ Ｎｃｈ薄膜トランジスタのＬＤＤ領域 ２− ９ Ｐフォトレジストマスク ２−１０ Ｐｃｈ薄膜トランジスタのソース領域 ２−１１ Ｐｃｈ薄膜トランジスタのドレイン領域 ２−１３ 層間絶縁膜 ２−１４ コンタクトホール ２−１５ Ｎｃｈ薄膜トランジスタのコンタクト高濃度
領域 ５− １ Ｎｃｈ薄膜トランジスタのＬＤＤ領域 ５−１０ Ｎｃｈ薄膜トランジスタのコンタクト高濃度
領域 ５− ４ Ｐｃｈ薄膜トランジスタのソース領域 ５− ５ Ｐｃｈ薄膜トランジスタのドレイン領域 ６− １ Ｎｃｈ薄膜トランジスタのコンタクト高濃度
領域 ６− ２ Ｐｃｈ薄膜トランジスタのコンタクト高濃度
領域

Claims (11)

【特許請求の範囲】
1. 【請求項１】 ソース領域、ドレイン領域、ゲート絶縁
   膜およびゲート電極を有するＰｃｈ薄膜トランジスタと
   Ｎｃｈ薄膜トランジスタを同一基板上に集積してなる薄
   膜半導体装置において、前記Ｎｃｈ薄膜トランジスタの
   ソース、ドレイン部はドーズ量１×１０¹⁵ｃｍ^-2未満の
   低濃度とし、ソース、ドレイン電極とのコンタクト部分
   のみをドーズ量１×１０¹⁵ｃｍ^-2以上の高濃度としたこ
   とを特徴とする薄膜半導体装置。
2. 【請求項２】 マトリックス状に配置された画素と、該
   画素を選択するために画素ごとに設置された画素スイッ
   チングのためのＮｃｈ薄膜トランジスタと、Ｎｃｈ薄膜
   トランジスタおよびＰｃｈ薄膜トランジスタにより構成
   された画素駆動回路とが、同一の絶縁性透明基板上に集
   積された薄膜半導体装置の製造方法において、第１のフ
   ォト工程によって、前記Ｎｃｈ薄膜トランジスタのみ
   に、ゲート電極をマスクとして低濃度のイオン注入を行
   い低濃度のソース、ドレイン領域を形成し、第２のフォ
   ト工程によって、Ｐｃｈ薄膜トランジスタのみに、ゲー
   ト電極をマスクとして高濃度のイオン注入をすることに
   より高濃度のソース、ドレイン領域を形成し、さらに層
   間絶縁膜を成膜し、ソース、ドレインのコンタクトホー
   ルをあけた後、第３のフォト工程によって、前記Ｎｃｈ
   薄膜トランジスタのみに高濃度のイオン注入を行う事に
   より、ソースおよびドレイン電極とソースおよびドレイ
   ン領域と電極の接触部分のみを高濃度領域とする事を特
   徴とする薄膜半導体装置の製造方法。
3. 【請求項３】 請求項２の、前記低濃度のイオン注入の
   イオンドーズ量は１×１０¹³〜１×１０¹⁵ｃｍ^-2の範囲
   であり、さらに前記高濃度のイオンドーズ量は１×１０
   ¹⁵ｃｍ^-2以上である事を特徴とする薄膜半導体装置の製
   造方法。
4. 【請求項４】 請求項２の、前記Ｎｃｈ薄膜トランジス
   タに注入される不純物イオンは、リンあるいはヒ素等で
   あり、前記Ｐｃｈ薄膜トランジスタに注入される不純物
   イオンは、ボロン等である事を特徴とする薄膜半導体装
   置の製造方法。
5. 【請求項５】 マトリックス状に配置された画素と、該
   画素を選択するために画素ごとに設置された画素スイッ
   チングのためのＮｃｈ薄膜トランジスタと、Ｎｃｈ薄膜
   トランジスタおよびＰｃｈ薄膜トランジスタにより構成
   された画素駆動回路とが、同一の絶縁性透明基板上に集
   積された薄膜半導体装置の製造方法において、全部の薄
   膜トランジスタに対しゲート電極をマスクとして、リン
   或いはヒ素の低濃度のイオン注入を行い、低濃度のソー
   ス、ドレイン領域を形成し、第１のフォト工程によっ
   て、前記Ｐｃｈ薄膜トランジスタのみに、ゲート電極を
   マスクとして高濃度のイオン注入をすることにより高濃
   度のソース、ドレイン領域を形成し、さらに層間絶縁膜
   を成膜し、ソース、ドレインのコンタクトホールをあけ
   た後、第２のフォト工程によって、前記Ｎｃｈ薄膜トラ
   ンジスタのみに高濃度のイオン注入を行う事により、ソ
   ースおよびドレイン電極とソースおよびドレイン領域と
   電極の接触部分のみを高濃度領域とする事を特徴とする
   薄膜半導体装置の製造方法。
6. 【請求項６】 請求項５の、前記低濃度のイオン注入の
   イオンドーズ量は１×１０¹³〜１×１０¹⁵ｃｍ^-2の範囲
   であり、さらに前記高濃度のイオンドーズ量は１×１０
   ¹⁵ｃｍ^-2以上である事を特徴とする薄膜半導体装置の製
   造方法。
7. 【請求項７】 請求項５の、前記Ｎｃｈ薄膜トランジス
   タに注入される不純物イオンは、リンあるいはヒ素等で
   あり、前記Ｐｃｈ薄膜トランジスタに注入される不純物
   イオンは、ボロン等である事を特徴とする薄膜半導体装
   置の製造方法。
8. 【請求項８】 マトリックス状に配置された画素と、該
   画素を選択するために画素ごとに設置された画素スイッ
   チングのためのＮｃｈ薄膜トランジスタと、Ｎｃｈ薄膜
   トランジスタおよびＰｃｈ薄膜トランジスタにより構成
   された画素駆動回路とが、同一の絶縁性透明基板上に集
   積された薄膜半導体装置の製造方法において、全部の薄
   膜トランジスタに対しゲート電極をマスクとして、リン
   或いはヒ素の低濃度のイオン注入を行い、低濃度のソー
   ス、ドレイン領域を形成し、第１のフォト工程によっ
   て、前記Ｐｃｈ薄膜トランジスタのみに、ゲート電極を
   マスクとして高濃度のイオン注入をすることにより高濃
   度のソース、ドレイン領域を形成し、さらに層間絶縁膜
   を成膜し、ソース、ドレインのコンタクトホールをあけ
   た後、前記Ｎｃｈ薄膜トランジスタおよびＰｃｈ薄膜ト
   ランジスタのコンタクトホールを通して高濃度のリン或
   いはヒ素をイオン注入する事により、ソースおよびドレ
   イン電極とソースおよびドレイン領域と電極の接触部分
   のみを高濃度領域とする事を特徴とする薄膜半導体装置
   の製造方法。
9. 【請求項９】 請求項８の、前記低濃度のイオン注入の
   イオンドーズ量は１×１０¹³〜１×１０¹⁵ｃｍ^-2の範囲
   である事を特徴とする薄膜半導体装置の製造方法。
10. 【請求項１０】 請求項８の、前記高濃度のイオンドー
    ズ量は１×１０¹⁵ｃｍ^-2以上である事を特徴とし、さら
    に、リン或いはヒ素のドーズ量はボロンのドーズ量より
    も少ない事を特徴とする薄膜半導体装置の製造方法。
11. 【請求項１１】 請求項８の、前記Ｎｃｈ薄膜トランジ
    スタに注入される不純物イオンは、リンあるいはヒ素等
    であり、前記Ｐｃｈ薄膜トランジスタに注入される不純
    物イオンは、ボロン等である事を特徴とする薄膜半導体
    装置の製造方法。