JPWO2016175086A1 - 半導体装置及びその製造方法 - Google Patents
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Abstract
Description
以下、図面を参照しながら、本発明による半導体装置の実施形態を説明する。本明細書では、「半導体装置」は、機能回路が形成された基板やアクティブマトリクス基板、および、液晶表示装置や有機EL表示装置などの表示装置を広く含むものとする。
以下、図面を参照しながら、本発明による第2の実施形態の半導体装置を説明する。
c2<c1<c5 (1)
c4<c3<c5 (2)
c1=c3 (3)
以下、図面を参照しながら、本発明による第3の実施形態の半導体装置を説明する。本実施形態の半導体装置は、同一基板上に、LDD構造を有する第1導電型のTFT、GOLD構造を有する第1導電型のTFT、および第2導電型のTFTを備えている。また、本実施形態では、LDD構造およびGOLD構造TFTのチャネル領域に閾値電圧を調整するためのドーピング(チャネルドーピング)が施されている。
3A、3B,3C 半導体層
5 ゲート絶縁層
7A、7B、7C ゲート電極
8A、8B、8C ソース電極
9A、9B、9C ドレイン電極
11 層間絶縁層
13A、13B、13C ソースコンタクトホール
14A、14B、14C ドレインコンタクトホール
30A、30B 低濃度注入領域
31A、31B、31C チャネル領域
32A、32B LDD領域(低濃度不純物領域)
33sA、33sB、38s ソース領域(高濃度不純物領域)
33dA、33dB、38d ドレイン領域(高濃度不純物領域)
34 第1LDD領域(高濃度LDD領域)
35 第2LDD領域(低濃度LDD領域、NM領域)
36 第3LDD領域(高濃度LDD領域)
37 第4LDD領域(低濃度LDD領域)
39s ソースコンタクト領域
39d ドレインコンタクト領域
41、42、44、45、47、49 レジストマスク
50A、50B、50C 低濃度注入領域
200、201、202 GOLD構造TFT
100、101、102 LDD構造TFT
Claims (19)
- 基板上に少なくとも1つの薄膜トランジスタを備えた半導体装置であって、前記少なくとも1つの薄膜トランジスタは、
チャネル領域と、第1導電型の不純物を含む高濃度不純物領域と、前記チャネル領域と前記高濃度不純物領域との間に位置し、前記高濃度不純物領域よりも低く、かつ、前記チャネル領域よりも高い濃度で前記第1導電型の不純物を含む低濃度不純物領域とを有する半導体層と、
前記半導体層の上に形成されたゲート絶縁層と、
前記ゲート絶縁層の上に設けられ、少なくとも前記チャネル領域と重なるように配置されたゲート電極と
前記ゲート電極および前記ゲート絶縁層上に形成された層間絶縁層と、
前記半導体層に接続されたソース電極およびドレイン電極と
を備え、
前記層間絶縁層および前記ゲート絶縁層には、前記半導体層に達するコンタクトホールが設けられており、前記ソース電極およびドレイン電極の少なくとも一方は、前記層間絶縁層上および前記コンタクトホール内に形成され、前記コンタクトホール内で前記高濃度不純物領域と接し、
前記コンタクトホールの側壁において、前記ゲート絶縁層および前記層間絶縁層の側面は整合しており、
前記半導体層の上面において、前記コンタクトホールの縁部と、前記高濃度不純物領域の縁部とは整合している、半導体装置。 - 前記基板の法線方向から見たとき、前記高濃度不純物領域は、前記低濃度不純物領域の内部に位置している、請求項1に記載の半導体装置。
- 前記少なくとも1つの薄膜トランジスタは、第1薄膜トランジスタを含み、
前記第1薄膜トランジスタでは、前記低濃度不純物領域の一部は、前記ゲート絶縁層を介して前記ゲート電極で覆われている、請求項1または2に記載の半導体装置。 - 前記少なくとも1つの薄膜トランジスタは、第2薄膜トランジスタを含み、
前記第2薄膜トランジスタでは、前記低濃度不純物領域の前記チャネル領域側の端部は、前記ゲート電極の端部と整合している、請求項1から3のいずれかに記載の半導体装置。 - 前記第1薄膜トランジスタにおいて、前記低濃度不純物領域は、前記ゲート絶縁層を介して前記ゲート電極と重ならない第1低濃度不純物領域と、前記ゲート電極と重なる第2低濃度不純物領域とを含み、前記第1低濃度不純物領域は、前記第2低濃度不純物領域よりも高い濃度で前記第1導電型の不純物を含む、請求項3に記載の半導体装置。
- 前記少なくとも1つの薄膜トランジスタは、第2薄膜トランジスタをさらに含み、前記第2薄膜トランジスタでは、前記低濃度不純物領域の前記チャネル領域側の端部は、前記ゲート電極の端部と整合しており、
前記第2薄膜トランジスタにおいて、前記低濃度不純物領域は、前記高濃度不純物領域と接する第3低濃度不純物領域と、前記第3低濃度不純物領域よりも前記チャネル領域側に位置する第4低濃度不純物領域とを含み、前記第3低濃度不純物領域は、前記第4低濃度不純物領域よりも高い濃度で前記第1導電型の不純物を含む、請求項5に記載の半導体装置。 - 前記第1薄膜トランジスタの前記第1低濃度不純物領域と、前記第2薄膜トランジスタの前記第3低濃度不純物領域とは同一の不純物元素を含み、前記第1および第3低濃度不純物領域の厚さ方向における前記第1導電型の不純物の濃度プロファイルは略等しい、請求項6に記載の半導体装置。
- 前記少なくとも1つの薄膜トランジスタとは異なる導電型を有する他の薄膜トランジスタをさらに含み、
前記他の薄膜トランジスタは、
チャネル領域と、コンタクト領域と、前記チャネル領域と前記コンタクト領域との間に位置し、第2導電型の不純物を含む他の高濃度不純物領域とを有する半導体層であって、前記コンタクト領域は、前記他の高濃度不純物と同じ濃度で前記第2導電型の不純物を含み、かつ、前記他の高濃度不純物よりも高い濃度で前記第1導電型の不純物を含む、他の半導体層と、
前記他の半導体層上に延設された前記ゲート絶縁層と、
前記ゲート絶縁層の上に設けられた他のゲート電極と
前記他のゲート電極および前記ゲート絶縁層上に延設された前記層間絶縁層と、
前記他の半導体層に接続された他のソース電極および他のドレイン電極と
を備え、
前記層間絶縁層および前記ゲート絶縁層には、前記他の半導体層に達する他のコンタクトホールが設けられており、前記他のソース電極および他のドレイン電極の少なくとも一方は、前記層間絶縁層上および前記他のコンタクトホール内に形成され、前記他のコンタクトホール内で前記コンタクト領域と接し、
前記他のコンタクトホールの側壁において、前記ゲート絶縁層および前記層間絶縁層の側面は整合しており、
前記他の半導体層の上面において、前記他のコンタクトホールの縁部と、前記コンタクト領域の縁部とは整合している、請求項1から7のいずれかに記載の半導体装置。 - 少なくとも1つ薄膜トランジスタを基板上に備えた半導体装置の製造方法であって、
(a)基板上に、チャネル領域と、前記チャネル領域よりも高い濃度で第1導電型の不純物を含む低濃度不純物領域とを含む島状の半導体層、前記半導体層を覆うゲート絶縁層、および前記ゲート絶縁層上に配置されたゲート電極を形成する工程と、
(b)前記ゲート絶縁層および前記ゲート電極上に層間絶縁層を形成する工程と、
(c)前記層間絶縁層上にマスクを形成し、前記マスクを用いて前記ゲート絶縁層および前記層間絶縁層を同時にエッチングすることによって、前記ゲート絶縁層および前記層間絶縁層に、前記低濃度不純物領域の一部を露出するコンタクトホールを形成する工程と、
(d)前記コンタクトホールを介して、前記半導体層における前記低濃度不純物領域の前記一部に第1導電型の不純物を注入することによって、高濃度不純物領域を形成する工程と、
(e)前記層間絶縁層上および前記コンタクトホール内に、前記高濃度不純物領域と接するように電極を形成する工程と
を包含する半導体装置の製造方法。 - 前記工程(d)よりも前に、前記低濃度不純物領域に対して、第1の活性化アニールを行い、
前記工程(d)よりも後に、前記高濃度不純物領域に対して、第2の活性化アニールを行う、請求項9に記載の半導体装置の製造方法。 - 前記第2の活性化アニールは、前記第1の活性化アニールよりも低い温度で行う、請求項10に記載の半導体装置の製造方法。
- 前記工程(a)は、前記半導体層の一部に、前記第1導電型の不純物を注入する第1のイオン注入工程を含み、
前記工程(d)では、前記第1のイオン注入工程よりも低いドーズ量または低い加速電圧で、前記第1導電型の不純物の注入を行う、請求項9から11のいずれかに記載の半導体装置の製造方法。 - 前記工程(a)において、前記低濃度不純物領域の少なくとも一部は、前記ゲート絶縁層を介して前記ゲート電極と重なっている、請求項9から12のいずれかに記載の半導体装置の製造方法。
- 少なくとも第1薄膜トランジスタおよび第2薄膜トランジスタを基板上に備えた半導体装置の製造方法であって、
(a)基板上に、第1薄膜トランジスタの活性層となる第1半導体層と、第2薄膜トランジスタの活性層となる第2半導体層とを形成し、前記第1および第2半導体層を覆うゲート絶縁層を形成する工程と、
(b)前記第1半導体層の一部および前記第2半導体層の一部に、第1導電型の不純物を注入する第1の注入工程と、
(c)前記第1半導体層のうち前記第1の注入工程で不純物が注入された領域の一部およびチャネル領域となる部分の上に第1ゲート電極を形成し、前記第2半導体層のうち前記第1の注入工程で不純物が注入されなかった領域の一部上に第1ゲート電極を形成する工程と、
(d)前記第1および第2ゲート電極をマスクとして、前記第1および第2半導体層に第1導電型の不純物を注入する第2の注入工程であって、これにより、前記第1半導体層のうち前記第1および第2の注入工程の両方で不純物が注入された領域が第1低濃度不純物領域、前記第1の注入工程で不純物が注入され、かつ、前記第2ゲート電極で覆われていたために前記第2の注入工程で不純物が注入されなかった領域が第2低濃度不純物領域となり、前記第2半導体層のうち前記第1および第2の注入工程の両方で不純物が注入された領域が第3低濃度不純物領域、前記第2の注入工程で不純物が注入され、前記第1の注入工程で不純物が注入されなかった領域が第4低濃度不純物領域となる、第2のイオン注入工程と、
(e)前記ゲート絶縁層、前記第1ゲート電極および第2ゲート電極上に層間絶縁層を形成する工程と、
(f)前記層間絶縁層上にマスクを形成し、前記マスクを用いて前記ゲート絶縁層および前記層間絶縁層を同時にエッチングすることによって、前記ゲート絶縁層および前記層間絶縁層に、前記第1低濃度不純物領域の一部を露出する第1コンタクトホールと、前記第3低濃度不純物領域の一部を露出する第2コンタクトホールとを形成する工程と、
(g)前記第1および第2コンタクトホールを介して、前記第1および第3低濃度不純物領域の前記一部に第1導電型の不純物を注入することによって、前記第1半導体層に第1高濃度不純物領域を形成し、前記第2半導体層に第2高濃度不純物領域を形成する工程と、
(h)前記層間絶縁層上および前記第1コンタクトホール内に、前記第1高濃度不純物領域と接する第1の電極を形成し、前記層間絶縁層上および前記第2コンタクトホール内に、前記第2高濃度不純物領域と接する第2の電極を形成する工程と
を包含する半導体装置の製造方法。 - 前記工程(g)よりも前に、前第1、第2、第3および第4低濃度不純物領域に対して、第1の活性化アニールを行い、
前記工程(g)よりも後に、前記第1および第2高濃度不純物領域に対して、第2の活性化アニールを行う、請求項14に記載の半導体装置の製造方法。
- 前記第2の活性化アニールは、前記第1の活性化アニールよりも低い温度で行う、請求項14または15に記載の半導体装置の製造方法。
- 前記工程(g)では、前記第1および第2のイオン注入工程よりも低いドーズ量または低い加速電圧で、前記第1導電型の不純物の注入を行う、請求項14から16のいずれかに記載の半導体装置の製造方法。
- 前記第1および第2薄膜トランジスタとは導電型の異なる第3薄膜トランジスタをさらに備え、
前記工程(a)は、前記基板上に第3半導体層を形成する工程を含み、前記ゲート絶縁層は前記第3半導体層上にも延設され、
前記工程(c)は、前記第3半導体層上に第3ゲート電極を形成する工程を含み、
前記工程(c)の後、前記工程(e)の前に、前記第3ゲート電極をマスクとして第2導電型の不純物を前記第3半導体層に注入することによって、前記第3半導体層に第3高濃度不純物領域を形成する工程をさらに含み、
前記工程(e)において前記層間絶縁層は、前記第3ゲート電極上にも延設され、
前記工程(f)は、前記ゲート絶縁層および前記層間絶縁層に、前記第3高濃度不純物領域の一部を露出する第3コンタクトホールを形成する工程を含み、
前記工程(g)は、前記第3コンタクトホールを介して、前記第3高濃度不純物領域の前記一部に第1導電型の不純物を注入することによって、前記第3半導体層にコンタクト領域を形成する工程を含み、
前記工程(h)は、前記層間絶縁層上および前記第3コンタクトホール内に、前記コンタクト領域と接する第3の電極を形成する工程を含む、請求項14から17のいずれかに記載の半導体装置の製造方法。 - 前記工程(b)の前記第1の注入工程は、前記第1、第2および第3半導体層上にそれぞれ配置された第1、第2および第3マスクを用いて行い、前記第3マスクは多階調マスクであり、
前記第1の注入工程の後、前記工程(c)の前に、
前記第1および第2マスクを除去するとともに、前記第3マスクの一部を除去する工程と、
前記第3マスクの一部を用いて、前記第1および第2半導体層のチャネル領域となる部分を含む領域に不純物を注入する工程と
をさらに包含する、請求項18に記載の半導体装置の製造方法。
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