JP2009206434A - 表示装置およびその製造方法 - Google Patents

表示装置およびその製造方法 Download PDF

Info

Publication number
JP2009206434A
JP2009206434A JP2008049876A JP2008049876A JP2009206434A JP 2009206434 A JP2009206434 A JP 2009206434A JP 2008049876 A JP2008049876 A JP 2008049876A JP 2008049876 A JP2008049876 A JP 2008049876A JP 2009206434 A JP2009206434 A JP 2009206434A
Authority
JP
Japan
Prior art keywords
semiconductor layer
insulating film
gate electrode
layer
concentration impurity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008049876A
Other languages
English (en)
Inventor
Takashi Noda
剛史 野田
Toshio Miyazawa
敏夫 宮沢
Takuo Kaito
拓生 海東
Daisuke Sonoda
大介 園田
Takeshi Kuriyagawa
武 栗谷川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Display Inc
Original Assignee
Hitachi Displays Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Displays Ltd filed Critical Hitachi Displays Ltd
Priority to JP2008049876A priority Critical patent/JP2009206434A/ja
Priority to US12/379,095 priority patent/US20090218574A1/en
Publication of JP2009206434A publication Critical patent/JP2009206434A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】濃度不純物層であるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）層を有する薄膜トランジスタを備え、製造工数の低減を図った表示装置の製造方法を提供する。
【解決手段】基板上に薄膜トランジスタＴＦＴを備える表示装置であって、前記薄膜トランジスタは、ゲート電極ＧＴ、該ゲート電極を被って形成されるゲート絶縁膜、該ゲート絶縁膜上に前記ゲート電極を跨いで形成される半導体層ＰＳ、該半導体層を被って形成される絶縁膜、該絶縁膜に形成したコンタクトホールを通して前記半導体層の前記ゲート電極を間にした各側にそれぞれ接続されて形成される一対の電極を備えて構成され、前記半導体層の前記各電極のそれぞれの接続箇所において第１の導電型の高濃度不純物層が形成され、前記各高濃度不純物層のうち少なくとも一方の高濃度不純物層を囲んで環状の第１の導電型の低濃度不純物層が、その周囲に前記半導体層の領域を有して形成されている。
【選択図】図１

Description

本発明は表示装置およびその製造方法に係り、基板に薄膜トランジスタが形成されている表示装置およびその製造方法に関する。
アクティブ・マトリックス型の表示装置は、マトリックス状に配置された各画素において、行方向に配列された各画素に共通の信号線（ゲート信号線）に走査信号を供給することにより、それらの画素を列方向に順次選択し、その選択のタイミングに合わせ、列方向に配列された各画素に共通の信号線（ドレイン信号線）を通して映像信号を供給するように構成されている。
このため、各画素には、前記走査信号の供給によって、ドレイン信号線からの映像信号を当該画素（画素電極）に取り込むための薄膜トランジスタを備える。
また、前記画素が形成された基板の同一の基板に、前記ゲート信号線に走査信号を供給し、また、前記ドレイン信号線に映像信号を供給するための駆動回路を備え、この駆動回路においても複数の薄膜トランジスタを含む回路によって構成されている。
ここで、薄膜トランジスタは、たとえば、ゲート電極を被って形成されるゲート絶縁膜の上面に該ゲート電極を跨いで半導体層が形成され、この半導体層の上面において前記ゲート電極の上方の領域（チャネル領域）を間にして互いに対向配置される一対の電極（ドレイン電極、ソース電極）を備える、いわゆるＭＩＳ（Metal Insulator Semiconductor）型トランジスタとして構成されている。
そして、前記半導体層において各電極と接続される部分はコンタクト層として高濃度不純物層を備え、チャネル領域側に同じ導電型の低濃度不純物層を形成したものが知られている。
前記低濃度不純物層はいわゆるＬＤＤ（Lightly Doped Drain）層と称され、たとえば、前記コンタクト層とゲート電極との間の電界集中の緩和を図る効果を奏する。
このような薄膜トランジスタを備える表示装置はたとえば下記特許文献１に開示がなされている。
特開平１０−９６９５６号公報
しかし、このような構成からなる薄膜トランジスタは、前記ＬＤＤ層を形成するのに特別の工程を必要とするもので、製造工数の増大を免れ得ないものであった。
本発明者等は、このような製造工数の増大は、前記ＬＤＤ層が前記コンタクト層に対してチャネル領域側にのみ形成していることに原因することを見出し、前記ＬＤＤ層を新規な形状とすることにより、製造工数の増大をもたらすことのない構成とすることができるに至った。
本発明の目的は、ＬＤＤ層を有する薄膜トランジスタを備え、製造工数の増大をもたらすことのない構成の表示装置を提供することにある。
本発明の他の目的は、ＬＤＤ層を有する薄膜トランジスタを備え、製造工数の低減を図った表示装置の製造方法を提供することにある。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
（１）本発明による表示装置は、たとえば、基板上に薄膜トランジスタを備える表示装置であって、
前記薄膜トランジスタは、ゲート電極、該ゲート電極を被って形成されるゲート絶縁膜、該ゲート絶縁膜上に前記ゲート電極を跨いで形成される半導体層、該半導体層を被って形成される絶縁膜、該絶縁膜に形成したコンタクトホールを通して前記半導体層の前記ゲート電極を間にした各側にそれぞれ接続されて形成される一対の電極を備えて構成され、
前記半導体層の前記各電極のそれぞれの接続箇所において第１の導電型の高濃度不純物層が形成され、
前記各高濃度不純物層のうち少なくとも一方の高濃度不純物層を囲んで環状の第１の導電型の低濃度不純物層が、その周囲に前記半導体層の領域を有して形成されていることを特徴とする。
（２）本発明による表示装置は、たとえば、基板上に薄膜トランジスタを備える表示装置であって、
前記薄膜トランジスタは、ゲート電極、該ゲート電極を被って形成されるゲート絶縁膜、該ゲート絶縁膜上に前記ゲート電極を跨いで形成される半導体層、該半導体層を被って形成される絶縁膜、該絶縁膜に形成したコンタクトホールを通して前記半導体層の前記ゲート電極を間にした各側にそれぞれ接続されて形成される一対の電極を備えて構成され、
前記半導体層の前記各電極のそれぞれの接続箇所において第１の導電型の高濃度不純物層が形成され、
前記各高濃度不純物層のうち少なくとも一方の高濃度不純物層を囲んで環状の第１の導電型の低濃度不純物層が、その周囲のうち前記薄膜トランジスタのチャネル領域を除いた側に前記半導体層の領域を有することなく形成されていることを特徴とする。
（３）本発明による表示装置は、たとえば、基板上に薄膜トランジスタを備える表示装置であって、
前記薄膜トランジスタは、ゲート電極、該ゲート電極を被って形成されるゲート絶縁膜、該ゲート絶縁膜上に前記ゲート電極を跨いで形成される半導体層、該半導体層を被って形成される絶縁膜、該絶縁膜に形成したコンタクトホールを通して前記半導体層の前記ゲート電極を間にした各側にそれぞれ接続されて形成される一対の電極を備えて構成され、
前記半導体層の前記各電極のそれぞれの接続箇所において第１の導電型の高濃度不純物層が形成され、
前記各高濃度不純物層のうち少なくとも一方の高濃度不純物層を囲んで環状の第１の導電型の低濃度不純物層が、その周囲に前記半導体層の領域を有して形成され、
前記低濃度不純物層は、その全域において前記電極と接続されていることを特徴とする。
（４）本発明による表示装置は、たとえば、基板上に薄膜トランジスタを備える表示装置であって、
前記薄膜トランジスタは、ゲート電極、該ゲート電極を被って形成されるゲート絶縁膜、該ゲート絶縁膜上に前記ゲート電極を跨いで形成される半導体層、該半導体層を被って形成される絶縁膜、該絶縁膜に形成したコンタクトホールを通して前記半導体層の前記ゲート電極を間にした各側にそれぞれ接続されて形成される一対の電極を備えて構成され、
前記半導体層の前記各電極のそれぞれの接続箇所において第１の導電型の高濃度不純物層が形成され、
前記各高濃度不純物層のうち少なくとも一方の高濃度不純物層を囲んで環状の第１の導電型の低濃度不純物層が、その周囲に前記半導体層の領域を有して形成され、
前記低濃度不純物層は、薄膜トランジスタのチャネル領域側の部分を除く他の部分において前記電極と接続されていることを特徴とする。
（５）本発明による表示装置は、（１）、（２）、（３）、（４）のうちいずれかの構成を前提とし、半導体層は多結晶半導体層であることを特徴とする。
（６）本発明による表示装置の製造方法は、たとえば、薄膜トランジスタの形成領域に、ゲート電極、該ゲート電極を被って形成されるゲート絶縁膜、該ゲート絶縁膜上に前記ゲート電極を跨いで形成される半導体層、該半導体層を被って形成される絶縁膜を有する基板を用意する工程と、
前記絶縁膜に、孔が形成されたフォトレジスト膜をマスクとしたエッチングによって、前記半導体層の前記ゲート電極を間にした各側の一部を露出させるコンタクトホールを形成する工程と、
前記フォトレジスト膜の前記孔の径を前記コンタクトホールの径よりも大きくする工程と、
前記フォトレジスト膜を残存させたまま、前記コンタクトホールを通して前記半導体層に第１の導電型の高濃度不純物を打ち込む工程と、
前記フォトレジスト膜を残存させたまま、前記コンタクトホールの周囲の前記絶縁膜を通して前記半導体層に第１の導電型の低濃度不純物を打ち込む工程と、
前記フォトレジスト膜を除去し、前記コンタクトホールを通して前記半導体層に接続させた電極を形成する工程を、備えることを特徴とする。
（７）本発明による表示装置の製造方法は、たとえば、（６）の構成を前提とし、前記フォトレジスト膜の前記孔の径を前記コンタクトホールの径よりも大きくする工程として、アッシングにより、前記孔の周辺におけるフォトレジスト膜を後退させることを特徴とする。
（８）本発明による表示装置の製造方法は、たとえば、（６）の構成を前提とし、前記フォトレジスト膜に前記孔の周辺において膜厚を一段小さくした部分を形成し、前記フォトレジスト膜のアッシングによって前記膜厚を一段小さくした部分を除去することにより、前記孔の径を前記コンタクトホールの径よりも大きくすることを特徴とする。
（９）本発明による表示装置の製造方法は、たとえば、薄膜トランジスタの形成領域に、ゲート電極、該ゲート電極を被って形成されるゲート絶縁膜、該ゲート絶縁膜上に前記ゲート電極を跨いで形成される半導体層、該半導体層を被って形成される絶縁膜を有する基板を用意する工程と、
前記絶縁膜に、孔が形成されたフォトレジスト膜をマスクとしたエッチングによって、前記半導体層の前記ゲート電極を間にした各側の一部を露出させるコンタクトホールを、その径が前記フォトレジスト膜の前記孔の径よりも大きくなるように形成する工程と、
前記フォトレジスト膜を残存させたまま、該フォトレジスト膜の前記孔を通して前記半導体層に第１の導電型の高濃度不純物を打ち込む工程と、
前記フォトレジスト膜を除去し、前記コンタクトホールを通して前記半導体層に第１の導電型の低濃度不純物を打ち込む工程と、
前記コンタクトホールを通して前記半導体層に接続させた電極を形成する工程を、備えることを特徴とする。
（１０）本発明による表示装置の製造方法は、（６）、（７）、（８）、（９）のうちいずれかの構成を前提とし、半導体層が多結晶半導体層であることを特徴とする
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
本発明による表示装置によれば、ＬＤＤ層を有する薄膜トランジスタを備えていても、製造工数の増大をもたらすこのない構成を得ることができる。
本発明による表示装置の製造方法によれば、ＬＤＤ層を有する薄膜トランジスタを備えていても、製造工数の低減を図かることができる。
以下、図面を用いて本発明による表示装置の実施例を説明する。
《実施例１》
（画素の構成）
図１（ａ）は、本発明による表示装置の画素の一実施例を示す概略平面図であり、図１（ｂ）は、図１の点線枠Ｂにおける拡大図を示している。また、図２は、図１（ｂ）のII−II線における断面図を示している。
図１（ａ）は、液晶表示装置における画素の一実施例を示し、液晶を介して対向配置される一対の基板のうち、一方の基板ＳＵＢ１の液晶側の面（主表面）に形成された画素の構成を示している。
図１（ａ）において、基板ＳＵＢ１（図２参照）の主表面形成された下地層ＧＲＬ（図２参照）の上面に、図中ｘ方向に伸張しｙ方向に並設されるゲート信号線ＧＬが形成されている。
これらゲート信号線ＧＬは後述のドレイン信号線ＤＬとともに矩形状の領域を形成し、この領域を画素領域とするようになっている。
前記ゲート信号線ＧＬは、たとえばその一部において当該画素領域側に突出するゲート電極ＧＴが形成されている。このゲート電極ＧＴは後述の薄膜トランジスタＴＦＴのゲート電極として形成されるようになっている。
基板ＳＵＢ１の上面には、前記ゲート信号線ＧＬをも被って絶縁膜ＧＩ（図２参照）が形成されている。この絶縁膜ＧＩは薄膜トランジスタＴＦＴの形成領域においてゲート絶縁膜として機能するようになっている。
前記絶縁膜ＧＩの表面には、たとえばアモルファスＳｉ（非晶質半導体）をレーザ照射によってポリＳｉ（多結晶半導体）に変質させた島状の真性半導体層又は、しきい値制御に必要となる微量の不純物が含まれた超低濃度半導体層からなる半導体層ＰＳが形成されている。この半導体層ＰＳは、前記ゲート電極ＧＴを跨ぐようにして該ゲート電極ＧＴと交差して配置されている。
また、この半導体層ＰＳは、前記ゲート電極ＧＴに対して両脇に位置づけられる部分において、それぞれ、高濃度のｎ（＋）型不純物がドープされたコンタクト層ＣＮＬ、その周囲に該コンタクト層ＣＮＬを囲むようにして低濃度のｎ（−）型不純物がドープされた環状のＬＤＤ（Lightly Doped Drain）層ＬＤＤが形成されている。
このＬＤＤ層ＬＤＤは前記半導体層ＰＳの形成領域内に形成され、したがって、前記半導体層ＰＳの周辺は真性半導体層又は、超低濃度半導体層として構成されるようになっている。換言すれば、ＬＬＤ層ＬＤＤは、その周囲において前記真性半導体層又は、超低濃度半導体層の領域を有して形成されている。
基板ＳＵＢ１の上面には、前記半導体層ＰＳをも被って層間絶縁膜ＩＮが形成され、この層間絶縁膜ＩＮの上面にはドレイン信号線ＤＬとソース電極ＳＴが形成されている。
前記ドレイン信号線ＤＬは、図中ｙ方向に伸張しｘ方向に並設されて形成され、上述したように、前記ゲート信号線ＧＬとともに矩形状の画素領域を形成するようになっている。
前記ドレイン信号線ＤＬは、その一部において、前記層間絶縁膜ＩＮに形成され、前記半導体層ＰＳの一方の側の前記コンタクト層ＣＮＬを露出させたコンタクトホールＴＨ１を通して、該コンタクト層ＣＮＬに接続されている。
前記ドレイン信号線ＤＬの前記コンタクト層ＣＮＬに接続された部分は薄膜トランジスタＴＦＴのドレイン電極ＤＴとして機能するようになっている。
また、前記ソース電極ＳＴは、前記層間絶縁膜ＩＮに形成され、前記半導体層ＰＳの他方の側の前記コンタクト層ＣＮＬを露出させたコンタクトホールＴＨ２を通して、該コンタクト層ＣＮＬに接続されている。
基板ＳＵＢ１の上面には、前記ドレイン信号線ＤＬ、ソース電極ＳＴをも被って保護膜ＰＡＳが形成され、さらに、たとえば樹脂材からなる平坦化膜ＯＣが順次形成されている。
前記平坦化膜ＯＣの上面にはたとえばＩＴＯ（Indium Tin Oxide）からなる画素電極ＰＸが画素領域のほぼ全域にわたって形成され、該画素電極ＰＸは前記平坦化膜ＯＣおよび保護膜ＰＡＳに同軸に形成されたコンタクトホールＴＨ３を通して前記ソース電極ＳＴに形成されている。
前記画素電極ＰＸは、前記基板ＳＵＢ１と液晶を介して対向配置される他の基板の該液晶側の面にたとえばＩＴＯ等の透明導電膜からなる対向電極との間に電界を発生せしめるようになっており、該電界によって前記液晶を駆動させるようになっている。
なお、本発明が適用される画素は、上述したものに限らず、たとえば、基板ＳＵＢ１上において、透明導電膜からなる対向電極に絶縁膜を介して該対向電極に重畳して複数の線状の画素電極を配置させた構成からなるいわゆるＩＰＳ（In Plane Switching）方式のものであってもよい。
（製造方法）
図３（ａ）ないし（ｋ）は、本発明による表示装置の製造方法の一実施例を示す工程図であり、図２に示した箇所における製造工程を示している。
以下、工程順に説明する。
工程１．（図３（ａ））
たとえばガラスからなる基板ＳＵＢ１を用意し、この基板ＳＵＢ１の液晶側の面にたとえばＣＶＤ（Chemical Vapor Deposition）によって、シリコン窒化膜からなる下地層ＧＲＬを形成する。この下地層ＧＲＬは基板ＳＵＢ１内の不純物が後述の薄膜トランジスタＴＦＴの半導体層ＰＳへ侵入するのを回避させるために設けられる。
そして、前記下地層ＧＲの上面にゲート電極ＧＴを形成する。このゲート電極ＧＴはたとえばＭｏ、あるいはＷ等の高融点金属で形成される。後述するように、薄膜トランジスタＴＦＴの半導体層をアモルファスＳｉの結晶化によって形成し、その際に高温にさらされるからである。
基板ＳＵＢ１の上面に、前記ゲート電極ＧＴをも被って、たとえばＣＶＤによって、シリコン酸化膜あるいはシリコン窒化膜からなる絶縁膜ＧＩを形成し、さらに、その上面に、アモルファスＳｉからなる半導体層ＡＳを形成する。
工程２．（図３（ｂ））
前記半導体層ＡＳに脱水素処理を行い、たとえばエキシマレーザを照射することにより、前記半導体層ＡＳをポリＳｉからなる多結晶質の半導体層ＰＳに変質させる。
工程３．（図３（ｃ））
前記半導体層ＰＳにフォトリソグラフィ技術によるエッチングをすることにより、前記半導体層ＰＳを薄膜トランジスタＴＦＴの形成領域に残存させ、他の領域における半導体層ＰＳを除去する。
工程４．（図３（ｄ））
基板ＳＵＢ１の上面に、前記半導体層ＰＳをも被って、たとえばＣＶＤによって、たとえばシリコン酸化膜からなる層間絶縁膜ＩＮを形成する。
この層間絶縁膜ＩＮは、前記ゲート信号線ＧＬと前記ドレイン信号線ＤＬとの間の容量、さらに、後述で明らかとなるように不純物打ち込みの際のスルー膜の役割を果たすことから、これらのことを考慮し、その膜厚はたとえば２００ｎｍ以下に設定される。
そして、薄膜トランジスタＴＦＴのＶｔｈ制御のため、前記半導体層ＰＳに不純物の打ち込みを行う。
工程５．（図３（ｅ））
前記層間絶縁膜ＩＮの上面にフォトレジスト膜ＲＳＴを形成し、露光、および現像工程を経ることにより、前記フォトレジスト膜ＲＳＴに孔ＨＬを形成する。
該フォトレジスト膜ＲＳＴの孔ＨＬは、前記薄膜トランジスタＴＦＴのドレイン電極およびソース電極の前記半導体層ＰＳとの接続部に相当する箇所に形成されるようになっている。
工程６．（図３（ｆ））
前記フォトレジスト膜ＲＳＴをマスクとし、層間絶縁膜ＩＮをエッチングし、該層間絶縁膜ＩＮにコンタクトホールＴＨ１、ＴＨ２を形成する。このコンタクトホールＴＨ１、ＴＨ２の形成は前記半導体層ＰＳの表面が露出されるまで行う。
工程７．（図３（ｇ））
前記フォトレジスト膜ＲＳＴをアッシング処理する。該フォトレジスト膜ＲＳＴのアッシング処理は、該フォトレジスト膜ＲＳＴの前記孔ＨＬの径が大きくなるよう、その側壁面を前記層間絶縁膜ＩＮのコンタクトホールＴＨの側壁面よりも径方向に後退させる目的で行われる。
この場合、前記コンタクトホールＴＨの側壁面の後退によって形成される該側壁面と前記孔ＨＬの側壁面の離間距離は前記半導体層ＰＳに形成しようとするＬＤＤ層の長さに対応するようになる。
フォトレジスト膜ＲＳＴの前記孔ＨＬと前記層間絶縁膜ＩＮのコンタクトホールＴＨ１、ＴＨ２は同心状に形成され、それらにずれがないことから、前記ＬＤＤ層の長さにばらつきが生じないという効果を奏する。
工程８．（図３（ｈ））
前記フォトレジスト膜ＲＳＴ膜をマスクとして、高濃度のたとえばリン（Ｐ）からなるｎ（＋）型不純物をイオン打ち込みする。この場合、コンタクトホールＴＨ１、ＴＨ２により半導体層ＰＳが露出された部分では、イオン打ち込みのピーク位置を半導体層ＰＳの厚さ方向の途中部、かつ前記層間絶縁膜ＩＮでは、該層間絶縁膜ＩＮの厚さ方向の途中部に設定するようにする。
前記ｎ（＋）型不純物は、前記層間絶縁膜ＩＮのコンタクトホールＴＨ１、ＴＨ２が形成された領域において、該コンタクトホールＴＨ１、ＴＨ２を通して半導体層ＰＳに打ち込まれる。これにより、前記半導体層ＰＳにコンタクト層ＣＮＬが形成される。
前記層間絶縁膜ＩＮのコンタクトホールＴＨ１、ＴＨ２が形成されていない領域においては、前記ｎ（＋）型不純物はその大部分が前記層間絶縁膜ＩＮ内に留まることになる。
工程９．（図３（ｉ））
前記フォトレジスト膜ＲＳＴをマスクとして、低濃度のリン（Ｐ）からなるｎ（−）型不純物をイオン打ち込みする。この場合、層間絶縁膜とスルー膜としてイオン打ち込みする部分では、イオン打ち込みのピーク位置を前記半導体層ＰＳの厚さ方向の途中部に設定するようにする。
前記ｎ（−）型不純物は、前記フォトレジスト膜ＲＳＴの孔ＨＬが形成された部分であって前記層間絶縁膜ＩＮのコンタクトホールＴＨ１、ＴＨ２が形成された部分を除く領域において、半導体層ＰＳに打ち込まれるようになる。これにより、半導体層ＰＳにＬＤＤ層ＬＤＤが形成されるようになる。
前記層間絶縁膜ＩＮのコンタクトホールＴＨ１、ＴＨ２が形成された領域においては、 前記ｎ（−）型不純物のピーク位置は前記絶縁膜ＧＩにまで至って留まるようになる。
その後、アニールを行う。前記半導体層ＰＳに打ち込まれた不純物を活性化させるためである。
工程１０．（図３（ｊ））
基板ＳＵＢ１の上面に、アルミニウム（Ａｌ）からなる金属層を形成し、フォトリソグラフィ技術によるエッチングをすることにより、前記層間絶縁膜ＩＮに形成された一方のコンタクトホールＴＨ１を通して半導体層ＰＳ（コンタクト層ＣＮＬ）と接続されたドレイン電極ＤＴおよび他方のコンタクトホールＴＨ２を通して半導体層ＰＳ（コンタクト層ＣＮＬ）と接続されたソース電極ＳＴを形成する。
工程１１．（図３（ｋ））
基板ＳＵＢ１の上面に、たとえばシリコン窒化膜からなる保護膜ＰＡＳ、たとえば樹脂膜からなる平坦化膜ＯＣを順次形成し、前記平坦化膜ＯＣおよび保護膜ＰＡＳに前記ソース電極ＳＴの一部を露出させるコンタクトホールＴＨ３を形成する。
前記平坦化膜ＯＣの上面にたとえばＩＴＯの透明導電膜からなる画素電極ＰＸを形成し、この画素電極ＰＸの一部は前記コンタクトホールＴＨ３を通して前記ソース電極ＳＴに接続されるようにする。
《実施例２》
（画素の構成）
図４（ａ）は、本発明による表示装置の画素の他の実施例を示す概略平面図であり、図１（ｂ）と対応した図となっている。
また、図４（ｂ）は図４（ａ）のｂ−ｂ線における断面図で、図２と対向した図となっている。
図４（ａ）において、図１（ｂ）の場合と比較して異なる構成は、薄膜トランジスタＴＦＴの半導体層ＰＳに形成されたＬＤＤ層ＬＤＤにある。
すなわち、前記半導体層ＰＳの両端部のそれぞれにおいて、コンタクト層ＣＮＬの周囲を囲んで形成された環状の前記ＬＤＤ層ＬＤＤは、チャネル領域側の辺を除く他の三辺がいずれも前記半導体層ＰＳの外輪郭を構成するようになっている。
換言すれば、前記ＬＤＤ層ＬＤＤのチャネル領域の側を除く他の側には
前記半導体層ＰＳにおける真性半導体層又は、超低濃度半導体層が形成されていないようになっている。
このように構成した薄膜トランジスタＴＦＴは、ＬＤＤ層ＬＤＤを囲んで真性半導体層又は、超低濃度半導体層が形成されている場合において、該真性半導体層又は、超低濃度半導体層の近傍における空乏層に光が照射され、該空乏層内で発生する電子、ホールによってオフ電流が増加してしまう不都合を回避できる構成とすることができる。
（製造方法）
図５は、図４に示した薄膜トランジスタＴＦＴを備える表示装置の製造方法の一実施例を示す構成図で、該薄膜トランジスタＴＦＴの部分における工程を示している。図５は、図３に対応して描いた図となっている。
図５（ａ）ないし（ｄ）は、図３（ａ）ないし（ｄ）の工程と同様になっている。このため、以下の説明では、図５（ｅ）以降の工程について説明をする。
工程１．（図５（ｅ））
層間絶縁膜ＩＮの上面にフォトレジスト膜ＲＳＴを形成し、いわゆるハーフ露光技術を用い、該フォトレジスト膜ＲＳＴに孔ＴＨとこの孔ＴＨの周囲において膜厚を一段小さくした部分を形成する。
前記フォトレジスト膜ＲＳＴの前記孔ＴＨの部分は後述のドレイン電極ＤＴおよびソース電極ＳＴと接続がなされる半導体層ＰＳのコンタクト層の形成領域に相当し、膜厚を一段小さくした部分はＬＤＤ層の形成領域に相当する。また、前記フォトレジスト膜ＲＳＴの最も膜厚が大きく形成されている部分は、後に工程の不純物打ち込みにおいて該不純物に対してマスクとして機能させる領域となっている。
工程２．（図５（ｆ））
前記フォトレジスト膜ＲＳＴをマスクとして、前記層間絶縁膜ＩＮを選択エッチングすることにより、該層間絶縁膜ＩＮにコンタクトホールＴＨ１、ＴＨ２を形成し、前記半導体層ＰＳの一部を露出させる。
次に、前記フォトレジスト膜ＲＳＴをその全面においてアッシングし、前工程で膜厚を一段小さく形成した部分において、すなわち前記コンタクトホールＴＨ１、ＴＨ２の周囲において、層間絶縁膜ＩＮの表面が露出するようになる。これにより、前記フォトレジスト膜ＲＳＴに形成した孔ＨＬは、その径がより大きくなった孔ＨＬ'として形成される。
フォトレジスト膜ＲＳＴは、前工程で最も膜厚を大きく形成した部分において、前記層間絶縁膜ＩＮ上に残存されるようになる。
工程３．（図５（ｇ））
前記フォトレジスト膜ＲＳＴ膜をマスクとして、高濃度のたとえばリン（Ｐ）からなるｎ（＋）型不純物をイオン打ち込みする。この場合、コンタクトホールＴＨ１、ＴＨ２により半導体層ＰＳが露出された部分では、イオン打ち込みのピーク位置を半導体層ＰＳの厚さ方向の途中部かつ、前記層間絶縁膜ＩＮでは、該層間絶縁膜ＩＮの厚さ方向の途中部（に設定するようにする。
前記ｎ（＋）型不純物は、前記層間絶縁膜ＩＮのコンタクトホールＴＨ１、ＴＨ２が形成された領域において、該コンタクトホールＴＨ１、ＴＨ２を通して半導体層ＰＳに打ち込まれるようになる。
前記層間絶縁膜ＩＮのコンタクトホールＴＨ１、ＴＨ２が形成されていない領域においては、前記ｎ（＋）型不純物はその大部分が前記層間絶縁膜ＩＮ内に留まることになる。
工程４．（図５（ｈ））
前記フォトレジスト膜ＲＳＴをマスクとして、低濃度のリン（Ｐ）からなるｎ（−）型不純物をイオン打ち込みする。この場合、層間絶縁膜ＩＮとスルー膜としてイオン打ち込みする部分では、イオン打ち込みのピーク位置を前記半導体層ＰＳの厚さ方向の途中部に設定するようにする。
前記ｎ（−）型不純物は、前記フォトレジスト膜ＲＳＴの孔ＨＬ'が形成された部分であって前記層間絶縁膜ＩＮのコンタクトホールＴＨが形成された部分を除く領域において、半導体層ＰＳに打ち込まれるようになる。
前記層間絶縁膜ＩＮのコンタクトホールＴＨが形成された領域においては、前記ｎ（−）型不純物のピーク位置は前記絶縁膜ＧＩにまで至って留まるようになる。
その後、アニールを行う。前記半導体層ＰＳに打ち込まれた不純物を活性化させるためである。
その後における図５（ｉ）、（ｊ）の工程は、図３（ｉ）、（ｊ）に示した工程と同様となり、ドレイン電極ＤＴ、ソース電極ＳＴの形成、さらには、保護膜ＰＡＳ、平坦化膜ＯＣ、コンタクトホールＴＨ３、および画素電極ＰＸの形成に及ぶ。
《実施例３》
（画素の構成）
図６（ａ）は、本発明による表示装置の画素の他の実施例を示す概略平面図であり、図１（ｂ）と対応した図となっている。
また、図６（ｂ）は図６（ａ）のｂ−ｂ線における断面図で、図２と対向した図となっている。
図６（ａ）において、図１（ｂ）の場合と比較して異なる構成は、薄膜トランジスタＴＦＴのドレイン電極ＤＴは、半導体層ＰＳのコンタクト層ＣＮＬばかりかその周囲のＬＤＤ層ＬＤＤにも電気的に接続され、ソース電極は、半導体層ＰＳのコンタクト層ＣＮＬばかりかその周囲のＬＤＤ層ＬＤＤにも電気的に接続されていることにある。
すなわち、層間絶縁膜ＩＮのコンタクトホールＴＨ１、ＴＨ２はいずれもコンタクト層ＣＮＬおよびＬＤＤ層ＬＤＤを露出させるように形成され、ドレイン電極ＤＴ（ドレイン信号線ＤＬ）は前記コンタクトホールＴＨ１を充分に被うようにして形成され、ソース電極ＳＴは前記コンタクトホールＴＨ２を充分に被うようにして形成されている。
このように構成される薄膜トランジスタは、前記層間絶縁膜ＩＮを不純物打ち込みの際のスルー膜として用いることがないことから、該層間絶縁膜ＩＮの膜厚を大きく設定することができる効果を奏する。これにより、ゲート信号線ＧＬと該層間絶縁膜ＩＮ上のたとえばドレイン信号線ＤＬとの間の容量を小さく構成することができる。
（製造方法）
図７は、図６に示した薄膜トランジスタＴＦＴを備える表示装置の製造方法の一実施例を示す構成図で、該薄膜トランジスタＴＦＴの部分における工程を示している。図７は、図３に対応して描いた図となっている。
図７（ａ）ないし（ｅ）は、図３（ａ）ないし（ｅ）の工程と同様になっている。このため、以下の説明では、図７（ｆ）以降の工程について説明をする。
工程１．（図７（ｆ））
前工程(図７（ｅ）)で孔ＨＬを形成したフォトレジスト膜ＲＳＴをマスクとして、前記層間絶縁膜ＩＮをエッチングし、該層間絶縁膜ＩＮにコンタクトホールＴＨ１、ＴＨ２を形成し、半導体層ＰＳの一部を露出させる。
この場合、前記エッチングは、いわゆる前記層間絶縁膜ＩＮがサイドエッチングなされるようにし、これにより、前記コンタクトホールＴＨ１、ＴＨ２の径が前記フォトレジスト膜ＲＳＴの孔ＨＬの径よりも充分大きくなるようにする。
工程２．（図７（ｇ））
前記フォトレジスト膜ＲＳＴ膜をマスクとして、高濃度のたとえばリン（Ｐ）からなるｎ（＋）型不純物をイオン打ち込みする。この場合、イオン打ち込みのピーク位置を前記半導体層ＰＳの厚さ方向の途中部に設定するようにする。
前記ｎ（＋）型不純物は、前記フォトレジスト膜ＲＳＴの孔ＨＬが形成された領域において、該コンタクトホールＴＨ１、ＴＨ２を通して半導体層ＰＳに打ち込まれるようになる。
すなわち、前記半導体層ＰＳの前記コンタクトホールＴＨ１、ＴＨ２によって露出された部分のうち、前記フォトレジスト膜ＲＳＴの孔ＨＬの投影領域に前記ｎ（＋）型不純物が打ち込まれるようになっている。
工程３．（図７（ｈ））
前記フォトレジスト膜ＲＳＴを除去する。
工程４．（図７（ｉ））
低濃度のたとえばリン（Ｐ）からなるｎ（−）型不純物をイオン打ち込みする。この場合、イオン打ち込みのピーク位置を前記半導体層ＰＳの厚さ方向の途中部に設定するようにする。
これにより、前記ｎ（−）型不純物は、前記層間絶縁膜ＩＮのコンタクトホールＴＨ１、ＴＨ２によって露出した半導体層ＰＳに打ち込まれ、コンタクト層の周囲にＬＤＤ層を形成するようになる。
その後における図７（ｊ）、（ｋ）の工程は、図３（ｊ）、（ｋ）に示した工程と同様となる。
《実施例４》
図８（ａ）は、本発明による表示装置の画素の他の実施例を示す概略平面図であり、図６（ａ）と対応した図となっている。また、図８（ｂ）は図８（ａ）のｂ−ｂ線における断面図で、図８（ｂ）と対応した図となっている。
図８（ａ）において、図６（ａ）と比較した場合、薄膜トランジスタＴＦＴにおいて、半導体層ＰＳの両端部のコンタクト層ＣＮＬの周囲には環状のＬＤＤ層ＬＤＤが形成されていることは同様となっている。
そして、ドレイン電極ＤＴ（ドレイン信号線ＤＬ）は、チャネル領域側のＬＤＤ層ＬＤＤとの接続を回避するようにして形成され、ソース電極ＳＴは、チャネル領域側のＬＤＤ層ＬＤＤとの接続を回避するように形成されていることに相異を有する。
このように構成した場合、図６に示した構成において、たとえば、ドレイン電極ＤＴ、チャネル領域側のＬＤＤ層ＬＤＤ、チャネル領域、チャネル領域側のＬＤＤ層ＬＤＤ、ソース電極へとオフ電流が流れてしまうのを回避できる構成とすることができる。
なお、上述した構成の表示装置の製造方法は、図７に示した製造方法を適用でき、ドレイン信号線ＤＬ（ドレイン電極ＤＴ）およびソース電極ＳＴを形成する際において、そのパターンが相異するのみとなっている。
上述した実施例では、ＬＤＤ層ＬＤＤをドレイン電極およびソース電極側のそれぞれに形成したものである。しかし、いずれか一方の電極側にのみ形成してもよいことはもちろんである。
また、上述した実施例では、いずれもｎ型薄膜トランジスタについて示したものである。しかし、ｐ型薄膜トランジスタであってもよいことはもちろんである。
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
本発明による表示装置の画素の一実施例の構成を示す平面図である。 図１の II−II線における断面図である。 図１に示した表示装置の製造方法の一実施例を示す工程図で、薄膜トランジスタの形成領域における工程を描いている。 本発明による表示装置の画素の他の実施例の構成を示す構成図である。 図４に示した表示装置の製造方法の一実施例を示す工程図で、薄膜トランジスタの形成領域における工程を描いている。 本発明による表示装置の画素の他の実施例の構成を示す構成図である。 図６に示した表示装置の製造方法の一実施例を示す工程図で、薄膜トランジスタの形成領域における工程を描いている。 本発明による表示装置の画素の他の実施例を示す構成図である。
符号の説明
ＳＵＢ１……基板、ＧＬ……ゲート信号線、ＧＴ……ゲート電極、ＤＬ……ドレイン信号線、ＴＦＴ……薄膜トランジスタ、ＰＳ……半導体層、ＣＮＬ……コンタクト層、ＬＤＤ……ＬＤＤ層、ＧＲＬ……下地層、ＧＩ……絶縁膜（ゲート絶縁膜）、ＩＮ……層間絶縁膜、ＤＴ……ドレイン電極、ＳＴ……ソース電極、ＰＡＳ……保護膜、ＯＣ……平坦化膜、ＰＸ……画素電極、ＲＳＴ……フォトレジスト膜。

Claims (10)

  1. 基板上に薄膜トランジスタを備える表示装置であって、
    前記薄膜トランジスタは、ゲート電極、該ゲート電極を被って形成されるゲート絶縁膜、該ゲート絶縁膜上に前記ゲート電極を跨いで形成される半導体層、該半導体層を被って形成される絶縁膜、該絶縁膜に形成したコンタクトホールを通して前記半導体層の前記ゲート電極を間にした各側にそれぞれ接続されて形成される一対の電極を備えて構成され、
    前記半導体層の前記各電極のそれぞれの接続箇所において第１の導電型の高濃度不純物層が形成され、
    前記各高濃度不純物層のうち少なくとも一方の高濃度不純物層を囲んで環状の第１の導電型の低濃度不純物層が、その周囲に前記半導体層の領域を有して形成されていることを特徴とする表示装置。
  2. 基板上に薄膜トランジスタを備える表示装置であって、
    前記薄膜トランジスタは、ゲート電極、該ゲート電極を被って形成されるゲート絶縁膜、該ゲート絶縁膜上に前記ゲート電極を跨いで形成される半導体層、該半導体層を被って形成される絶縁膜、該絶縁膜に形成したコンタクトホールを通して前記半導体層の前記ゲート電極を間にした各側にそれぞれ接続されて形成される一対の電極を備えて構成され、
    前記半導体層の前記各電極のそれぞれの接続箇所において第１の導電型の高濃度不純物層が形成され、
    前記各高濃度不純物層のうち少なくとも一方の高濃度不純物層を囲んで環状の第１の導電型の低濃度不純物層が、その周囲のうち前記薄膜トランジスタのチャネル領域を除いた側に前記半導体層の領域を有することなく形成されていることを特徴とする表示装置。
  3. 基板上に薄膜トランジスタを備える表示装置であって、
    前記薄膜トランジスタは、ゲート電極、該ゲート電極を被って形成されるゲート絶縁膜、該ゲート絶縁膜上に前記ゲート電極を跨いで形成される半導体層、該半導体層を被って形成される絶縁膜、該絶縁膜に形成したコンタクトホールを通して前記半導体層の前記ゲート電極を間にした各側にそれぞれ接続されて形成される一対の電極を備えて構成され、
    前記半導体層の前記各電極のそれぞれの接続箇所において第１の導電型の高濃度不純物層が形成され、
    前記各高濃度不純物層のうち少なくとも一方の高濃度不純物層を囲んで環状の第１の導電型の低濃度不純物層が、その周囲に前記半導体層の領域を有して形成され、
    前記低濃度不純物層は、その全域において前記電極と接続されていることを特徴とする表示装置。
  4. 基板上に薄膜トランジスタを備える表示装置であって、
    前記薄膜トランジスタは、ゲート電極、該ゲート電極を被って形成されるゲート絶縁膜、該ゲート絶縁膜上に前記ゲート電極を跨いで形成される半導体層、該半導体層を被って形成される絶縁膜、該絶縁膜に形成したコンタクトホールを通して前記半導体層の前記ゲート電極を間にした各側にそれぞれ接続されて形成される一対の電極を備えて構成され、
    前記半導体層の前記各電極のそれぞれの接続箇所において第１の導電型の高濃度不純物層が形成され、
    前記各高濃度不純物層のうち少なくとも一方の高濃度不純物層を囲んで環状の第１の導電型の低濃度不純物層が、その周囲に前記半導体層の領域を有して形成され、
    前記低濃度不純物層は、薄膜トランジスタのチャネル領域側の部分を除く他の部分において前記電極と接続されていることを特徴とする表示装置。
  5. 前記半導体層は多結晶半導体層から構成されていることを特徴とする請求項１、２、３、４のうちいずれかに記載の表示装置。
  6. 薄膜トランジスタの形成領域に、ゲート電極、該ゲート電極を被って形成されるゲート絶縁膜、該ゲート絶縁膜上に前記ゲート電極を跨いで形成される半導体層、該半導体層を被って形成される絶縁膜を有する基板を用意する工程と、
    前記絶縁膜に、孔が形成されたフォトレジスト膜をマスクとしたエッチングによって、前記半導体層の前記ゲート電極を間にした各側の一部を露出させるコンタクトホールを形成する工程と、
    前記フォトレジスト膜の前記孔の径を前記コンタクトホールの径よりも大きくする工程と、
    前記フォトレジスト膜を残存させたまま、前記コンタクトホールを通して前記半導体層に第１の導電型の高濃度不純物を打ち込む工程と、
    前記フォトレジスト膜を残存させたまま、前記コンタクトホールの周囲の前記絶縁膜を通して前記半導体層に第１の導電型の低濃度不純物を打ち込む工程と、
    前記フォトレジスト膜を除去し、前記コンタクトホールを通して前記半導体層に接続させた電極を形成する工程を、備えることを特徴とする表示装置の製造方法。
  7. 前記フォトレジスト膜の前記孔の径を前記コンタクトホールの径よりも大きくする工程として、アッシングにより、前記孔の周辺におけるフォトレジスト膜を後退させることを特徴とする請求項６に記載の表示装置の製造方法。
  8. 前記フォトレジスト膜に前記孔の周辺において膜厚を一段小さくした部分を形成し、前記フォトレジスト膜のアッシングによって前記膜厚を一段小さくした部分を除去することにより、前記孔の径を前記コンタクトホールの径よりも大きくすることを特徴とする請求項６に記載の表示装置の製造方法。
  9. 薄膜トランジスタの形成領域に、ゲート電極、該ゲート電極を被って形成されるゲート絶縁膜、該ゲート絶縁膜上に前記ゲート電極を跨いで形成される半導体層、該半導体層を被って形成される絶縁膜を有する基板を用意する工程と、
    前記絶縁膜に、孔が形成されたフォトレジスト膜をマスクとしたエッチングによって、前記半導体層の前記ゲート電極を間にした各側の一部を露出させるコンタクトホールを、その径が前記フォトレジスト膜の前記孔の径よりも大きくなるように形成する工程と、
    前記フォトレジスト膜を残存させたまま、該フォトレジスト膜の前記孔を通して前記半導体層に第１の導電型の高濃度不純物を打ち込む工程と、
    前記フォトレジスト膜を除去し、前記コンタクトホールを通して前記半導体層に第１の導電型の低濃度不純物を打ち込む工程と、
    前記コンタクトホールを通して前記半導体層に接続させた電極を形成する工程を、備えることを特徴とする表示装置の製造方法。
  10. 前記半導体層は多結晶半導体層であることを特徴とする請求項６、７、８、９のうちいずれかに記載の表示装置の製造方法。
JP2008049876A 2008-02-29 2008-02-29 表示装置およびその製造方法 Pending JP2009206434A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008049876A JP2009206434A (ja) 2008-02-29 2008-02-29 表示装置およびその製造方法
US12/379,095 US20090218574A1 (en) 2008-02-29 2009-02-12 Display device and manufacturing method therefor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008049876A JP2009206434A (ja) 2008-02-29 2008-02-29 表示装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2009206434A true JP2009206434A (ja) 2009-09-10

Family

ID=41012487

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008049876A Pending JP2009206434A (ja) 2008-02-29 2008-02-29 表示装置およびその製造方法

Country Status (2)

Country Link
US (1) US20090218574A1 (ja)
JP (1) JP2009206434A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8530898B2 (en) 2009-10-29 2013-09-10 Hitachi Displays, Ltd. Display device

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104362125B (zh) * 2014-09-25 2017-10-13 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN104867812A (zh) * 2015-03-27 2015-08-26 京东方科技集团股份有限公司 多晶硅薄膜和半导体器件的制备方法、显示基板及装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11112002A (ja) * 1997-10-07 1999-04-23 Semiconductor Energy Lab Co Ltd 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8530898B2 (en) 2009-10-29 2013-09-10 Hitachi Displays, Ltd. Display device

Also Published As

Publication number Publication date
US20090218574A1 (en) 2009-09-03

Similar Documents

Publication Publication Date Title
JP5323604B2 (ja) 表示装置及びその製造方法
JP4037117B2 (ja) 表示装置
JP4850057B2 (ja) 液晶表示装置及びその製造方法
JP6503459B2 (ja) 半導体装置及びその製造方法
US20070145369A1 (en) Array substrate for liquid crystal display device and method of fabricating the same
JP2008175842A (ja) 表示装置
TWI447916B (zh) 顯示裝置
KR100928490B1 (ko) 액정표시패널 및 그 제조 방법
JP2005333107A (ja) 半導体装置、画像表示装置および半導体装置の製造方法
JP2010113253A (ja) 表示装置及び表示装置の製造方法
US7643101B2 (en) Polycrystalline liquid crystal display device and fabrication method thereof
JP2004040108A (ja) Ｌｄｄ構造を有する薄膜トランジスタとその製造方法
JP2005159306A (ja) 薄膜トランジスタ、この製造方法及びこれを用いた平板表示装置
JP2009206434A (ja) 表示装置およびその製造方法
JP3643025B2 (ja) アクティブマトリクス型表示装置およびその製造方法
JP5346477B2 (ja) 表示装置およびその製造方法
JP2007142082A (ja) 表示装置およびその製造方法
JP2010182716A (ja) 薄膜トランジスタ、その製造方法および表示装置
JP4441299B2 (ja) 表示装置の製造方法
JP2009130016A (ja) 半導体装置の製造方法及び電子機器
KR102090460B1 (ko) 박막트랜지스터 및 그 제조 방법
KR101475411B1 (ko) 폴리 실리콘 박막 트랜지스터 및 그 제조방법
JP2014033136A (ja) 表示装置およびその製造方法
JP4931411B2 (ja) 半導体装置
US11081507B2 (en) Semiconductor device and method for manufacturing same