JP2010113253A - 表示装置及び表示装置の製造方法 - Google Patents
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Abstract
【課題】オン電流とオフ電流の適正化を図った薄膜トランジスタを備えた表示装置及びその製造方法を提案することを目的とする。
【解決手段】透明基板ＧＡの上側に積層されるゲート電極ＧＴと、その上側に積層されるソース電極ＳＴ及びドレイン電極ＤＴと、これらの間に積層されてソース電極ＳＴ及びドレイン電極ＤＴ間の電流を制御する第１半導体膜Ｓと、第１半導体膜Ｓのソース側端部ＳＲとドレイン側端部ＤＲを露出させて第１半導体膜Ｓの上側に接して積層される絶縁膜ＥＳと、ソース側端部ＳＲとソース電極ＳＴとの間と、ドレイン側端部ＤＲとドレイン電極ＤＴとの間の双方で積層される第２半導体膜ＡＳと第３半導体膜ＤＳと、を含み、第３半導体膜ＤＳは、ソース電極ＳＴ及びドレイン電極ＤＴとオーミック接合し、第２半導体膜ＡＳは、第３の半導体膜ＤＳの下側に、第３の半導体膜ＤＳよりも高抵抗となるように形成されることを特徴とする表示装置。
【選択図】図３
【解決手段】透明基板ＧＡの上側に積層されるゲート電極ＧＴと、その上側に積層されるソース電極ＳＴ及びドレイン電極ＤＴと、これらの間に積層されてソース電極ＳＴ及びドレイン電極ＤＴ間の電流を制御する第１半導体膜Ｓと、第１半導体膜Ｓのソース側端部ＳＲとドレイン側端部ＤＲを露出させて第１半導体膜Ｓの上側に接して積層される絶縁膜ＥＳと、ソース側端部ＳＲとソース電極ＳＴとの間と、ドレイン側端部ＤＲとドレイン電極ＤＴとの間の双方で積層される第２半導体膜ＡＳと第３半導体膜ＤＳと、を含み、第３半導体膜ＤＳは、ソース電極ＳＴ及びドレイン電極ＤＴとオーミック接合し、第２半導体膜ＡＳは、第３の半導体膜ＤＳの下側に、第３の半導体膜ＤＳよりも高抵抗となるように形成されることを特徴とする表示装置。
【選択図】図３
Description
本発明は、薄膜トランジスタ（TFT）を用いて画素の表示制御を行う表示装置及び表示装置の製造方法に関する。
従来より、非晶質シリコン（a-Si）を用いて形成される薄膜トランジスタの電気的特性等の性能を向上させることが検討されている。ここで、所望の電気的特性を得るために、例えば、非晶質シリコンを用いて形成される薄膜トランジスタの構造をなるべく維持して設計された製造プロセスを流用しつつ、シリコンの結晶粒径を大きくして電子移動度等を改善するという方向性で検討もなされている。
特許文献１は、このような従来技術の一例であり、図６は、特許文献１で記載されているものと同様のボトムゲート構造による薄膜トランジスタを示す図である。特許文献１では、同図で示すように、表示装置の製造上の理由から、多結晶シリコン（p-Si）が非晶質シリコンの下側に積層されている。
特開平５−５５５７０号公報
図６で示される薄膜トランジスタに着目すると、オン電流は電子移動度の大きい多結晶シリコン層ＳＰを流れるが、オフ電流が問題となる。これは、ゲート電極ＧＴにマイナス電圧が印加すると、多結晶シリコン層ＳＰに正孔が誘起され、ドレイン電極ＤＴ及びソース電極ＳＴと多結晶シリコン層ＳＰとの間に電位障壁がないことから、正孔による電流がそのままドレイン電極ＤＴ及びソース電極ＳＴに流れるためである。
そこでまず、本願発明者らは、図７に示すような構造を検討した。図７で示すように、多結晶シリコン層ＳＰと非晶質シリコン層ＳＡとを、不純物と共に非晶質シリコンで成膜される不純物シリコン層（Doped-Si）ＤＳで覆うことにより、正孔の通過が防止されてオフ電流が抑制される。しかし、多結晶シリコン層ＳＰとドレイン電極ＤＴ及びソース電極ＳＴとは不純物シリコン層ＤＳを介して接続し、この接続部分が狭いことから接触抵抗が大きくなってオン電流が不十分となる。
そこで、本願発明者らは、図８に示すような構造を検討した。図７の構造におけるオン電流を増大させるために、図８に示すように、ドレイン電極ＤＴ及びソース電極ＳＴと半導体膜Ｓとが接続する部分を広くして、接触抵抗を低下させている。この加工は、まず非晶質シリコン層ＳＡの代わりに絶縁膜ＥＳを形成し、半導体膜Ｓにおいて絶縁膜ＥＳから露出する部分が、不純物シリコン層ＤＳと接触するように行われる。
図８に示すような構造では、図９Ａに示すゲート電圧とドレイン電流の特性を示すグラフのように、ドレイン電圧１Ｖでは、オン電流が十分に確保され、かつ、オフ電流も抑制できている。しかし、ドレイン電圧１０Ｖの場合には、不純物シリコン層ＤＳのみではオフ電流を抑制できずに、ドレイン電極側端部ＤＲとゲート電極間の電位差が大きくなって、ドレイン電極側端部ＤＲに強い電界集中が発生し、オフ電流が増加することとなる。従って、薄膜トランジスタに適用するドレイン電圧を例えば５Ｖ以下というように限定する必要があり、ドレイン電圧をより高電圧にする場合にオフ電流を抑制することが課題となる。
本発明は、製造プロセスによるコスト増を抑えて、オン電流とオフ電流の適正化を図った薄膜トランジスタを備えた表示装置及びその製造方法を提案することを目的とする。
上記課題を解決するために、本発明に係る表示装置は、透明基板の上側に積層されるゲート電極と、前記ゲート電極の上側に積層されるソース電極及びドレイン電極と、前記ゲート電極と、前記ソース電極及び前記ドレイン電極との間に積層されて、前記ソース電極及び前記ドレイン電極間の電流を制御する第１の半導体膜と、前記第１の半導体膜のソース電極側端部とドレイン電極側端部を露出させて、前記第１の半導体膜の上側に接して積層される絶縁膜と、前記ソース電極側端部と前記ソース電極との間と、前記ドレイン電極側端部と前記ドレイン電極との間の双方において積層される第２の半導体膜と第３の半導体膜と、を含み、前記第３の半導体膜は、前記ソース電極及び前記ドレイン電極とオーミック接合し、前記第２の半導体膜は、前記第３の半導体膜の下側に、前記第３の半導体膜よりも高抵抗となるように形成される、ことを特徴とする。
また、本発明に係る表示装置の一態様では、前記第２の半導体膜は、所定材料で形成され、前記第３の半導体膜は、前記所定材料に不純物が添加されて形成されるようにしてもよい。
また、本発明に係る表示装置の一態様では、前記第１の半導体膜は、多結晶シリコン又は微結晶シリコンで形成され、前記第２の半導体膜は、非晶質シリコンで形成され、前記第３の半導体膜は、前記非晶質シリコンに前記不純物が添加されて形成されるようにしてもよい。
また、本発明の一態様では、前記第２の半導体膜と前記第３の半導体膜は、前記ソース電極及び前記ドレイン電極と一体的に形成されて、前記ソース電極と、該ソース電極と一体的に形成される前記第２の半導体膜と前記第３の半導体膜は、前記絶縁膜の一部と前記ソース電極側端部を覆い、前記ドレイン電極と、該ドレイン電極と一体的に形成される前記第２の半導体膜と前記第３の半導体膜は、前記絶縁膜の一部と前記ドレイン電極側端部を覆うようにしてもよい。
また、本発明に係る表示装置の製造方法は、ゲート電極が発生させる電界により、ソース電極及びドレイン電極間の電流を制御する第１の半導体膜を、該ゲート電極の上側に形成する第１半導体膜形成工程と、前記第１の半導体膜の上側に接して絶縁膜を積層し、該絶縁膜から前記第１の半導体膜の外周部を露出させる絶縁膜形成工程と、前記ソース電極及び前記ドレイン電極とオーミック接合する第３の半導体膜を形成する第３半導体膜形成工程と、前記第３の半導体膜よりも高抵抗となる第２の半導体膜を、前記第３の半導体膜の下側に積層する第２半導体膜形成工程と、前記ソース電極と前記ドレイン電極を積層し、これらの形状をエッチングして加工するソースドレイン電極加工工程と、前記ソースドレイン電極形成工程において加工された前記ソース電極及び前記ドレイン電極の形状に従って、前記第３の半導体膜と前記第２の半導体膜をエッチングし、前記ソース電極及び前記ドレイン電極から露出した前記第１の半導体膜の前記外周部をエッチングして加工する半導体膜加工工程と、を含むことを特徴とする。
また、本発明に係る表示装置の製造方法の一態様では、前記第２半導体膜形成工程は、所定材料を積層することにより第２の半導体膜を形成し、前記第３半導体膜形成工程は、前記第２半導体膜形成工程における前記所定材料の積層を継続しつつ不純物を添加することにより、前記第３の半導体膜を形成するようにしてもよい。
また、本発明に係る表示装置の製造方法の一態様では、前記第２半導体膜形成工程は、所定材料を積層することにより第２の半導体膜を形成し、前記第３半導体膜形成工程は、前記第２半導体膜形成工程における前記所定材料の積層を継続する積層工程と、該積層工程により積層された前記所定材料に不純物を打込むことにより前記第３の半導体膜を形成する不純物打込み工程と、を含むようにしてもよい。
本発明によれば、製造プロセスによるコスト増を抑えて、表示装置における薄膜トランジスタのオン電流とオフ電流とを適正化をすることが出来る。
以下、本発明の実施の形態について、図面を参照しながら説明する。
本発明の一実施形態に係る表示装置は、ＩＰＳ（In-Plane Switching）方式の液晶表示装置であって、走査信号線、映像信号線、薄膜トランジスタ、画素電極、及びコモン電極が配置されたＴＦＴ基板と、当該ＴＦＴ基板と対向し、カラーフィルタが設けられた対向基板と、両基板に挟まれた領域に封入された液晶材と、を含んで構成される。このＴＦＴ基板では、ガラス基板等の透明基板上に薄膜トランジスタ等が配置される。
図１は、上記の液晶表示装置のＴＦＴ基板ＳＵＢの等価回路図を示している。また、図２は、ＴＦＴ基板ＳＵＢにおける１つの画素領域の拡大平面図である。
これらの図において、ＴＦＴ基板ＳＵＢでは、多数のゲート信号線ＧＬが互いに等間隔を置いて図中横方向に延びており、また、多数のドレイン信号線ＤＬが互いに等間隔をおいて図中縦方向に延びている。そして、これらゲート信号線ＧＬ及びドレイン信号線ＤＬにより碁盤状に並ぶ画素領域のそれぞれが区画されている。また、各ゲート信号線ＧＬと平行に、コモン信号線ＣＬが図中横方向に延びている。
ゲート信号線ＧＬ及びドレイン信号線ＤＬにより区画される画素領域の隅には、ＭＩＳ（Metal-Insulator-Semiconductor）構造を有する薄膜トランジスタＴＦＴが形成されており、そのゲート電極ＧＴはゲート信号線ＧＬに接続され、ドレイン電極ＤＴはドレイン信号線ＤＬに接続されている。また、各画素領域には一対の画素電極ＰＸ及び対向電極ＣＴが形成されており、画素電極ＰＸは薄膜トランジスタＴＦＴのソース電極ＳＴに接続され、対向電極ＣＴはコモン信号線ＣＬに接続されている。
以上の回路構成において、各画素の対向電極ＣＴにはコモン信号線ＣＬを介して基準電圧が印加され、ゲート信号線ＧＬにゲート電圧が印加されることにより画素行が選択される。また、その選択のタイミングにおいて、各ドレイン信号線ＤＬに映像信号が供給されることにより、各画素の画素電極ＰＸに映像信号の電圧が印加される。これにより、画素電極ＰＸと対向電極ＣＴの間の電位差に応じた強度の横電解が発生し、この横電解の強度に応じて液晶分子の配向が決まるようになっている。
ここで図２に示すように、ゲート信号線ＧＬに接続されたゲート電極ＧＴの上側には、絶縁膜ＥＳが形成されて、さらにドレイン電極ＤＴ及びソース電極ＳＴが絶縁膜ＥＳの一部に重なるように形成されている。
図３は、図２に示すIII−IIIの断面を示す図であり、ドレイン信号線ＤＬが延伸する方向に対して垂直な断面である。同図に示すように、ＴＦＴ基板ＳＵＢ上の薄膜トランジスタＴＦＴでは、ゲート電極ＧＴの上側にゲート絶縁膜ＧＩ１を介して第１の半導体膜Ｓが形成される。この第１の半導体膜Ｓは、ゲート電極ＧＴに印加される電圧に従って、ドレイン電極ＤＴとソース電極ＳＴ間の電流を制御する。また、第１の半導体膜Ｓの上側に接して絶縁膜ＥＳが形成されて、この絶縁膜ＥＳは第１のソース側端部ＳＲとドレイン側端部ＤＲを露出させつつ、第１の半導体膜Ｓのソース側端部ＳＲとドレイン側端部ＤＲに挟まれる領域を覆っている。第１の半導体膜Ｓにおける絶縁膜ＥＳの下側の領域は、主に、ゲート電極ＧＴが発生させる電界によりドレイン電極ＤＴ及びソース電極ＳＴ間の電流を制御するチャネル領域となる。
そして特に、ドレイン側端部ＤＲの上側と絶縁膜ＥＳの一部に延在するように、非晶質シリコンで形成された第２の半導体膜ＡＳと、第２の半導体膜Ｓの上側において非晶質シリコンに不純物が添加されて成膜される第３の半導体膜ＤＳが形成される。この第２の半導体膜ＡＳと第３の半導体膜ＤＳは、ソース側端部ＳＲと絶縁膜ＥＳの一部にかけても同様に形成されて、ドレイン側端部ＤＲを覆う第３の半導体膜ＤＳの上側にはドレイン電極ＤＴが、ソース側端部ＳＲを覆う第３の半導体膜ＤＳの上側にはソース電極ＳＴが形成される。第３の半導体膜ＤＳは、ドレイン電極ＤＴ及びソース電極ＳＴとオーミックコンタクトを取って接続され、第２の半導体膜ＡＳは第３の半導体膜よりもキャリアとなる不純物濃度が低いことにより第３の半導体膜よりも高抵抗に形成される。
ここでオーミックコンタクトとは、配線層と半導体膜等の電気的接触部において、電圧−電流特性が直線性を示すコンタクトのことをいい、ドレイン電極ＤＴ及びソース電極ＳＴの材料等に従って第３の半導体膜ＤＳの材料が選択される。本実施形態におけるドレイン電極ＤＴ及びソース電極ＳＴは、主にアルミニウムで形成されて、第３の半導体膜ＤＳは、リン等の不純物が高濃度に添加された非晶質シリコンで形成される。第２の半導体膜ＡＳと第３の半導体膜ＤＳは、ソース電極ＳＴ及びドレイン電極ＤＴが形成される電極形状をマスクとしてエッチングされるため、第２の半導体膜ＡＳと第３の半導体膜ＤＳは、ソース電極ＳＴとドレイン電極ＤＴと平面的に見て同一のパターン形状で形成される。
第１の半導体膜Ｓは、非晶質シリコンがＣＶＤ法等により成膜されて、レーザーアニール等によって、微結晶シリコン（μc-Ｓｉ）や多結晶シリコン等の結晶性シリコンへと結晶化されることにより形成される。一般に、半導体膜Ｓにおけるシリコンの結晶性が向上するにつれて、結晶サイズが大きくなるために電子移動度が向上するが、要求されるプロセス温度が高温になるためにプロセスコストが増大することとなる。本実施形態における第１の半導体膜Ｓは、微結晶シリコンまたは多結晶シリコンを含んで形成される。
なお、微結晶シリコンは、結晶粒径が１０ｎｍ以上１００ｎｍ程度以下の範囲にあり、半導体膜Ｓにおける結晶粒径は、反射電子線回折やラマン分光法等によって確認することができる。
絶縁膜ＥＳは、ＣＶＤ法によって、例えば二酸化シリコン（ＳｉＯ２等）で形成される。この絶縁膜ＥＳは、後述するように、ドレイン電極ＤＴ等をマスクとして第３の半導体膜ＤＳをエッチングして形成する際に第１の半導体膜Ｓにエッチングが及ばないようにする役割を担う。
ドレイン電極ＤＴ及びソース電極ＳＴは、主にアルミニウム等の金属で形成されて、２つの第３の半導体膜ＤＳを覆うようにそれぞれ形成されている。ドレイン電極ＤＴとドレイン側端部ＤＲ、及びソース電極ＳＴとソース側端部ＳＲとの間には、非晶質シリコンに不純物が高濃度に添加されて形成された第３の半導体膜ＤＳと、非晶質シリコンが積層されることによって形成される第２の半導体膜ＡＳが介在することとなる。
以上により、微結晶シリコンもしくは多結晶シリコンで形成された第１の半導体膜Ｓにおけるソース側端部ＳＲとドレイン側端部ＤＲが、第２の半導体膜ＡＳを介してソース電極ＳＴ及びドレイン電極ＤＴとオーミック接合する。したがって、第３の半導体膜よりも高抵抗となる第２の半導体膜ＡＳによる電界集中の低減効果により、ドレイン電極側端部ＤＲとゲート電極ＧＴ間にかかる電位差が低くなる。これにより、ゲート絶縁膜ＧＩ１において、ゲート電極ＧＴとドレイン電極ＤＴとで挟まれる部分において発生する電界集中が緩和されて、ドレイン電極が高電位となる場合においてもオフ電流が抑制されることとなる（図９Ｂ）。
以上では、本実施形態におけるＴＦＴ基板ＳＵＢ上の薄膜トランジスタＴＦＴについて説明した。以下では、かかる薄膜トランジスタＴＦＴを製造する方法について、図４Ａ〜図４Ｌ、及び図５Ａ〜図５Ｃを用いて説明する。
まず、ガラス基板等の透明基板ＧＡに汚染防止膜ＧＮが形成されて、ゲート電極ＧＴが形成される（図４Ａ）。汚染防止膜ＧＮは、例えばＣＶＤ法により窒化シリコン（ＳｉＮ）が積層される。また、ゲート電極ＧＴは、例えばモリブデン等の導電性の金属で形成されて、公知のリソグラフィ工程とエッチング工程を経てその形状が同図に示すように加工される。
次に、ゲート電極ＧＴを被覆するようにゲート絶縁膜ＧＩ１が形成されるとともに、第１の半導体膜Ｓがゲート絶縁膜ＧＩ１上に形成される（図４Ｂ）。ゲート絶縁膜ＧＩ１は、例えば二酸化シリコンであり、ＣＶＤ法によって積層される。第１の半導体膜Ｓは、まず、非晶質シリコンがＣＶＤ法によって積層されて、エキシマレーザ、もしくはＲＴＡ（Rapid Thermal Anneal）法を用いて多結晶シリコンへと結晶化されることにより形成される。このとき、非晶質シリコンを熱処理することにより、微結晶シリコンへと結晶化させてもよい。
次に、結晶化された半導体膜Ｓの上側に接して絶縁膜ＥＳを形成するために、ＣＶＤ法により二酸化シリコンを積層する（図４Ｃ）。そして、絶縁膜ＥＳ上に、公知のリソグラフィ工程を経て、レジストパターンＲＰを形成する（図４Ｄ）。この公知のリソグラフィ工程では、まず、フォトレジストを上記の絶縁膜ＥＳ上に塗布し、該フォトレジスト上に、所定のパターンが形成されたフォトマスクを介して紫外線等を照射する。フォトマスク上のパターンに対応するパターンがフォトレジスト上に転写されることにより、エキシマレーザが照射される部分と照射されない部分が生じて、照射される部分のフォトレジストに化学反応が生じる。そして、現像プロセスにより、フォトレジストにける化学反応が生じた部分、或いは、化学反応が生じなかった部分が除去されて、レジストパターンＲＰが形成されることとなる。なお、このレジストパターンＲＰの形状は、第１の半導体膜Ｓを加工する形状で形成されている。
ここで、レジストパターンＲＰをマスクにして、フッ酸系でウェットエッチングを行い、積層されている絶縁膜ＥＳが加工される（図４Ｅ）。このとき、絶縁膜ＥＳは、サイドエッチングされることによりレジストパターンＲＰの内側部分も加工される。これにより絶縁膜ＥＳは、テーパを有して形成されて、同図で示すように、その断面が左右対称な台形状に形成される。ウェットエッチングによって絶縁膜ＥＳが加工された後は、レジストパターンＲＰに従ってドライエッチングされることにより、第１の半導体膜ＳがレジストパターンＲＰと同様のパターンに加工される（図４Ｆ）。絶縁膜ＥＳは、レジストパターンＲＰの外延部からその内側に略均等にサイドエッチングされて形成されるため、絶縁膜ＥＳは第１の半導体膜Ｓの略中心となる位置を中心とする領域に形成されることとなる。
そしてこの後、レジストパターンＲＰが酸素プラズマ等を用いるアッシングにより除去される（図４Ｇ）。ここで図５Ａは、図４Ｇにおける第１の半導体膜Ｓと絶縁膜ＥＳとが加工された様子を示す上面図である。上述したように、第１の半導体膜ＳはドライエッチングによりレジストパターンＲＰの形状にしたがって加工され、絶縁膜ＥＳはウェットエッチングによりレジストパターンＲＰの内側部分が侵食される。したがって、第１の半導体膜Ｓの外周部分が絶縁膜ＥＳから露出して形成される。
そして特に、図４Ｇで示される構造の表面に、非晶質シリコンがＣＶＤ法によって積層されることにより、第２の半導体膜ＡＳが形成され（図４Ｈ）、さらに非晶質シリコンの積層を継続しつつリン等の不純物が添加されて第３の半導体膜ＤＳが成膜される（図４Ｉ）。このため、第２の半導体膜ＡＳと第３の半導体膜ＤＳが簡易に形成される。さらに、第３の半導体膜ＤＳの上側には、ドレイン電極ＤＴ及びソース電極ＳＴが形成される（図４Ｊ）。このドレイン電極ＤＴ及びソース電極ＳＴは、スパッタリング法により、下層から順に、バリアメタル層ＭＢ、主配線層ＭＭ、キャップメタル層ＭＣがそれぞれ積層されて形成される。このとき、バリアメタル層ＭＢおよびキャップメタル層ＭＣは、例えば、チタン、タングステン、クロムやモリブデン等の高融点の金属による導電性の金属薄膜により積層されて、主配線層ＭＭを保護する機能を担う。また、主配線層ＭＭは、アルミニウム又はアルミニウムを含む合金で形成されて、ドレイン電極ＤＴ及びソース電極ＳＴは、不純物とともに成膜された非晶質シリコンである第３の半導体膜ＤＳと良質なオーミックコンタクトをとる。なお、図４Ｉでは、第２の半導体膜ＡＳを形成する非晶質シリコンの積層を継続しつつ、不純物を添加して第３の半導体膜ＤＳを形成するとしている。しかし、第３の半導体膜ＤＳを形成する際に、第２の半導体膜ＡＳにおける非晶質シリコンの積層を継続し、継続して積層された非晶質シリコンに高濃度に不純物を打込むことにより、第３の半導体膜ＤＳを形成してもよい。
この後、キャップメタル層ＭＣ、主配線層ＭＭ、バリアメタル層ＭＢ、第３の半導体膜ＤＳ、及び、第２の半導体膜ＡＳは、公知のリソグラフィ工程およびエッチング工程によって加工される（図４Ｋ）。
ここで、図５Ｂ及び図５Ｃは、図４Ｋにおける各層が加工された様子を示す上面図である。まず、ドレイン電極ＤＴ及びソース電極ＳＴを形成するためのレジストパターンが、キャップメタル層ＭＣ上に形成され、該レジストパターンに従って、キャップメタル層ＭＣ、主配線層ＭＭ、バリアメタル層ＭＢがウェットエッチングされて、ドレイン電極ＤＴおよびソース電極ＳＴが形成される（図５Ｂ）。次に、これらのドレイン電極ＤＴ及びソース電極ＳＴをマスクとしてドライエッチングがされて、第３の半導体膜ＤＳと第２の半導体膜ＡＳが、ドレイン電極ＤＴ及びソース電極ＳＴの形状にしたがって一体的に加工される。これにより、第３の半導体膜ＤＳ及び第２の半導体膜ＡＳは、ドレイン電極ＤＴ等と同じパターン形状で積層されることとなる（図５Ｂ）。
そして、第３の半導体膜ＤＳと第２の半導体膜ＡＳのドライエッチングが継続されて、ドレイン電極ＤＴ及びソース電極ＳＴと、絶縁膜ＥＳから露出している第１の半導体膜Ｓの外周部が加工され、ドレイン電極側端部ＤＲとソース電極側端部ＳＲが形成される（図５Ｃ）。ドレイン電極側端部ＤＲ等は、第１の半導体膜Ｓにおいて、絶縁膜ＥＳから露出し、かつ、ドレイン電極ＤＴ等と重畳する部分に形成される。第３の半導体膜ＤＳと、第２の半導体膜ＡＳと、第１の半導体膜Ｓとは、ともにシリコンで形成されているために、同じドライエッチングのプロセスで形状の加工が可能となる。このとき絶縁膜ＥＳは、第１の半導体膜Ｓにドライエッチングが及ばないようにさせるエッチングストッパーの役割を果たす。
最後に、パッシベーション膜ＰＡが、プラズマＣＶＤ法により窒化シリコンで成膜される（図４Ｊ）。このパッシベーション膜ＰＡに覆われて、上述のようにして形成された薄膜トランジスタＴＦＴが保護される。
ドレイン電極ＤＴとドレイン電極側端部ＤＲとの間、ソース電極ＳＴとソース電極側端部ＳＲとの間の双方には、第２の半導体膜ＡＳと第３の半導体膜ＤＳが積層される。ドレイン電極側端部ＤＲ及びソース電極側端部ＳＲは、多結晶シリコン又は微結晶シリコンで形成された第１の半導体膜Ｓよりも電子移動度が低い非晶質シリコンで形成された第２の半導体膜ＡＳに覆われる。第３の半導体膜ＤＳは、第２の半導体膜ＡＳの上側に覆うように形成されて、さらにドレイン電極ＤＴ及びソース電極ＳＴが第３の半導体膜ＤＳを覆うように形成される。第３の半導体膜ＤＳは、非晶質シリコンに不純物が高濃度に添加されて形成され、ドレイン電極ＤＴ及びソース電極ＳＴとオーミック接合をなす。非晶質シリコンによって形成される第２の半導体膜ＡＳは、キャリアとなる不純物の量が第３の半導体膜ＤＳよりも少ないので、第３の半導体膜ＤＳよりも高抵抗となるように形成される。第３の半導体膜ＤＳと、第２の半導体膜ＡＳは、ドレイン電極ＤＴ及びソース電極ＳＴをマスクとするドライエッチングにより、ドレイン電極ＤＴ及びソース電極ＳＴと一体的に形成される。
なお、本発明の実施形態に係る液晶表示装置において、上記では液晶の駆動方式をＩＰＳ方式として説明しているが、本発明は例えばＶＡ（Vertically Aligned）方式やＴＮ（Twisted Nematic）方式等のその他の方式の駆動方式であってもよい。図１０は、ＶＡ方式及びＴＮ方式の表示装置を構成するＴＦＴ基板ＳＵＢの等価回路を示す図であり、図１１は、これらの方式の表示装置のＴＦＴ基板ＳＵＢの画素領域を示す拡大平面図である。ＶＡ方式及びＴＮ方式の場合には、ＴＦＴ基板と対向してカラーフィルタが設けられた対向基板に、対向電極ＣＴ及びコモン信号線ＣＬが設けられる。
なお、本発明の実施形態を上記では液晶表示装置として説明しているが、これに限定されることはなく、たとえば有機ＥＬ（Electro Luminescence）素子等の他の表示装置にも適用できることはいまでもない。
なお、第２の半導体膜ＡＳの膜厚が厚くなるほど、第２の半導体膜ＡＳによる抵抗が大きくなる。この場合には、電界集中がさらに緩和されてオフ電流が抑制されることとなるため、第２の半導体膜ＡＳの厚みは、オン電流とオフ電流とを適正化するように決定される。また、オフ電流を抑制するために、第１の半導体膜Ｓにおけるドレイン電極側端部ＤＲ及びソース電極側端部ＳＲに不純物を低濃度に添加してもよい。この場合には、図４Ｇにおいて絶縁膜ＥＳをマスクとしてリン（Ｐ）等の不純物が打込まれる。不純物の打込みは、イオン注入機によりイオン化されることにより電界加速されて、加工する対象となるＴＦＴ基板の面内に均一に、ＴＦＴ基板に対して略垂直方向から打ち込まれる。不純物が打ちこまれたドレイン電極側端部ＤＲとソース電極側端部ＳＲは、チャネル層とＰＮ接合を形成して、その境界に空乏層が形成される。不純物が打込まれたドレイン電極側端部ＤＲとソース電極側端部ＳＲ、及び、第２の半導体膜ＡＳの双方が形成されることにより、ドレイン電極ＤＴ及びソース電極ＳＴとでさらに高い電圧がかかる場合であっても電界集中が緩和される。
なお、上記の実施形態に係る表示装置においては、第３の半導体膜ＤＳが、非晶質シリコンに高濃度にリン等の不純物を添加して形成され、ドレイン電極ＤＴ及びソース電極ＳＴとオーミック接合するように形成されている。しかし、第３の半導体膜ＤＳは、少なくともドレイン電極ＤＴ及びソース電極ＳＴとオーミック接合する材料で形成されていればよい。また、上記の実施形態においては、第１の半導体膜Ｓが多結晶シリコン又は微結晶シリコンで形成されて、第２の半導体膜ＡＳが第１の半導体膜Ｓよりも電子移動度の低い非晶質シリコンで積層され、第３の半導体膜ＤＳが非晶質シリコンに不純物が添加されて成膜されているとしている。しかし、少なくとも第３の半導体膜ＤＳよりも第２の半導体膜ＡＳが高抵抗となるように形成されればよい。具体的には、第１の半導体膜Ｓが多結晶シリコンで形成され、第２の半導体膜ＡＳが微結晶シリコンで形成され、第３の半導体膜が微結晶シリコンに不純物が高濃度に添加されて形成されてもよい。また、第２の半導体膜ＡＳが低濃度の不純物が添加された非晶質シリコンで形成され、第３の半導体膜ＤＳが高濃度の不純物が添加された非晶質シリコンで形成されて、第２の半導体膜ＡＳが第３の半導体膜ＤＳよりも高抵抗となってもよい。
以上説明した本発明の実施形態に係る表示装置は、上記の実施形態によっては限定されず、その技術的思想の範囲内において異なる形態にて実施されてよい。
ＳＵＢ ＴＦＴ基板、ＧＬ ゲート信号線、ＣＬ コモン信号線、ＰＸ 画素電極、ＣＴ 対向電極、ＴＦＴ 薄膜トランジスタ、ＤＴ ドレイン電極、ＳＴ ソース電極、ＧＴ ゲート電極、ＥＳ 絶縁膜、ＤＳ 第３の半導体膜（不純物シリコン層）、ＡＳ 第２の半導体膜、Ｓ 第１の半導体膜、ＧＡ 透明基板、ＧＮ 汚染防止膜、ＧＩ１ ゲート絶縁膜、ＤＲ ドレイン電極側端部、ＳＲ ソース電極側端部、ＭＢ バリアメタル層、ＭＭ 主配線層、ＭＣ キャップメタル層、ＲＰ レジストパターン、ＰＡ パッシベーション膜、ＳＡ 非晶質シリコン層、ＳＰ 多結晶シリコン層。
Claims (7)
- 透明基板の上側に積層されるゲート電極と、
前記ゲート電極の上側に積層されるソース電極及びドレイン電極と、
前記ゲート電極と、前記ソース電極及び前記ドレイン電極との間に積層されて、前記ソース電極及び前記ドレイン電極間の電流を制御する第１の半導体膜と、
前記第１の半導体膜のソース電極側端部とドレイン電極側端部を露出させて、前記第１の半導体膜の上側に接して積層される絶縁膜と、
前記ソース電極側端部と前記ソース電極との間と、前記ドレイン電極側端部と前記ドレイン電極との間の双方において積層される第２の半導体膜と第３の半導体膜と、を含み、
前記第３の半導体膜は、前記ソース電極及び前記ドレイン電極とオーミック接合し、
前記第２の半導体膜は、前記第３の半導体膜の下側に、前記第３の半導体膜よりも高抵抗となるように形成される、
ことを特徴とする表示装置。 - 請求項１の表示装置において、
前記第２の半導体膜は、所定材料で形成され、
前記第３の半導体膜は、前記所定材料に不純物が添加されて形成される、
ことを特徴とする表示装置。 - 請求項２の表示装置において、
前記第１の半導体膜は、多結晶シリコン又は微結晶シリコンで形成され、
前記第２の半導体膜は、非晶質シリコンで形成され、
前記第３の半導体膜は、前記非晶質シリコンに前記不純物が添加されて形成される、
ことを特徴とする表示装置。 - 請求項１の表示装置において、
前記第２の半導体膜と前記第３の半導体膜は、前記ソース電極及び前記ドレイン電極と一体的に形成されて、
前記ソース電極と、該ソース電極と一体的に形成される前記第２の半導体膜と前記第３の半導体膜は、前記絶縁膜の一部と前記ソース電極側端部を覆い、
前記ドレイン電極と、該ドレイン電極と一体的に形成される前記第２の半導体膜と前記第３の半導体膜は、前記絶縁膜の一部と前記ドレイン電極側端部を覆う、
ことを特徴とする表示装置。 - ゲート電極が発生させる電界により、ソース電極及びドレイン電極間の電流を制御する第１の半導体膜を、該ゲート電極の上側に形成する第１半導体膜形成工程と、
前記第１の半導体膜の上側に接して絶縁膜を積層し、該絶縁膜から前記第１の半導体膜の外周部を露出させる絶縁膜形成工程と、
前記ソース電極及び前記ドレイン電極とオーミック接合する第３の半導体膜を形成する第３半導体膜形成工程と、
前記第３の半導体膜よりも高抵抗となる第２の半導体膜を、前記第３の半導体膜の下側に積層する第２半導体膜形成工程と、
前記ソース電極と前記ドレイン電極を積層し、これらの形状をエッチングして加工するソースドレイン電極加工工程と、
前記ソースドレイン電極形成工程において加工された前記ソース電極及び前記ドレイン電極の形状に従って、前記第３の半導体膜と前記第２の半導体膜をエッチングし、前記ソース電極及び前記ドレイン電極から露出した前記第１の半導体膜の前記外周部をエッチングして加工する半導体膜加工工程と、を含む、
ことを特徴とする表示装置の製造方法。 - 請求項５の表示装置の製造方法であって、
前記第２半導体膜形成工程は、所定材料を積層することにより第２の半導体膜を形成し、
前記第３半導体膜形成工程は、前記第２半導体膜形成工程における前記所定材料の積層を継続しつつ不純物を添加することにより、前記第３の半導体膜を形成する、
ことを特徴とする表示装置の製造方法。 - 請求項５の表示装置の製造方法であって、
前記第２半導体膜形成工程は、所定材料を積層することにより第２の半導体膜を形成し、
前記第３半導体膜形成工程は、前記第２半導体膜形成工程における前記所定材料の積層を継続する積層工程と、該積層工程により積層された前記所定材料に不純物を打込むことにより前記第３の半導体膜を形成する不純物打込み工程と、
を含むことを特徴とする表示装置の製造方法。
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