JP4441299B2 - 表示装置の製造方法 - Google Patents
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Description
このような技術としては、たとえば下記特許文献に開示がなされている。
このことから、製造工数が増大し、その解決策が要望されるに至った。
また、本発明の他の目的は、容量素子の各電極における絶縁破壊を回避させた表示装置を提供することである。
本発明による表示装置の製造方法は、たとえば、基板の上面に半導体層を形成し、前記半導体層の上面に絶縁膜を形成し、
第1領域を被い第2領域を露出させたマスクを用いて、前記第2領域の前記半導体層に前記絶縁膜を通して不純物の打ち込みを行い、
前記マスクを除去した後に、前記第1領域及び前記第2領域の前記絶縁膜の表面を前記第2領域の前記絶縁膜が残存する程度にエッチングすることにより、前記第2領域の絶縁膜の膜厚を前記第1領域の絶縁膜の膜厚よりも薄くすることを特徴とする。
本発明による表示装置の製造方法は、たとえば、(1)の構成を前提とし、前記第1領域の絶縁膜を薄膜トランジスタのゲート絶縁膜に用い、前記第2領域の絶縁膜を容量素子の誘電体膜に用いて、前記薄膜トランジスタと前記容量素子とを形成することを特徴とする。
本発明による表示装置の製造方法は、たとえば、基板の上面に半導体層を形成し、前記半導体層の上面に絶縁膜を形成し、
第1領域を被い第2領域を露出させたマスクを用いて、前記第2領域の前記半導体層に前記絶縁膜を通して不純物の打ち込みを行い、
前記マスクを残存させたまま、前記第2領域の前記絶縁膜の表面を前記第2領域の前記絶縁膜が残存する程度にエッチングすることにより、前記第2領域の絶縁膜の膜厚を前記第1領域の絶縁膜の膜厚よりも薄くし、
前記マスクを除去した後に、前記第1領域及び前記第2領域の前記絶縁膜の表面を洗浄することを特徴とする。
本発明による表示装置の製造方法は、たとえば、(3)の構成を前提とし、前記第1領域の絶縁膜を薄膜トランジスタのゲート絶縁膜に用い、前記第2領域の絶縁膜を容量素子の誘電体膜に用いて、前記薄膜トランジスタと前記容量素子とを形成することを特徴とする。
本発明による表示装置は、たとえば、半導体層の導電化された部分を一方の電極とし、前記半導体層を被う絶縁膜を誘電体膜とし、前記絶縁膜上に形成され前記一方の電極に重畳する部分を有する導体層を他方の電極として構成する容量素子を備える表示装置であって、
前記導体層は、前記一方の電極に重畳する部分の導体層と一体につながっているとともに前記半導体層の形成領域内から前記半導体層の形成領域外まで延在され、かつ、前記絶縁膜上に形成された延在部分を有し、
前記絶縁膜は、前記半導体層と前記導体層の前記延在部分との両方に重畳する領域において、その膜厚が前記一方の電極と重畳する部分の前記絶縁膜の膜厚よりも厚く形成されていることを特徴とする。
本発明による表示装置は、たとえば、(5)の構成を前提とし、前記半導体層は、前記半導体層の形成領域内から前記半導体層の形成領域外まで延在された前記導体層の前記延在部分と重畳する領域において、その不純物濃度が、前記一方の電極を構成する部分の不純物濃度より小さくなっていることを特徴とする。
本発明による表示装置は、たとえば、(5)または(6)の構成を前提とし、前記導体層の前記延在部分は、前記他方の電極に電位を与える配線層であることを特徴とする。
本発明による表示装置は、たとえば、絶縁膜で被われた半導体層の領域に第1領域と第2領域とを有し、前記第1領域の部分にてその上面に形成される前記絶縁膜をゲート絶縁膜とする薄膜トランジスタと、前記第2領域の部分にてその上面に形成される前記絶縁膜を誘電体膜とする容量素子とを備える表示装置であって、
前記容量素子は、前記半導体層の前記第2領域に不純物がドープされて一方の電極を構成し、前記第2領域上の前記絶縁膜の上面に形成される導体層を他方の電極として構成し、前記他方の電極は前記半導体層の形成領域外から延在される配線層と接続されて形成され、
前記半導体層のうち少なくとも前記配線層が重畳される領域には前記一方の電極を構成する前記第2領域の不純物濃度よりも小さい不純物濃度を有する第3領域を備えるとともに、
前記第2領域上の前記絶縁膜は前記第1領域および前記第3領域上の前記絶縁膜よりも膜厚が小さくなっていることを特徴とする。
本発明による表示装置の製造方法は、たとえば、(1)ないし(4)のいずれかの構成を前提とし、前記表示装置は液晶表示装置であることを特徴とする。
本発明による表示装置は、たとえば、(5)ないし(8)のいずれかの構成を前提とし、前記表示装置は液晶表示装置であることを特徴とする。
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
また、上述した表示装置によれば、導電化された半導体層、絶縁膜、前記半導体層の非形成領域外に延在する延在部を有する導体層との順次積層体からなる容量素子において、前記導電化された半導体層と前記延在部との前記半導体層の段差部における絶縁破壊が生じるのを防止することができる。
図2は、本発明による液晶表示装置の画素の構成を示す構成図で、矩形状からなる該画素のうち右上の薄膜トランジスタTFTが形成されている部分の詳細平面図を示している。また、図6は図2のA−A’線における断面図を示している。
ドレイン信号線DLは、たとえばアルミニウム、TiWを下地層としたアルミニウム、MoSiを下地層としたアルミニウムが用いられている。
このコンタクトホールCH2は、第2絶縁膜IN上において形成されるソース電極ST(図6参照)とソース領域SD2との導通を図るためのものである。
図3ないし図5は、図2に示した液晶表示装置の製造方法の一実施例を示す工程図で、各工程の図は図2のA−A’線に沿った断面図を示している。なお、図3ないし図5にわたって経時的になされる各工程は(a)ないし(n)の一連の符号で示している。
工程1.(図3(a))
たとえばガラスからなる基板101を用意し、この一方の表面(液晶側の面)に、たとえばプラズマCVD法を用いて、シリコン窒化膜(SiN)102、シリコン酸化膜(SiO2)103、アモルファスシリコン(a−Si)層104を順次積層させて形成する。
ここで、ガラスからなる基板101は図2に示した透明基板SUB1に、シリコン窒化膜(SiN)102、シリコン酸化膜(SiO2)103は図6に示した下地層GWに相当するものである。
熱処理を施すことにより、前記アモルファスシリコン(a−Si)104に含まれる水素を脱離させた後、たとえばエキシマレーザアニール(ELA)装置を用いて前記アモルファスシリコン(a−Si)104を結晶化し、これによりポリシリコン(poly−Si)層116を形成する。そして、このポリシリコン(poly−Si)層116をフォトリソグラフィ技術を用いた選択エッチング方法により、島状のパターンに形成する。
このように形成されるポリシリコン(poly−Si)層116は図6に示した半導体層PSに相当するものである。
たとえばプラズマCVD方法を用いて、ポリシリコン(poly−Si)層116をも被って、基板101の表面にゲート絶縁膜105を生成する。このゲート絶縁膜105は図6に示した第1絶縁膜GIに相当するものである。
ゲート絶縁膜105を通して、ポリシリコン(poly−Si)層116に低濃度のボロン(B+)からなる不純物117をインプラする。この作業は、該ポリシリコン(poly−Si)層116によって形成しようとする薄膜トランジスタTFTの閾値制御のために行なわれるものである。
ホトレジスト膜106を形成し、ポリシリコン(poly−Si)層116の形成領域のうち、容量電極(図6の電極CT1に相当する)を形成しようとする領域に相当する部分のホトレジスト膜106に孔開けを行なう。このホトレジスト膜106の孔の該輪郭は図2に重ねて示した太線枠MSKに相当する。
残存したホトレジスト膜106をマスクとし、高濃度の燐(P+)からなる不純物(図中符号118で示す)をインプラする。該不純物はホトレジスト膜106から露出されたゲート絶縁膜105を通して、ポリシリコン(poly−Si)層116に打ち込まれ、この部分が導電化されて容量電極CT1の機能を有するようになる。
前記ホトレジスト膜106を除去し、ゲート絶縁膜105の表面の全域を露出させる。
該ゲート酸化膜105の表面に希フッ酸処理121を行なう。この希フッ酸処理はゲート絶縁膜105の表面を洗浄する処理となっている。該ゲート絶縁膜105の表面には、ホトレジスト膜106を除去した後で、不純物が付着しているからである。このため、通常行われている洗浄はこの不純物を除去するに足るだけの短時間で行なわれている。
このようにして、本工程では不純物のインプラをした箇所とインプラしていない箇所の第1絶縁膜GIのエッチングレートの差を利用して、膜厚差を設けるエッチングを行なうことにより、表面除去も行われるため、洗浄の効果も果たすことができる。
たとえばスパッタリング方法を用い、ゲート絶縁膜105の上面に導体層として金属層122を形成する。この金属層122は図2で示したゲート電極GT(およびゲート信号線GL)および容量信号線CL(および電極CT2)を形成するための材料層からなるものである。
該金属層122の上面にホトレジスト膜110を形成し、このホトレジスト膜110をフォトリソグラフィ技術により孔開けをし、前記金属層122の一部を露出させる。
そして、残存したホトレジスト膜110をマスクとし、それから露出された該金属層122をエッチングする。
この場合、いわゆる自己整合で薄膜トランジスタTFTの部分にLDD部(Lightly Doped Drain)を形成するため、該金属層122のエッチングはホトレジスト膜110の開口端部より数μm程度に後退するまで行なう。
前記ホトレジスト膜110を残存させたまま、このホトレジスト膜110をマスクとし、燐(P+)からなる不純物119をインプラする。これにより、薄膜トランジスタTFTの形成領域において、ドレイン領域およびソース領域111が形成される。
これとともに、薄膜トランジスタTFTの形成領域において、ゲート電極GTの直下から前記ドレイン領域あるいはソース領域111までの間において前記不純物がインプラされていない領域が数μmの幅を有して形成される。
前記ホトレジスト膜110を除去し、再び燐(P)からなる不純物120をインプラする。この場合の不純物の濃度は、前記工程11で用いたそれの濃度よりも低く、前記ドレイン領域およびソース領域にも打ち込まれるが、ゲート電極GTの直下から前記ドレイン領域およびソース領域111までの間の領域にも打ち込まれる。これにより後者の領域に前記LDD部112が形成される。
たとえばシリコン窒化膜113を全域に形成する。このシリコン窒化膜113は図6に示した第2絶縁膜INに相当するものである。そしてこのシリコン窒化膜113の形成後においてアニール処理を行なう。工程11および工程12でインプラされた不純物の活性化を行なうためである。
前記保護膜113および下層のゲート絶縁膜105を貫通する孔を設け、この孔から薄膜トランジスタTFTのドレイン領域およびソース領域を露出させ。その後、全域に金属層115を形成し、これを選択エッチングすることにより、該ドレイン領域に電気的に接続されたドレイン信号線およびドレイン電極、並びに、該ソース領域に電気的に接続されたソース電極をそれぞれ形成する。尚、ソース電極の一部を延在させて電極CT3を形成している。
この後、図示しない第3絶縁膜や画素電極等を形成する。画素電極は第3絶縁膜に形成されたコンタクトホールを介してソース電極に接続されている。
図7(a)において、図中の(f)から(i)はそれぞれ図3ないし図5に示した一連の符号のうち(f)から(i)までの工程に相当し、工程8(図4(h))の工程は(h)に相当したものとなっている。
その後、図中(i)のメタルスパッタ工程へと続く。
この前での工程(図8(f))では、ホトレジスト膜106をマスクとし、半導体層PSの形成領域のうち容量素子の電極CT1の形成領域に相当する部分に、高濃度の燐(P+)からなる不純物118をインプラしたものである。
前記ホトレジスト膜106を除去し、ゲート絶縁膜105の表面の全域を露出させる。ここで、図11(b)は、前記工程(図9(g))と本工程との図を改めて示したもので、該ホトレジスト膜106を除去した後において、容量素子の容量電極の形成領域に相当するゲート酸化膜105に形成された凹陥部の側壁面の角度(垂線に対する角度)501を示したものである。
この場合の該角度501は大きく形成され、換言すれば、なだらかな斜面を有する側壁面として形成されるようになる。
露出されたゲート絶縁膜105の表面の全的にわたって希フッ酸処理121を行なう。この希フッ酸処理はゲート酸化膜105の表面を洗浄するためのものである。
すなわち、実施例1の場合と異なり、ゲート酸化膜105の表面の洗浄およびエッチングを別個の工程でそれぞれ行なっている。
そして、その後の工程では、実施例1の場合と同様にゲート絶縁膜105上に金属層122が形成され、上述した工程を経るようになる。
図7(b)において、当該工程はその前後の工程とともに、すなわち、図8ないし図10に示した一連の符号のうち(f)から(j)までを示し、当該工程は(g)および(i)に相当したものとなっている。
そして、各基板をロットに収納(25枚)させた後、ホトレジスト剥離を行なっている(図中(h))。この場合に要する時間は10800秒である。
そして、図中(j)のメタルスパッタ工程へと続く。
図2と比較して異なる構成は、容量素子の部分にある。すなわち、図12に示した容量素子Cstgは、その一方の電極CT1が半導体層PSで構成され、第1絶縁膜GIを介して容量信号線CLと一体になった他方の電極CT2がそれらの順で積層された構成となっている。
図14ないし図16は、図12に示した表示装置の製造方法の一実施例を示し、各工程の図は図12のB−B’線における断面を示している。図14ないし図16にわたって経時的になされる各工程は(a)ないし(n)の一連の符号で示している。
この工程の前では、ゲート絶縁膜105によって被われた半導体層PSに、該ゲート絶縁膜105を通して、低濃度のボロン(B+)からなる不純物117をインプラしたものである。該半導体層PSを用いて形成する薄膜トランジスタTFTの閾値制御のためである。
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
Claims (3)
- 基板の上面に半導体層を形成し、前記半導体層の上面に絶縁膜を形成し、
第1領域を被い第2領域を露出させたマスクを用いて、前記第2領域の前記半導体層に前記絶縁膜を通して不純物の打ち込みを行い、
前記マスクを除去した後に、前記第1領域及び前記第2領域の前記絶縁膜の表面を前記第2領域の前記絶縁膜が残存する程度にエッチングすることにより、前記第2領域の絶縁膜の膜厚を前記第1領域の絶縁膜の膜厚よりも薄くすることを特徴とする表示装置の製造方法。 - 前記第1領域の絶縁膜を薄膜トランジスタのゲート絶縁膜に用い、前記第2領域の絶縁膜を容量素子の誘電体膜に用いて、前記薄膜トランジスタと前記容量素子とを形成することを特徴とする請求項1に記載の表示装置の製造方法。
- 前記表示装置は液晶表示装置であることを特徴とする請求項1、2のいずれかに記載の表示装置の製造方法。
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