JP4723800B2 - アレイ基板の製造方法 - Google Patents
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Description
本発明は、スイッチング素子を備えたアレイ基板の製造方法に関する。
近年、液晶表示装置は、単純な駆動回路であるＸドライバ回路およびＹドライバ回路だけではなく、これまではＴＡＢ(Tape Automated Bonding)実装していたＤＡＣ(Digital-to-Analog Converter)回路などの外部回路までを透光性基板としてのガラス基板の一主面上に作り込んだり、ＳＲＡＭあるいはＤＲＡＭなどのメモリ機能や光センサなどが内蔵されたシステム液晶が製品化されている。
このため、この種の液晶表示装置には、高性能なスイッチング素子としての薄膜トランジスタが必要となるとともに、低消費電力化かつ高開口率化が求められる。この液晶表示装置の高性能化および高開口率化のためには、第１の金属層としてのゲート配線や信号配線の細線化が必要となり、低消費電力化(Ｈコモン反転駆動)やＤＡコンバータなどの回路を内蔵するためにはＭＯＳ容量部のフラットバンド電圧(Ｖｆｂ)を下げることが必要となる。
そして、これらゲート配線や信号配線を細線化すると、これらゲート配線あるいは信号配線の配線抵抗が高くなるため消費電力が増加し、回路電源マージンが減少してしまうので、低抵抗な配線材料が必要である。ここで、細線化とは、従来の配線幅３μｍ以上５μｍ以下を０．５μｍ以上２μｍ以下に細くすることである。
また、ＭＯＳ容量部に多結晶半導体層を用いた場合では、このＭＯＳ容量部のフラットバンド電圧を下げるために多結晶半導体層にリン(Ｐ)あるいはボロン(Ｂ)などの不純物を注入してｎ型またはｐ型にする方法が採用されている。
具体的な液晶表示装置用のアレイ基板の製造方法としては、ガラス基板上に非晶質半導体層を形成した後に、この非晶質半導体層をレーザビームアニールして多結晶半導体層としてからパターニングする。この後、この多結晶半導体層を含むガラス基板上にゲート絶縁膜を成膜する。
このとき、画素補助容量をある程度以上大きくないと、この画素補助容量を保持できなくなるため、ゲート絶縁膜の膜厚は、なるべく薄いほうが好ましい。このため、多結晶半導体層上にゲート絶縁膜を形成し、このゲート絶縁膜上にゲート電極の層を形成した構造とする。したがって、このゲート電極を形成する前に、レジストをパターンニングしてｎ型ドーパント(ＰＨ３)をドープして注入して、ｎ−ｃｈ薄膜トランジスタ(ＴＦＴ)のｎ＋領域と、画素容量と、回路部の容量領域である容量部とのそれぞれを形成する。
さらに、これらｎ＋領域、画素容量および回路部の容量部のそれぞれを含むゲート絶縁膜上にゲート電極を成膜した後、ｐ−ｃｈ薄膜トランジスタ(ＴＦＴ)用となるゲート電極をパターンニングしてから、ｐ型ドーパント(Ｂ２Ｈ５)を不純物として注入して、ｐ−ｃｈ薄膜トランジスタのｐ＋領域を形成する。
次いで、ｎ−ｃｈ薄膜トランジスタ側のゲート電極をパターンニングした後、これらｎ−ｃｈ薄膜トランジスタおよびｐ−ｃｈ薄膜トランジスタそれぞれをアニールしてから、これらｎ−ｃｈ薄膜トランジスタのｎ＋領域およびｐ−ｃｈ薄膜トランジスタのｐ＋領域のそれぞれを活性化させる。次いで、これらｎ−ｃｈおよびｐ−ｃｈ薄膜トランジスタのゲート電極を含むゲート絶縁膜上に層間絶縁膜を成膜する。
さらに、この層間絶縁膜に、ｎ−ｃｈ薄膜トランジスタのｎ＋領域およびｐ−ｃｈ薄膜トランジスタのｐ＋領域に連通するコンタクトホールを形成した後、これらコンタクトホールを含む層間絶縁膜上に導電層を形成する。この後、この導電層をパターニングして、ｎ−ｃｈ薄膜トランジスタのｎ＋領域およびｐ−ｃｈ薄膜トランジスタのｐ＋領域に電気的に接続されたソース電極およびドレイン電極を形成した構成が知られている(例えば、特許文献１参照。)。
また、この液晶表示装置には、ゲート配線としてモリブデン−タングステン(ＭｏＷ)やモリブデン−タンタル(ＭｏＴａ)などのモリブデン(Ｍｏ)を含んだ合金が用いられている。そして、この液晶表示装置のゲート電極もまた、ゲート配線の引き出し線、画素容量配線および回路容量配線のそれぞれが一層で一体的に形成されている。
ここで、モリブデン合金は、熱耐性があり、５００℃以上６００℃以下程度の熱活性化である熱アニールに十分絶え得る材料としてゲート電極に用いていた。ところが、膜厚が３００ｎｍのモリブデン合金のシート抵抗が０．５Ω／ｃｍ２と高いため、細線化すると抵抗が高くなるので、ゲート電極を微細化できない。
また、このゲート電極を低抵抗にするために、モリブデン合金よりも低抵抗材料の、例えば汎用性のあるアルミニウム(Ａｌ)やアルミニウム−銅(ＡｌＣｕ)などのアルミニウム合金を用いればよいと考えられる。ところが、このアルミニウム合金では、後の工程である熱活性化の際の温度が高いために配線がショートしやすくなったり、エレクトロマイグレーションによる抵抗劣化や断線などによる信頼性が劣化する問題が生じるおそれがあるので、ゲート電極を低抵抗化することはプロセスの点から困難である。
さらに、アルミニウム−ネオジム(ＡｌＮｄ)を用いた場合には、５００℃以下の温度でアニールをしても信頼性などの問題は生じないが、加工精度や生産性に問題がある。すなわち、このアルミニウム−ネオジムを用いた場合に２μｍ以下に細線化すると、ウエットエッチングでは線幅のばらつき制御が困難であるため薄膜トランジスタのゲート電極の長さのばらつきが大きくなってしまう。このため、この薄膜トランジスタのトランジスタ特性がばらつく原因となるから、このばらつきの制御が可能なドライエッチングで加工することになる。
特開２００２−３５９２５２号公報（第７−１０頁、図８−図９）
しかしながら、上記液晶表示装置のゲート電極をアルミニウム−ネオジムとし、このゲート電極をドライエッチングした場合には、ドライエッチング装置のチャンバの内壁面に塩化アルミニウム(ＡｌＣｌ２)などのエッチング生成物が多量に付着してしまうので、生産性の向上が容易ではない。このため、ゲート電極の細線化が必要な製品では、加工の点からアルミニウム−ネオジムをゲート電極として用いることは難しい。よって、ゲート電極を細線化および低抵抗化することが容易ではないという問題を有している。
本発明は、このような点に鑑みなされたもので、ゲート電極を細線化および低抵抗化できるアレイ基板の製造方法を提供することを目的とする。
本発明は、透光性基板の一主面に複数の多結晶半導体層を設け、これら複数の多結晶半導体層を含む前記透光性基板の一主面にゲート絶縁膜を設け、このゲート絶縁膜の一主面に第１の導電層を設け、この第１の導電層をパターニングして前記複数の多結晶半導体層のいずれかに対向する一対のゲート電極を形成し、これら一対のゲート電極のいずれか一をマスクとして、このゲート電極に対向した前記多結晶半導体層をドープしてｐ型スイッチング素子のソース領域およびドレイン領域とし、これら一対のゲート電極のいずれか他をマスクとして、このゲート電極に対向した前記多結晶半導体層と、前記一対のゲート電極が対向して設けられていない多結晶半導体層とのそれぞれをドープして、ｎ型スイッチング素子のソース領域およびドレイン領域と、補助容量の容量部とを形成し、前記一対のゲート電極を含む前記ゲート絶縁膜の一主面に層間絶縁膜を形成し、この層間絶縁膜に前記一対のゲート電極に連通する複数の導通部を形成し、これら複数の導通部を含む前記層間絶縁膜上に第２の導電層を形成して、この第２の導電層を前記一対のゲート電極に電気的に接続させ、前記第２の導電層をパターニングして、前記一対のゲート電極に対向する一対の配線部と、これら一対のゲート電極が対向して設けられていない前記多結晶半導体層に対向する容量配線部とのそれぞれを形成するものである。
そして、透光性基板の一主面に設けた複数の多結晶半導体層を含む透光性基板の一主面にゲート絶縁膜を設ける。さらに、ゲート絶縁膜の一主面に設けた第１の導電層をパターニングして複数の多結晶半導体層のいずれか一に対向する一対のゲート電極を設ける。これら一対のゲート電極を含むゲート絶縁膜の一主面に層間絶縁膜を設ける。この層間絶縁膜に、一対のゲート電極に連通する複数の導通部を設ける。これら複数の導通部を含む層間絶縁膜上に第２の導電層を設けて一対のゲート電極に電気的に接続させるとともに、この第２の導電層をパターニングして、一対のゲート電極に対向する一対の配線部と、一対のゲート電極が対向して設けられていない多結晶半導体層に対向する容量配線部を設ける。この結果、ゲート電極の細線化および低抵抗化が可能となる。
本発明により、工程数を最小限に抑えてゲート配線を細線化および低抵抗化できるから、液晶表示装置として高精細化、高開口率化、低消費電力化でき、同時にメモリ回路やこれまでＴＡＢ実装していた駆動回路を内蔵した薄膜トランジスタを有する液晶表示装置の形成が可能となる。
以下、本発明の液晶表示装置の一関連技術の構成を図１ないし図１０を参照して説明する。
図１ないし図１０において、１は平面表示装置としての液晶表示装置１で、この液晶表示装置１は、薄膜トランジスタ方式液晶表示装置であり、略矩形平板状のアレイ基板２を備えている。このアレイ基板２は、略透明な矩形平板状の絶縁基板としての透光性基板であるガラス基板３を有している。このガラス基板３の一主面である表面上には、シリコン窒化膜や酸化シリコン膜などにて構成された図示しないアンダーコート層が積層されて成膜されている。
そして、このアンダーコート層上には、液晶表示用のｎ型スイッチング素子である複数のｎチャネル(ｎ−ｃｈ)型の薄膜トランジスタ(ＴＦＴ)４がマトリクス状に形成されている。さらに、このアンダーコート層上には、液晶表示用のｐ型スイッチング素子である複数のｐチャネル(ｐ−ｃｈ)型の薄膜トランジスタ５と、複数の画素補助容量６とのそれぞれがマトリクス状に複数形成されている。
ここで、これら薄膜トランジスタ４,５のそれぞれは、１画素構成要素として配設されている。さらに、これら薄膜トランジスタ４,５のそれぞれは、アンダーコート層上に形成された多結晶半導体層としてのポリシリコン層11を備えている。このポリシリコン層11は、非晶質半導体としてのアモルファスシリコンのレーザアニールにより形成されたポリシリコンにより構成されている。そして、このポリシリコン層11は、このポリシリコン層11の中央部に設けられた活性層としてのチャネル領域12を有している。このチャネル領域12の両側には、ｎ＋領域あるいはＰ＋領域であるソース領域13およびドレイン領域14のそれぞれが対向して設けられている。
そして、これらチャネル領域12、ソース領域13およびドレイン領域14それぞれを含むアンダーコート層上には、絶縁性を有するシリコン酸化膜であるゲート絶縁膜15が積層されて成膜されている。さらに、チャネル領域12に対向したゲート絶縁膜15上には、モリブデン(Ｍｏ)を含んだ合金、すなわちモリブデン−タングステン(ＭｏＷ)により構成された第１の金属層72にて構成されたゲート電極16が積層されて成膜されている。ここで、これらゲート電極16は、ゲート絶縁膜15を介して各薄膜トランジスタ４,５のチャネル領域12に対向しており、このチャネル領域12の幅寸法に略等しい幅寸法を有している。
さらに、これらゲート電極16上には、第２の金属層73にて構成されたゲート配線としての配線部17が積層されて形成されている。これら配線部17のそれぞれは、各ゲート電極16に対して電気的に接続され、各ゲート電極16の幅寸法に等しい幅寸法を有するゲート電極間配線である。ここで、これら配線部17は、ゲート電極16よりも抵抗値の小さい材質によって構成されている。
一方、薄膜トランジスタ４,５に連続したアンダーコート層上には、ポリシリコンにて構成された画素補助容量６が積層されて形成されている。この画素補助容量６は、ｐチャネル型の薄膜トランジスタ５に隣接して設けられており、この薄膜トランジスタ５を介したｎチャネル型の薄膜トランジスタ４の反対側に設けられている。
さらに、この画素補助容量６は、ガラス基板３上の薄膜トランジスタ４,５と同一平面状に配置されている。また、この画素補助容量６は、ポリシリコンにて構成された容量部22を備えている。この容量部22は、非晶質半導体としてのアモルファスシリコンのレーザアニールにより形成されたポリシリコンにより構成されている。また、この容量部22は、各薄膜トランジスタ４,５のポリシリコン層11と同一工程にて形成されており、アンダーコート層上に積層されている。
そして、この容量部22を含むアンダーコート層上には、ゲート絶縁膜15が積層されて成膜されている。そして、容量部22に対向したゲート絶縁膜15上には、各薄膜トランジスタ４,５の配線部17と同一層の第２の金属層73にて構成された容量配線部23が積層されて形成されている。この容量配線部23は、ｐチャネル型の薄膜トランジスタ５側である容量部22の幅方向における一側よりに設けられている。言い換えると、この容量配線部23は、容量部22の幅方向における中央部よりもｐチャネル型の薄膜トランジスタ５側に寄った位置に設けられている。
また、これら容量配線部23のそれぞれは、これら容量配線部23と容量部22との間のゲート絶縁膜15を介して、これら容量部22との間に容量を形成する。ここで、これら容量配線部23は、各薄膜トランジスタ４,５の配線部17と同一工程および同一材質にて形成されている。したがって、これら容量配線部23は、各薄膜トランジスタ４,５の配線部17の抵抗値よりも小さい抵抗値を有している。
さらに、この容量配線部23および各薄膜トランジスタ４,５の配線部17のそれぞれを含むゲート絶縁膜15上には、絶縁性を有する酸化シリコン膜である層間絶縁膜31が積層されて成膜されている。そして、これら層間絶縁膜31およびゲート絶縁膜15には、これら層間絶縁膜31およびゲート絶縁膜15のそれぞれを貫通した導通部としての複数のコンタクトホール32,33,34,35,36が開口されて設けられている。
ここで、コンタクトホール32,33のそれぞれは、ｎチャネル型の薄膜トランジスタ４のゲート電極16の両側である、この薄膜トランジスタ４のソース領域13およびドレイン領域14上に設けられている。そして、コンタクトホール32は、ｎチャネル型の薄膜トランジスタ４のソース領域13に連通して開口しており、コンタクトホール33は、ｎチャネル型の薄膜トランジスタ４のドレイン領域14に連通して開口している。
また、コンタクトホール34,35のそれぞれは、ｐチャネル型の薄膜トランジスタ５のゲート電極16の両側である、この薄膜トランジスタ５のソース領域13およびドレイン領域14上に設けられている。そして、コンタクトホール34は、ｐチャネル型の薄膜トランジスタ５のソース領域13に連通して開口しており、コンタクトホール35は、ｐチャネル型の薄膜トランジスタ５のドレイン領域14に連通して開口している。また、コンタクトホール36は、画素補助容量６の容量部22に連通して開口している。
そして、ｎチャネル型の薄膜トランジスタ４のソース領域13に連通したコンタクトホール32には、導電層としての信号線であるソース電極41が積層されて設けられている。このソース電極41は、コンタクトホール32を介してｎチャネル型の薄膜トランジスタ４のソース領域13に電気的に接続されて導通されている。また、ｎチャネル型の薄膜トランジスタ４のドレイン領域14に連通したコンタクトホール33には、導電層としての信号線であるドレイン電極42が積層されて設けられている。このドレイン電極42は、コンタクトホール33を介してｎチャネル型の薄膜トランジスタ４のドレイン領域14に電気的に接続されて導通されている。
さらに、ｐチャネル型の薄膜トランジスタ５のソース領域13に連通したコンタクトホール34には、導電層としての信号線であるソース電極43が積層されて設けられている。このソース電極43は、コンタクトホール34を介してｐチャネル型の薄膜トランジスタ５のソース領域13に電気的に接続されて導通されている。また、ｐチャネル型の薄膜トランジスタ５のドレイン領域14に連通したコンタクトホール35には、導電層としての信号線であるドレイン電極44が積層されて設けられている。このドレイン電極44は、コンタクトホール33を介してｐチャネル型の薄膜トランジスタ５のドレイン領域14に電気的に接続されて導通されている。さらに、画素補助容量６の容量部22に連通したコンタクトホール36には、導電層であるゲート引き出し配線としての引き出し電極45が積層されて設けられている。
一方、各薄膜トランジスタ４,５のソース電極41,43およびドレイン電極42,44と、画素補助容量６の引き出し電極45とを含む層間絶縁膜31上には、これら薄膜トランジスタ４,５および画素補助容量６のそれぞれを覆うように保護膜51が積層されて成膜されている。そして、この保護膜51には、この保護膜51を貫通した導通部としてのコンタクトホール52が開口されて設けられている。このコンタクトホース52は、画素補助容量６の引き出し電極45に連通して開口している。
そして、このコンタクトホール52を含む保護膜51上には、画素電極53が積層されて成膜されている。この画素電極53は、コンタクトホール52を介して引き出し電極45に電気的に接続されて導通されている。すなわち、この画素電極53は、引き出し電極45を介して画素補助容量６の容量部22に電気的に接続されている。また、この画素電極53は、いずれかの薄膜トランジスタ４,５によって制御されている。さらに、この画素電極53を含んだ保護膜51上には、配向膜54が積層されて成膜されている。
一方、アレイ基板２に対向して矩形平板状の対向基板61が配設されている。この対向基板61は、略透明な矩形平板状の絶縁基板としての透光性基板であるガラス基板62を備えている。このガラス基板62のアレイ基板２に対向した側の一主面には、対向電極63が設けられている。また、この対向電極63上には配向膜64が積層されて成膜されている。そして、この対向基板61の配向膜64とアレイ基板２の配向膜54との間には、液晶65が介挿されて封止されている。
次に、上記一関連技術のアレイ基板の製造方法を説明する。
まず、ＣＶＤ(Chemical Vapor Deposition)法にて膜厚５０ｎｍの非晶質半導体である非結晶シリコンとしてのアモルファスシリコン膜をガラス基板３上に成膜する。この後、このガラス基板３上のアモルファスシリコン膜にエキシマレーザビームを照射してレーザアニールして結晶化させて、このアモルファスシリコン膜を多結晶半導体層としてのポリシリコン膜71にする。このとき、このポリシリコン膜71の膜厚を４０ｎｍ以上８０ｎｍ以下の範囲にすることが望ましい。
次いで、このポリシリコン膜71にジボラン(Ｂ２Ｈ５)をドープして注入して、フォトリソ工程にて島状にする。このとき、このポリシリコン膜71に注入したボロン濃度を１Ｅ１６以上１７以下/ｃｍ３とする。なお、このポリシリコン膜71にボロンを注入することによって、各薄膜トランジスタ４,５の閾値電圧が制御可能となる。
さらに、ＰＥ(Plasma Enhanced)−ＣＶＤ法にて、各島状のポリシリコン膜71を含むガラス基板３上に、膜厚が１００ｎｍのゲート絶縁膜15を成膜する。
次いで、図２に示すように、このゲート絶縁膜15上に、各薄膜トランジスタ４,５のゲート電極16となる膜厚３００ｎｍのモリブデン−タングステン合金(ＭｏＷ)を成膜して第１の導電層である第１の金属層72を形成する。このとき、この第１の金属層72のシート抵抗が０．５Ω／ｃｍ２となった。なお、この第１の金属層72としては、モリブデン−タングステン(ＭｏＷ)の他に、モリブデン−タンタル(ＭｏＴａ)にもできる。
この後、フォトリソ工程にて第１の金属層72をｐチャネル型の薄膜トランジスタ５のゲート電極16の両側のソース領域13およびドレイン領域14となる部分を除いた部分の図示しないレジストをパターニングして、この薄膜トランジスタ５のポリシリコン層11の両側を、フッ素と酸素とを含む混合ガスでプラズマエッチングする。このとき、このｐチャネル型のゲート電極16の配線幅を１．０μｍ以上２．０μｍ以下とする。
そして、このプラズマエッチングをした後に、ゲート絶縁膜15上のレジストを有機アルカリ液で剥離する。
この状態で、図３に示すように、プラズマエッチングをした後に残った第１の金属層72をマスクとして、ｐチャネル型の薄膜トランジスタ５のソース領域13およびドレイン領域14となる部分にｐ型ドーパントであるジボラン(Ｂ２Ｈ５)をドープして注入する。ここで、このジボランのドープは、ポリシリコン層11の抵抗値を下げ、金属とのオーミックコンタクトを取るためである。なお、このジボランのポリシリコン層11への注入は加速電圧５０ｋｅＶでドーズ量を１Ｅ１５ｃｍ−１とする。
次いで、フォトリソ工程にて第１の金属層72のｎチャネル型の薄膜トランジスタ４のゲート電極16となる部分とｐチャネル型の薄膜トランジスタ５となる部分とのそれぞれに図示しないレジストをパターニングして、これらｎチャネル型の薄膜トランジスタ４のソース領域13およびドレイン領域14となる部分と、画素補助容量６となる部分のそれぞれを、フッ素と酸素とを含む混合ガスにてプラズマエッチングする。このとき、このｎチャネル型の薄膜トランジスタ４のゲート電極16の配線幅も１．０μｍ以上２．０μｍ以下とする。
そして、このプラズマエッチングをした後に、ゲート絶縁膜15上のレジストを有機アルカリ液で剥離する。
この後、図４に示すように、フォトリソ工程にて第１の金属層72のｎチャネル型の薄膜トランジスタ４のゲート電極16となる部分とｐチャネル型の薄膜トランジスタ５となる部分とのそれぞれにレジスト70をパターニングして、ｎチャネル型の薄膜トランジスタ４のソース領域13およびドレイン領域14と、画素補助容量６の容量部22となるポリシリコン層11にｎ型ドーパントであるホスフィン(ＰＨ３)をドープして注入する。なお、このホスフィンのポリシリコン層11への注入は加速電圧７０ｋｅＶでドーズ量を１Ｅ１５ｃｍ−１とする。
ここで、ｎチャネル型の薄膜トランジスタ４をＬＤＤ(Lightly Doped Drain)構造にする場合には、さらにもう一度、このｎチャネル型の薄膜トランジスタ４のゲート電極16となる部分の第１の金属層72をエッチングして幅寸法を小さくした後に、ｎ型ドーパントを低ドープしてｎ−領域を形成することもできる。
このとき、このｎチャネル型の薄膜トランジスタ４のゲート電極16となる第１の金属層72を同一のマスクとして高ドープおよび低ドープのそれぞれができるので、ＬＤＤ領域の長さを短縮できるとともに、このｎチャネル型の薄膜トランジスタ４のトランジスタ特性(Ｉｏｎ特性)を向上できる。
この後、ｎチャネル型の薄膜トランジスタ４およびｐチャネル型の薄膜トランジスタ５それぞれのソース領域13およびドレイン領域14と、画素補助容量６の容量部22とのそれぞれを４００℃以上５００℃以下の温度で熱アニール処理して、これらソース領域13、ドレイン領域14および容量部22を活性化する。このとき、ｐチャネル型の薄膜トランジスタ５のｐ＋領域であるソース領域13およびドレイン領域14それぞれのシート抵抗を３ｋΩ／ｃｍ２とし、ｎチャネル型の薄膜トランジスタ４のｎ＋領域であるソース領域13およびドレイン領域14それぞれのシート抵抗を２ｋΩ／ｃｍ２とした。
次いで、図５に示すように、各薄膜トランジスタ４,５のゲート電極16を含むゲート絶縁膜15上に、これら薄膜トランジスタ４,５のゲート電極16間を結ぶ配線部17および画素補助容量６の容量配線部23となる第２の導電層である第２の金属層73を低抵抗材料膜にて成膜して、この第２の金属層73をゲート絶縁膜15上に直接形成する。
このとき、この第２の金属層73としては、下層からチタン(Ｔｉ)／アルミニウム−銅(ＡｌＣｕ)／チタン(Ｔｉ)のそれぞれの膜厚が５０ｎｍ／３００ｎｍ／７５ｎｍである三層構造の積層膜とした。さらに、この第２の金属層73のシート抵抗は、０．１２Ω／ｃｍ２であった。なお、この第２の金属層73としては、チタン(Ｔｉ)／窒化チタン(ＴｉＮ)／アルミニウム−銅(ＡｌＣｕ)／チタン(Ｔｉ)／窒化チタン(ＴｉＮ)の五層構造や、これらをアルミニウム(Ａｌ)に変更した構造や、アルミニウム−ネオジム(ＡｌＮｄ)／モリブデン(Ｍｏ)などでもよい。
この後、図６に示すように、フォトリソ工程にて、第２の金属層73を第１の金属層72のゲート電極16間を繋ぐ配線部17および容量配線部23となるようにパターニングする。このとき、この第２の金属層73がアルミニウム(Ａｌ)あるいはアルミニウム−銅(ＡｌＣｕ)を含んでいる場合には、金属塩素系ガスによるドライエッチングをする。また、この第２の金属層73が、アルミニウム−ネオジム(ＡｌＮｄ)を含んでいる場合には、ウエットエッチングをする。
次いで、図７に示すように、ＰＥ−ＣＶＤ法にて、これら配線部17および容量配線部23を含むゲート絶縁膜15上に膜厚６００ｎｍのシリコン酸化物を成膜して層間絶縁膜31を形成する。
続いて、図８に示すように、フォトリソ工程にて、各薄膜トランジスタ４,５のソース領域13およびドレイン領域14と、画素補助容量６の容量部22とのそれぞれに連通するコンタクトホール32,33,34,35,36のそれぞれを形成する。
この後、これらコンタクトホール32,33,34,35,36のそれぞれを含む層間絶縁膜31上に、信号線配線となる導電層74として、例えば膜厚が５０ｎｍのモリブデン(Ｍｏ)と膜厚５００ｎｍのアルミニウム(Ａｌ)との積層膜をスパッタ法にて成膜する。
続いて、図９に示すように、フォトリソ工程にて導電層74をエッチングして、ソース電極41,43、ドレイン電極42,44および引き出し電極45を形成する。このとき、この導電層74をアルミニウム(Ａｌ)やアルミニウム−銅(ＡｌＣｕ)などの金属で形成した場合には、塩素ガスでエッチングしてパターニングする。
さらに、図１０に示すように、これらソース電極41,43、ドレイン電極42,44および引き出し電極45を含む層間絶縁膜31上の全面に、ＰＥ−ＣＶＤ法にて、膜厚が５００ｎｍのシリコン窒化膜を成膜して保護膜51を形成する。
続いて、フォトリソ工程にて、この保護膜51をエッチングして、この保護膜51に画素補助容量６の引き出し電極45に導通するコンタクトホール52を形成する。このとき、このエッチングとしては、テトラフルオロメタン(ＣＦ４)ガスと酸素ガスとを用いたプラズマエッチングとした。
この後、このコンタクトホール52を含む保護膜51上に透明導電膜をスパッタにて成膜して画素電極53を形成した後、フォトリソ工程およびエッチング工程をして、この画素電極53を画素形状にパターニングする。このとき、この画素電極53のエッチングには、蓚酸(ＨＯＯＣ−ＣＯＯＨ)を用いる。
ここで、従来のように、ｎチャネル型の薄膜トランジスタおよびｐチャネル型の薄膜トランジスタそれぞれのゲート電極を２層化して低抵抗金属である配線部を繋ぐ場合には、第２の金属層を形成する工程として、成膜工程、フォトリソ工程およびエッチング工程の他に、容量部を形成する工程としてフォトリソ工程、ｎ＋ドーピング工程およびレジスト剥離工程が追加されるため、工程数が増えて生産性が劣化する。
特に、画素補助容量をポリシリコンにて構成された容量部とゲート絶縁膜とゲート電極とで形成しようとすると、このゲート電極を形成する前に容量部となるポリシリコン層にｎ型ドーパントとしてホスフィン(ＰＨ３)をドープして注入しておく必要があった。
そこで、上記一関連技術のように、画素補助容量６を、ポリシリコンにて構成された容量部22と、ゲート絶縁膜15と、低抵抗配線である第２の金属層73にて構成された容量配線部23として、この画素補助容量６の容量部22の形成に必要なｎ＋ドーピングを、ｎチャネル型の薄膜トランジスタ４のソース領域13およびドレイン領域14の形成と同時に同一工程でする。
この結果、従来必要であった容量形成工程、すなわちフォトリソ工程、ｎ＋ドーピング工程およびレジスト剥離工程を無くすことができる。よって、工程数を最小限に抑えてゲート電極16を細線化および低抵抗化できるから、液晶表示装置１として高精細化、高開口率化および低消費電力化できると同時に、メモリ回路や、これまでＴＡＢ実装していた駆動回路を内蔵した液晶表示装置１を形成できる。
また、ｎチャネル型の薄膜トランジスタ４およびｐチャネル型の薄膜トランジスタ５それぞれをゲート電極16と配線部17との２層構造にした。この結果、熱活性前に形成しなければならないゲート電極16には熱耐性のある材料を用い、画素補助容量６の容量配線部23の引回し長さが長い部分には低抵抗材料を用いて第２の金属層73を熱活性化後に形成する。このため、これら薄膜トランジスタ４,５それぞれのゲート電極16の配線抵抗を微細化および低抵抗化できる。
したがって、これら薄膜トランジスタ４,５のゲート電極16を２層化にし、かつ画素補助容量６の構造を変更したことによって、アレイ基板２の工程数の増加を最小限に抑えつつ、これら薄膜トランジスタ４,５のゲート電極16を低抵抗化できる。
次に、本発明の一実施の形態を図１１ないし図１９を参照して説明する。
この図１１ないし図１９に示す液晶表示装置１は、基本的には図１ないし図１０に示す液晶表示装置１と同様であるが、ゲート電極16を含むゲート絶縁膜15上に第１の層間絶縁膜81を形成した後に、この第１の層間絶縁膜81に各ゲート電極16に連通する導通部としてのコンタクトホール82,83を形成してから、これらコンタクトホール82,83を含む第１の層間絶縁膜81上に、第２の金属層73を成膜したものである。
言い換えると、この液晶表示装置１は、層間絶縁膜31を第１の層間絶縁膜81と第２の層間絶縁膜84との２層に分けて成膜して、これら第１の層間絶縁膜81と第２の層間絶縁膜84との間に第２の金属層73を形成したものである。すなわち、この液晶表示装置１は、第１の金属層72を形成した後に、第１の層間絶縁膜81を介して第２の金属層73を形成したものである。
そして、この第１の層間絶縁膜81は、各ゲート電極16を含むゲート絶縁膜15上に積層されて成膜されている。また、これら各ゲート電極16上の第１の層間絶縁膜81には、この第１の層間絶縁膜81を面方向に対して垂直な方向に向けて貫通したコンタクトホール82,83が設けられている。これらコンタクトホール82,83は、各ゲート電極16の幅寸法に等しい幅寸法を有している。そして、これらコンタクトホール82,83には、配線部17が形成されている。これら配線部17のそれぞれは、各ゲート電極16に対して電気的に接続されている。
さらに、これら配線部17および容量配線部23を含む第１の層間絶縁膜81上には、第２の層間絶縁膜84が積層されて成膜されている。そして、これら第２の層間絶縁膜84、第１の層間絶縁膜81およびゲート絶縁膜15には、これら第２の層間絶縁膜84、第１の層間絶縁膜81およびゲート絶縁膜15のそれぞれを面方向に直交する垂直方向である上下方向に向けて貫通した複数のコンタクトホール32,33,34,35,36が開口されている。
次に、上記一実施の形態のアレイ基板の製造方法を説明する。
なお、ゲート絶縁膜15上にゲート電極16を形成するまでの工程は、上記一関連技術の図２ないし図４に示す工程と同様である。
そして、図１２に示すように、ＰＥ−ＣＶＤ法にて、各ゲート電極16を含むゲート絶縁膜15上に膜厚５０ｎｍのシリコン酸化物を成膜して第１の層間絶縁膜81を形成する。このとき、この第１の層間絶縁膜81の膜厚は、画素補助容量６での容量が製品スペックの値よりも大きくなるように決定する。
次いで、図１３に示すように、フォトリソ工程にて、第１の層間絶縁膜81に各ゲート電極16との接合のためのコンタクトホール82,83を形成する。
この後、図１４に示すように、これらコンタクトホール82,83を含む第１の層間絶縁膜81上に、各ゲート電極16間を結ぶ配線部17および画素補助容量６の容量配線部23となる第２の金属層73を低抵抗材料膜にて成膜した後に、図１５に示すように、フォトリソ工程をしてからエッチング工程をする。ここで、これらフォトリソ工程およびエッチング工程は、上記一関連技術と同様である。
さらに、図１６に示すように、各配線部17および容量配線部23を含む第１の層間絶縁膜81上に膜厚６００ｎｍのシリコン酸化物を成膜して第２の層間絶縁膜84を形成する。
この後、図１７に示すように、フォトリソ工程にて、この第２の層間絶縁膜84、第１の層間絶縁膜81およびゲート絶縁膜15を貫通する複数のコンタクトホール32,33,34,35,36を形成する。
さらに、図１８に示すように、これらコンタクトホール32,33,34,35,36のそれぞれを含む第２の層間絶縁膜84上に、信号線配線となる導電層74を成膜してから、この導電層74をフォトリソ工程にてエッチングして、ソース電極41,43、ドレイン電極42,44および引き出し電極45を形成する。
次いで、図１９に示すように、これらソース電極41,43、ドレイン電極42,44および引き出し電極45を含む層間絶縁膜31上の全面に、ＰＥ−ＣＶＤ法にてシリコン窒化膜を成膜して保護膜51を形成する。
この後、フォトリソ工程にて、この保護膜51をエッチングしてコンタクトホール52を形成してから、このコンタクトホール52を含む保護膜51上に画素電極53を形成する。
上述したように、上記一実施形態によれば、層間絶縁膜31を第１の層間絶縁膜81と第２の層間絶縁膜84との２層構造としたため、上記一関連技術に比べ、コンタクトホール82,83を形成する工程が増える。ところが、第２の金属層73をエッチングする際に、第１の金属層72のゲート電極16が第１の層間絶縁膜81にて保護されるため、高選択比エッチングを用いる必要がなくなるから、第２の金属層73のエッチング加工が容易になる。
また、第１の金属層72のゲート電極16をエッチングするときにゲート絶縁膜15が３０ｎｍ程度オーバーエッチングされてしまう。このため、これらゲート電極16およびゲート絶縁膜15にて高性能な薄膜トランジスタ４,５を形成した場合に、このゲート絶縁膜15が薄いと、画素補助容量６となる部分のゲート絶縁膜15の膜厚が薄くなってしまう。
さらに、ポリシリコン膜71をレーザアニールにて形成する場合には、このポリシリコン膜71の表面に突起が形成されてしまうおそれがある。したがって、画素補助容量６の容量部22となる部分のゲート絶縁膜15の膜厚が薄い場合には、ポリシリコン膜71から形成された容量部22と第２の金属層73から形成された容量配線部23との間が十分に絶縁されずに、これら容量部22と容量配線部23との間がリークしてしまうおそれがある。この結果、液晶表示装置１に点欠点が生じて歩留まりが低下するおそれがある。
したがって、上記一実施の形態では、ゲート絶縁膜15の膜厚が薄い(例えば、９０ｎｍ以下)液晶表示装置１の場合に、特に生産性を向上できる。
なお、上記一実施の形態では、画素補助容量６の容量部22と容量配線部23との間の容量を、液晶表示装置１を駆動させる回路部容量とすることもできる。
また、第１の金属層72としては、モリブデン(Ｍｏ)を含んだ合金、すなわち、モリブデン−タングステン(ＭｏＷ)およびモリブデン−タンタル(ＭｏＴａ)のいずれかで構成することもできる。
さらに、第２の金属層73としては、アルミニウム(Ａｌ)を含んだ合金、すなわち、アルミニウム(Ａｌ)およびアルミニウム−銅(ＡｌＣｕ)の少なくともいずれか一方と、モリブデン(Ｍｏ)、チタン(Ｔｉ)および窒化チタン(ＴｉＮ)の少なくともいずれかとの積層膜にて構成することもできる。
１ 液晶表示装置
２ アレイ基板
３ 透光性基板としてのガラス基板
４ ｎ型スイッチング素子としてのｎチャネル型の薄膜トランジスタ
５ ｐ型スイッチング素子としてのｐチャネル型の薄膜トランジスタ
６ 補助容量としての画素補助容量
13 ソース領域
14 ドレイン領域
15 ゲート絶縁膜
16 ゲート電極
17 配線部
22 容量部
23 容量配線部
61 対向基板
65 液晶
71 多結晶半導体層としてのポリシリコン膜
72 第１の導電層としての第１の金属層
73 第２の導電層としての第２の金属層
81 層間絶縁膜としての第１の層間絶縁膜
82,83 導通部としてのコンタクトホール
２ アレイ基板
３ 透光性基板としてのガラス基板
４ ｎ型スイッチング素子としてのｎチャネル型の薄膜トランジスタ
５ ｐ型スイッチング素子としてのｐチャネル型の薄膜トランジスタ
６ 補助容量としての画素補助容量
13 ソース領域
14 ドレイン領域
15 ゲート絶縁膜
16 ゲート電極
17 配線部
22 容量部
23 容量配線部
61 対向基板
65 液晶
71 多結晶半導体層としてのポリシリコン膜
72 第１の導電層としての第１の金属層
73 第２の導電層としての第２の金属層
81 層間絶縁膜としての第１の層間絶縁膜
82,83 導通部としてのコンタクトホール
Claims (1)
- 透光性基板の一主面に複数の多結晶半導体層を設け、
これら複数の多結晶半導体層を含む前記透光性基板の一主面にゲート絶縁膜を設け、
このゲート絶縁膜の一主面に第１の導電層を設け、
この第１の導電層をパターニングして前記複数の多結晶半導体層のいずれかに対向する一対のゲート電極を形成し、
これら一対のゲート電極のいずれか一をマスクとして、このゲート電極に対向した前記多結晶半導体層をドープしてｐ型スイッチング素子のソース領域およびドレイン領域とし、
これら一対のゲート電極のいずれか他をマスクとして、このゲート電極に対向した前記多結晶半導体層と、前記一対のゲート電極が対向して設けられていない多結晶半導体層とのそれぞれをドープして、ｎ型スイッチング素子のソース領域およびドレイン領域と、補助容量の容量部とを形成し、
前記一対のゲート電極を含む前記ゲート絶縁膜の一主面に層間絶縁膜を形成し、
この層間絶縁膜に前記一対のゲート電極に連通する複数の導通部を形成し、
これら複数の導通部を含む前記層間絶縁膜上に第２の導電層を形成して、この第２の導電層を前記一対のゲート電極に電気的に接続させ、
前記第２の導電層をパターニングして、前記一対のゲート電極に対向する一対の配線部と、これら一対のゲート電極が対向して設けられていない前記多結晶半導体層に対向する容量配線部とのそれぞれを形成する
ことを特徴としたアレイ基板の製造方法。
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