KR20150043134A - 박막트랜지스터 어레이 기판 및 그 제조방법 - Google Patents

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Abstract

박막트랜지스터 어레이 기판 및 그 제조방법이 개시된다. 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판은 기판 및 상기 기판 상의 활성층, 게이트 전극, 소스 전극, 및 드레인 전극을 포함하는 박막트랜지스터를 포함하며, 상기 게이트 전극은 하부 게이트 전극 및 상기 하부 게이트 전극의 상면과 측면을 덮는 상부 게이트 전극을 포함한다.

Description

박막트랜지스터 어레이 기판 및 그 제조방법{Thin film transistor array substrate and manufacturing method for the same}
본 발명의 실시예들은 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
유기 발광 표시 장치, 액정 표시 장치 등과 같은 평판 표시 장치는 박막트랜지스터(Thin Film Transistor: TFT), 커패시터, 및 이들을 연결하는 배선 등을 포함한다.
평판 표시 장치가 제작되는 기판은 TFT, 커패시터, 및 배선 등이 미세 패턴으로 이루어지고, 상기 기판의 미세 패턴을 형성하는 데 마스크를 이용하여 패턴을 전사하는 포토 리소그라피(photo-lithograpy) 공정이 주로 이용된다.
포토 리소그라피 공정에 의하면, 패턴을 형성할 기판 상에 포토레지스트(photoresist)를 균일하게 도포하고, 스테퍼(stepper)와 같은 노광 장비로 포토레지스트를 노광시킨 후, 감광된 포토레지스트를 현상(developing)하는 과정을 거친다. 포토레지스트를 현상한 후에는, 잔존하는 포토레지스트를 이용하여 기판 상의 패턴을 식각(etching)하고, 패턴 형성 후 불필요한 포토레지스트를 제거하는 일련의 과정을 거친다.
본 발명의 실시예들은 박막트랜지스터 어레이 기판 및 그 제조방법을 제공한다.
본 발명의 일 실시예에 따르는 박막트랜지스터 어레이 기판은,
기판; 및
상기 기판 상의 활성층, 게이트 전극, 소스 전극, 및 드레인 전극을 포함하는 박막트랜지스터;를 포함하며,
상기 게이트 전극은 하부 게이트 전극 및 상기 하부 게이트 전극의 상면과 측면을 덮는 상부 게이트 전극을 포함한다.
상기 활성층과 동일층에 마련되는 하부 전극, 및 상기 상부 게이트 전극과 동일 물질로 형성된 상부 전극을 포함하는 캐패시터;를 더 포함하며, 상기 하부 전극과 상기 상부 전극은 게이트 절연막에 의해서 이격될 수 있다.
상기 하부 전극은 이온 불순물이 도핑된 반도체 물질을 포함할 수 있다.
상기 상부 전극의 두게는 50nm 내지 200nm 사이의 값으로 형성될 수 있다.
상기 상부 게이트 전극과 동일물질로 형성된 하부 전극, 및 상기 소스 전극과 동일물질로 형성된 상부 전극을 포함하는 캐패시터;를 더 포함하며, 상기 하부 전극과 상기 상부 전극은 층간 절연막에 의해서 이격될 수 있다.
상기 하부 게이트 전극은 이종 금속이 적층된 다층 구조일 수 있다.
상기 게이트 전극과 동일층에 형성되고, 하부 패드 전극 및 상기 하부 패드 전극의 상면과 측면을 덮는 상부 패드 전극을 포함하는 패드 전극;을 더 포함할 수있다.
상기 패드 전극은 상기 박막트랜지스터에 전류를 인가하기 위해 상기 박막트랜지스터와 전기적으로 연결될 수 있다.
상기 상부 게이트 전극은 Mo, Ti, Mo/Ti, Mo/Al/Ti 중 적어도 하나를 포함할 수 있다.
상기 상부 게이트 전극의 두께는 50nm 내지 200nm 사이의 값으로 형성될 수 있다.
본 발명의 일 실시예에 따르는 박막트랜지스터 어레이 기판의 제조방법은,
기판 상에 박막트랜지스터의 활성층 패턴 및 캐패시터의 하부 전극 패턴을 형성하는 제1 마스크 공정 단계;
상기 활성층 패턴 및 상기 하부 전극 패턴을 덮는 게이트 절연막을 형성하는 단계;
상기 활성층 패턴과 적어도 일부가 중첩되도록 상기 게이트 절연막 상의 하부 게이트 전극을 형성하는 제2 마스크 공정 단계; 및
상기 하부 게이트 전극 상의 상부 게이트 전극, 및 상기 하부 전극 패턴과 중첩되도록 상기 게이트 절연막 상의 상부 전극을 동시에 형성하는 제3 마스크 공정 단계;를 포함한다.
상기 제3 마스크 공정 단계 이후에 상기 활성층 패턴의 양측 및 상기 하부 전극 패턴에 이온 불순물을 도핑하여, 소스 영역과 드레인 영역을 포함하는 활성층 및 하부 전극을 형성하는 단계;를 더 포함할 수 있다.
상기 제2 마스크 공정 단계와 상기 제3 마스크 공정 단계 사이에 상기 활성층 패턴의 양측 및 상기 하부 전극 패턴에 이온 불순물을 도핑하여, 소스 영역과 드레인 영역을 포함하는 활성층 및 하부 전극을 형성하는 단계;를 더 포함할 수 있다.
상기 상부 게이트 전극과 상기 상부 전극을 덮는 층간 절연막을 형성하는 단계; 및 상기 층간 절연막을 식각하여 상기 소스 영역, 상기 드레인 영역, 및 상기 상부 전극을 노출하는 제1 콘택홀, 제2 콘택홀, 및 제3 콘택홀을 형성하는 제4 마스크 공정 단계;를 더 포함할 수 있다.
상기 제4 마스크 공정 단계는 습식 식각 공정을 포함하며 상기 습식 식각 공정은 Buffered Oxide Etchant(BOE)를 이용할 수 있다.
상기 상부 게이트 전극 및 상기 상부 전극은 Mo, Ti, Mo/Ti, Mo/Al/Ti 중 적어도 하나를 포함할 수 있다.
상기 상부 게이트 전극 및 상기 상부 전극은 50nm 이상 200nm 이하의 두께로 형성될 수 있다.
상기 활성층 패턴 및 상기 하부 전극 패턴은 반도체 물질로 형성될 수 있다.
상기 상부 게이트 전극은 상기 하부 게이트 전극의 상면 및 측면을 덮을 수 있다.
상기 하부 게이트 전극은 이중층으로 형성될 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따르는 박막트랜지스터 어레이 기판은 전기적 특성이 향상된다.
또한, 본 발명의 실시예에 따르는 박막트랜지스터 어레이 기판의 제조방법은 공정이 단순하여 제조비용 및 시간을 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따르는 박막트랜지스터 어레이 기판을 간략하게 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따르는 박막트랜지스터 어레이 기판을 간략하게 도시한 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따르는 박막트랜지스터 어레이 기판을 간략하게 도시한 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따르는 박막트랜지스터 어레이 기판을 간략하게 도시한 단면도이다.
도 5a 내지 도 5e는 본 발명의 실시예들에 따르는 박막트랜지스터 어레이 기판의 일 제조방법을 순차적으로 도시한 단면도이다.
도 6a 내지 도 6e는 본 발명의 실시예들에 따르는 박막트랜지스터 어레이 기판의 또 다른 제조방법을 순차적으로 도시한 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용된다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 "위"에 또는 "상"에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
도 1은 본 발명의 일 실시예에 따르는 박막트랜지스터 어레이 기판(100)을 간략하게 도시한 단면도이다.
도 1을 참조하면, 박막트랜지스터 어레이 기판(100)은 기판(110) 및 상기 기판(110) 상의 활성층(122), 게이트 전극(125), 소스 전극(128a), 및 드레인 전극(128b)을 포함하는 박막트랜지스터(TFT)를 포함하며, 상기 게이트 전극(125)은 하부 게이트 전극(124) 및 상기 하부 게이트 전극(124)의 상면과 측면을 덮는 상부 게이트 전극(126)을 포함한다.
또한, 박막트랜지스터 어레이 기판(100)은 상기 활성층(122)과 동일층에 형성되는 하부 전극(132), 및 상기 상부 게이트 전극(126)과 동일물질로 형성된 상부 전극(136)을 포함하는 캐패시터(CAP)를 더 포함할 수 있다.
그 밖에, 박막트랜지스터 어레이 기판(100)은 버퍼층(111), 게이트 절연막(113), 및 층간 절연막(115)를 더 포함할 수 있다. 상기 캐패시터(CAP)의 하부 전극(132)과 상기 상부 전극(136)은 게이트 절연막(113)에 의해서 이격될 수 있다.상기 활성층(122)과 상기 게이트 전극(125)은 층간 절연막(115)에 의해서 이격될 수 있다.
기판(110)은 글래스재, 플라스틱재, 또는 금속재로 형성될 수 있다. 기판(210)은 가요성 기판일 수 있다.
기판(110) 상에는 버퍼층(111)이 형성될 수 있다. 버퍼층(111)은 기판(110) 상부에 평탄면을 제공하고, 기판(110)을 통해 외부의 수분 및 이물이 침투하는 것을 방지하도록 절연물을 함유할 수 있다. 버퍼층(111)은 경우에 따라서 생략될 수 있다.
기판(110) 상에는 박막트랜지스터(TFT)가 마련된다. 상기 박막트랜지스터(TFT)는 활성층(122), 게이트 전극(125), 소스 전극(128a), 및 드레인 전극(128b)을 포함한다.
활성층(122)은 비정질 실리콘 또는 결정질 실리콘을 포함하는 반도체로 형성될 수 있으며, 채널 영역(122c)과, 채널 영역(122c) 양측에 이온 불순물이 도핑된 소스 영역(122a) 및 드레인 영역(122b)을 포함한다. 일부 실시예에서, 소스 영역(122a) 및 드레인 영역(122b)은 3족 원소 등으로 도핑하여 p-type 반도체로 형성될 수 있다. 일부 실시예에서, 소스 영역(122a) 및 드레인 영역(122b)은 5족 원소 등으로 도핑하여 n-type 반도체로 형성할 수 있다.
활성층(122) 상에는 게이트 절연막(113)을 사이에 두고 활성층(122)의 채널 영역(122c)에 대응되는 위치에 게이트 전극(125)이 배치된다.
게이트 절연막(113)은 절연체로 구비되어, 활성층(122)과 게이트 전극(125)을 전기적으로 분리시킬 수 있다. 일부 실시예에서, 게이트 절연막(113)은 무기물, 유기물의 단층 또는 이들의 적층 구조로 형성될 수 있다.
게이트 전극(125)는 하부 게이트 전극(124)와 상부 게이트 전극(126)으로 구성된다. 상부 게이트 전극(126)은 하부 게이트 전극(124)으로 산소 등이 확산되지 않도록 방지하는 배리어 역할 및/또는 하부 게이트 전극(124)이 높은 공정온도에서 변형이 되지 않도록 방지하는 역할을 할 수 있다.
상부 게이트 전극(126)은 하부 게이트 전극(124)의 상부 뿐만 아니라 측면을 덮고 있어, 하부 게이트 전극(124)의 측면으로 하부 게이트 전극(124)과 반응할 수 있는 원소가 침투되지 않도록 할 수 있다.
일부 실시예에서, 상부 게이트 전극(126)의 열팽창률이 하부 게이트 전극(124)의 열팽창률보다 작을 수 있다. 이에 따라, 높은 공정 온도에서 발생할 수 있는 하부 게이트 전극(124)의 변형이 방지될 수 있다.
일부 실시예에서, 상부 게이트 전극(126)은 몰리브덴(MO) 및 타이타늄(Ti) 중 적어도 하나가 포함될 수 있다. 일부 실시예에서, 상부 게이트 전극(126)은 몰리브덴과 타이타늄의 적층구조인 몰리브덴(Mo)/타이타늄(Ti)을 포함할 수 있다. 일부 실시예에서, 상부 게이트 전극(126)은 몰리브덴(Mo)과 타이타늄(Ti) 사이에 다른 금속을 포함하는 구조를 가질 수 있다. 예를 들어, 상부 게이트 전극(126)은 몰리브덴(Mo)/알루미늄(Al)/타이타늄(Ti)의 구조를 가질 수 있다.
일부 실시예에서, 상부 게이트 전극(126)은 약 50nm 내지 200nm 이하의 두께로 형성될 수 있다.
하부 게이트 전극(124)은 박막트랜지스터(TFT)에 게이트 전압을 인가하는 주된 전극일 수 있으며, 도전성 물질을 포함한다. 일부 실시예에서, 하부 게이트 전극(124)의 두께는 상부 게이트 전극(126)의 두께에 비해서 두꺼울 수 있다. 일부 실시예에서, 하부 게이트 전극(124)은 상부 게이트 전극(126)에 비해 도전성이 큰 물질을 포함할 수 있다.
하부 게이트 전극(124)은 단층 또는 복수의 층으로 구성될 수 있다. 일부 실시예에서, 하부 게이트 전극(124)는 알루미늄(Al), 알루미늄 합금(Al alloy), 구리(Cu), 은(Ag), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 타이타늄(Ti), 백금(Pt), 탄탈(Ta), 및 이들의 조합을 포함하는 단층 또는 복수의 층으로 구성될 수 있다.
게이트 전극(125) 상에는 제1 콘택홀(117a), 제2 콘택홀(117b), 및 제3 콘택홀(117b)를 구비한 층간 절연막(115)이 구비된다. 층간 절연막(115)은 게이트 전극(125)과 소스 전극(128a), 게이트 전극(125)와 드레인 전극(128b)를 각각 전기적으로 분리하는 역할을 할 수 있다.
층간 절연막(115)은 다양한 절연 물질로 형성될 수 있다. 예를 들어, 층간 절연막(115)는 산화물, 질화물과 같은 무기물로도 형성이 가능하고, 유기물로도 형성이 가능하다. 일부 실시예에서, 층간 절연막(115)은 무기물, 유기물의 단층 또는 이들의 적층 구조로 형성될 수 있다.
층간 절연막(115)의 제1 콘택홀(117a) 및 제2 콘택홀(117b)은 게이트 절연막(113)을 통과하여 활성층(122)의 소스 영역(122a) 및 드레인 영역(122b)까지 연장된다. 이에 따라, 소스 전극(128a) 및 드레인 전극(128b)는 각각 제1 콘택홀(117a) 및 제2 콘택홀(117b)를 통해 활성층(122)의 소스 영역(122a) 및 드레인 영역(122b)에 접속할 수 있다. 소스 영역(122a) 및 드레인 영역(122b)은 단층 또는 복수의 층으로 형성될 수 있다.
박막트랜지스터 어레이 기판(100)은 상기 활성층(122)과 동일층에 형성되는 하부 전극(132), 및 상기 상부 게이트 전극(126)과 동일물질로 형성된 상부 전극(136)을 포함하는 캐패시터(CAP)를 더 포함할 수 있다.
하부 전극(132)은 불순물이 도핑된 반도체 물질을 포함할 수 있다. 하부 전극(132)은 비정질 실리콘 또는 결정질 실리콘을 포함하는 반도체로 형성될 수 있으며, 이온 불순물이 도핑될 수 있다. 일부 실시예에서, 하부 전극(132)은 3족 원소 등으로 도핑하여 p-type 반도체로 형성될 수 있다. 일부 실시예에서, 하부 전극(132)은 5족 원소 등으로 도핑하여 n-type 반도체로 형성할 수 있다. 일부 실시예에서, 하부 전극(132)은 박막트랜지스터(TFT)의 소스 영역(122a) 및 드레인 영역(122b)과 동일한 물질로 형성될 수 있다.
하부 전극(132)을 이온 불순물 도핑이 안된 진성 반도체로 형성할 경우, 커패시터는 상부 전극(136)과 함께 MOS(Metal Oxide Semiconductor) CAP 구조가 된다. 그러나, 하부 전극(132)을 본 실시예와 같이 이온 불순물이 도핑된 반도체로 형성할 경우, 커패시터는 상부 전극(136)과 함께 MIM(Metal-Insulator-Metal) CAP 구조가 된다. MIM CAP 구조는 MOS CAP 구조에 비하여 폭넓은 전압 범위에서 일정한 정전용량을 유지할 수 있다. 따라서, 회로 설계시 전압 설계 마진을 향상시킬 수 있다.
상부 전극(136)은 층간 절연막(115)의 제1 콘택홀(117a), 제2 콘택홀(117b), 및 제3 콘택홀(117c)을 형성하기 위해 사용하는 에천트(etchant)에 의해서 식각되지 않는 물질로 형성될 수 있다. 이에 따라, 제3 콘택홀(117c)를 형성할 때, 상부 전극(136)을 보호하기 위한 추가적인 전극층을 구비하지 않을 수 있어 구조가 간단해질 수 있다.
일부 실시예에서, 상부 전극(136)은 몰리브덴(MO) 및 타이타늄(Ti) 중 적어도 하나가 포함될 수 있다. 일부 실시예에서, 상부 전극(136)은 몰리브덴과 타이타늄의 적층구조인 몰리브덴(Mo)/타이타늄(Ti)을 포함할 수 있다. 일부 실시예에서, 상부 전극(136)은 몰리브덴(Mo)과 타이타늄(Ti) 사이에 다른 금속을 포함하는 구조를 가질 수 있다. 예를 들어, 상부 전극(136)은 몰리브덴(Mo)/알루미늄(Al)/타이타늄(Ti)의 구조를 가질 수 있다.
일부 실시예에서, 상부 전극(136)은 상기 상부 게이트 전극(126)과 동일물질로 형성될 수 있다.
일부 실시예에서, 상부 전극(136)은 약 ~ 200nm 이하의 두께로 형성될 수 있다. 이 경우, 상부 전극(136)이 형성된 후에도 하부 전극(134)의 도핑 공정을 진행할 수 있다.
상부 전극(136)은 층간 절연막(115)의 제3 콘택홀(117c)를 통해서 콘택 전극(128c)와 접속될 수 있다. 콘택 전극(128c)는 박막트랜지스터(TFT)의 소스 전극(128a) 또는 드레인 전극(128b)과 연결될 수 있다. 소스 전극(128a)와 드레인 전극(128b)의 위치는 도면에 의해 한정되는 것은 아니며, 경우에 따라서 위치가 바뀔 수 있다.
하부 전극(132)과 상부 전극(136)은 게이트 절연막(113)에 의해서 전기적으로 분리된다.
도 2는 본 발명의 다른 실시예에 따르는 박막트랜지스터 어레이 기판(200)을 간략하게 도시한 단면도이다. 도 2에 있어서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들의 중복 설명은 생략한다.
도 2의 박막트랜지스터 어레이 기판(200)은 도 1의 박막트랜지스터 어레이 기판(100)과 비교할 때, 게이트 전극(125)의 하부 게이트 전극(124)이 복수의 층으로 구성되어 있다는 점에서 차이가 있다.
하부 게이트 전극(124)는 제1 하부 게이트 전극(124a) 및 제2 하부 게이트 전극(124b)를 포함할 수 있다. 제1 하부 게이트 전극(124a)은 게이트 절연막(113)으로부터 제2 하부 게이트 전극(124b)로 산소 등의 원소가 확산되는 것을 방지하는 역할 또는/및 게이트 절연막(113)과 게이트 전극(125)의 접착력(adhesion)을 향상시키는 역할을 할 수 있다.
제1 하부 게이트 전극(124a)은 몰리브덴(MO) 및 타이타늄(Ti) 중 적어도 하나가 포함될 수 있다. 일부 실시예에서, 제1 하부 게이트 전극(124a)은 몰리브덴과 타이타늄의 적층구조인 몰리브덴(Mo)/타이타늄(Ti)을 포함할 수 있다. 일부 실시예에서, 제1 하부 게이트 전극(124a)는 상부 게이트 전극(126)과 동일 물질로 형성될 수 있다.
제2 하부 게이트 전극(124b)은 단층 또는 복수의 층으로 구성될 수 있다. 제2 하부 게이트 전극(124b)는 하부 게이트 전극(124)는 알루미늄(Al), 알루미늄 합금(Al alloy), 구리(Cu), 은(Ag), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 타이타늄(Ti), 백금(Pt), 탄탈(Ta), 및 이들의 조합을 포함하는 단층 또는 복수의 층으로 구성될 수 있다.
도 3은 본 발명의 또 다른 실시예에 따르는 박막트랜지스터 어레이 기판(300)을 간략하게 도시한 단면도이다. 도 3에 있어서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들의 중복 설명은 생략한다.
도 3의 박막트랜지스터 어레이 기판(300)은 도 1의 박막트랜지스터 어레이 기판(100)과 비교할 때, 캐패시터(CAP)의 하부 전극(336)이 박막트랜지스터(TFT)의 상부 게이트 전극(126)과 동일 물질로 형성되고, 상부 전극(328c)이 박막트랜지스터(TFT)의 소스 전극(128a) 및 드레인 전극(128b)과 동일 물질로 형성된다는 점에서 차이가 있다.
하부 전극(336)은 상부 게이트 전극(126)과 동일 물질로 형성될 수 있다. 하부 전극(336)은 몰리브덴(MO) 및 타이타늄(Ti) 중 적어도 하나가 포함될 수 있다. 일부 실시예에서, 하부 전극(336)은 몰리브덴과 타이타늄의 적층구조인 몰리브덴(Mo)/타이타늄(Ti)을 포함할 수 있다. 일부 실시예에서, 하부 전극(336)은 몰리브덴(Mo)과 타이타늄(Ti) 사이에 다른 금속을 포함하는 구조를 가질 수 있다. 예를 들어, 하부 전극(336)은 몰리브덴(Mo)/알루미늄(Al)/타이타늄(Ti)의 구조를 가질 수 있다.
상부 전극(328c)은 소스 전극(128a) 및 드레인 전극(128b)과 동일 물질로 형성될 수 있다. 상부 전극(328c)는 도전성 물질의 단층 또는 복수의 층으로 형성될 수 있다.
상기 하부 전극(326)과 상기 상부 전극(328c)은 층간 절연막(115)에 의해서 이격된다.
도 4는 본 발명의 또 다른 실시예에 따르는 박막트랜지스터 어레이 기판(400)을 간략하게 도시한 단면도이다. 도 4에 있어서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들의 중복 설명은 생략한다.
도 4의 박막트랜지스터 어레이 기판(400)은 도 1의 박막트랜지스터 어레이 기판(100)과 비교할 때, 패드 전극(145)를 더 포함한다는 점에서 차이가 있다.
패드 전극(145)는 박막트랜지스터(TFT)의 구동을 위해 전류를 공급하는 드라이버 IC(미도시)와 전기적으로 연결될 수 있다. 이에 따라, 패드 전극(145)는 드라이버 IC로 부터 전류를 인가받아 박막트랜지스터(TFT)로 전달할 수 있다. 패드 전극(145)는 박막트랜지스터(TFT)와 전기적으로 연결될 수 있다.
패드 전극(145)는 박막트랜지스터(TFT)의 게이트 전극(125)와 동일한 층에 형성될 수 있다. 패드 전극(145)는 하부 패드 전극(144) 및 상기 하부 패드 전극(144)의 상면과 측면을 덮는 상부 패드 전극(145)을 포함할 수 있다.
일부 실시예에서, 패드 전극(145)은 게이트 전극(125)와 동일한 물질로 형성될 수 있다. 하부 패드 전극(144)은 하부 게이트 전극(124)과 동일 물질로 동일 공정에 의해서 형성될 수 있다. 상부 패드 전극(146)은 상부 게이트 전극(126)과 동일 물질로 동일 공정에 의해서 형성될 수 있다.
상부 패드 전극(145)는 하부 패드 전극(144)의 상면 및 측면을 덮고 있어, 하부 패드 전극(144)으로 확산되어 반응할 수 있는 원소를 차단하는 역할을 할 수 있다. 또한, 공정과정 중에 하부 패드 전극(144)이 변형이 되는 것을 방지하는 역할을 할 수 있다.
한편, 층간 절연막(115)는 제4 콘택홀(117d)를 구비하여 패드 전극(145)은 외부로 노출될 수 있다.
도 5a 내지 도 5e는 본 발명의 실시예들에 따르는 박막트랜지스터 어레이 기판(100, 200, 300, 400)의 일 제조방법을 순차적으로 도시한 단면도이다. 본 예에서는 도 1에서 개시한 박막트랜지스터 어레이 기판(100)의 제조과정을 예시한다.
도 5a를 참조하면, 기판(110) 상에 활성층 패턴(122') 및 하부 전극 패턴(132')을 형성하는 제1 마스크 공정 단계 및 하부 게이트 전극(124)를 형성하는 제2 마스크 공정 단계를 수행한다.
먼저, 기판(110) 상에 전면적으로 버퍼층(111)을 증착할 수 있다. 버퍼층(111)은 절연체로 형성되며, 다양한 증착 방법에 의해 증착될 수 있다. 버퍼층(111)은 경우에 따라서 생략될 수 있다.
그 다음, 상기 도면에는 도시되어 있지 않지만, 기판(110) 상에는 반도체층(미도시)이 전면적으로 증착되고, 제1 마스크를 이용한 포토리소그라피 공정에 의해 상기 반도체층(미도시)이 패터닝 되어 활성층 패턴(122') 및 하부 전극 패턴(132')이 동시에 형성될 수 있다.
상기 포토리소그라피 공정은 포토레지스트를 도포한 후, 제1 마스크를 이용하여 선택적으로 포토레지스트가 노광이 되게 한 후, 현상(developing), 식각(etching), 및 스트립핑(stripping) 또는 에싱(ashing) 등과 같은 일련의 공정을 거쳐 진행될 수 있다. 식각 공정은 습식 식각, 건식 식각, 또는 이들의 조합으로 수행될 수 있다.
반도체층(미도시)은 비정질 실리콘(amorphous silicon) 또는 결정질 실리콘(poly silicon)으로 구비될 수 있다. 이때, 결정질 실리콘은 비정질 실리콘을 결정화하여 형성될 수도 있다. 비정질 실리콘을 결정화하는 방법은 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화될 수 있다.
그 다음, 상기 활성층 패턴(122') 및 상기 하부 전극 패턴(132')을 덮는 게이트 절연막(113)을 형성한다.
게이트 절연막(113)은 유기 절연체, 무기 절연체의 단층 또는 이들의 적층 구조로 이루어질 수 있다. 일부 실시예에서, 게이트 절연막(113)은 실리콘질화막(SiNx), 실리콘산화막(SiO2), 하프늄(hafnium; Hf) 옥사이드, 알루미늄 옥사이드 등으로 이루어질 수 있다. 게이트 절연막(113)은 스퍼터링, 화학기상증착(Chemical Vapour Deposition; CVD) 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapour Deposition; PECVD) 등 다양한 증착방법에 의해서 형성할 수 있다.
그 다음, 하부 게이트 전극(124)을 형성하기 위해서 상기 게이트 절연막(113) 상에 전면적으로 제1 도전층(미도시)를 형성한 후, 제2 마스크를 이용한 포토리소그라피 공정을 수행할 수 있다. 이에 따라, 상기 제1 도전층(미도시)이 패터닝되어 하부 게이트 전극(124)이 형성될 수 있다.
하부 게이트 전극(124)은 도전성 물질로 이루어진 단층 또는 복수의 층으로 구성될 수 있다. 일부 실시예에서, 하부 게이트 전극(124)는 알루미늄(Al), 알루미늄 합금(Al alloy), 구리(Cu), 은(Ag), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 타이타늄(Ti), 백금(Pt), 탄탈(Ta), 및 이들의 조합을 포함하는 단층 또는 복수의 층으로 구성될 수 있으며, 다양한 증착 방법에 의해서 형성될 수 있다.
도 5b를 참조하면, 상부 게이트 전극(126) 및 상부 전극(136)을 형성하기 위한 제3 마스크 공정을 수행한다.
먼저, 상부 도전층(미도시)을 하부 게이트 전극(124)를 덮도록 기판(110) 상에 전면적으로 형성할 수 있다.
그 다음, 제3 마스크를 이용한 포토리소그라피 공정을 수행한다. 이에 따라, 제2 도전층(미도시)이 패터닝되어 상부 게이트 전극(126) 및 상부 전극(136)이 동시에 형성될 수 있다.
상부 게이트 전극(126) 및 상부 전극(136)의 두께는 약 50nm 내지 200nm 이하로 형성될 수 있다.
상부 게이트 전극(126) 및 상부 전극(136)은 층간 절연막(115)의 제1 콘택홀(117a), 제2 콘택홀(117b), 및 제3 콘택홀(117c)(도 5e 참조)을 형성하기 위해 사용하는 에천트(etchant)에 의해서 식각되지 않는 물질로 형성될 수 있다. 이에 따라, 제3 콘택홀(117c)를 형성할 때, 상부 전극(136)을 보호하기 위한 추가적인 전극층을 구비하지 않을 수 있어 구조가 간단해질 수 있다.
상부 게이트 전극(126) 및 상부 전극(136)은 몰리브덴(MO) 및 타이타늄(Ti) 중 적어도 하나가 포함될 수 있다. 일부 실시예에서, 상부 게이트 전극(126)은 몰리브덴과 타이타늄의 적층구조인 몰리브덴(Mo)/타이타늄(Ti)을 포함할 수 있다. 일부 실시예에서, 상부 게이트 전극(126)은 몰리브덴(Mo)과 타이타늄(Ti) 사이에 다른 금속을 포함하는 구조를 가질 수 있다. 예를 들어, 상부 게이트 전극(126)은 몰리브덴(Mo)/알루미늄(Al)/타이타늄(Ti)의 구조를 가질 수 있다.
상부 게이트 전극(126) 및 상부 전극(136)은 다양한 증착 방법에 의해서 형성될 수 있으며, 이를 한정하지 않는다.
도 5c를 참조하면, 게이트 전극(125)과 상부 전극(136)이 형성된 후에 활성층 패턴(122', 도 5b 참조)의 양끝단 및 하부 전극 패턴(132', 도 5b 참조)에 이온 불순물을 도핑할 수 있다.
이온 불순물은 전술한 바와 같이 3족 또는 5족의 이온으로 도핑할 수 있으며, 1×1015 atoms/㎠ 이상의 농도로 도핑할 수 있다.
이때, 게이트 전극(125)을 셀프 얼라인(self align) 마스크로 사용하여 활성층 패턴(122', 도 5b 참조)에 이온 불순물을 도핑함으로써 활성층(122)이 형성된다. 활성층(122)은 이온 불순물이 도핑된 소스 영역(122a) 및 드레인 영역(122b)과, 그 사이에 채널 영역(122c)을 구비하게 된다. 즉, 게이트 전극(125)을 셀프 얼라인 마스크로 사용함으로써, 별도의 마스크를 추가하지 않고 소스 영역(122a) 및 드레인 영역(122b)을 형성할 수 있다.
또한, 전술한 바와 같이 커패시터의 상부 전극(136)은 두께가 200nm 이하로 얇게 형성되기 때문에, 이온 불순물은 상부 전극(136)을 통과할 수 있다. 이에 따라, 하부 전극 패턴(132')에 이온 불순물이 도핑되어 하부 전극(132)이 형성된다. 그 결과 이온 불순물이 도핑된 하부 전극(132)은 커패시터 상부 전극(136)과 함께 MIM CAP 구조를 형성하므로 회로 설계시 전압 설계 마진을 향상시킬 수 있다. 또한, 1회의 도핑 공정으로 활성층(122)과 하부 전극(132)을 동시에 도핑함으로써 도핑 공정에 의한 제조 비용을 절감할 수 있다.
도 5d를 참조하면, 게이트 전극(125) 및 상부 전극(136)을 덮도록 층간 절연막(115)를 형성한다.
층간 절연막(115)은 다양한 절연 물질로 형성될 수 있다. 예를 들어, 층간 절연막(115)는 산화물, 질화물과 같은 무기물로도 형성이 가능하고, 유기물로도 형성이 가능하다. 일부 실시예에서, 층간 절연막(115)은 무기물, 유기물의 단층 또는 이들의 적층 구조로 형성될 수 있다.
층간 절연막(115)은 스퍼터링, 화학기상증착(Chemical Vapour Deposition; CVD) 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapour Deposition; PECVD) 등 다양한 증착방법에 의해서 형성할 수 있다.
도 5e를 참조하면, 소스 전극(128a), 드레인 전극(128b) 및 콘택 전극(128c)를 형성한다.
먼저, 층간 절연막(115) 상에 제4 마스크를 이용한 포토리소그라피 공정을 하여, 층간 절연막(115)를 선택적으로 식각하여 활성층(122)의 소스 영역(122a), 드레인 영역(122b), 및 상부 전극(136)의 일부가 노출되는 제1 콘택홀(117a), 제2 콘택홀(117b), 및 제3 콘택홀(117c)를 형성할 수 있다.
식각 공정은 습식 식각, 건식 식각, 또는 이들의 조합으로 수행될 수 있다. 일부 실시예에서, 식각 공정은 Buffered Oxide Etchant(BOE)를 이용한 습식 식각 공정일 수 있다.
그 다음, 제5 마스크를 이용하여 소스 전극(128a), 드레인 전극(128b) 및 콘택 전극(128c)을 형성할 수 있다. 소스 전극(128a), 드레인 전극(128b) 및 콘택 전극(128c)은 도전성 물질의 단층 또는 복수의 층으로 형성될 수 있다.
도 6a 내지 도 6e는 본 발명의 실시예들에 따르는 박막트랜지스터 어레이 기판(100, 200, 300, 400)의 또 다른 제조방법을 순차적으로 도시한 단면도이다. 본 예에서는 도 2에서 개시한 박막트랜지스터 어레이 기판(200)의 제조과정을 예시한다. 도 6에 있어서, 도 5a 내지 도 5e에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들의 중복 설명은 생략한다.
도 6a 내지 도 6e의 제조방법은 도 5a 내지 도 5e의 제조방법과 비교할 때, 하부 게이트 전극(124)를 이중층(bi-layer)으로 형성한다는 것과 활성층 패턴(122') 및 하부 전극 패턴(132')에 이온 불순물 도핑 공정을 상부 게이트 전극(126) 및 상부 전극(136) 형성하기 전에 수행한다는 점에서 차이가 있다.
도 6a에 있어서, 하부 게이트 전극(124)은 제1 도전층(미도시)을 이중층으로 게이트 절연막(113) 상에 전면적으로 증착한 후, 제2 마스크 공정을 통해서 제1 하부 게이트 전극(124a) 및 제2 하부 게이트 전극(124b)를 동시에 패터닝 할 수 있다.
도 6a 내지 도 6e의 제조방법에 의하는 경우, 이온 불순물 도핑 공정을 먼저하고 상부 게이트 전극(126) 및 상부 전극(136) 형성하기 때문에, 상부 게이트 전극(126) 및 상부 전극(136)의 두께가 200nm 이상이 될 수 있는 등 다양한 변형이 가능할 수 있다.
본 발명의 실시예들에 따른 박막트랜지스터 어레이 기판(100, 200, 300, 400)은 다양한 표시 장치에 사용될 수 있다. 예를 들어, 박막트랜지스터 어레이 기판(100, 200, 300, 400)은 유기발광표시장치 또는 액정표시장치에 적용될 수 있다. 그러나, 이에 한정되는 것은 아니고 플라즈마 표시장치, 전기영동 표시장치(electrophoretic display) 등 다양한 표시 장치에 적용될 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100, 200, 300, 400: 박막트랜지스터 어레이 기판
110: 기판
111: 버퍼층
113: 게이트 절연막
115: 층간 절연막
122: 활성층
125: 게이트 전극
124: 하부 게이트 전극, 126: 상부 게이트 전극
128a: 소스 전극, 128b: 드레인 전극, 128c: 콘택 전극
132, 336: 하부 전극
136, 328c: 상부 전극
145: 패드 전극
144: 하부 패드 전극, 146: 상부 패드 전극

Claims (20)

  1. 기판; 및
    상기 기판 상의 활성층, 게이트 전극, 소스 전극, 및 드레인 전극을 포함하는 박막트랜지스터;를 포함하며,
    상기 게이트 전극은 하부 게이트 전극 및 상기 하부 게이트 전극의 상면과 측면을 덮는 상부 게이트 전극을 포함하는 박막트랜지스터 어레이 기판.
  2. 제1항에 있어서,
    상기 활성층과 동일층에 마련되는 하부 전극, 및 상기 상부 게이트 전극과 동일 물질로 형성된 상부 전극을 포함하는 캐패시터;를 더 포함하며,
    상기 하부 전극과 상기 상부 전극은 게이트 절연막에 의해서 이격된 박막트랜지스터 어레이 기판.
  3. 제2항에 있어서,
    상기 하부 전극은 이온 불순물이 도핑된 반도체 물질을 포함하는 박막트랜지스터 어레이 기판.
  4. 제2항에 있어서,
    상기 상부 전극의 두께는 50nm 내지 200nm 사이의 값으로 형성되는 박막트랜지스터 어레이 기판.
  5. 제1항에 있어서,
    상기 상부 게이트 전극과 동일물질로 형성된 하부 전극, 및 상기 소스 전극과 동일물질로 형성된 상부 전극을 포함하는 캐패시터;를 더 포함하며,
    상기 하부 전극과 상기 상부 전극은 층간 절연막에 의해서 이격된 박막트랜지스터 어레이 기판.
  6. 제1항에 있어서,
    상기 하부 게이트 전극은 이종 금속이 적층된 다층 구조인 박막트랜지스터 어레이 기판.
  7. 제1항에 있어서,
    상기 게이트 전극과 동일층에 형성되고, 하부 패드 전극 및 상기 하부 패드 전극의 상면과 측면을 덮는 상부 패드 전극을 포함하는 패드 전극;을 더 포함하는 박막트랜지스터 어레이 기판.
  8. 제7항에 있어서,
    상기 패드 전극은 상기 박막트랜지스터에 전류를 인가하기 위해 상기 박막트랜지스터와 전기적으로 연결되는 박막트랜지스터 어레이 기판.
  9. 제1항에 있어서,
    상기 상부 게이트 전극은 Mo, Ti, Mo/Ti, Mo/Al/Ti 중 적어도 하나를 포함하는 박막트랜지스터 어레이 기판.
  10. 제1항에 있어서,
    상기 상부 게이트 전극은 50nm 내지 200nm 이하의 두께로 형성된 박막트랜지스터 어레이 기판.
  11. 기판 상에 박막트랜지스터의 활성층 패턴 및 캐패시터의 하부 전극 패턴을 형성하는 제1 마스크 공정 단계;
    상기 활성층 패턴 및 상기 하부 전극 패턴을 덮는 게이트 절연막을 형성하는 단계;
    상기 활성층 패턴과 적어도 일부가 중첩되도록 상기 게이트 절연막 상의 하부 게이트 전극을 형성하는 제2 마스크 공정 단계; 및
    상기 하부 게이트 전극 상의 상부 게이트 전극, 및 상기 하부 전극 패턴과 중첩되도록 상기 게이트 절연막 상의 상부 전극을 동시에 형성하는 제3 마스크 공정 단계;를 포함하는 박막트랜지스터 어레이 기판의 제조방법.
  12. 제11항에 있어서,
    상기 제3 마스크 공정 단계 이후에 상기 활성층 패턴의 양측 및 상기 하부 전극 패턴에 이온 불순물을 도핑하여, 소스 영역과 드레인 영역을 포함하는 활성층 및 하부 전극을 형성하는 단계;를 더 포함하는 박막트랜지스터 어레이 기판의 제조방법.
  13. 제11항에 있어서,
    상기 제2 마스크 공정 단계와 상기 제3 마스크 공정 단계 사이에 상기 활성층 패턴의 양측 및 상기 하부 전극 패턴에 이온 불순물을 도핑하여, 소스 영역과 드레인 영역을 포함하는 활성층 및 하부 전극을 형성하는 단계;를 더 포함하는 박막트랜지스터 어레이 기판의 제조방법.
  14. 제11항에 있어서,
    상기 상부 게이트 전극과 상기 상부 전극을 덮는 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막을 식각하여 상기 소스 영역, 상기 드레인 영역, 및 상기 상부 전극을 노출하는 제1 콘택홀, 제2 콘택홀, 및 제3 콘택홀을 형성하는 제4 마스크 공정 단계;를 포함하는 박막트랜지스터 어레이 기판의 제조방법.
  15. 제14항에 있어서,
    상기 제4 마스크 공정 단계는 습식 식각 공정을 포함하며 상기 습식 식각 공정은 Buffered Oxide Etchant(BOE)를 이용하는 박막트랜지스터 어레이 기판의 제조방법.
  16. 제11항에 있어서,
    상기 상부 게이트 전극 및 상기 상부 전극은 Mo, Ti, Mo/Ti, Mo/Al/Ti 중 적어도 하나를 포함하는 박막트랜지스터 어레이 기판의 제조방법.
  17. 제11항에 있어서,
    상기 상부 게이트 전극 및 상기 상부 전극은 50nm 내지 200nm 이하의 두께로 형성되는 박막트랜지스터 어레이 기판의 제조방법.
  18. 제11항에 있어서,
    상기 활성층 패턴 및 상기 하부 전극 패턴은 반도체 물질로 형성된 박막트랜지스터 어레이 기판의 제조방법.
  19. 제11항에 있어서,
    상기 상부 게이트 전극은 상기 하부 게이트 전극의 상면 및 측면을 덮는 박막트랜지스터 어레이 기판의 제조방법.
  20. 제11항에 있어서,
    상기 하부 게이트 전극은 이중층으로 형성된 박막트랜지스터 어레이 기판의 제조 방법.
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