KR101876819B1 - 박막트랜지스터 기판 및 그의 제조방법 - Google Patents
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Abstract
박막트랜지스터 기판 및 그의 제조방법이 제공된다. 박막트랜지스터 기판은 기판; 상기 기판 상에 형성된 활성층 및 캐패시터 제1 전극; 상기 기판, 상기 활성층 및 상기 캐패시터 제1 전극 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성되며, 상기 활성층에 대응하는 게이트 전극 및 상기 캐패시터 제1 전극에 대응하는 캐패시터 제2 전극; 상기 게이트 절연막, 상기 게이트 전극, 및 상기 캐패시터 제2 전극 상에 형성된 층간 절연막; 및 상기 층간 절연막 상에 형성된 화소 전극, 소스 전극 및 드레인 전극을 포함하며, 상기 소스 전극 및 드레인 전극 중 적어도 하나는 상기 화소 전극 상에 형성된다.
Description
본 발명은 박막트랜지스터 기판 및 그의 제조방법에 관한 것이다.
일반적으로 박막트랜지스터 기판은 커패시터와 박막 트랜지스터가 형성된 기판을 의미하며, 화소 또는 부화소의 작동을 각 화소 또는 부화소에 전기적으로 연결된 박막 트랜지스터로 제어하는 소위 능동 구동형 평판 표시 장치의 구현에 사용된다.
박막트랜지스터 기판은 다수의 박막을 포함하고, 각 박막에 원하는 형태의 미세한 패턴을 형성된다. 이러한 미세한 패턴을 형성하기 위하여 많은 공정이 수행된다. 이 때 패턴을 형성하는 방법으로는 다양한 방법이 사용될 수 있는데 마스크를 이용한 포토 리소그래피법을 주로 이용하고 있다.
포토 리소그래피법은 정밀한 제어가 필요한 공정이다. 또한 마스크를 이용하여 패턴을 형성하는 데에는 포토레지스트 형성, 노광, 현상, 식각 등 다수의 작업을 요한다. 그러므로 이러한 마스크를 이용한 포토 리소그래피법의 공정이 많아짐에 따라 평판 표시 장치의 공정이 복잡해지고 공정 시간이 늘어나며 공정 관리가 용이하지 않아 불량이 발생할 수 있다.
본 발명이 해결하고자 하는 과제는, 제조 공정을 단순화하면서도 소자 특성에 적합한 배선을 적용하는 박막트랜지스터 기판을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 제조 공정을 단순화하면서도 소자 특성에 적합한 배선을 적용하는 박막트랜지스터 기판의 제조방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 박막트랜지스터 기판의 일 실시예는, 기판; 상기 기판 상에 형성된 활성층 및 캐패시터 제1 전극; 상기 기판, 상기 활성층 및 상기 캐패시터 제1 전극 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성되며, 상기 활성층에 대응하는 게이트 전극 및 상기 캐패시터 제1 전극에 대응하는 캐패시터 제2 전극; 상기 게이트 절연막, 상기 게이트 전극, 및 상기 캐패시터 제2 전극 상에 형성된 층간 절연막; 및 상기 층간 절연막 상에 형성된 화소 전극, 소스 전극 및 드레인 전극을 포함하며, 상기 소스 전극 및 드레인 전극 중 적어도 하나는 상기 화소 전극 상에 형성된다.
상기 기술적 과제를 달성하기 위한 본 발명의 박막트랜지스터 기판의 제조방법의 일 실시예는, 기판 상에 활성층 및 캐패시터 제1 전극을 형성하고, 상기 기판, 상기 활성층 및 상기 캐패시터 제1 전극 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트 전극 및 캐패시터 제2 전극을 형성하고, 상기 게이트 절연막, 상기 게이트 전극, 및 상기 캐패시터 제2 전극 상에 층간 절연막 및 화소 전극용 도전막을 순차적으로 형성하고, 상기 화소 전극용 도전막, 상기 층간 절연막, 및 상기 게이트 절연막의 일정 영역을 식각하여 상기 활성층의 일정 영역을 노출하는 콘택홀을 형성하고, 상기 화소 전극용 도전막 상에 소스 및 드레인 전극용 도전막을 형성하고, 하프톤 마스크를 이용하여 상기 소스 및 드레인 전극용 도전막 상에 제1 포토레지스트 패턴을 형성하고, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 소스 및 드레인 전극용 도전막 및 상기 화소 전극용 도전막을 식각하여 소스 및 드레인 전극 및 화소 전극을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터 기판을 개략적으로 도시한 단면도이다.
도 2 내지 도 17은 본 발명의 일 실시예에 따른 박막트랜지스터 기판의 제조방법을 순차적으로 나타낸 단면도이다.
도 2 내지 도 17은 본 발명의 일 실시예에 따른 박막트랜지스터 기판의 제조방법을 순차적으로 나타낸 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "이루어지다(made of)"는 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1을 참조하여 본 발명의 일 실시예에 따른 박막트랜지스터 기판을 설명한다. 도 1은 본 발명의 일 실시예에 따른 박막트랜지스터 기판을 개략적으로 도시한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 박막트랜지스터 기판은 기판(10), 활성층(13), 게이트 전극(31), 소스 및 드레인 전극(65, 66), 화소 전극(55), 캐패시터 제1 전극(15), 캐패시터 제2 전극(35) 및 패드(36)를 포함한다.
박막트랜지스터 기판은 발광부(I), 박막트랜지스터부(II), 캐패시터부(III), 및 패드부(IV)를 포함한다. 박막트랜지스터부(II)에는 박막트랜지스터가 형성된다. 박막트랜지스터는 각 화소별로 적어도 하나씩 형성될 수 있다. 도 1에서는 하나의 박막트랜지스터를 도시하고 있으나, 이는 설명의 편의를 위한 것으로 본 발명은 이에 한정되지 않는다. 즉 각 화소별로 다수의 박막트랜지스터를 포함할 수 있다.
기판(10)은 SiO2를 주성분으로 하는 투명한 유리 재질로 이루어질 수 있다. 기판(10)은 반드시 이에 한정되는 것은 아니며 투명한 플라스틱 재질로 형성할 수도 있다. 플라스틱 재질은 절연성 유기물인 폴리에테르술폰(PES, polyethersulphone), 폴리아크릴레이트(PAR, polyacrylate), 폴리에테르 이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenen napthalate), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide), 폴리카보네이트(PC), 셀룰로오스 트리 아세테이트(TAC), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP)로 이루어진 그룹으로부터 선택되는 유기물일 수 있다.
기판(10)의 상부에 평활한 면을 형성하고 기판(10)으로 불순물이 침투하는 것을 차단하기 위하여 기판(10)의 상부에 버퍼층(11)을 형성할 수 있다. 버퍼층(11)은 SiO2 및/또는 SiNx 등으로 형성할 수 있다.
버퍼층(11) 상에 활성층(13) 및 캐패시터 제1 전극(15)이 형성된다. 활성층(13) 및 캐패시터 제1 전극(15)은 비정질 실리콘 또는 폴리 실리콘과 같은 무기 반도체나 유기 반도체로 형성될 수 있다. 활성층(13)은 소스 영역, 드레인 영역, 및 채널 영역을 포함할 수 있다. 소스 및 드레인 영역은 비정질 실리콘 또는 폴리 실리콘으로 형성한 활성층(13)에 불순물을 주입하여 형성할 수 있다. N형 박막트랜지스터를 제조하는 경우에는 P, As, Sb 등의 5가 불순물 이온을 주입할 수 있으며, P형 박막트랜지스터를 제조하는 경우에는 B, Al, Ga, In 등의 3가 불순물 이온을 주입할 수 있다. 캐패시터 제1 전극(15)은 비정질 실리콘 또는 폴리 실리콘과 같은 무기 반도체나 유기 반도체에 불순물을 주입하여 무기 반도체나 유기 반도체가 도전성을 갖도록 하여 형성할 수 있다.
버퍼층(11), 활성층(13) 및 캐패시터 제1 전극(15) 상에 게이트 절연막(20)이 형성된다. 게이트 절연막(20)은 활성층(13)과 게이트 전극(31)을 절연하며 캐패시터 제1 전극(15) 및 캐패시터 제2 전극(35) 사이에 위치하는 절연체를 구성하기 위한 것으로 유기 절연막 또는 SiNx, SiO2, SiON 같은 무기 절연막으로 형성될 수 있다.
게이트 절연막(20) 상에는 게이트 전극(31), 캐패시터 제2 전극(35) 및 패드(36)가 형성된다. 게이트 전극(31)은 게이트 절연막(20) 상에 순차적으로 적층된 제1 게이트 전극막(32), 제2 게이트 전극막(33), 및 제3 게이트 전극막(34)을 포함한다. 제1 게이트 전극막(32)은 티타늄(Ti), 탄탈륨(Ta), 크롬(Cr) 등으로 형성될 수 있다. 제2 게이트 전극막(33)은 게이트 전극(31)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속 등으로 형성될 수 있다. 제3 게이트 전극막(34)은 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속 등으로 형성될 수 있다. 게이트 전극(31)은 박막트랜지스터의 온/오프 신호를 인가하는 게이트 라인(미도시)과 연결되어 있다.
캐패시터 제2 전극(35)은 게이트 전극(31)의 제1 게이트 전극막(32)과 동일한 막으로 형성된다. 도 10을 참조하면, 캐패시터 제2 전극(35)을 형성하는 도전막이 형성된 상태에서 캐패시터 제1 전극(15)을 형성하는 무기 반도체 또는 유기 반도체에 불순물을 주입하므로, 캐패시터 제1 전극(15)에 주입되어 있는 불순물이 캐패시터 제2 전극(35)에도 포함될 수 있다. 캐패시터 제2 전극(35)과 게이트 전극(31)은 다른 두께를 가질 수 있으며, 캐패시터 제2 전극(35)은 게이트 전극(31)의 제1 게이트 전극막(32)과 동일한 두께를 가질 수 있다.
패드부(IV)에 패드(36)가 형성된다. 패드(36)는 캐패시터 제2 전극(35)과 동일하게 게이트 전극(31)의 제1 게이트 전극막(32)과 동일한 막으로 형성된다. 게이트 전극(31)의 제1 게이트 전극막(32)을 형성하는 물질인 티타늄(Ti), 탄탈륨(Ta), 크롬(Cr) 등으로 형성된 패드(36)는 부식이 일어나지 않을 수 있다. 패드(36)와 게이트 전극(31)은 다른 두께를 가질 수 있으며, 패드(36)는 게이트 전극(31)의 제1 게이트 전극막(32)과 동일한 두께를 가질 수 있다.
한편, 게이트 전극(31)의 제2 게이트 전극막(33) 및 제3 게이트 전극막(34)의 폭은 제1 게이트 전극막(32)의 폭보다 작을 수 있다. 즉, 제2 게이트 전극막(33) 및 제3 게이트 전극막(34)은 제1 게이트 전극막(32)의 단부의 일정 영역을 노출시킬 수 있다.
본 실시예에서는 게이트 전극(31)에는 Al 등과 같은 저저항 금속으로 형성되는 제2 게이트 전극막(33)을 사용하면서도 패드(36)는 부식이 일어나지 않는 제1 게이트 전극막(32)과 동일한 막으로 형성할 수 있다. 한편, 캐패시터 제2 전극(35)으로 제2 게이트 전극막(33) 및 제3 게이트 전극막(34)은 제거하고 제1 게이트 전극막(32)만을 사용함으로써 캐패시터 제1 전극(15)과 활성층(13)에 불순물을 주입하는 공정을 마스크 없이 동시에 진행할 수 있다. 또한 본 실시예에서는 게이트 전극(31), 캐피시터 제2 전극(35), 및 패드(36)는 하나의 하프톤(halftone) 마스크를 사용하여 형성함으로써 공정에 이용되는 마스크 수를 감소시킬 수 있다.
게이트 절연막(20), 게이트 전극(31), 캐패시터 제2 전극(35), 패드(36) 상부에 층간 절연막(40)이 형성된다. 층간 절연막(40) 및 게이트 절연막(20)에는 활성층(13)의 소스 및 드레인 영역을 노출하는 콘택홀(45, 46)이 형성되며, 패드(36)의 일정 영역을 노출하는 홀(47)이 형성된다. 본 실시예에서는 화소 전극(55)이 층간 절연막(40) 상에 직접 접하여 형성되므로 층간 절연막(40)의 상부면은 평탄하게 형성될 수 있다. 한편, 본 발명은 이에 한정되지 않으며 층간 절연막(40)의 상부면은 하부층들의 단차에 따라 평탄하게 형성되지 않을 수도 있다.
층간 절연막(40)은 무기 절연막 또는 유기 절연막으로 형성될 수 있다. 층간 절연막(40)을 형성하는 무기 절연막으로는 예를 들어, SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT 등이 포함될 수 있고, 유기 절연막으로는 예를 들어, 일반 범용고분자(PMMA, PS), phenol 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등이 포함될 수 있다. 층간 절연막(40)은 무기 절연막과 유기 절연막의 복합 적층체로도 형성될 수 있다.
층간 절연막(40) 상에 화소 전극(55)이 형성된다. 화소 전극(55)은 층간 절연막(40) 상부에 직접 접하여 형성된다. 화소 전극(55)은 ITO, IZO, ZnO, 또는 In2O3와 같은 투명 물질 가운데 선택된 하나 이상의 물질을 포함하는 투명 도전막으로 형성될 수 있다.
화소 전극(55) 상에는 소스 및 드레인 전극(65, 66)이 형성된다. 구체적으로 소스 및 드레인 전극(65, 66) 중 어느 하나, 예를 들어, 드레인 전극(65)은 화소 전극(55) 상에 직접 접하여 형성되며, 소스 및 드레인 전극(65, 66) 중 나머지 하나, 예를 들어, 소스 전극(66)은 층간 절연막(40) 상에 형성된 화소 전극용 도전막 패턴(52) 상에 직접 접하여 형성된다. 또는 이와 달리, 소스 전극(66)이 화소 전극(55) 상에 직접 접하여 형성되며, 드레인 전극(65)이 층간 절연막(40) 상에 형성된 화소 전극용 도전막 패턴(52) 상에 직접 접하여 형성될 수 있다.
소스 및 드레인 전극(65, 66)은 Mo, W, MoW, AlNd, Ti, Al, Al 합금, Ag 및 Ag 합금 등으로 이루어진 군에서 선택되는 하나의 물질로 단일층으로 형성하거나, 배선 저항을 줄이기 위해 저저항물질인 Mo, Al 또는 Ag의 2층 구조 또는 그 이상의 다중막 구조, 즉, Mo/Al/Mo, MoW/Al-Nd/MoW, Ti/Al/Ti, Mo/Ag/Mo 및 Mo/Ag-합금/Mo 등으로 이루어진 군에서 선택되는 하나의 적층구조로 형성될 수 있다. 소스 및 드레인 전극(65, 66)은 각각은 콘택홀(45, 46)을 통하여 활성층(13)의 소스 및 드레인 영역에 접한다.
본 실시예에서는 층간 절연막(40) 상에 화소 전극 형성용 도전막을 먼저 형성하고 그 상부에 소스 및 드레인 전극용 도전막을 형성하여 이들을 하나의 하프톤 마스크를 사용하여 패터닝할 수 있게 됨으로써, 공정에 요구되는 마스크의 수를 감소시킬 수 있다.
한편, 도 1에 도시된 박막트랜지스터 기판은 평판표시장치에 이용될 수 있다. 예를 들어, 화소 전극(55) 상부에 공통 전극(미도시)을 구비하며, 화소 전극(55)과 공통 전극 사이에 액정층(미도시)을 구비하여 액정표시장치를 구현할 수 있다.
도 1 내지 도 17을 참조하여 본 발명의 일 실시예에 따른 박막트랜지스터 기판의 제조방법을 설명한다. 도 2 내지 도 17은 본 발명의 일 실시예에 따른 박막트랜지스터 기판의 제조방법을 순차적으로 나타낸 단면도이다. 도 1과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 2를 참조하면, 기판(10) 상에 버퍼층(11) 및 반도체막(12)을 순차적으로 형성한다. 버퍼층(11) 및 반도체막(12)은 화학기상증착(Chemical Vapor Deposition, CVD) 방법으로 증착될 수 있다. 반도체막(12)은 폴리 실리콘으로 형성하는 경우, 버퍼층(11) 상에 비정질 실리콘을 증착하고 상기 비정질 실리콘층을 ELA(Excimer Laser Annealing), SLS(Sequential Lateral Solidification), MIC(Metal Induced Crystallization) 또는 MILC(Metal Induced Lateral Crystallization)법 등을 사용하여 결정화하여 폴리 실리콘으로 형성할 수 있다.
반도체막(12) 상에 제1 포토레지스트막(100)을 형성한다. 제1 포토레지스트막(100) 상에 제1 포토마스크(200)가 배치된다. 설명의 편의를 위하여 제1 포토레지스트막(100)이 포지티브(positive) 포토레지스트인 경우를 설명한다. 그러나 본 발명은 이에 한정되지 않고 제1 포토레지스트막(100)으로 네거티브(negative) 포토레지스트가 사용될 수도 있다.
제1 포토마스크(200)는 광차단부(201) 및 광투과부(202)를 포함한다. 광차단부(201)는 조사되는 광을 투과시키고, 광차단부(201)는 조사되는 광을 차단한다. 제1 포토마스크(200)는 광차단부(201)가 활성층(도 1의 13) 및 캐패시터 제1 전극(도 1의 15)이 형성될 영역에 대응하도록 배치된다.
도 2 및 도 3을 참조하면, 제1 포토마스크(200)를 통하여 제1 포토레지스트막(100)에 광을 조사한 후 제1 포토레지스트막(100)을 현상하면 광투과부(202)에 대응하는 제1 포토레지스트막(100) 영역이 제거되고 광차단부(201)에 대응하는 제1 포토레지스트막(100) 영역이 남아서 제1 포토레지스트 패턴(101)이 형성된다.
도 3 및 도 4를 참조하면, 제1 포토레지스트 패턴(101)을 식각 마스크로 이용하여 반도체막(12)을 식각하여 활성층(13) 및 캐패시터 제1 전극(15)을 형성한다.
도 5를 참조하면, 버퍼층(11), 활성층(13), 및 캐패시터 제1 전극(15) 상에 게이트 절연막(20)을 형성한다. 게이트 절연막(20)은 유기 절연막 또는 SiNx, SiO2, SiON 같은 무기 절연막을 이용하여 화학기상증착방법을 이용하여 형성할 수 있다. 이어서 게이트 절연막(20) 상에 게이트 전극(도 1의 31)을 형성하기 위한 게이트 형성용 도전막(21)을 형성한다. 게이트 형성용 도전막(21)은 게이트 절연막(20) 상에 제1 도전막(22), 제2 도전막(23), 및 제3 도전막(24)을 순차적으로 적층하여 형성할 수 있다. 제1 도전막(22)은 티타늄(Ti), 탄탈륨(Ta), 크롬(Cr) 등으로 형성할 수 있으며, 제2 도전막(23)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속 등으로 형성할 수 있으며, 제3 도전막(24)은 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속 등으로 형성할 수 있다. 제1 내지 제3 도전막(22, 23, 24)은 스퍼터링(sputtering) 등의 방법으로 형성할 수 있다.
제3 도전막(24) 상에 제2 포토레지스트막(110)을 형성한다. 제2 포토레지스트막(110) 상부에 제2 포토마스크(210)가 배치된다. 설명의 편의를 위하여 제2 포토레지스트막(110)이 포지티브 포토레지스트인 경우를 설명한다. 그러나 본 발명은 이에 한정되지 않고 제2 포토레지스트막(110)으로 네거티브 포토레지스트가 사용될 수도 있다.
제2 포토마스크(210)는 광투과부(211), 광차단부(212), 및 반투과부(213)을 포함하는 하프톤 마스크이다. 반투과부(213)는 조사되는 광의 일부만 퉁과시킨다. 제2 포토마스크(210)는 광차단부(212)가 게이트 전극(도 1의 31)이 형성될 영역에 대응하며 반투과부(213)가 캐패시터 제2 전극(도 1의 35) 및 패드(도 1의 36)가 형성될 영역에 대응하도록 배치된다.
도 5 및 도 6을 참조하면, 제2 포토마스크(210)를 통하여 제2 포토레지스트막(110)에 광을 조사한 후 제2 포토레지스트막(110)을 현상하면 광투과부(211)에 대응하는 제2 포토레지스트막(110) 영역은 제거되고, 광차단부(212) 및 반투과부(213)에 대응하는 제2 포토레지스트막(110)의 영역이 남아서 제2 포토레지스트 패턴(111)이 형성된다. 제2 포토레지스트 패턴(111)은 광차단부(212)에 대응하는 제1 서브 포토레지스트 패턴(112) 및 반투과부(213)에 대응하는 제2 서브 포토레지스트 패턴(113)을 포함한다. 제2 서브 포토레지스트 패턴(113)의 두께는 제1 서브 포토레지스트 패턴(112)의 두께보다 얇다.
도 6 및 도 7을 참조하면, 제2 포토레지스트 패턴(111)을 식각 마스크로 이용하여 게이트 형성용 도전막(21)을 1차 식각한다. 게이트 형성용 도전막(21)을 1차 식각하는 것은 제3 도전막(24) 및 제2 도전막(23)을 습식 식각하고, 제1 도전막(22)을 건식 식각하는 것을 포함할 수 있다. 습식 식각의 경우, 인산, 질산, 초산 등의 식각액을 사용할 수 있다. 또한 건식 식각의 경우, 염소 계열의 식각 가스, 예를 들어 Cl2, BCl3 등을 사용할 수 있다.
도 7 및 도 8을 참조하면, 제2 서브 포토레지스트 패턴(113)을 제거한다. 제2 서브 포토레지스트 패턴(113)을 제거하는 것은 산소 등을 이용한 애슁(ashing) 공정 등으로 수행할 수 있다. 이때 제1 서브 포토레지스트 패턴(112)의 일정 부분도 제거되어 제1 서브 포토레지스트 패턴(112)의 두께 및 폭이 감소될 수 있다.
도 8 및 도 9를 참조하면, 남겨진 제1 서브 포토레지스트 패턴(112)을 식각 마스크로 이용하여 1차로 식각된 제3 도전막(24) 및 제2 도전막(23)을 2차 식각한다. 제3 도전막(24) 및 제2 도전막(23)을 2차 식각하는 것은 습식 식각을 이용할 수 있다. 이때 캐패시터부(III) 및 패드부(IV)의 제3 도전막(24) 및 제2 도전막(23)은 제거된다. 캐패시터부(III)에 남겨진 제1 도전막(22)은 캐패시터 제2 전극(35)이 되며, 패드부(IV)에 남겨진 제1 도전막(22)은 패드(36)가 된다.
박막트랜지스터부(II)에 남겨진 제1 내지 제3 도전막(22, 23, 24)은 제1 내지 제3 게이트 전극막(32, 33, 34)이 된다. 폭이 감소된 제1 서브 포토레지스트 패턴(112)을 이용하여 제3 도전막(24) 및 제2 도전막(23)을 2차 식각함으로써, 제2 게이트 전극막(33) 및 제3 게이트 전극막(34)의 폭은 제1 게이트 전극막(32)의 폭보다 작을 수 있다. 즉, 제2 게이트 전극막(33) 및 제3 게이트 전극막(34)은 제1 게이트 전극막(32)의 단부의 일정 영역을 노출시킬 수 있다.
한편, 도 9에서는 패드부(IV)의 제3 도전막(24) 및 제2 도전막(23)이 모두 제거되는 경우를 설명하였으나, 본 발명은 이에 한정되지 않으며, 포토레지스트 패턴을 이용하여 패드부(IV)의 제3 도전막(24) 및 제2 도전막(23)은 제거되지 않도록 보호한 후에 이후의 공정, 예를 들어 패드부(IV)의 소스 및 드레인 전극용 도전막을 제거할 때 함께 제거될 수도 있다.
도 9 및 도 10을 참조하면, 제1 서브 포토레지스트 패턴(112)을 제거하고, 활성층(13) 및 캐패시터 제1 전극(15) 내로 불순물 이온을 주입한다. 불순물 이온 주입 공정은 마스크 없이 게이트 전극(31) 및 캐패시터 제2 전극(35)이 형성된 기판(10) 전체를 불순물 이온에 노출시킴으로써 수행될 수 있다. 여기서 활성층(13)에는 게이트 전극(31)에 의해 노출된 영역에만 불순물 이온이 주입된다. 캐패시터 제2 전극(35)은 게이트 전극(31)보다 두께가 얇으므로 불순물 이온은 캐패시터 제2 전극(35)을 통과하여 캐피시터 제1 전극(15)에 주입된다. N형 박막트랜지스터를 제조하는 경우에는 P, As, Sb 등의 5가 불순물 이온을 주입할 수 있으며, P형 박막트랜지스터를 제조하는 경우에는 B, Al, Ga, In 등의 3가 불순물 이온을 주입할 수 있다. 이때 캐패시터 제2 전극(35)이 불순물 이온 주입시에 노출되므로, 캐패시터 제1 전극(15)에 도핑되어 있는 불순물이 캐패시터 제2 전극(35)에도 도핑되어 있을 수 있다.
도 11을 참조하면, 게이트 절연막(20), 게이트 전극(31), 캐패시터 제2 전극(35), 패드(36) 상부에 층간 절연막(40) 및 화소 전극용 도전막(50)을 형성한다. 층간 절연막(40)은 층간 절연막(40)의 상부면이 평탄하도록 형성할 수 있으며, 무기 절연막, 유기 절연막, 또는 이들의 복합 적층체를 이용하여 형성할 수 있다. 화소 전극용 도전막(50)은 층간 절연막(40) 상부에 직접 접하여 형성되며, ITO, IZO, ZnO, 또는 In2O3와 같은 투명 물질 가운데 선택된 하나 이상의 물질을 포함하는 투명 도전막으로 형성될 수 있다.
화소 전극용 도전막(50) 상부에 제3 포토레지스트막(120)을 형성한다. 제3 포토레지스트막(120) 상에 제3 포토마스크(220)가 배치된다. 설명의 편의를 위하여 제3 포토레지스트막(120)이 포지티브 포토레지스트인 경우를 설명한다. 그러나 본 발명은 이에 한정되지 않고 제3 포토레지스트막(120)으로 네거티브 포토레지스트가 사용될 수도 있다.
제3 포토마스크(220)는 광차단부(221) 및 광투과부(222)를 포함하며, 광투과부(222)가 콘택홀(도 1의 45, 46) 및 패드부(IV)에 형성된 홀(47)이 형성될 영역에 대응하도록 배치된다.
도 11 및 도 12를 참조하면, 제3 포토마스크(220)를 통하여 제3 포토레지스트막(120)에 광을 조사한 후 제3 포토레지스트막(120)을 현상하면 광투과부(222)에 대응하는 제3 포토레지스트막(120) 영역이 제거되고 광차단부(221)에 대응하는 제3 포토레지스트막(120) 영역이 남아서 제3 포토레지스트 패턴(121)이 형성된다.
도 12 및 도 13을 참조하면, 제3 포토레지스트 패턴(121)을 식각 마스크로 이용하여 층간 절연막(40) 및 화소 전극용 도전막(50)을 식각하여 콘택홀(45, 46) 및 패드(36)의 일정 영역을 노출하는 홀(47)을 형성한다. 층간 절연막(40) 및 화소 전극용 도전막(50)을 식각하는 것은 건식 식각 공정을 이용할 수 있다.
도 13 및 도 14를 참조하면, 제3 포토레지스트 패턴(121)을 제거한 후에 화소 전극용 도전막(50) 상에 소스 및 드레인 전극용 도전막(60)을 형성한다. 소스 및 드레인 전극용 도전막(60)은 콘택홀(45, 46) 및 패드(36)의 일정 영역을 노출하는 홀(47)을 채운다.
소스 및 드레인 전극용 도전막(60)은 Mo, W, MoW, AlNd, Ti, Al, Al 합금, Ag 및 Ag 합금 등으로 이루어진 군에서 선택되는 하나의 물질로 단일층으로 형성하거나, 배선 저항을 줄이기 위해 저저항물질인 Mo, Al 또는 Ag의 2층 구조 또는 그 이상의 다중막 구조, 즉, Mo/Al/Mo, MoW/Al-Nd/MoW, Ti/Al/Ti, Mo/Ag/Mo 및 Mo/Ag-합금/Mo 등으로 이루어진 군에서 선택되는 하나의 적층구조로 형성될 수 있다. 소스 및 드레인 전극용 도전막(60)은 스퍼터링 등의 방법으로 형성할 수 있다.
소스 및 드레인 전극용 도전막(60) 상에 제4 포토레지스트막(130)을 형성한다. 제4 포토레지스트막(130) 상부에 제4 포토마스크(230)가 배치된다. 설명의 편의를 위하여 제4 포토레지스트막(130)이 포지티브 포토레지스트인 경우를 설명한다. 그러나 본 발명은 이에 한정되지 않고 제4 포토레지스트막(130)으로 네거티브 포토레지스트가 사용될 수도 있다.
제4 포토마스크(230)는 광투과부(231), 광차단부(232), 및 반투과부(233)을 포함하는 하프톤 마스크이다. 제4 포토마스크(230)는 광차단부(232)가 소스 및 드레인 전극(도 1의 65, 66)이 형성될 영역에 대응하며 반투과부(233)가 화소 전극(도 1의 55)이 형성될 영역에 대응하도록 배치된다.
도 14 및 도 15를 참조하면, 제4 포토마스크(230)를 통하여 제4 포토레지스트막(130)에 광을 조사한 후 제4 포토레지스트막(130)을 현상하면 광투과부(231)에 대응하는 제4 포토레지스트막(130) 영역은 제거되고, 광차단부(232) 및 반투과부(233)에 대응하는 제4 포토레지스트막(130)의 영역이 남아서 제4 포토레지스트 패턴(131)이 형성된다. 제4 포토레지스트 패턴(131)은 광차단부(232)에 대응하는 제3 서브 포토레지스트 패턴(132) 및 반투과부(233)에 대응하는 제4 서브 포토레지스트 패턴(133)을 포함한다. 제4 서브 포토레지스트 패턴(133)의 두께는 제3 서브 포토레지스트 패턴(132)의 두께보다 얇다.
도 15 및 도 16을 참조하면, 제4 포토레지스트 패턴(131)을 식각 마스크로 이용하여 화소 전극용 도전막(50) 및 소스 및 드레인 전극용 도전막(60)을 식각한다. 화소 전극용 도전막(50) 및 소스 및 드레인 전극용 도전막(60)은 습식 식각 또는 건식 식각을 이용하여 각각 식각할 수 있으며, 또는 질산 및 불소 이온이 함유된 식각액을 이용하여 일괄적으로 습식 식각할 수도 있다.
도 16 및 도 17을 참조하면, 제4 서브 포토레지스트 패턴(133)을 산소 등을 이용한 애슁 공정 등을 이용하여 제거한다. 이때 제3 서브 포토레지스트 패턴(132)의 일정 부분도 제거되어 제3 서브 포토레지스트 패턴(132)의 두께 및 폭이 감소될 수 있다.
이어서 남겨진 제3 포토레지스트 패턴(132)을 식각 마스크로 이용하여 소스 및 드레인 전극용 도전막(60)을 식각한다. 이때 발광부(I)의 소스 및 드레인 전극용 도전막(60)은 제거되어 발광부(I)에는 화소 전극용 도전막(50)이 노출되어 화소 전극(55)이 형성된다.
박막트랜지스터부(II)에서는 화소 전극(55) 상에 소스 및 드레인 전극(65, 66) 중 어느 하나, 예를 들어, 드레인 전극(65)이 형성되며, 화소 전극용 도전막 패턴(52) 상에 소스 및 드레인 전극(65, 66) 중 나머지 하나, 예를 들어, 소스 전극(66)이 형성된다. 또는 이와 달리, 소스 전극(66)이 화소 전극(55) 상에 직접 접하여 형성되며, 드레인 전극(65)이 층간 절연막(40) 상에 형성된 화소 전극용 도전막 패턴(52) 상에 직접 접하여 형성될 수 있다.
패드부(III)에서는 화소 전극용 도전막(50) 및 소스 및 드레인 전극용 도전막(60)이 제거되어 패드(35)의 일정 영역이 노출된다.
본 실시예에 따르면 4개의 포토마스크(200, 201, 202, 203)를 이용하여 박막트랜지스터 기판을 제조할 수 있다. 또한 게이트 전극(31)에는 Al 등과 같은 저저항 금속으로 형성되는 제2 게이트 전극막(33)을 사용하면서도 패드(36)는 부식이 일어나지 않는 제1 게이트 전극막(36)과 동일한 물질로 형성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판 11: 버퍼층
13: 활성층 15: 캐패시터 제1 전극
20: 게이트 절연막 31: 게이트 전극
35: 캐패시터 제2 전극 36: 패드
40: 층간 절연막 55: 화소 전극
65, 66: 소스 및 드레인 전극
13: 활성층 15: 캐패시터 제1 전극
20: 게이트 절연막 31: 게이트 전극
35: 캐패시터 제2 전극 36: 패드
40: 층간 절연막 55: 화소 전극
65, 66: 소스 및 드레인 전극
Claims (19)
- 기판;
상기 기판 상에 형성된 활성층 및 캐패시터 제1 전극;
상기 기판, 상기 활성층 및 상기 캐패시터 제1 전극 상에 형성된 게이트 절연막;
상기 게이트 절연막 상에 형성되며, 상기 활성층에 대응하는 게이트 전극 및 상기 캐패시터 제1 전극에 대응하는 캐패시터 제2 전극;
상기 게이트 절연막 상에 위치하는 패드;
상기 게이트 절연막, 상기 게이트 전극, 및 상기 캐패시터 제2 전극 상에 형성된 층간 절연막; 및
상기 층간 절연막 상에 형성된 화소 전극, 소스 전극 및 드레인 전극을 포함하며,
상기 소스 전극 및 드레인 전극 중 적어도 하나는 상기 화소 전극 상에 형성되고,
상기 패드의 두께는 상기 게이트 전극의 두께보다 얇은 박막트랜지스터 기판. - 제 1항에 있어서,
상기 화소 전극은 상기 층간 절연막 상에서 직접 접하여 형성된 박막트랜지스터 기판. - 제 2항에 있어서,
상기 드레인 전극은 상기 화소 전극 상에 직접 접하여 형성된 박막트랜지스터 기판. - 제 2항에 있어서,
상기 소스 전극은 상기 화소 전극 상에 직접 접하여 형성된 박막트랜지스터 기판. - 제 1항에 있어서,
상기 게이트 전극과 상기 캐패시터 제2 전극은 서로 다른 두께를 갖는 박막트랜지스터 기판. - 제 5항에 있어서,
상기 게이트 전극은 상기 게이트 절연막 상에 순차적으로 적층된 제1 게이트 전극막, 제2 게이트 전극막, 및 제3 게이트 전극막을 포함하는 박막트랜지스터 기판. - 제 6항에 있어서,
상기 캐패시터 제2 전극은 상기 제1 게이트 전극막과 동일한 막으로 형성되는 박막트랜지스터 기판. - 제 7항에 있어서,
상기 캐패시터 제2 전극은 상기 제1 게이트 전극막과 동일한 두께로 형성되는 박막트랜지스터 기판. - 기판;
상기 기판 상에 형성된 활성층 및 캐패시터 제1 전극;
상기 기판, 상기 활성층 및 상기 캐패시터 제1 전극 상에 형성된 게이트 절연막;
상기 게이트 절연막 상에 형성되며, 상기 활성층에 대응하는 게이트 전극 및 상기 캐패시터 제1 전극에 대응하는 캐패시터 제2 전극;
상기 게이트 절연막, 상기 게이트 전극, 및 상기 캐패시터 제2 전극 상에 형성된 층간 절연막; 및
상기 층간 절연막 상에 형성된 화소 전극, 소스 전극 및 드레인 전극을 포함하되,
상기 게이트 절연막 상에 형성된 패드를 더 포함하고,
상기 소스 전극 및 드레인 전극 중 적어도 하나는 상기 화소 전극 상에 형성되고,
상기 게이트 전극은 상기 게이트 절연막 상에 순차적으로 적층된 제1 게이트 전극막, 제2 게이트 전극막, 및 제3 게이트 전극막을 포함하고,
상기 게이트 절연막 상에 형성된 패드를 더 포함하며,
상기 패드는 상기 제1 게이트 전극막과 동일한 막으로 형성되는고,
상기 캐패시터 제2 전극은 상기 제1 게이트 전극막과 동일한 막으로 형성되고,
상기 캐패시터 제2 전극은 상기 제1 게이트 전극막과 동일한 두께로 형성되고,
상기 게이트 전극과 상기 캐패시터 제2 전극은 서로 다른 두께를 갖는 박막트랜지스터 기판. - 제 6항에 있어서,
상기 제2 게이트 전극막 및 상기 제3 게이트 전극막의 폭은 상기 제1 게이트 전극막의 폭보다 작은 박막트랜지스터 기판. - 제 6항에 있어서,
상기 제1 게이트 전극막은 티타늄(Ti), 탄탈륨(Ta) 또는 크롬(Cr)으로 형성되며,
상기 제2 게이트 전극막은 알루미늄(Al), 알루미늄 합금, 은(Ag), 은 합금, 구리(Cu) 또는 구리 합금으로 형성되며,
상기 제3 게이트 전극막은 몰리브덴(Mo) 또는 몰리브덴 합금으로 형성되는 박막트랜지스터 기판. - 제 1항에 있어서,
상기 캐패시터 제1 전극은 폴리 실리콘에 불순물 이온이 주입되어 형성되는 박막트랜지스터 기판. - 기판;
상기 기판 상에 형성된 활성층 및 캐패시터 제1 전극;
상기 기판, 상기 활성층 및 상기 캐패시터 제1 전극 상에 형성된 게이트 절연막;
상기 게이트 절연막 상에 형성되며, 상기 활성층에 대응하는 게이트 전극 및 상기 캐패시터 제1 전극에 대응하는 캐패시터 제2 전극;
상기 게이트 절연막, 상기 게이트 전극, 및 상기 캐패시터 제2 전극 상에 형성된 층간 절연막; 및
상기 층간 절연막 상에 형성된 화소 전극, 소스 전극 및 드레인 전극을 포함하며,
상기 소스 전극 및 드레인 전극 중 적어도 하나는 상기 화소 전극 상에 형성되고,
상기 캐패시터 제1 전극은 폴리 실리콘에 불순물 이온이 주입되어 형성되고,
상기 캐패시터 제2 전극은 상기 캐패시터 제1 전극에 주입된 상기 불순물 이온을 포함하는 박막트랜지스터 기판. - 기판 상에 활성층 및 캐패시터 제1 전극을 형성하고,
상기 기판, 상기 활성층 및 상기 캐패시터 제1 전극 상에 게이트 절연막을 형성하고,
상기 게이트 절연막 상에 게이트 전극 및 캐패시터 제2 전극을 형성하고,
상기 게이트 절연막, 상기 게이트 전극, 및 상기 캐패시터 제2 전극 상에 층간 절연막 및 화소 전극용 도전막을 순차적으로 형성하고,
상기 화소 전극용 도전막, 상기 층간 절연막, 및 상기 게이트 절연막의 일정 영역을 식각하여 상기 활성층의 일정 영역을 노출하는 콘택홀을 형성하고,
상기 화소 전극용 도전막 상에 소스 및 드레인 전극용 도전막을 형성하고,
하프톤 마스크를 이용하여 상기 소스 및 드레인 전극용 도전막 상에 제1 포토레지스트 패턴을 형성하고,
상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 소스 및 드레인 전극용 도전막 및 상기 화소 전극용 도전막을 식각하여 소스 및 드레인 전극 및 화소 전극을 형성하는 것을 포함하는 박막트랜지스터 기판의 제조방법. - 제 14항에 있어서,
상기 하프톤 마스크를 이용하여 상기 소스 및 드레인 전극용 도전막 상에 제1 포토레지스트 패턴을 형성하는 것은, 상기 소스 및 드레인 전극에 대응하는 제1 서브 포토레지스트 패턴 및 상기 화소 전극에 대응하는 제2 서브 포토레지스트 패턴을 형성하는 것을 포함하는 박막트랜지스터 기판의 제조방법. - 제 15항에 있어서,
상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 소스 및 드레인 전극용 도전막 및 상기 화소 전극용 도전막을 식각하여 소스 및 드레인 전극 및 화소 전극을 형성하는 것은.
상기 제1 서브 포토레지스트 패턴 및 상기 제2 서브 포토레지스트 패턴을 식각 마스크로 이용하여 상기 소스 및 드레인 전극용 도전막 및 상기 화소 전극용 도전막을 1차 식각하고,
상기 제2 서브 포토레지스트 패턴을 제거하고,
남겨진 상기 제1 서브 포토레지스트 패턴을 식각 마스크로 이용하여 상기 소스 및 드레인 전극용 도전막을 2차 식각하는 것을 포함하는 박막트랜지스터 기판의 제조방법. - 제 14항에 있어서,
상기 게이트 절연막 상에 게이트 전극 및 캐패시터 제2 전극을 형성하는 것은,
상기 게이트 절연막 상에 제1 도전막, 제2 도전막, 및 제3 도전막을 순차적으로 형성하고,
하프톤 마스크를 이용하여 상기 제3 도전막 상에 제2 포토레지스트 패턴을 형성하고,
상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 내지 제3 도전막을 식각하는 것을 포함하는 박막트랜지스터 기판의 제조방법. - 제 17항에 있어서,
상기 제2 포토레지스트 패턴을 형성하는 것은, 상기 게이트 전극에 대응하는 제1 서브 포토레지스트 패턴 및 상기 캐패시터 제2 전극에 대응하는 제2 서브 포토레지스트 패턴을 형성하는 것을 포함하는 박막트랜지스터 기판의 제조방법. - 제 18항에 있어서
상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 내지 제3 도전막을 식각하는 것은,
상기 제1 서브 포토레지스트 패턴 및 상기 제2 서브 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 내지 제3 도전막을 1차 식각하고,
상기 제2 서브 포토레지스트 패턴을 제거하고,
남겨진 상기 제1 서브 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2 도전막 및 상기 제3 도전막을 2차 식각하는 것을 포함하는 박막트랜지스터 기판의 제조방법.
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