KR101322732B1 - 액정표시장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 액정표시장치 및 그 제조방법에 관한 것으로, 본 발명은 박막트랜지스터영역과 캐패시터영역으로 분할된 투명기판을 제공하는 단계; 상기 투명기판상에 액티브층패턴과 스토리지부패턴을 형성하는 단계; 상기 액티브층패턴과 상기 스토리지부패턴상에 제1절연막을 형성하는 단계; 상기 스토리지부패턴의 제1절연막상에 배리어금속막패턴을 형성하는 단계; 상기 배리어금속막과 제1절연막상에 제2절연막을 형성하는 단계; 상기 제2절연막상에 게이트전극과 캐패시터 상부전극을 형성하는 단계; 상기 게이트전극과 상부전극을 포함한 제2절연막상에 형성되고, 상기 액티브층패턴의 소스영역과 드레인영역 및 상기 캐피시터의 스토리지부패턴과 배리어금속막 일부를 노출시키는 제1, 2, 3 콘택홀을 구비한 제3절연막을 형성하는 단계; 상기 제3절연막상에 상기 소스영역과 드레인영역 및 스토리지부패턴과 각각 연결되는 소스전극, 드레인전극 및 스토리지전극을 형성하는 단계; 상기 기판전체구조상에 상기 스토리지전극을 노출시키는 제4콘택홀을 구비한 제4절연막을 형성하는 단계; 및 상기 제4절연막상에 상기 스토리지전극과 연결되는 픽셀전극을 형성하는 단계;를 포함하여 구성된다.
배리어금속막, 스토리지전극, 회절마스크, 수소화 열처리
Description
도 1A 내지 도 1I는 종래기술에 따른 액정표시장치의 제조공정 단면도.
도 2A 내지 도 2M는 본 발명에 따른 액정표시장치의 제조공정 단면도.
** 도면의 주요부분에 대한 부호의 설명 **
101 : 투명기판 103 : 버퍼층
105 : 폴리실리콘층 107 : 제1절연막
109 : 배리어금속막 111a, 111b : 제1감광막패턴
113 : 회절마스크 113a : 광투과부
113b : 반투과부 113c : 광차단부
115 : 제2절연막 117 : 게이트전극
119 : 캐패시터 상부전극 121 : 감광막패턴
123 : 층간절연막 125a, 125b, 125c : 제1, 2, 3 콘택홀
127 : 소스전극 129 : 드레인전극
131 : 스토리지전극 133 : 보호막
135 : 제4콘택홀 137 : 픽셀전극
본 발명은 액정표시장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 액정표시장치의 박막트랜지스터 제작시에 스토리지 포토공정 및 스토리지 도핑공정을 생략하여 마스크 공정수를 줄일 수 있어 공정을 단순화시킬 수 있으며, 고개구율 확보가 용이한 액정표시장치 및 그 제조방법에 관한 것이다.
일반적으로 액정표시장치는 디스플레이를 위해 인가되는 데이터신호를 스위칭소자로 사용되는 박막트랜지스터를 이용하여 픽셀에 인가한다. 이러한 신호는 다음 신호가 입력될 때까지 픽셀에 유지되도록 하여야 하므로, 스토리지 캐패시터를 구비하여 일정시간동안 스토리지 캐패시터에 충전된 전하를 이용하여 픽셀전극에 일정시간동안 인가된 데이터신호가 지속된다.
최근에는 픽셀전극에 픽셀의 크기가 크면 디스플레이가 되는 이미지가 세밀하게 묘사되지 않게 되어 픽셀의 크기를 점차적으로 줄여 이미지가 세밀하게 디스플레이가 될 수 있도록 한다.
따라서, 액정표시장치에서 픽셀의 크기를 점차적으로 작게 만든다. 하지만, 이렇게 픽셀의 크기를 줄이면 픽셀내에 있는 스토리지 캐패시터 전극의 면적이 줄어 들게 되어 스토리지 캐패시터의 보존용량이 감소하게 되며, 입력되는 신호가 픽셀전극에 인가되는 시간이 줄어 들게 된다.
그리고, 이러한 문제점을 해결하기 위해 스토리지 캐패시터의 면적을 넓혀 보존용량의 크기를 크게 하면, 스토리지 캐패시터에 의해 투과되는 빛이 차단되어 액정디스플레이의 개구율이 감소하게 된다.
이러한 관점에서, 종래기술에 따른 액정표시장치 및 그 제조방법에 대해 도 1A 내지 도 1I를 참조하여 설명하면 다음과 같다.
도 1A 내지 도 1I는 종래기술에 따른 액정표시장치의 제조공정 단면도이다.
도 1A를 참조하면, 박막트랜지스터영역과 캐패시터영역으로 분할된 절연성 기판(11)상부에 버퍼층(13)을 증착한후 그 위에 결정화된 폴리실리콘층(미도시)을 증착한다.
그다음, 도면에는 도시하지 않았지만, 상기 결정화된 폴리실리콘층상에 제1감광막을 도포하고 이를 제1마스크(미도시)을 이용한 제1마스크공정을 통해 노광 및 현상공정을 진행하여 제1감광막패턴(미도시)을 형성한다.
이어서, 상기 제1감광막패턴을 마스크로 상기 결정화된 폴리실리콘층을 선택적으로 제거하여 액티브층패턴(15)과 캐패시터의 스토리지패턴(17)을 형성한다.
그다음, 도 1B를 참조하면, 상기 제1감광막패턴(미도시)을 제거한후 상기 액티브층패턴(15)과 스토리지패턴(17)을 포함한 절연성기판(11)상에 제2감광막(미도시)을 도포한후 이를 제2마스크(미도시)를 이용한 제2마스크공정을 통해 노광 및 현상공정을 진행하여 상기 액티브층패턴(15)지역을 포함한 박막트랜지스터영역에만 남도록 제2감광막패턴(19)을 형성한다.
이어서, 상기 제2감광막패턴(19)을 마스크로 상기 스토리지패턴(17)에 스토리지 도핑(storage doping)을 실시한다.
그다음, 도 1C를 참조하면, 상기 제2감광막패턴(19)을 제거한후 상기 액티브층패턴(15)과 도핑이 실시된 스토리지패턴(17a)을 포함한 기판 전체 구조의 상면에 게이트절연막(21)과 도전성 물질층(미도시)을 순차적으로 적층한다.
이어서, 상기 도전성 물질층(미도시)상에 제3감광막(미도시)을 도포한후 이를 제3마스크(미도시)를 이용한 제3마스크공정을 통해 노광 및 현상공정을 진행하여 제3감광막패턴(미도시)을 형성한다.
그다음, 상기 제3감광막패턴(미도시)을 마스크로 상기 도전성 물질층(미도시)을 선택적으로 제거하여 게이트전극(23)과 캐패시터 상부전극(25)을 형성한다.
이어서, 상기 제3감광막패턴(미도시)을 제거한후 기판 전체구조의 상면에 제4감광막(미도시)을 도포하고 이어 제4마스크(미도시)를 이용한 제4마스크공정을 통해 제4감광막을 노광 및 현상하여 제4감광막패턴(미도시)을 형성한다. 이때, 상기 제4감광막패턴(미도시)은 N+ 도핑공정을 수행하기 위해 P-타입 박막트랜지스터부에만 남게 된다.
그다음, 도 1D를 참조하면, 제4감광막패턴(미도시)을 마스크로 N+ 도핑공정을 실시하여 상기 게이트전극(23)양측아래의 액티브층(15)내에 소스영역(15a)과 드레인영역(15b)을 형성한다. 이때, 상기 N+ 도핑공정은 캐패시터 영역에도 함께 실시한다.
이어서, 도 1E를 참조하면, 상기 제4감광막패턴(미도시)을 제거한후 기판 전 체에 제5감광막(미도시)을 도포한후 이어 제5마스크(미도시)를 이용한 제5마스크공정을 통해 상기 제5감광막을 노광 및 현상하여 제5감광막패턴(27)을 형성한다. 이때, 상기 제5감광막패턴(27)은 상기 N 타입 박막트랜지스터 영역 및 캐패시터영역상에만 남게 된다.
그다음, 상기 제5감광막패턴(27)을 마스크로 P 타입 박막트랜지스터영역에 P+ 도핑공정을 실시한후 상기 제5감광막패턴(27)을 제거한다.
이어서, 도 1F를 참조하면, 상기 제5마스크패턴(27)을 제거한후 기판 전체에 층간절연막(29)을 증착한후 아닐링공정을 실시한다.
그다음, 상기 층간절연막(29)상에 제6감광막(미도시)을 도포한후 제6마스크(미도시)를 이용한 제6마스크공정을 통해 상기 제6감광막(미도시)을 노광 및 현상하여 제6감광막패턴(미도시)을 형성한다.
이어서, 상기 제6감광막패턴(미도시)를 마스크로 상기 층간절연막(29)을 선택적으로 제거하여 상기 액티브층패턴(15)의 소스영역(15a)과 드레인영역(15b) 및 캐패시터의 스토리지부(17a) 일부를 노출시키는 제1, 2, 3 콘택홀(31a, 31b, 31c)를 형성한다.
그다음, 도 1G를 참조하면, 상기 제6감광막패턴(미도시)을 제거한후 상기 층간절연막(29)상에 도전물질층(미도시)을 증착한후 상기 도전물질층(미도시)상에 제7감광막(미도시)을 도포한후 제7마스크(미도시)를 이용한 제7마스크공정을 통해 상기 제7감광막을 선택적으로 제거하여 제7감광막패턴(미도시)을 형성한다.
이어서, 상기 제7감광막패턴(미도시)을 마스크로 상기 도전물질층(미도시)을 선택적으로 제거하여 소스전극(33), 드레인전극(35) 및 스토리지전극(37)을 형성한다. 이때, 상기 소스전극(33)은 상기 제1콘택홀(31a)을 통해 소스영역(15a)과 전기적으로 연결되며, 상기 드레인전극(35)은 상기 제2콘택홀(31b)을 통해 드레인영역(15b)과 전기적으로 연결되고, 상기 스토리지전극(37)은 상기 제3콘택홀(31c)을 통해 스토리지영역(17a)과 전기적으로 연결된다.
그다음, 도 1H를 참조하면, 상기 제7감광막패턴(미도시)을 제거한후 상기 소스전극(33), 드레인전극(35) 및 스토리지전극(37)을 포함한 층간절연막(29)상에 보호막(39)을 증착하고 이어 수소화 열처리공정을 진행한다.
이어서, 상기 보호막(39)상에 제8감광막(미도시)을 도포한후 제8마스크(미도시)을 이용한 제8마스크공정을 통해 상기 제8감광막을 노광 및 현상하여 제8감광막패턴(미도시)을 형성한다.
그다음, 상기 제8감광막패턴(미도시)을 마스크로 상기 보호막(39)을 선택적으로 제거하여 상기 스토리지전극(37) 일부를 노출시키는 제4콘택홀(41)을 형성한다.
이어서, 도 1I를 참조하면, 상기 제8감광막패턴(미도시)을 제거한후 상기 제4콘택홀(41)을 포함한 보호막(39)상에 ITO와 같은 투명 도전성막(미도시)을 증착한다.
그다음, 상기 투명 도전성막(미도시)상에 제9감광막(미도시)을 도포한후 제9마스크(미도시)를 이용한 제9마스크공정을 통해 상기 제9감광막을 노광 및 현상하여 제9감광막패턴(미도시)을 형성한다.
이어서, 상기 제9감광막패턴(미도시)을 마스크로 상기 투명 도전성막(미도시)을 선택적으로 제거하여 픽셀전극(43)을 형성한후 상기 제9감광막패턴(미도시)을 제거하므로써 액정표시장치의 박막트랜지스터 제조를 완료한다.
그러나, 상기 종래기술에 따른 액정표시장치의 박막트랜지스터 제조방법에 의하면 다음과 같은 문제점이 있다.
종래기술에 의하면, 스토리지영역에만 도핑공정을 실시하기 위해 마스크 공정이 추가되기 때문에 공정이 복잡해지고 그에 따른 제조비용이 증가하게 되는 문제점이 있었다.
한편, 종래의 일실시예로서, 폴리실리콘막위에 바로 스퍼터링방식으로 배리어금속층을 적층하는 경우, 박막트랜지스터영역의 배리어금속을 제거하더라도 스퍼터링 데미지에 의해 소자 특성의 열화를 가져 오게 된다.
따라서, 스퍼터링에 의해 형성된 데미지는 결함으로 작용하며 계면(interface state) 형성을 통해 전류 구동 능력을 저하시키게 된다.
이에 본 발명은 상기한 바와 같은 종래기술의 제반 문제점을 해결하기 위한 것으로서, 본 발명은 기존의 스토리지 포토공정 및 도핑공정을 없앨 수 있어 공정 단순화 및 제조비용을 절감시킬 수 있는 액정표시장치 및 그 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명의 다른 목적은 스토리지를 형성하는 유전체막의 두께를 줄일 수 있어 캐패시턴스를 증가시킬 수 있으므로 소자의 개구율을 높일 수 있는 액정표시장치 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 액정표시장치는, 박막트랜지스터영역과 캐패시터영역이 정의된 투명기판; 상기 투명기판상에 형성된 액티브층패턴과 스토리지부패턴; 상기 액티브층패턴과 상기 스토리지부패턴상에 형성된 제1절연막; 상기 스토리지부패턴상의 제1절연막상에 형성된 배리어금속막; 상기 배리어금속막과 제1절연막상에 형성된 제2절연막; 상기 제2절연막상에 형성된 게이트전극과 캐패시터 상부전극; 상기 게이트전극과 상부전극을 포함한 제2절연막상에 형성되고, 상기 액티브층패턴의 소스영역과 드레인영역 및 상기 캐피시터의 스토리지부패턴과 배리어금속막 일부를 노출시키는 제1, 2, 3 콘택홀이 형성된 제3절연막; 상기 제3절연막상에 형성되고, 상기 소스영역과 드레인영역 및 스토리지부패턴과 연결된 소스전극, 드레인전극 및 스토리지전극; 상기 기판전체구조상에 형성되고 상기 스토리지전극을 노출시키는 제4콘택홀이 형성된 제4절연막; 및 상기 제4절연막상에 형성되고, 상기 스토리지전극과 연결되는 픽셀전극;을 포함하여 구성되는 것을 특징으로한다.
또한, 상기 목적을 달성하기 위한 본 발명에 따른 액정표시장치 제조방법은, 박막트랜지스터영역과 캐패시터영역으로 분할된 투명기판을 제공하는 단계; 상기 투명기판상에 액티브층패턴과 스토리지부패턴을 형성하는 단계; 상기 액티브층패턴과 상기 스토리지부패턴상에 제1절연막을 형성하는 단계; 상기 스토리지부패턴의 제1절연막상에 배리어금속막패턴을 형성하는 단계; 상기 배리어금속막과 제1절연막상에 제2절연막을 형성하는 단계; 상기 제2절연막상에 게이트전극과 캐패시터 상부전극을 형성하는 단계; 상기 게이트전극과 상부전극을 포함한 제2절연막상에 형성되고, 상기 액티브층패턴의 소스영역과 드레인영역 및 상기 캐피시터의 스토리지부패턴과 배리어금속막 일부를 노출시키는 제1, 2, 3 콘택홀을 구비한 제3절연막을 형성하는 단계; 상기 제3절연막상에 상기 소스영역과 드레인영역 및 스토리지부패턴과 각각 연결되는 소스전극, 드레인전극 및 스토리지전극을 형성하는 단계; 상기 기판전체구조상에 상기 스토리지전극을 노출시키는 제4콘택홀을 구비한 제4절연막을 형성하는 단계; 및 상기 제4절연막상에 상기 스토리지전극과 연결되는 픽셀전극을 형성하는 단계;를 포함하여 구성되는 것을 특징으로한다.
이하, 본 발명에 따른 액정표시장치 및 그 제조방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 2A 내지 도 2M는 본 발명에 따른 액정표시장치의 제조공정 단면도이다.
도 2A를 참조하면, 박막트랜지스터영역과 캐패시터영역으로 분할된 절연성 기판(101)상부에 버퍼층(103)과 폴리실리콘층(105)을 차례로 증착한다.
그다음, 상기 폴리실리콘층(15)를 탈수소화처리를 실시한후 결정화공정을 통해 결정화시킨다.
이어서, 상기 결정화된 폴리실리콘층(105)상에 제1절연막(107)과 배리어금속막(barrier metal layer)(109)을 차례로 적층한다. 이때, 상기 제1절연막(107)의 두께는 전체 절연막(즉, 제1 절연막(107) 및 제2절연막(115)의 합)의 5% ∼ 95% 두께로 형성하는 것이 바람직하다.
그다음, 도 2B를 참조하면, 상기 배리어금속막(109)상에 제1감광막(미도시)을 도포한후 제1마스크인 회절마스크(113)을 이용한 포토리쏘그라피 공정기술을 통해 상기 제1감광막(미도시)을 노광 및 현상하여 제1감광막패턴(111a)(11b)를 형성한다. 이때, 상기 회절마스크(113)는 광투과부(113a)와 반투과부(113b) 및 광차단부(113c)로 이루어져 있다. 따라서, 상기 회절마스크(113)의 광투과부(113a)를 통해 노광 및 현상된 제1감광막패턴부분은 완전히 제거되고, 반투과부(113b)를 통해 노광 및 현상된 제1감광막패턴은 일부(111a)만 남게 된다. 또한, 광차단부(113c)를 통해 노광 및 현상된 제1감광막패턴은 전부(111b) 남게 된다. 한편, 본 발명에서는 회절마스크를 사용하였지만, 하프톤 마스크(half-ton mask)를 사용할 수도 있다.
즉, 박막트랜지스터영역에서는 제1감광막패턴(111a)부분만 남게 되고, 캐패시터영역에서는 제1감광막패턴(111a, 111b)부분이 남게 된다.
이어서, 도 2C를 참조하면, 상기 제1감광막패턴(111a, 111b)을 마스크로 건식식각방법이나, 건식과 습식식각방법을 사용하여 배리어금속막(109), 제1절연막(107) 및 결정화된 폴리실리콘층(105)을 순차적으로 제거하여 박막트랜지스터영역과 캐패시터영역을 한정한다. 이때, 박막트랜지스터영역에 위치하는 결정화된 폴리실리콘층(105) 부분은 액티브층으로 사용한다.
그다음, 도 2D를 참조하면, 에싱(ashing) 공정을 실시하여 상기 제1감광막패턴(111a) 전부와 제1감광막패턴(111b) 일부두께만큼 제거하여 박막트랜지스터영역의 배리어금속막(109) 전부와 캐패시터영역의 배리어금속막(109) 일부를 노출시킨 다.
이어서, 도 2E 및 도 2F를 참조하면, 습식식각공정을 진행하여 상기 노출된 박막트랜지스터영역 및 캐패시터영역의 배리어금속막(109)부분을 제거한후 잔류하는 제1감광막패턴(111c)를 제거한다.
그다음, 도 2G를 참조하면, 기판 전체 구조의 상면에 제2절연막인 게이트절연막(115)과 도전성 물질층(미도시)을 순차적으로 적층한다.
이어서, 상기 도전성 물질층(미도시)상에 제2감광막(미도시)을 도포한후 이를 제2마스크(미도시)를 이용한 제2마스크공정을 통해 노광 및 현상공정을 진행하여 제2감광막패턴(미도시)을 형성한다.
그다음, 상기 제2감광막패턴(미도시)을 마스크로 상기 도전성 물질층(미도시)을 선택적으로 제거하여 게이트전극(117)과 캐패시터 상부전극(119)을 형성한다.
이어서, 상기 제2감광막패턴(미도시)을 제거한후 기판 전체구조의 상면에 제3감광막(미도시)을 도포하고 이어 제3마스크(미도시)를 이용한 제3마스크공정을 통해 제3감광막을 노광 및 현상하여 제3감광막패턴(미도시)을 형성한다. 이때, 상기 제3감광막패턴(미도시)은 N+ 도핑공정을 수행하기 위해 P-타입 박막트랜지스터부에만 덮여져 있다.
그다음, 도 2H를 참조하면, 제3감광막패턴(미도시)을 마스크로 N+ 도핑공정을 실시하여 상기 게이트전극(117)양측아래의 액티브층패턴(105)내에 소스영역(105a)과 드레인영역(105b)을 형성한다. 이때, 상기 N+ 도핑공정은 캐패시터 영 역에도 함께 실시하여 스토리지부(105c)를 형성한다.
이어서, 도 2I를 참조하면, 상기 제3감광막패턴(미도시)을 제거한후 기판 전체에 제4감광막(미도시)을 도포한후 이어 제4마스크(미도시)를 이용한 제4마스크공정을 통해 상기 제4감광막을 노광 및 현상하여 제4감광막패턴(121)을 형성한다. 이때, 상기 제4감광막패턴(121)은 상기 N 타입 박막트랜지스터 영역 및 캐패시터영역상에만 남게 된다.
그다음, 상기 제4감광막패턴(121)을 마스크로 P 타입 박막트랜지스터영역에 P+ 도핑공정을 실시한후 상기 제4감광막패턴(121)을 제거한다.
이어서, 도 2J를 참조하면, 기판 전체에 제3절연막인 층간절연막(123)을 증착한후 아닐링공정을 실시한다.
그다음, 상기 층간절연막(123)상에 제5감광막(미도시)을 도포한후 제5마스크(미도시)를 이용한 제5마스크공정을 통해 상기 제5감광막(미도시)을 노광 및 현상하여 제5감광막패턴(미도시)을 형성한다.
이어서, 상기 제5감광막패턴(미도시)를 마스크로 상기 층간절연막(123)과 제1절연막(107)을 선택적으로 제거하여 상기 액티브층패턴(105)의 소스영역(105a)과 드레인영역(105b) 및 캐패시터의 스토리지부(105c) 일부를 각각 노출시키는 제1, 2, 3 콘택홀(125a, 125b, 125c)를 형성한다. 이때, 상기 제3콘택홀(125c)을 통해 캐패시터영역의 베리어금속막(109a)도 노출된다.
그다음, 도 2K를 참조하면, 상기 제5감광막패턴(미도시)을 제거한후 상기 층간절연막(123)상에 도전물질층(미도시)을 증착한후 상기 도전물질층(미도시)상에 제6감광막(미도시)을 도포한후 제6마스크(미도시)를 이용한 제6마스크공정을 통해 상기 제6감광막을 선택적으로 제거하여 제6감광막패턴(미도시)을 형성한다.
이어서, 상기 제6감광막패턴(미도시)을 마스크로 상기 도전물질층(미도시)을 선택적으로 제거하여 소스전극(127), 드레인전극(129) 및 스토리지전극(131)을 형성한다. 이때, 상기 소스전극(127)은 상기 제1콘택홀(125a)을 통해 소스영역(105a)과 전기적으로 연결되며, 상기 드레인전극(129)은 상기 제2콘택홀(125b)을 통해 드레인영역(105b)과 전기적으로 연결되고, 상기 스토리지전극(131)은 상기 제3콘택홀(125c)을 통해 스토리지부(105c) 및 배리어금속막(129a)과 전기적으로 연결된다.
그다음, 도 2L를 참조하면, 상기 제6감광막패턴(미도시)을 제거한후 상기 소스전극(127), 드레인전극(129) 및 스토리지전극(131)을 포함한 층간절연막(123)상에 제4절연막인 보호막(133)을 증착하고 이어 수소화 열처리공정을 진행한다.
이어서, 상기 보호막(133)상에 제7감광막(미도시)을 도포한후 제7마스크(미도시)을 이용한 제7마스크공정을 통해 상기 제7감광막을 노광 및 현상하여 제7감광막패턴(미도시)을 형성한다.
그다음, 상기 제7감광막패턴(미도시)을 마스크로 상기 보호막(133)을 선택적으로 제거하여 상기 스토리지전극(131) 일부를 노출시키는 제4콘택홀(135)을 형성한다.
이어서, 도 2M을 참조하면, 상기 제7감광막패턴(미도시)을 제거한후 상기 제4콘택홀(135)을 포함한 보호막(133)상에 ITO와 같은 투명 도전성막(미도시)을 증착한다.
그다음, 상기 투명 도전성막(미도시)상에 제8감광막(미도시)을 도포한후 제8마스크(미도시)를 이용한 제8마스크공정을 통해 상기 제8감광막을 노광 및 현상하여 제8감광막패턴(미도시)을 형성한다.
이어서, 상기 제8감광막패턴(미도시)을 마스크로 상기 투명 도전성막(미도시)을 선택적으로 제거하여 픽셀전극(137)을 형성한후 상기 제8감광막패턴(미도시)을 제거하므로써 액정표시장치의 박막트랜지스터 제조를 완료한다.
상기에서 설명한 바와같이, 본 발명에 따른 액정표시장치 및 그 제조방법에 의하면 다음과 같은 효과가 있다.
본 발명에 따른 액정표시장치 및 그 제조방법에 의하면, 액티브층위에 제1절연막을 증착한후 배리어금속막을 증착하는 경우, 액티브층에 직접적인 스퍼터링 데미지를 제거할 수 있어 소자 특성의 저하를 방지할 수 있다.
또한, 본 발명에 의하면, 캐패시터영역의 캐패시턴스를 결정하는 유전체의 두께는 제2절연막(도2G의 115)이기 때문에 종래기술의 절연막 두께에 비해 얇게 형성하게 되므로 전체적인 캐패시턴스가 종래보다 커지게 된다. 따라서, 본 발명은 스토리지 면적을 줄일 수 있기 때문에 고개구율 구현이 가능하다.
그리고, 스토리지에 인접한 콘택(즉, 제3콘택홀(125c))은 활성층과 배리어금속막을 나눔(sharing)으로써 배리어금속막이 캐패시터를 형성하는 하나의 전극으로 작용할 수 있도록 하여 금속-절연막-금속 캐패시터가 구현된다.
이상의 설명에서 본 발명은 특정의 실시예와 관련하여 도시 및 설명을 하였 지만, 상기한 명세서는 본 발명의 권리를 한정하지 않으며, 본 발명에 따른 권리범위는 후술될 특허청구범위에 의해 결정되어져야 할 것이다.
Claims (13)
- 박막트랜지스터영역과 캐패시터영역으로 분할된 투명기판;상기 투명기판상에 형성된 액티브층패턴과 스토리지부패턴;상기 액티브층패턴과 상기 스토리지부패턴 상에 형성된 제1절연막;상기 스토리지부패턴상의 제1절연막상에 형성된 배리어금속막;상기 배리어금속막과 상기 액티브층패턴 위의 상기 제1절연막 상에 형성된 제2절연막;상기 제2절연막 상에 형성된 게이트전극과 캐패시터 상부전극;상기 게이트전극과 상기 캐패시터 상부전극을 포함한 상기 제2절연막 상에 형성되고, 상기 액티브층패턴의 소스영역과 드레인영역 및 상기 스토리지부패턴과 배리어금속막 일부를 노출시키는 제1, 2, 3 콘택홀이 형성된 제3절연막;상기 제3절연막상에 형성되고, 상기 소스영역과 드레인영역 및 스토리지부패턴과 연결된 소스전극, 드레인전극 및 스토리지전극;상기 투명기판의 전체구조상에 형성되고 상기 스토리지전극을 노출시키는 제4콘택홀이 형성된 제4절연막; 및상기 제4절연막상에 형성되고, 상기 스토리지전극과 연결되는 픽셀전극;을 포함하여 구성되는 것을 특징으로하는 액정표시장치.
- 제 1 항에 있어서, 상기 스토리지전극은 상기 배리어금속막과 스토리지부패턴에 전기적으로 연결된 것을 특징으로하는 액정표시장치.
- 제 1 항에 있어서, 상기 제2절연막은 캐패시터의 유전체막으로 사용되는 것을 특징으로하는 액정표시장치.
- 제 1 항에 있어서, 상기 제1절연막 두께는 제1 절연막 및 제2절연막의 합의 5% ∼ 95% 두께인 것을 특징으로하는 액정표시장치.
- 삭제
- 박막트랜지스터영역과 캐패시터영역으로 분할된 투명기판을 제공하는 단계;상기 투명기판상에 액티브층을 형성하는 단계;상기 액티브층 상에 제1 절연막 및 배리어금속막을 차례로 형성하는 단계;상기 액티브층과 제1 절연막 및 배리어금속막을 패터닝하여 상기 박막트랜지스터영역에 액티브층패턴을 형성하고, 상기 캐패시터영역에 스토리지부패턴과 배리어금속막패턴을 형성하며, 상기 스토리지부패턴과 배리어금속막패턴 사이 및 상기 액티브층패턴 상에 제1 절연막패턴을 형성하는 단계;상기 배리어금속막패턴과 상기 제1절연막패턴 상에 제2절연막을 형성하는 단계;상기 제2절연막상에 게이트전극과 캐패시터 상부전극을 형성하는 단계;상기 게이트전극과 상기 캐패시터 상부전극을 포함한 상기 제2절연막 상에, 상기 액티브층패턴의 소스영역과 드레인영역 및 상기 스토리지부패턴과 배리어금속막패턴 일부를 노출시키는 제1, 2, 3 콘택홀을 구비한 제3절연막을 형성하는 단계;상기 제3절연막상에 상기 소스영역과 드레인영역 및 스토리지부패턴과 각각 연결되는 소스전극, 드레인전극 및 스토리지전극을 형성하는 단계;상기 투명기판의 전체구조상에 상기 스토리지전극을 노출시키는 제4콘택홀을 구비한 제4절연막을 형성하는 단계; 및상기 제4절연막상에 상기 스토리지전극과 연결되는 픽셀전극을 형성하는 단계;를 포함하여 구성되는 것을 특징으로하는 액정표시장치 제조방법.
- 제 6 항에 있어서, 상기 스토리지전극은 상기 배리어금속막패턴과 스토리지부패턴에 전기적으로 연결되는 것을 특징으로하는 액정표시장치 제조방법.
- 제 6 항에 있어서, 상기 제2절연막은 캐패시터의 유전체막으로 사용되는 것을 특징으로하는 액정표시장치 제조방법.
- 제 6 항에 있어서, 상기 제1절연막 두께는 제1 절연막 및 제2절연막의 합의 5% ∼ 95% 인 것을 특징으로하는 액정표시장치 제조방법.
- 삭제
- 제 6 항에 있어서, 상기 액티브층패턴, 스토리지부패턴, 제1 절연막패턴 및 배리어금속막패턴 형성을 위한 패터닝시에 하나의 마스크를 사용하되,상기 배리어금속막 상부에 감광막을 도포하는 공정과,상기 감광막을 상기 마스크를 이용하여 노광 및 현상하여 감광막패턴을 형성하는 공정과,상기 감광막패턴을 식각마스크로 상기 배리어금속막과 제1 절연막 및 액티브층을 식각하여 액티브층패턴과 스토리지부패턴 및 제1 절연막패턴을 형성하는 공정과,상기 박막트랜지스터영역의 감광막패턴 전부와 상기 캐패시터영역의 감광막패턴의 일부를 에싱 공정을 통해 제거하여 상기 박막트랜지스터영역의 상기 배리어금속막 전부와 상기 캐패시터영역의 상기 배리어금속막 일부를 노출시키는 공정과,상기 캐패시터영역에 남아 있는 감광막패턴을 식각마스크로 노출된 상기 배리어 금속막 부위를 제거하여 상기 캐패시터영역에 배리어금속막패턴을 형성하는 공정으로 이루어지는 것을 특징으로하는 액정표시장치 제조방법.
- 제 11 항에 있어서, 상기 액티브층패턴, 스토리지부패턴, 제1 절연막패턴 및 배리어금속막패턴 형성을 위한 패터닝시에 사용하는 마스크로는 회절마스크 또는 하프톤마스크를 이용하는 것을 특징으로하는 액정표시장치 제조방법.
- 제 6 항에 있어서, 상기 액티브층패턴 형성이전에 액티브층을 탈수소화공정과 결정화공정을 진행하는 단계를 더 포함하는 것을 특징으로하는 액정표시장치 제조방법.
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Citations (1)
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|---|---|---|---|---|
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|---|---|---|---|---|
| KR20050064400A (ko) * | 2003-12-23 | 2005-06-29 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 및 그 제조방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9905188B2 (en) | 2014-12-26 | 2018-02-27 | Samsung Display Co., Ltd. | Gate driving circuit and display device having the same |
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