KR20150062540A - 어레이 기판 및 이의 제조방법 - Google Patents

어레이 기판 및 이의 제조방법 Download PDF

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Abstract

본 발명은, 다수의 화소영역을 포함하는 표시영역과 이의 외측으로 비표시영역의 정의된 기판 상에 형성된 게이트 배선 및 제 1 보조패턴과; 게이트 절연막을 개재하여 상기 게이트 배선과 교차하여 상기 화소영역을 정의하며 형성된 데이터 배선 및 상기 제 1 보조패턴과 이웃하여 형성된 제 2 보조패턴과; 각 화소영역에 형성된 박막트랜지스터와; 상기 박막트랜지스터 및 제 2 보조패턴 위로 상기 기판 전면에 상기 제 1 보조패턴과 제 2 보조패턴 각각을 노출시키는 제 1 및 제 2 콘택홀을 구비하며 형성된 보호층과; 상기 보호층 위로 상기 박막트랜지스터의 드레인 전극을 노출시키는 드레인 콘택홀과 상기 제 1 및 제 2 보조패턴에 대응하여 상기 보호층을 노출시키는 팩홀을 가지며 형성된 평탄화층과; 상기 보호층 위로 상기 평탄화층과 동일한 물질로 이루어지며 상기 제 1 보조패턴과 제 2 보조패턴 사이에 상기 제 1 및 제 2 보조패턴 각각과 중첩하며 형성된 브릿지 패턴과; 상기 평탄화층 위로 각 화소영역에 형성된 화소전극과; 상기 보호층 및 브릿지 패턴 위로 상기 제 1 및 제 2 보조패턴과 접촉하며 형성된 연결패턴을 포함하는 어레이 기판 및 이의 제조 방법을 제공한다.

Description

어레이 기판 및 이의 제조방법{Array substrate and method of fabricating the same}
본 발명은 비표시영역의 게이트와 소스 드레인 점핑부에서의 단차에 의한 단선 불량을 억제할 수 있는 어레이 기판 및 이의 제조 방법에 관한 것이다.
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계 발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.
액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on),오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.
또한, 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하므로 최근 평판표시장치로서 주목 받고 있다.
이러한 액정표시장치와 유기전계 발광소자에 있어서 공통적으로 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터를 구비한 어레이 기판이 구성된다.
상기 어레이 기판에는 서로 교차하여 화소영역을 정의하는 게이트 및 데이터 배선과, 각 화소영역 내에 스위칭 소자인 박막트랜지스터가 구비되고 있다.
또한, 각 화소영역에는 화소전극이 상기 박막트랜지스터와 연결되며 구비되고 있다.
한편, 이러한 구성을 어레이 기판은 근래 표시장치의 추세인 경량 박형 구현 및 제조 비용 절감을 위해 게이트 구동회로를 비표시영역에 직접 형성하는 게이트 인 패널(Gate in Panel: 이하 GIP라 칭함) 구조가 제안되었다.
GIP 구조를 갖는 어레이 기판은 크게 화상을 표시하는 표시영역과, 상기 표시영역의 상측으로 패드부와, 상기 표시영역의 일측에 게이트 회로부와, 상기 게이트 회로부 일측에 신호입력부로 구성되고 있다.
이러한 구성을 갖는 GIP 구조 어레이 기판에 있어 상기 게이트 회로부에는 상기 각 게이트 배선과 연결되며 구동블럭이 구비되고 있으며, 상기 각 구동블럭 내부에는 다수의 구동 박막트랜지스터가 서로 연결되며 형성되고 있다.
도 1은 종래의 게이트 인 패널 구조를 갖는 어레이 기판에 있어 비표시영역에 구비된 게이트 및 소스 드레인 간의 점핑 구조를 이루는 부분에 대한 평면도이며, 도 2는 도 1을 절단선 Ⅱ-Ⅱ 따라 절단한 부분에 대한 단면도이다.
비표시영역(NA)에 있어 게이트 배선(미도시) 등이 형성된 기판 상(이하 게이트 층이라 칭함)에는 제 1 보조배선(7)과 이와 연결된 제 1 보조패턴(8)이 구비되고 있으며, 소스 및 드레인 전극(미도시)이 형성된 층(이하 소스 드레인 층이라 칭함) 즉, 게이트 절연막(10) 상에는 제 2 보조패턴(38)과 이와 연결된 제 2 보조배선(37)이 구비되고 있으며, 나아가 이들 구성요소를 덮으며 보호층(50)이 형성되고 있다.
이때, 상기 보호층(50)에는 상기 제 1 및 제 2 보조패턴(8, 38)간의 전기적 연결을 위해 상기 제 1 및 제 2 보조패턴(8, 38)을 각각 노출시키는 제 1 및 제 2 콘택홀(ch1, ch2)이 구비되고 있다.
그리고 표시영역의 각 화소영역(미도시)에 구비되는 화소전극(미도시)을 형성 시 상기 제 1 및 제 2 콘택홀(ch1, ch2)을 통해 상기 제 1 및 제 2 보조패턴(8, 38)과 동시에 접촉하는 연결패턴(63)이 구비됨으로서 게이트 및 소스 드레인 층 간에 점핑 구조를 이루고 있다.
이때, 비용절감을 위한 어레이 기판(1)의 제조 특성 상 반도체층(미도시)과 소스 및 드레인 전극(미도시)을 하나의 마스크 공정에 의해 동시에 패터닝해서 형성함으로서 상기 소스 드레인 층에 형성된 상기 제 2 보조패턴(38)의 하부에는 반도체층(미도시)을 이루는 동일한 물질로 이루어진 이중층 구조의 더미 반도체 패턴(21)이 구비되고 있다.
나아가 이러한 더미 반도체 패턴(21) 중 하부에 위치하는 제 1 더미패턴(21a)은 제조 특성 상 상기 제 2 보조패턴(38)의 양 측단 외측으로 소정폭 노출되는 부분이 발생되며 이는 통상 액티브 테일이라 정의 되고 있다.
그리고 이러한 액티브 테일과 인접하는 게이트 절연막(10) 부분은 상기 소스 및 드레인 전극(미도시) 형성을 위한 불순물을 포함하는 불순물 비정질 실리콘의 드라이 에칭 진행 시 타 영역 대비 상기 드라이 에칭에 큰 영향을 받아 상기 제 1 더미 패턴(21a)을 기준으로 이의 하부로 소정폭 페인 언더컷(under cut) 형태를 이루게 된다.
또한, 이렇게 제 2 보조패턴(38)의 하부로 언더컷 형태를 이루는 게이트 절연막(10)에 의해 이의 상부에 형성되는 보호층(50)까지 영향을 받아 상기 제 2 보조패턴(38) 하부로 언더컷 형태를 이루게 되며, 상기 보호층(50) 위로 상기 제 1 및 제 2 보조패턴(8. 38)의 연결을 위해 형성되는 상기 연결패턴(63)의 단선이 발생되고 있는 실정이다.
본 발명은, 이러한 문제점을 해결하기 위해 안출된 것으로, 비표시영역에 서로 다른 층에 각각 구비되는 제 1 및 제 2 보조패턴 간의 전기적 연결을 위해 연결패턴이 구비되는 부분에서 특히 상기 제 2 보조패턴의 측단에서 게이트 절연막과 보호층의 언더컷 형태를 이룸에 의한 상기 연결패턴의 단선을 억제할 수 있는 어레이 기판 및 이의 제조 방법을 제공하는 것을 그 목적으로 한다.
전술한 바와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 어레이 기판은, 다수의 화소영역을 포함하는 표시영역과 이의 외측으로 비표시영역의 정의된 기판 상에 형성된 게이트 배선 및 제 1 보조패턴과; 게이트 절연막을 개재하여 상기 게이트 배선과 교차하여 상기 화소영역을 정의하며 형성된 데이터 배선 및 상기 제 1 보조패턴과 이웃하여 형성된 제 2 보조패턴과; 각 화소영역에 형성된 박막트랜지스터와; 상기 박막트랜지스터 및 제 2 보조패턴 위로 상기 기판 전면에 상기 제 1 보조패턴과 제 2 보조패턴 각각을 노출시키는 제 1 및 제 2 콘택홀을 구비하며 형성된 보호층과; 상기 보호층 위로 상기 박막트랜지스터의 드레인 전극을 노출시키는 드레인 콘택홀과 상기 제 1 및 제 2 보조패턴에 대응하여 상기 보호층을 노출시키는 팩홀을 가지며 형성된 평탄화층과; 상기 보호층 위로 상기 평탄화층과 동일한 물질로 이루어지며 상기 제 1 보조패턴과 제 2 보조패턴 사이에 상기 제 1 및 제 2 보조패턴 각각과 중첩하며 형성된 브릿지 패턴과; 상기 평탄화층 위로 각 화소영역에 형성된 화소전극과; 상기 보호층 및 브릿지 패턴 위로 상기 제 1 및 제 2 보조패턴과 접촉하며 형성된 연결패턴을 포함한다.
이때, 상기 제 2 보조패턴은 상기 제 1 보조패턴과 이격하여 형성되거나, 또는 상기 제 1 보조패턴과 중첩하며 형성되며 상기 제 2 보조패턴 외측으로 상기 제 1 보조패턴이 노출된 상태를 이루는 것이 특징이다.
그리고 상기 브릿지 패턴은 상기 제 1 콘택홀 및 제 2 콘택홀과 중첩하며 형성되며, 상기 브릿지 패턴은 상기 평탄화층과 동일한 높이를 갖거나 또는 상기 평탄화층보다 얇은 두께를 갖는 것이 특징이다.
또한, 상기 박막트랜지스터는 상기 기판 상에 순차적으로 게이트 전극과, 상기 게이트 절연막과, 액티브층과 이의 상부에서 서로 이격하는 오믹콘택층의 구조를 갖는 반도체층과, 서로 이격하는 소스 및 드레인 전극의 적층된 형태를 이루는 것이 특징이다.
이때, 상기 데이터 배선과 제 2 보조패턴 하부에는 상기 게이트 절연막 위로 상기 액티브층을 이루는 동일한 물질로 이루어진 제 1 더미패턴과, 상기 오믹콘택층을 이루는 동일한 물질로 이루어진 제 2 더미패턴의 이중층 구조를 갖는 더미 반도체 패턴이 구비된 것이 특징이다.
한편, 상기 연결패턴은 상기 화소전극을 이루는 동일한 물질로 이루어진 것이 특징이다.
본 발명의 실시예에 따른 어레이 기판의 제조 방법은, 다수의 화소영역을 포함하는 표시영역과 이의 외측으로 비표시영역의 정의된 기판 상에 게이트 배선 및 제 1 보조패턴을 형성하는 단계와; 게이트 절연막을 개재하여 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선 및 상기 제 1 보조패턴과 이웃하는 제 2 보조패턴을 형성하는 단계와; 각 화소영역에 박막트랜지스터를 형성하는 단계와; 상기 박막트랜지스터 및 제 2 보조패턴 위로 상기 기판 전면에 상기 제 1 보조패턴과 제 2 보조패턴 각각을 노출시키는 제 1 및 제 2 콘택홀을 구비한 보호층을 형성하는 단계와; 상기 보호층 위로 상기 박막트랜지스터의 드레인 전극을 노출시키는 드레인 콘택홀과 상기 제 1 및 제 2 보조패턴에 대응하여 상기 보호층을 노출시키는 팩홀을 갖는 평탄화층을 형성하고, 동시에 상기 보호층 위로 상기 제 1 보조패턴과 제 2 보조패턴 사이에 상기 제 1 및 제 2 보조패턴 각각과 중첩하는 브릿지 패턴을 형성하는 단계와; 상기 평탄화층 위로 각 화소영역에 화소전극을 형성하고, 동시에 상기 보호층 및 브릿지 패턴 위로 상기 제 1 및 제 2 보조패턴과 접촉하는 연결패턴을 형성하는 단계를 포함한다.
이때, 상기 제 2 보조패턴은 상기 제 1 보조패턴과 이격하여 형성하거나, 또는 상기 제 1 보조패턴과 중첩하며 형성하며, 이 경우 상기 제 2 보조패턴 외측으로 상기 제 1 보조패턴이 노출된 상태를 이루도록 하는 것이 특징이다.
또한, 상기 브릿지 패턴은 상기 제 1 콘택홀 및 제 2 콘택홀과 중첩하도록 형성하는 것이 특징이다.
그리고 상기 브릿지 패턴은 상기 평탄화층과 동일한 높이를 갖거나, 또는 상기 평탄화층보다 얇은 두께를 갖도록 형성하는 것이 특징이며, 이때, 상기 평탄화층보다 얇은 두께를 갖는 상기 브릿지 패턴을 형성하는 단계는, 상기 보호층 위로 포토아크릴을 도포함으로서 포토아크릴층을 형성하는 단계와; 상기 포토아크릴층 위로 빛의 투과영역과 차단영역 및 반투과영역을 갖는 노광마스크를 상기 평탄화층이 형성되어야 할 부분에 대해서는 상기 투과영역이 대응되도록, 상기 브릿지 패턴이 형성되어야 할 부분에 대해서는 상기 반투과영역이 대응되도록, 상기 드레인 콘택홀 및 팩홀이 형성되어야 부분에 대해서는 상기 차단영역이 대응되도록 위치시킨 후 상기 노광 마스크를 통해 상기 포토아크릴층에 대해 노광을 진행하는 단계와; 상기 노광된 포토아크릴층을 현상하는 단계를 포함한다.
또한, 상기 노광 마스크의 반투과영역은 상기 제 1 및 제 2 콘택홀과 중첩하도록 위치시킨 후 노광을 진행하는 것이 특징이다.
그리고 상기 박막트랜지스터는 상기 기판 상에 순차적으로 게이트 전극과, 상기 게이트 절연막과, 액티브층과 이의 상부에서 서로 이격하는 오믹콘택층의 구조를 갖는 반도체층과, 서로 이격하는 소스 및 드레인 전극의 적층된 형태를 이루도록 형성하는 것이 특징이며, 상기 게이트 전극은 상기 게이트 배선을 형성하는 단계에서, 상기 소스 및 드레인 전극은 상기 데이터 배선을 형성하는 단계에서 형성되는 것이 특징이다.
본 발명에 일 실시예에 따른 어레이 기판은 연결패턴은 게이트 절연막과 보호층이 상기 제 2 보조패턴의 액티브 테일 하부에 언더컷 형태를 이루는 부분이 평탄화층과 동일한 물질로 이루어지는 브릿지 패턴에 의해 가려지게 됨으로서 끊김없이 형성될 수 있다. 따라서 본 발명의 일 실시예에 따라 제조되는 어레이 기판의 경우 종래의 어레이 기판의 문제점인 연결패턴의 단선 불량을 원천적으로 방지할 수 있는 효과가 있다.
나아가 본 발명의 또 다른 실시예의 변형예에 따른 어레이 기판은 제 1 및 제 2 보조패턴을 각각 노출시키는 제 1 및 제 2 콘택홀 내부에서 일부의 측면이 상기 브릿지 패턴의 측면에 의해 덮혀지는 구성을 이루게 됨으로서 상기 각 제 1 및 제 2 콘택홀 내부에서 그 측면이 역테이퍼 구조를 이루는 경우에도 상기 제 1 및 제 2 콘택홀 내부에서 상기 연결패턴의 끊김을 억제하는 효과를 갖는다.
도 1은 종래의 게이트 인 패널 구조를 갖는 어레이 기판에 있어 비표시영역에 구비된 게이트 및 소스 드레인 간의 점핑 구조를 이루는 부분에 대한 평면도.
도 2는 도 1을 절단선 Ⅱ-Ⅱ 따라 절단한 부분에 대한 단면도.
도 3은 본 발명의 제 1 실시예에 따른 어레이 기판의 표시영역 일부에 대한 단면도.
도 4는 본 발명의 제 1 실시예에 따른 어레이 기판의 비표시영역에 구비된 게이트 및 소스 드레인 간의 점핑 구조를 이루는 부분에 대한 평면도.
도 5는 본 발명의 제 1 실시예에 따른 어레이 기판의 비표시영역에 구비된 게이트 및 소스 드레인 간의 점핑 구조를 이루는 부분에 대한 단면도로서 도 4를 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 단면도.
도 6은 본 발명의 제 2 실시예에 따른 어레이 기판의 비표시영역에 구비된 게이트 및 소스 드레인 간의 점핑 구조를 이루는 부분에 대한 평면도.
도 7은 도 6을 절단선 Ⅶ-Ⅶ을 따라 절단한 부분에 대한 단면도.
도 8은 본 발명의 제 1 실시예의 변형예에 따른 어레이 기판의 비표시영역에 구비된 게이트 및 소스 드레인 간의 점핑 구조를 이루는 부분에 대한 평면도.
도 9는 도 8을 절단선 Ⅸ-Ⅸ를 따라 절단한 부분에 대한 단면도.
도 10a 내지 도 10k는 본 발명의 제 1 실시예에 따른 어레이 기판의 표시영역 일부에 대한 제조 단계별 공정 단면도.
도 11a 내지 11e는 본 발명의 제 1 실시예에 따른 어레이 기판의 비표시영역에 구비된 게이트 및 소스 드레인 간의 점핑 구조를 이루는 부분에 대한 제조 단계별 평면도.
도 12a 내지 도 12g는 본 발명의 제 1 실시예에 따른 어레이 기판의 비표시영역에 구비된 게이트 및 소스 드레인 간의 점핑 구조를 이루는 부분에 대한 제조 단계별 공정 단면도.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 3은 본 발명의 제 1 실시예에 따른 어레이 기판의 표시영역 일부에 대한 단면도이며, 도 4는 본 발명의 제 1 실시예에 따른 어레이 기판의 비표시영역에 구비된 게이트 및 소스 드레인 간의 점핑 구조를 이루는 부분에 대한 평면도이며, 도 5는 본 발명의 제 1 실시예에 따른 어레이 기판의 비표시영역에 구비된 게이트 및 소스 드레인 간의 점핑 구조를 이루는 부분에 대한 단면도로서 도 4를 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 단면도이다. 이때, 설명의 편의를 위해 각 화소영역(P) 내에 박막트랜지스터(Tr)가 형성되는 영역을 소자영역(TrA)이라 정의한다.
도시한 바와 같이, 본 발명의 제 1 실시예에 따른 어레이 기판(101)에는 저저항 특성을 갖는 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo), 몰리브덴합금(MoTi) 중 어느 하나로 이루어져 단일층 구조를 이루거나, 또는 둘 이상의 물질로 이루어져 다중충 구조를 이루며 일 방향으로 연장하는 게이트 배선(미도시)이 형성되고 있다.
그리고 상기 어레이 기판(101)의 각 화소영역(P) 내의 소자영역(TrA)에 있어서는 상기 게이트 배선(미도시)과 연결되며 이와 동일한 금속물질로 이루어진 게이트 전극(105)이 형성되고 있다.
또한, 상기 어레이 기판(101)에 있어 상기 표시영역 외측의 비표시영역(NA)에는 상기 게이트 배선(미도시)과 연결된 게이트 패드전극(미도시)이 구비되고 있으며, 나아가 상기 게이트 배선(미도시)을 이루는 동일한 층에 동일한 물질로 이루어진 다수의 제 1 보조배선(107) 및 제 1 보조패턴(108)이 구비되고 있다.
이러한 다수의 제 1 보조배선(107) 및 제 1 보조패턴(108)은 게이트 인 패널 구조 특성 상 비표시영역(NA)에 구비되는 게이트 회로부(미도시)와, 상기 게이트 회로부(미도시) 일측에 신호입력부(미도시)의 일 구성요소가 된다.
이때, 설명의 편의를 위해 상기 게이트 배선(미도시)과 게이트 전극(105)과 상기 제 1 보조배선(107) 및 제 1 보조패턴(108)이 구비된 층을 게이트 층이라 정의한다.
다음, 상기 게이트 배선(미도시)과 게이트 전극(105)과 제 1 보조배선(107) 및 제 1 보조패턴(108) 위로 상기 기판(101) 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 게이트 절연막(110)이 구비되고 있다.
상기 게이트 절연막(110) 위로 저저항 특성을 갖는 금속물질 예를들면 저저항 특성을 갖는 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo), 몰리브덴합금(MoTi) 중 어느 하나로 이루어져 단일층 구조를 이루거나, 또는 둘 이상의 물질로 이루어져 다중충 구조를 이루며 상기 게이트 배선(미도시)과 교차하여 화소영역(P)을 정의하며 데이터 배선(130)이 형성되고 있다.
그리고 각 소자영역(TrA)에는 상기 게이트 절연막(110) 위로 상기 게이트 전극(105)에 대응하여 비정질 실리콘의 액티브층과(120a) 서로 이격하며 불순물 비정질 실리콘으로 이루어진 오믹콘택층(120b)을 포함하는 반도체층(120)이 구비되고 있으며, 상기 반도체층(120)의 상기 오믹콘택층(120b) 위로 서로 이격하며 소스 전극(133) 및 드레인 전극(136)이 형성되고 있다.
이때, 상기 소스 전극(133)은 상기 데이터 배선(130)과 연결되고 있으며, 상기 어레이 기판(101)의 제조 시 마스크 저감을 통한 제조 비용 저감을 위해 상기 반도체층(120)과 소스 및 드레인 전극(133, 136)을 1회의 마스크 공정을 통해 형성함으로서 상기 데이터 배선(130)의 하부에는 상기 액티브층(120a)과 동일한 물질로 이루어진 제 1 더미패턴(121a)과 상기 오믹콘택층(120b)과 동일한 물질로 이루어진 제 2 더미패턴(121b)으로 이루어진 제 1 더미 반도체 패턴(121)이 구비되고 있다.
그리고 비표시영역(NA)에 있어서 상기 게이트 절연막(110) 위로 상기 데이터 배선(130)과 동일한 물질로 이루어진 제 2 보조배선(137) 및 제 2 보조패턴(138)이 구비되고 있다.
이때, 상기 제 2 보조배선(137) 및 제 2 보조패턴(138)의 하부에도 순수 및 불순물 비정질 실리콘으로 이루어진 제 3 및 제 4 더미패턴(122a, 122b)으로 이루어진 제 2 더미 반도체 패턴(122)이 구비되고 있다.
또한, 도면에 나타나지 않았지만, 상기 게이트 절연막(110) 위로 상기 데이터 배선(130)의 일 끝단과 연결되며 데이터 패드전극(미도시)이 형성되고 있다. 이러한 데이터 패드전극(미도시) 또한 그 하부에 순수 및 불순물 비정질 실리콘으로 이루어진 이중층 구조의 제 3 더미 반도체패턴(미도시)이 형성되고 있다.
한편, 상기 각 소자영역(TrA)에 순차 적층된 상기 게이트 전극(105)과, 게이트 절연막(110)과, 액티브층(120a)과 서로 이격하는 오믹콘택층(120b)으로 이루어진 반도체층(120)과, 서로 이격하는 소스 전극(133) 및 드레인 전극(136)은 박막트랜지스터(Tr)를 이룬다.
한편, 도면에 나타내지 않았지만, 상기 각 소자영역(TrA)에는 전술한 적층 구조를 갖는 박막트랜지스터(Tr)가 하나 이상 다수개 형성될 수 있다.
즉, 상기 어레이 기판(101)이 액정표시장치용 어레이 기판인 경우, 각 소자영역(TrA)에는 하나의 박막트랜지스터가 구비되며, 상기 어레이 기판(101)이 유기전계 발광소자용 어레이 기판인 경우, 스위칭 및 구동 소자로서 역할을 해야 하므로 최소 2개의 박막트랜지스터가 구비된다.
다음, 상기 박막트랜지스터(Tr)와 데이터 배선(130)과 제 2 보조배선(137) 및 제 2 보조패턴(138) 위로 상기 기판(101) 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 보호층(150)이 형성되고 있다.
이때, 상기 보호층(150)에는 상기 박막트랜지스터(Tr)의 드레인 전극(136)을 노출시키는 드레인 콘택홀(dch)이 구비되고 있다.
한편, 각 소자영역(TrA) 내에 다수의 박막트랜지스터가 구비되는 경우 모든 박막트랜지스터에 대해 상기 드레인 콘택홀(dch)이 형성될 필요는 없으며 최종적으로 화소영역(P)에 구비되는 화소전극(160)과 연결되는 박막트랜지스터(Tr)의 드레인 전극(136)에 대응해서만 상기 드레인 콘택홀(dch)이 구비되고 있다.
나아가 상기 보호층(150)에는 상기 제 1 및 제 2 보조패턴(138)에 대응해서 이들 제 1 및 제 2 보조패턴(138) 각각의 표면을 노출시키며 하나 이상 다수의 콘택홀이 형성되고 있다.
이때, 상기 제 1 보조패턴(108)에 대해서는 상기 보호층(150)과 더불어 이의 하부에 위치하는 게이트 절연막(110)까지 함께 제거되어 상기 제 1 보조패턴(108)의 표면을 노출시키며 하나 또는 다수의 개의 제 1 콘택홀(ch1)이 구비되고 있으며, 상기 제 2 보조패턴(138)에 대해서는 상기 보호층(150)이 제거되어 상기 제 2 보조패턴(138)의 표면을 노출시키며 하나 이상 다수의 제 2 콘택홀(ch2)이 형성되고 있는 것이 특징이다.
다음, 상기 보호층(150) 위로 유기절연물질 예를들면 포토아크릴로 이루어지며 평탄한 표면을 갖는 평탄화층(155)이 구비되고 있다.
이때, 상기 평탄화층(155)에는 상기 보호층(150)에 구비된 상기 드레인 콘택홀(dch)이 연장되는 형태로 구비되고 있으며, 상기 비표시영역(NA)에 있어서 상기 제 1 및 제 2 보조패턴(138)이 형성된 부분에 대응해서는 이들 두 구성요소를 모두 노출시키는 형태로 팩홀(Phl)이 구비되고 있다.
그리고 본 발명의 실시예에 따른 어레이 기판(101)에 있어서 가장 특징적인 구성 중 하나로서 상기 보호층(150) 위로 상기 제 1 및 제 2 보조패턴(138) 사이에 이들 두 구성요소의 일측과 각각 소정폭 중첩하거나 또는, 적어도 그 하부에 제 2 더미 반도체 패턴(122)이 구비된 상기 제 2 보조패턴(138)의 일측과 소정폭 중첩하며 상기 평탄화층(155)을 이루는 동일한 물질로 이루어진 브릿지 패턴(157)이 구비되고 있는 것이 특징이다.
이때, 이러한 브릿지 패턴(157)은 상기 평탄화층(155)과 동일한 두께를 갖거나 또는 상기 브릿지 패턴(157)보다는 얇은 두께를 갖는 것이 또 다른 특징이다.
이렇게 상기 제 1 및 제 2 보조패턴(138) 사이에 상기 보호층(150) 상부로 상기 브릿지 패턴(157)을 형성하는 것은 마스크 공정 저감 및 이를 통한 비용절감을 위해 반도체층(120)과 상기 소스 및 드레인 전극(133, 136)을 1회의 마스크 공정을 진행하여 패터닝 시 상기 제 2 보조패턴(138) 하부에 위치하는 제 2 더미 반도체 패턴(122)의 경계에서 발생되는 상기 게이트 절연막(110)과 보호층(150)의 언더컷 형태를 이루는 부분을 가리도록 하기 위함이다.
상기 유기절연물질인 포토아크릴로 이루어지는 상기 평탄화층(155)과 브릿지 패턴(157)은 그 두께가 무기절연물질로 이루어진 상기 게이트 절연막(110) 및 보호층(150) 대비 상대적으로 수 배(1.5배 내지 5배) 더 큰 두께를 가지며, 증착이 아닌 코팅에 의해 형성됨으로서 언더컷이 발생된 부분을 충분히 커버하며 언더 컷(under cut)이 발생되어 움푹 페인 부분까지 채우며 형성될 수 있으며, 나아가 이러한 브릿지 패턴(157)에는 언터 컷이 발생되지 않는 것이 특징이다.
따라서 이러한 평탄화층(155)을 이루는 동일한 물질로 이루어지 브릿지 패턴(157)을 서로 전기적으로 연결되어야 할 상기 제 1 및 제 2 보조패턴(138) 사이에 형성됨으로서 언더 컷이 발생된 부분을 덮도록 함으로서 상기 언더 컷이 발생된 부분에서의 연결패턴(163)의 단선을 원천적으로 방지할 수 있는 것이다.
나아가 이러한 평탄화층(155)과 브릿지 패턴(157)은 그 자체로서 감광성 특성을 가지며, 특히 네가티브 타입 특성을 가지므로 패터닝 시 측단은 소정의 테이퍼 구조를 이루게 된다.
따라서 이러 특성에 의해 상기 평탄화층(155)과 브릿지 패턴(157)의 측면은 기판(101)면 또는 상기 보호층(150) 면을 기준으로 완만히 상승하는 형태를 이루며, 이는 추후 형성되는 투명 도전성 물질로 이루어진 화소전극(160)과 연결패턴(163)이 상기 평탄화층(155) 또는 브릿지 패턴(157)의 측단을 덮도록 형성되어도 스텝 커버리지(step coverage) 특성을 향상시켜 상기 평탄화층(155) 또는 브릿지 패턴(157)의 측단에서 끊김없이 형성되도록 하는 역할을 하게 된다.
다음, 상기 드레인 콘택홀(dch)이 구비된 상기 평탄화층(155) 위로 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)로 이루어지며 상기 드레인 콘택홀(dch)을 통해 상기 박막트랜지스터의 드레인 전극(136)과 접촉하며 각 화소영역(P)별로 화소전극(160)이 형성되고 있으며, 상기 비표시영역(NA)에는 상기 팩홀(Phl)에 대응하여 노출된 보호층(150)과 이의 상부에 구비된 상기 브릿지 패턴(157) 위로 상기 화소전극(160)과 동일한 물질로 이루어지며 상기 제 1 및 제 2 보조패턴(108, 138)을 각각 노출시키는 하나 또는 다수의 제 1 및 제 2 콘택홀(ch1, ch2)을 통해 상기 제 1 보조패턴(108) 및 제 2 보조패턴(138)과 동시에 접촉하는 연결패턴(163)이 형성됨으로서 본 발명의 실시예에 따른 어레이 기판(101)이 완성되고 있다.
이때, 상기 연결패턴(163)은 특히 상기 제 2 보조패턴(138)의 일 측면에 형성된 언더컷 발생 부분이 상기 브릿지 패턴(157)에 의해 가려진 구성을 이룸으로서 단선 등이 전혀 발생되지 않으며 상기 제 1 및 제 2 보조패턴(108, 138)을 전기적으로 연결시키고 있다.
나아가 상기 브릿지 패턴(157)의 측면이 상기 기판(101)면(또는 보호층(150) 표면)에 대해 완만한 경사를 갖는 테이퍼 구조를 이룸으로서 이 부분에 대해서도 끊김 발생 없이 정상적으로 형성되고 있는 것이 특징이다.
한편, 본 발명의 제 1 실시예에 따른 어레이 기판(101)의 경우, 상기 제 1 및 제 2 보조패턴(138)이 서로 이격하여 형성되고 있는 것을 보이고 있지만, 상기 제 1 및 제 2 보조패턴(138)의 형성 형태는 다양하게 변형될 수 있다.
본 발명의 제 2 및 제 3 실시예를 통해 이들 제 1 및 제 2 보조패턴(138)간의 형성 형태에 대해 설명한다. 이때, 본 발명의 제 2 실시예에 따른 어레이 기판(101)의 경우 표시영역에 구비되는 구성요소는 전술한 제 1 실시예에 따른 어레이 기판(101)과 동일한 구성을 가지므로 이에 대해서는 설명을 생략한다.
도 6은 본 발명의 제 2 실시예에 따른 어레이 기판의 비표시영역에 구비된 게이트 및 소스 드레인 간의 점핑 구조를 이루는 부분에 대한 평면도이며, 도 7은 도 6을 절단선 Ⅶ-Ⅶ을 따라 절단한 부분에 대한 단면도이다. 이때, 설명의 편의를 위해 제 1 실시예에 따른 어레이 기판과 동일한 구성요소에 대해서는 동일한 도면부호를 부여하였으며, 실시예의 구별을 위해 어레이 기판에 대해서만 100을 더하여 도면부호를 부여하였다.
도시한 바와같이, 본 발명의 제 2 실시에에 따른 어레이 기판(201)은 상기 비표시영역(NA)에 구비된 제 1 및 제 2 보조패턴(138)이 부분 또는 전체가 중첩하는 형태로 형성되고 있는 것이 특징이다.
즉, 기판(201) 상에 제 1 보조패턴(108)이 형성되고 있으며, 이를 덮으며 게이트 절연막(110)이 구비되고 있으며, 상기 게이트 절연막(110) 위로 상기 제 1 보조패턴(108)의 일측단의 소정폭과 중첩되거나, 또는 상기 제 1 보조패턴(108)과 완전 중첩하는 형태로 상기 제 2 보조패턴(138)이 형성되고 있으며, 이러한 제 2 보조패턴(138)을 덮으며 보호층(150)이 형성되고 있다.
이때, 상기 보호층(150)에는 상기 제 2 보조패턴(138)의 표면을 노출시키는 제 2 콘택홀(ch2)이 하나 또는 다수 형성되고 있으며, 상기 제 1 보조패턴(108)에 대해서는 상기 제 1 보조패턴(108)의 일측면을 기준으로 이의 외측으로 노출된 부분에 대해 상기 게이트 절연막(110)과 더불어 패터닝됨으로서 상기 제 1 보조패턴(108)의 표면을 노출시키며 하나 또는 다수의 제 1 콘택홀(ch1)이 구비되고 있다.
그리고 상기 제 1 및 제 2 콘택홀(ch1, ch2)이 구비된 보호층(150) 위로 전기적으로 연결되어야 할 상기 제 1 및 제 2 보조패턴(138)을 동시에 노출시키는 팩홀(Phl)이 구비된 평탄화층(155)이 구비되고 있으며, 상기 평탄화층(155)과 동일한 물질로 이루어지며 상기 평탄화층(155)과 동일한 높이를 갖거나 또는 낮은 높이를 갖는 브릿지 패턴(157)이 상기 제 1 및 제 2 보조패턴(138)의 경계를 기준으로 상기 제 1 및 제 보조패턴(108, 138)과 각각 소정 폭 중첩하며 형성되고 있는 것이 특징이다.
이때 상기 브릿지 패턴(157)은 상기 제 2 보조패턴(138)의 일 측단에 있어 제 2 더미 반도체 패턴(122) 하부로 상기 게이트 절연막(110)과 보호층(150)의 언더컷이 발생된 부분에 대해서도 이를 덮는 형태를 이루는 것이 특징이며, 이러한 구성적 특징에 의해 상기 브릿지 패턴(157)과 보호층(150) 상부로 상기 제 1 및 제 2 보조패턴(108, 138)과 각각 상기 제 1 및 제 2 콘택홀(ch1, ch2)을 통해 접촉하는 연결패턴(163)의 단선을 방지하는 효과를 갖게 된다.
그 이외의 구성은 전술한 본 발명의 제 1 실시예에 따른 어레이 기판(도 3의 101)과 동일한 구성을 가지므로 그 설명은 생략한다.
도 8은 본 발명의 제 1 실시예의 변형예에 따른 어레이 기판의 비표시영역에 구비된 게이트 및 소스 드레인 간의 점핑 구조를 이루는 부분에 대한 평면도이며, 도 9는 도 8을 절단선 Ⅸ-Ⅸ를 따라 절단한 부분에 대한 단면도이다. 이때, 설명의 편의를 위해 제 1 실시예에 따른 어레이 기판과 동일한 구성요소에 대해서는 동일한 도면부호를 부여하였으며, 실시예와 변형예의 구별을 위해 어레이 기판에 대해서만 200을 더하여 도면부호를 부여하였다.
본 발명의 제 1 실시예의 변형예에 따른 어레이 기판(301)의 경우, 브릿지 패턴(157)의 형성 위치만이 상기 제 1 실시예에 따른 어레이 기판(도 3의 101)과 차이가 있으며, 그 이외의 구성요소는 모두 동일하다.
본 발명의 제 1 실시예의 변형예에 따른 어레이 기판(301)에 구비되는 브릿지 패턴(157)은 서로 마주하며 위치한 상기 제 1 및 제 2 보조패턴(138)과 중첩하는 구성을 가지며, 나아가 상기 제 1 보조패턴(108)을 노출시키는 제 1 콘택홀(ch1) 일부 및 상기 제 2 보조패턴(138)을 노출시키는 제 2 콘택홀(ch2)의 일부와도 중첩하도록 형성되고 있는 것이 특징이다.
즉, 상기 브릿지 패턴(157)의 일 측단은 상기 제 1 콘택홀(ch1) 내부에 위치하여 상기 제 1 콘택홀(ch1)의 내부의 측단을 덮으며, 상기 브릿지의 타 측단은 상기 제 2 콘택홀(ch2) 내부에 위치하여 상기 제 2 콘택홀(ch2) 내부의 측단을 덮으며 형성되는 것이 특징이다.
이때, 상기 브릿지 패턴(157)은 상기 제 1 및 제 2 콘택홀(ch1, ch2) 각각의 전체를 모두 덮도록 구성되는 것이 아니므로 여전히 상기 제 1 및 제 2 콘택홀(ch1, ch2)을 통해서는 상기 제 1 및 제 2 보조패턴(108, 138)의 표면이 노출된 상태를 이루게 된다.
상기 브릿지 패턴(157)이 이러한 구성을 이루는 것은 상기 제 1 및 제 2 콘택홀(ch1, ch2) 내부에서 상기 보호층(150)의 측단을 상기 브릿지 패턴(157)이 덮는 구성이 되며, 상기 브릿지 패턴(157)의 일측단과 타측단은 각각 상기 보호층(150)을 기준으로 테이퍼 구조를 이루게 됨으로서 상기 제 1 및 제 2 콘택홀(ch1, ch2)을 통해 상기 제 1 및 제 2 보조패턴(108, 138)과 각각 접촉하는 연결패턴(163)이 상기 제 1 및 제 2 콘택홀(ch1, ch2) 내부에서 단차를 느끼지 않으며 즉 스텝커버리지 특성이 향상되어 형성될 수 있기 때문이다.
무기절연물질로 이루어진 상기 보호층(150)에 대해 상기 제 1 및 제 2 콘택홀(ch1, ch2)을 형성 시 비록 그 두께는 크지 않지만 상기 제 1 및 제 2 보조패턴(108, 138)의 표면을 기준으로 역테이퍼 구조를 이루게 될 수도 있으며, 이 경우 상기 브릿지 패턴(157)에 의해 덮혀지는 부분은 상기 브릿지 패턴(157)에 의해 역테이퍼 구조가 아닌 테이퍼 구조를 이루게 됨으로 상기 제 1 및 제 2 콘택홀(ch1, ch2) 내부에서의 끊김 등을 더욱 방지할 수 있는 것이다.
한편, 이러한 제 1 실시예의 변형예에 따른 어레이 기판(301)에 구비되는 브릿지 패턴(157)의 형태는 제 2 실시예에 따른 어레이 기판(도 6의 201)에 대해 적용될 수도 있음은 자명하다 할 것이다.
이후에는 전술한 구성을 갖는 본 발명의 제 1 실시예 및 제 2 실시예와 이들의 변형예에 따른 어레이 기판의 제조 방법에 대해 설명한다.
본 발명의 제 2 실시예에 따른 어레이 기판(도 6의 201)의 경우, 상기 제 1 보조패턴(108)과 상기 제 2 보조패턴(138)이 중첩 형성되는 구성만이 상기 제 1 실시예에 따른 어레이 기판(도 3의 101)과 차이가 있으며 그 이외의 구성은 동일하므로 제 1 실시예에 따른 어레이 기판(도 3의 101)의 제조 방법을 위주로 설명하며, 차이가 있는 단계에 있어서만 간단히 설명한다. 그리고 상기 제 1 실시예의 변형예에 따른 어레이 기판(도 8의 301)에 있어서도 상기 브릿지 패턴(157)의 형성 단계만을 달리하므로 상기 브릿지 패턴(157)을 형성하는 단계에서 차별적인 점에 대해서만 설명한다.
도 10a 내지 도 10k는 본 발명의 제 1 실시예에 따른 어레이 기판의 표시영역 일부에 대한 제조 단계별 공정 단면도이며, 도 11a 내지 11e는 본 발명의 제 1 실시예에 따른 어레이 기판의 비표시영역에 구비된 게이트 및 소스 드레인 간의 점핑 구조를 이루는 부분에 대한 제조 단계별 평면도이며, 도 12a 내지 도 12g는 본 발명의 제 1 실시예에 따른 어레이 기판의 비표시영역에 구비된 게이트 및 소스 드레인 간의 점핑 구조를 이루는 부분에 대한 제조 단계별 공정 단면도이다. 이때, 설명의 편의를 위해 각 화소영역(P) 내에 박막트랜지스터(Tr)가 형성되는 영역을 소자영역(TrA)이라 정의한다.
우선, 도 10a, 11a 및 12a에 도시한 바와 같이, 절연기판(101) 예를들면 투명한 유리재질 또는 플라스틱 재질의 기판 상에 저저항 특성을 갖는 금속물질 예를들면 저저항 금속물질 예를들면 구리(Cu), 구리 합금(AlNd), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 및 몰리티타늄(MoTi) 중 선택된 하나 또는 둘 이상의 물질을 증착함으로써 단일층 또는 이중층 이상 다중층 구조를 갖는 제 1 금속층(미도시)을 형성한다.
이후, 상기 제 1 금속층(미도시) 이에 대해 포토레지스트의 도포, 노광 마스크를 이용한 노광, 노광된 포토레지스트의 현상, 현상 후 남게 된 포토레지스트를 이용한 상기 제 1 금속층(미도시)의 식각 및 포토레지스트의 스트립(strip) 등의 단위 공정을 포함하는 마스크 공정을 진행하여 상기 제 1 금속층(미도시)을 패터닝함으로서 일 방향으로 연장하는 게이트 배선(미도시)을 형성하고, 동시에 상기 각 소자영역(TrA)에 게이트 전극(105)을 형성하며, 비표시영역(NA)에 있어 제 1 보조배선(107)과 이와 연결된 제 1 보조패턴(108)을 형성한다.
다음, 도 10b, 11b 및 12b에 도시한 바와 같이, 상기 게이트 배선(미도시)과 게이트 전극(105)과 제 1 보조배선(107) 및 제 1 보조패턴(108) 위로 상기 기판(101) 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 게이트 절연막(110)을 형성하고, 연속하여 상기 게이트 절연막(110) 위로 순수 비정질 실리콘과 불순물이 섞인 비정질 실리콘 및 금속물질을 연속 증착하여 순수 비정질 실리콘층(118)과, 불순물 비정질 실리콘층(119)과 제 2 금속층(125)을 형성한다.
다음, 도 10c, 11b 및 12c에 도시한 바와 같이, 상기 제 2 금속층(125) 위로 포토레지스트를 도포하여 포토레지스트층(181)을 형성하고, 노광한 빛을 투과시키는 투과영역(TA)과, 빛을 차단하는 차단영역(BA) 및 상기 투과영역(TA)보다는 빛의 투과량이 작고 상기 차단영역(BA)보다는 빛 투과량이 큰 반투과영역(HTA)을 포함하는 노광 마스크(191)를 상기 포토레지스트층(181) 위로 위치시킨 후, 상기 노광 마스크(191)를 통해 상기 포토레지스트층(181)에 대해 노광을 실시한다.
이때, 상기 포토레지스트층(181)을 형성한 포토레지스트가 빛을 받으면, 현상 시 남게되는 네가티브 타입(negative type)인 경우, 상기 기판(101) 상의 데이터 배선(도 10k의 130)과 상기 소자영역(TrA) 중 소스 및 드레인 전극(도 10k의 133, 136)이 형성되어야 할 부분과 상기 비표시영역(NA)에 있어 제 2 보조배선(도 12k의 137) 및 제 2 보조패턴(도 12k의 138)이 형성되어야 할 부분에 대응해서는 상기 노광 마스크(191)의 투과영역(TA)이 대응되도록 하고, 상기 소자영역(TrA)의 상기 게이트 전극(105)과 중첩하며, 상기 소스 및 드레인 전극(도 10k의 133, 136) 사이로 노출되는 영역(이를 채널영역이라 함)에 대해서는 상기 노광 마스크(191)의 반투과영역(HTA)이 대응되도록, 그 외의 영역에 대해서는 상기 노광 마스크(191)의 차단영역(BA)이 대응되도록 상기 노광 마스크(191)를 위치시킨 후, 노광을 실시한다.
이때, 상기 포토레지스트가 포지티브 타입(positive tape)인 경우, 상기 노광 마스크(191)에 있어 투과영역(TA)과 차단영역(BA)의 위치를 바꾸어 대응되도록 한 후, 노광을 실시하면 상기 네가티브 타입(negative type)의 포토레지스트를 이용한 것과 동일한 결과를 얻을 수 있다.
다음, 도 10d, 11b 및 12d에 도시한 바와 같이, 상기 기판(101) 상에 상기 노광 마스크(도 10c의 191)를 위치시키고, 노광을 실시한 후, 상기 포토레지스트층(도 10c의 181)에 대해 현상 공정을 진행한다.
이러한 현상 공정 진행에 의해, 상기 노광 마스크(도 10c의 191)의 투과영역(도 10c의 TA)에 대응된 영역에는 두꺼운 제 1 두께를 갖는 제 1 포토레지스트 패턴(181a)이 남게되고, 상기 노광 마스크(도 10c의 191)의 반투과영역(도 10c의 HTA)에 대응된 부분은 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴(181b)이 남게되고, 상기 노광 마스크(도 10c의 191)의 차단영역(도 10c의 BA)에 대응된 포토레지스트층(도 10c의 181)은 현상 시 모두 제거되어 상기 제 2 금속층(도 10c의 125)을 노출시키게 된다.
다음, 도 10e, 11b 및 12e에 도시한 바와 같이, 상기 제 1 및 제 2 포토레지스트 패턴(181a, 181b) 외부로 노출된 상기 제 2 금속층(도 10c의 125)과 그 하부의 불순물 비정질 실리콘층(도 10c의 119) 및 순수 비정질 실리콘층(도 10c의 118)을 순차적으로 식각함으로써 상기 게이트 절연막(110) 위로 상기 게이트 배선(미도시)과 교차하여 각 화소영역(P)을 정의하는 데이터 배선(130)을 형성하고, 동시에 상기 소자영역(TrA)에 있어서는 상기 데이터 배선(130)과 연결된 소스 드레인 패턴(127)을 형성하고, 상기 비표시영역(NA)에 있어서는 제 2 보조배선(137)과 이와 연결된 제 2 보조패턴(138)을 형성한다.
이때, 상기 소자영역(TrA)에 있어서 상기 소스 드레인 패턴의 하부에는 상기 게이트 절연막(110)을 기준으로 이의 상부로 순차적으로 비정질 실리콘으로 이루어진 액티브층(120a)과 불순물 비정질 실리콘으로 이루어진 불순물 비정질 실리콘 패턴(119a)이 형성되며, 상기 데이터 배선(130)(125) 하부에는 상기 게이트 절연막(110) 위로 비정질 실리콘으로 이루어진 제 1 더미패턴(121a)과 불순물 비정질 실리콘으로 이루어진 제 2 더미패턴(121b)의 이중층 구조를 갖는 제 1 더미 반도체 패턴(121)이 형성된다.
그리고 상기 비표시영역(NA)에 있어서는 상기 제 2 보조배선(137)과 제 2 보조패턴(138) 각각의 하부에도 상기 게이트 절연막(110) 위로 비정질 실리콘으로 이루어진 제 3 더미패턴(122a)과 불순물 비정질 실리콘으로 이루어진 제 4 더미패턴(122b)의 이중층 구조를 갖는 제 2 더미 반도체 패턴(122)이 형성된다.
다음, 도 10f, 11d 및 12f에 도시한 바와 같이, 상기 데이터 배선(130)과 소스 드레인 패턴(127)과 제 2 보조배선(137) 및 제 2 보조패턴(138)을 형성한 기판(101)에 대해 애싱(ashing)을 진행함으로서 상기 제 2 두께의 포토레지스트 패턴(도 10d의 181b)을 제거하여 상기 소스 드레인 패턴(127)의 중앙부를 노출시킨다.
이때, 상기 애싱에 의해 상기 제 1 두께의 포토레지스트 패턴(181a) 또한 그 두께가 얇아지지만 상기 애싱 완료 후에도 여전히 소정의 두께를 가지며 여전히 남아있게 된다.
다음, 도 10g, 11d 및 12g에 도시한 바와 같이, 상기 애싱에 의해 상기 제 2 포토레지스트 패턴(도 10d의 181b)이 제거됨으로써 노출된 상기 소스 드레인 패턴(도 10f의 127)을 식각을 진행하여 제거하고, 이후 상기 소스 드레인 패턴(도 10f의 127)이 제거됨으로서 노출된 상기 불순물 비정질 실리콘 패턴(도 10f의 119a)에 대해 드라이 에칭을 진행하여 제거함으로서 상기 소스 및 드레인 전극(133, 136) 하부로 서로 이격하는 오믹콘택층(120b)을 형성한다.
이러한 과정에 의해 상기 소자영역(TrA)에 있어서는 서로 이격된 소스 및 드레인 전극(133, 136)이 형성되고, 상기 소스 및 드레인 전극(133, 136) 사이로 이격된 영역에는 상기 액티브층(120a)이 노출된 상태를 이루게 된다.
이때, 상기 소자영역(TrA)에 있어 순차 적층 형성된 상기 게이트 전극(105)과, 게이트 절연막(110)과, 액티브층(120a)과 서로 이격하는 오믹콘택층(120b)으로 이루어진 반도체층(120)과, 서로 이격하는 소스 및 드레인 전극(133, 136)은 박막트랜지스터(Tr)를 이룬다.
한편, 상기 어레이 기판(101)이 GIP 구조를 이루는 경우, 비표시영역(NA)에 있어서 게이트 회로부(미도시)와, 상기 게이트 회로부(미도시) 일측에 신호입력부(미도시)가 더욱 구성되며, 상기 게이트 회로부(미도시)에는 상기 각 게이트 배선(미도시)과 연결되며 구동블럭(미도시)이 구비되고, 상기 각 구동블럭(미도시) 내부에는 다수의 구동용 박막트랜지스터(미도시)가 구비될 수 있다.
이 경우 상기 게이트 회로부(미도시)에는 전술한 제조 방법 진행에 의해 상기 소자영역(TrA)에 구비된 박막트랜지스터(Tr)와 동일한 적층 구성을 갖는 구동용 박막트랜지스터(미도시)가 형성된다. 이러한 비표시영역(NA)의 게이트 회로부(미도시)에 구비되는 구동용 박막트랜지스터(미도시)의 경우 상기 표시영역(AA) 내의 각 소자영역(TrA)에 구비되는 박막트랜지스터(Tr)와 동일한 구성을 가지며 전술한 동일한 제조 단계를 진행하여 형성된다.
한편, 전술한 바와같이 진행됨에 의해 상기 소스 및 드레인 전극(133, 136)의 타끝단(서로 마주하는 끝단을 일끝단이라 정의할 때, 상기 일끝단과 반대에 위치하는 끝단)의 외측과 상기 데이터 배선(130)과 제 2 보조배선(137) 및 제 2 보조패턴(138)의 양측단의 외측으로 각각 상기 비정질 실리콘 재질의 제 1 더미패턴(121a)과 제 3 더미패턴(122a)이 각각 노출된 상태를 이루게 된다.
이때, 상기 소스 및 드레인 전극(133, 136)과 데이터 배선(130)과 제 2 보조배선(137) 및 제 2 보조패턴(138)의 외측으로 노출되는 제 1 및 제 3 더미패턴(121a, 122a)은 통상 액티브 테일이라 정의되고 있다.
상기 액티브 테일은 전술한 바와같이 소스 및 드레인 전극(133, 136)과 이의 하부에 위치하는 오믹콘택층(120b) 및 액티브층(120a)을 하나의 마스크 공정 진행에 의해 형성함에 기인하여 형성되는 것이다.
이때, 전술한 바와같은 소스 및 드레인 전극(133, 136)과 이의 하부에 위치하는 오믹콘택층(120b) 및 액티브층(120a)을 형성하는 과정에서 상기 게이트 절연막(110)은 상기 불순물 비정질 실리콘 패턴(도 10f의 119a)의 제거를 위한 드라인 에칭에 노출되며, 이 경우, 특히 상기 액티브 테일과 상기 게이트 절연막(110)의 경계 부분에서 타영역 대비 큰 영향을 받아 상기 액티브 테일의 하부로 언더컷 형태를 이루는 현상이 발생될 수 있다.
한편, 도면에 있어서 상기 제 2 보조패턴(138)은 상기 제 1 보조패턴(108)과 소정간격 이격하여 형성됨을 보이고 있지만, 본 발명의 제 2 실시예에 따른 어레이 기판(도 6의 201)의 경우, 상기 제 2 보조패턴(도 6의 138)은 상기 게이트 절연막(도 6의 110) 상부로 상기 제 1 보조패턴(도 6의 108)과 일부 또는 그 전체가 중첩하며 형성될 수도 있다.
이때, 상기 제 2 보조패턴(도 6의 138)이 상기 제 1 보조패턴(도 6의 08)과 완전 중첩하도록 형성되는 경우 상기 제 1 보조패턴(도 6의 108)의 면적이 상기 제 2 보조패턴(도 6의 138)의 면적보다 커 상기 제 2 보조패턴(도 6의 138) 외측으로 상기 제 1 보조패턴(도 6의 108)이 노출된 상태를 이루도록 형성하는 것이 특징이다.
다음, 도 10h, 11d 및 12h에 도시한 바와 같이, 스트립(strip)을 진행하여 상기 제 1 포토레지스트 패턴(도 10g의 181a)을 제거한다.
이후, 상기 데이터 배선(130)과 소스 및 드레인 전극(133, 136)과 제 2 보조배선(137) 및 제 2 보조패턴(138) 위로 상기 기판(101) 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 보호층(150)을 형성한다.
그리고 상기 보호층(150)을 마스크 공정을 진행하여 패터닝함으로서 상기 각 소자영역(TrA)에 구비된 박막트랜지스터(Tr)의 드레인 전극(136)을 노출시키는 드레인 콘택홀(dch)을 형성하고, 동시에 상기 비표시영역(NA)에 있어서는 상기 제 1 및 제 2 보조패턴(108, 138)에 대응하여 각각 상기 제 1 및 제 2 보조패턴(108, 138)의 표면을 노출시키는 하나 또는 다수의 제 1 및 제 2 콘택홀(ch1, ch2)을 형성한다.
도면에 있어서는 상기 제 1 보조패턴(108)에 대해 상기 제 1 콘택홀(ch1)이 4개 구비되며, 상기 제 2 보조패턴(138)에 대해 상기 제 2 콘택홀(ch2)이 4개 구비된 것을 일례로 나타내었다.
다음, 도 10i, 11d 및 12i에 도시한 바와 같이, 상기 드레인 콘택홀(dch)과 제 1 및 제 2 콘택홀(ch1, ch2)이 구비된 상기 보호층(150) 위로 상기 기판(101) 전면에 감광성 특성 더욱 정확히는 네가티브 타입 감광성 특성을 갖는 유기절연물질 예를들면 포토아크릴을 도포함으로서 평탄화층(155)을 형성한다.
이후, 상기 평탄화층(155) 위로 빛의 투과영역(TA)과 차단영역(BA) 및 반투과영역(HTA)을 갖는 노광 마스크(193)를 위치시킨 후, 상기 평탄화층(155)에 대해 노광을 실시한다.
이때, 평탄화층(155)이 그대로 남아있어야 할 부분에 대해서는 투과영역(TA)이 대응되도록, 그리고 상기 비표시영역(NA)에 있어 브릿지 패턴(157)이 형성되어야 할 부분 즉, 상기 제 1 및 제 2 보조패턴(108, 138)의 이격영역을 포함하여 상기 이격영역과 인접하여 위치하는 상기 제 1 및 제 2 보조패턴(108, 138)의 일측의 소정폭에 대해서는 반투과영역(HTA)이 대응되도록, 그리고 상기 평탄화층(155)이 제거되어야 할 부분 즉, 각 소자영역(TrA) 내의 드레인 전극(136)과 상기 제 1 및 제 2 보조패턴(108, 138) 전체에 대해서는 차단영역(BA)이 대응되도록 상기 노광 마스크(193)를 위치시킨 상태에서 노광을 진행한다.
한편, 본 발명의 제 2 실시예에 따른 어레이 기판(도 6의 201)의 경우, 상기 제 1 및 제 2 보조패턴(도 6의 108, 138)간의 이격영역은 존재하지 않으므로 상기 제 1 및 제 2 보조패턴(도 6의 108, 138)의 경계를 기준으로 소정폭에 대해 상기 반투과영역(HTA)이 대응되도록 한 후 상기 노광을 진행한다.
이때, 상기 반투과영역(HTA)은 상기 제 2 보조패턴(138)의 일측단의 액티브 테일까지 대응되도록 위치시킨 후 상기 노광을 진행하는 것이 특징이다.
그리고 본 발명의 제 1 실시예의 변형예에 따른 어레이 기판(도 8의 301)의 경우, 상기 노광 마스크(193)의 반투과영역HTA)이 서로 인접하는 상기 제 1 및 제 2 콘택홀(ch1, ch2)의 일부에 대해서도 대응되도록 위치시킨 후 상기 노광을 진행하는 것이 특징이다.
다음, 도 10j, 11d 및 12j에 도시한 바와 같이, 노광된 상기 평탄화층(155)에 대해 현상 공정을 진행하게 되면, 상기 평탄화층(155)에 있어 상기 노광 진행시 차단영역(도 10i의 BA)에 의해 빛이 조사되지 않은 부분이 제거되어 상기 각 소자영역(TrA)에 있어 상기 보호층(150)에 구비된 드레인 콘택홀(dch)은 상기 평탄화층(155)까지 연장하여 상기 드레인 전극(136)을 노출시키는 형태의 드레인 콘택홀(dch)을 이루게 되며, 상기 비표시영역(NA)에 있어 상기 제 1 및 제 2 보조패턴(108, 138) 전체에 대해 이의 상부에 위치한 보호층(150)을 노출시키는 팩홀(Phl)이 형성된다.
동시에 상기 각 팩홀(Phl) 내부에는 상기 제 1 및 제 2 보조패턴(108, 138) 간의 이격영역과 더불어 상기 이격영역과 인접하는 상기 제 1 및 제 2 보조패턴(108, 138)의 일측의 소정폭에 대응하여 바(bar) 형태를 가지며 이의 측단이 상기 보호층(150)을 기준으로 테이퍼 구조를 이루는 브릿지 패턴(157)이 형성된다.
이때, 상기 브릿지 패턴(157)은 상기 평탄화층(155)의 높이보다는 낮은 높이를 갖는 것이 특징이다.
이러한 브릿지 패턴(157)은 상기 제 2 보조패턴(138)의 액티브 테일을 완전히 덮으며 나아가 상기 액티브 테일 하부의 언더컷 형태를 이루는 게이트 절연막(110)과 보호층(150)에 의한 보이드(void) 부분을 채우며 형성됨으로서 상기 게이트 절연막(110)과 보호층(150)의 언더컷 형태에 영향을 받지 않고 그 측단이 테이퍼 구조를 이루게 되는 것이 특징이다.
한편, 본 발명의 제 1 실시예에 따른 어레이 기판(101)의 제조 방법에 의해서는 상기 브릿지 패턴(157)이 상기 평탄화층(155) 대비 낮은 높이를 갖는 것을 일례로 보이고 있지만, 상기 평탄화층(155)에 대해서 일반적인 노광 마스크(미도시) 즉 빛의 투과영역과 차단영역만을 갖는 노광 마스크(미도시)를 이용하여 상기 팩홀(Phl)과 드레인 콘택홀(dch)이 형성되어야 할 부분에 대해서만 차단영역이 대응하고 나머지 영역에 대해서는 투과영역이 대응되도록 한 상태에서 노광을 실시한 후 현상을 진행하게 되면, 상기 브릿지 패턴(157)은 상기 평탄화층(155)과 동일한 높이를 갖게 되도록 형성할 수 있다.
또한, 본 발명의 제 1 실시예의 변형예에 따른 어레이 기판(도 8의 301)의 경우, 상기 브릿지 패턴(도 8의 157)은 상기 제 1 보조패턴(도 8의 108)을 노출시키는 상기 제 1 콘택홀(도 8의 ch1)의 일부와 상기 제 2 보조패턴(도 8의 138)을 노출시키는 상기 제 2 콘택홀(도 8의 ch2)의 일부와 중첩하도록 형성되는 것이 특징이다.
이러한 구성에 의해 상기 보호층(도 8의 150)의 상기 제 1 콘택홀(도 8의 ch1) 내부의 일측단은 상기 브릿지 패턴(도 8의 157)의 일측단에 의해 덮히는 형태가 되며, 상기 보호층(ㅍ150)의 상기 제 2 콘택홀(도 8의 ch2) 내부의 일측단은 상기 브릿지 패턴(도 8의 157)의 타측단에 의해 덮히는 형태를 이루게 된다.
다음, 도 10k, 11e 및 12k에 도시한 바와 같이, 상기 드레인 콘택홀(dch)과 팩홀(Phl)이 구비된 평탄화층(155)과 상기 브릿지 패턴(157) 위로 상기 기판(101) 전면에 투명 도전성물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 증착하여 투명 도전성 물질층(미도시)을 형성하고, 이에 대해 마스크 공정을 진행하여 패터닝함으로서 각 화소영역(P)별로 상기 드레인 콘택홀(dch)을 통해 상기 드레인 전극(136)과 접촉하는 화소전극(160)을 형성하고, 동시에 상기 비표시영역(NA)에 있어 상기 브릿지 패턴(157)을 덮으며 상기 제 1 및 제 2 콘택홀(ch1, ch2)을 통해 상기 제 1 보조패턴(108) 및 제 2 보조패턴(138)과 각각 접촉하는 연결패턴(163)을 형성함으로써 본 발명의 제 1 실시에에 따른 어레이 기판(101)을 완성한다.
이때, 상기 연결패턴(163)은 게이트 절연막(110)과 보호층(150)이 상기 제 2 보조패턴(138)의 액티브 테일 하부에 언더컷 형태를 이루는 부분이 상기 브릿지 패턴(157)에 의해 가려지게 됨으로서 끊김없이 형성될 수 있다.
따라서 본 발명의 제 1 실시예에 따라 제조되는 어레이 기판(101)의 경우 종래의 어레이 기판(도 1의 1)의 문제점인 연결패턴(163)의 단선 불량을 원천적으로 방지할 수 있는 효과가 있다.
나아가 본 발명의 제 1 실시예의 변형예에 따른 어레이 기판(101)은 상기 제 1 및 제 2 콘택홀(ch1, ch2) 내부에서 일부의 측면이 상기 브릿지 패턴(157)의 측면에 의해 덮혀지는 구성을 이루게 됨으로서 상기 각 제 1 및 제 2 콘택홀(ch1, ch2) 내부에서 그 측면이 역테이퍼 구조를 이루는 경우에도 상기 제 1 및 제 2 콘택홀(ch1, ch2) 내부에서 상기 연결패턴(163)의 끊김을 억제하는 효과를 갖는다.
본 발명은 상기한 실시예 및 변형예에 한정되지 아니하며, 본 발명의 정신을 벗어나지 않는 이상 다양한 변화와 변형이 가능하다.
101 : (어레이)기판
107 : 제 1 보조배선
108 : 제 1 보조패턴
110 : 게이트 절연막
122 : 제 2 더미 반도체 패턴
122a, 122b : 제 3, 4 더미패턴
137 : 제 2 보조배선
138 : 제 2 보조패턴
150 : 보호층
155 : 평탄화층
157 : 브릿지 패턴
163 : 연결패턴
ch1, ch2 : 제 1, 2 콘택홀
Phl : 팩홀
NA : 비표시영역

Claims (15)

  1. 다수의 화소영역을 포함하는 표시영역과 이의 외측으로 비표시영역의 정의된 기판 상에 형성된 게이트 배선 및 제 1 보조패턴과;
    게이트 절연막을 개재하여 상기 게이트 배선과 교차하여 상기 화소영역을 정의하며 형성된 데이터 배선 및 상기 제 1 보조패턴과 이웃하여 형성된 제 2 보조패턴과;
    각 화소영역에 형성된 박막트랜지스터와;
    상기 박막트랜지스터 및 제 2 보조패턴 위로 상기 기판 전면에 상기 제 1 보조패턴과 제 2 보조패턴 각각을 노출시키는 제 1 및 제 2 콘택홀을 구비하며 형성된 보호층과;
    상기 보호층 위로 상기 박막트랜지스터의 드레인 전극을 노출시키는 드레인 콘택홀과 상기 제 1 및 제 2 보조패턴에 대응하여 상기 보호층을 노출시키는 팩홀을 가지며 형성된 평탄화층과;
    상기 보호층 위로 상기 평탄화층과 동일한 물질로 이루어지며 상기 제 1 보조패턴과 제 2 보조패턴 사이에 상기 제 1 및 제 2 보조패턴 각각과 중첩하며 형성된 브릿지 패턴과;
    상기 평탄화층 위로 각 화소영역에 형성된 화소전극과;
    상기 보호층 및 브릿지 패턴 위로 상기 제 1 및 제 2 보조패턴과 접촉하며 형성된 연결패턴
    을 포함하는 어레이 기판.
  2. 제 1 항에 있어서,
    상기 제 2 보조패턴은 상기 제 1 보조패턴과 이격하여 형성된 것이 특징인 어레이 기판.
  3. 제 1 항에 있어서,
    상기 제 2 보조패턴은 상기 제 1 보조패턴과 중첩하며 형성되며 상기 제 2 보조패턴 외측으로 상기 제 1 보조패턴이 노출된 상태를 이루는 것이 특징인 어레이 기판.
  4. 제 1 항에 있어서,
    상기 브릿지 패턴은 상기 제 1 콘택홀 및 제 2 콘택홀과 중첩하며 형성되는 것이 특징인 어레이 기판.
  5. 제 1 항에 있어서,
    상기 브릿지 패턴은 상기 평탄화층과 동일한 높이를 갖거나 또는 상기 평탄화층보다 얇은 두께를 갖는 것이 특징인 어레이 기판.
  6. 제 1 항에 있어서,
    상기 박막트랜지스터는 상기 기판 상에 순차적으로 게이트 전극과, 상기 게이트 절연막과, 액티브층과 이의 상부에서 서로 이격하는 오믹콘택층의 구조를 갖는 반도체층과, 서로 이격하는 소스 및 드레인 전극의 적층된 형태를 이루는 것이 특징인 어레이 기판.
  7. 제 6 항에 있어서,
    상기 데이터 배선과 제 2 보조패턴 하부에는 상기 게이트 절연막 위로 상기 액티브층을 이루는 동일한 물질로 이루어진 제 1 더미패턴과, 상기 오믹콘택층을 이루는 동일한 물질로 이루어진 제 2 더미패턴의 이중층 구조를 갖는 더미 반도체 패턴이 구비된 것이 특징인 어레이 기판.
  8. 제 1 항에 있어서,
    상기 연결패턴은 상기 화소전극을 이루는 동일한 물질로 이루어진 것이 특징인 어레이 기판.
  9. 다수의 화소영역을 포함하는 표시영역과 이의 외측으로 비표시영역의 정의된 기판 상에 게이트 배선 및 제 1 보조패턴을 형성하는 단계와;
    게이트 절연막을 개재하여 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선 및 상기 제 1 보조패턴과 이웃하는 제 2 보조패턴을 형성하는 단계와;
    각 화소영역에 박막트랜지스터를 형성하는 단계와;
    상기 박막트랜지스터 및 제 2 보조패턴 위로 상기 기판 전면에 상기 제 1 보조패턴과 제 2 보조패턴 각각을 노출시키는 제 1 및 제 2 콘택홀을 구비한 보호층을 형성하는 단계와;
    상기 보호층 위로 상기 박막트랜지스터의 드레인 전극을 노출시키는 드레인 콘택홀과 상기 제 1 및 제 2 보조패턴에 대응하여 상기 보호층을 노출시키는 팩홀을 갖는 평탄화층을 형성하고, 동시에 상기 보호층 위로 상기 제 1 보조패턴과 제 2 보조패턴 사이에 상기 제 1 및 제 2 보조패턴 각각과 중첩하는 브릿지 패턴을 형성하는 단계와;
    상기 평탄화층 위로 각 화소영역에 화소전극을 형성하고, 동시에 상기 보호층 및 브릿지 패턴 위로 상기 제 1 및 제 2 보조패턴과 접촉하는 연결패턴을 형성하는 단계
    를 포함하는 어레이 기판의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 2 보조패턴은 상기 제 1 보조패턴과 이격하여 형성하거나,
    또는 상기 제 1 보조패턴과 중첩하며 형성하며, 이 경우 상기 제 2 보조패턴 외측으로 상기 제 1 보조패턴이 노출된 상태를 이루도록 하는 것이 특징인 어레이 기판의 제조 방법.
  11. 제 9 항에 있어서,
    상기 브릿지 패턴은 상기 제 1 콘택홀 및 제 2 콘택홀과 중첩하도록 형성하는 것이 특징인 어레이 기판의 제조 방법.
  12. 제 9 항에 있어서,
    상기 브릿지 패턴은 상기 평탄화층과 동일한 높이를 갖거나, 또는 상기 평탄화층보다 얇은 두께를 갖도록 형성하는 것이 특징인 어레이 기판의 제조 방법.
  13. 제 12 항에 있어서,
    상기 평탄화층보다 얇은 두께를 갖는 상기 브릿지 패턴을 형성하는 단계는,
    상기 보호층 위로 포토아크릴을 도포함으로서 포토아크릴층을 형성하는 단계와;
    상기 포토아크릴층 위로 빛의 투과영역과 차단영역 및 반투과영역을 갖는 노광마스크를 상기 평탄화층이 형성되어야 할 부분에 대해서는 상기 투과영역이 대응되도록, 상기 브릿지 패턴이 형성되어야 할 부분에 대해서는 상기 반투과영역이 대응되도록, 상기 드레인 콘택홀 및 팩홀이 형성되어야 부분에 대해서는 상기 차단영역이 대응되도록 위치시킨 후 상기 노광 마스크를 통해 상기 포토아크릴층에 대해 노광을 진행하는 단계와;
    상기 노광된 포토아크릴층을 현상하는 단계
    를 포함하는 어레이 기판의 제조 방법.
  14. 제 9 항에 있어서,
    상기 노광 마스크의 반투과영역은 상기 제 1 및 제 2 콘택홀과 중첩하도록 위치시킨 후 노광을 진행하는 것이 특징인 어레이 기판의 제조 방법.
  15. 제 9 항에 있어서,
    상기 박막트랜지스터는 상기 기판 상에 순차적으로 게이트 전극과, 상기 게이트 절연막과, 액티브층과 이의 상부에서 서로 이격하는 오믹콘택층의 구조를 갖는 반도체층과, 서로 이격하는 소스 및 드레인 전극의 적층된 형태를 이루도록 형성하는 것이 특징이며, 상기 게이트 전극은 상기 게이트 배선을 형성하는 단계에서, 상기 소스 및 드레인 전극은 상기 데이터 배선을 형성하는 단계에서 형성되는 것이 특징인 어레이 기판의 제조 방법.
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