KR20220072067A - 표시 장치 및 이의 제조 방법 - Google Patents

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KR20220072067A
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전경진
구소영
김억수
김형준
남윤용
임준형
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Abstract

표시 장치 및 이의 제조 방법이 제공된다. 표시 장치는 기판, 상기 기판 상에 배치된 제1 도전층, 상기 제1 도전층 상에 배치되며, 상기 제1 도전층의 적어도 일부를 노출하는 패시베이션층, 상기 패시베이션층 상에 배치되며, 상기 패시베이션층의 상면을 커버하는 제2 도전층, 상기 제2 도전층 상에 배치되는 비아층, 상기 비아층 상에서 서로 이격 배치된 제1 전극, 제2 전극 및 연결 패턴을 포함하는 제3 도전층, 및 양 단부가 각각 상기 제1 전극 및 상기 제2 전극 상에 놓이도록 배치된 발광 소자를 포함하되, 상기 연결 패턴은 상기 비아층을 관통하는 제1 컨택홀을 통해 상기 제1 도전층 및 상기 제2 도전층을 전기적으로 연결한다.

Description

표시 장치 및 이의 제조 방법{Display device and method of fabricating the same}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로서, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 발광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 발광 물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 공정 효율이 개선된 표시 장치의 제조 방법 및 이를 이용하여 제조된 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치된 제1 도전층, 상기 제1 도전층 상에 배치되며, 상기 제1 도전층의 적어도 일부를 노출하는 패시베이션층, 상기 패시베이션층 상에 배치되며, 상기 패시베이션층의 상면을 커버하는 제2 도전층, 상기 제2 도전층 상에 배치되는 비아층, 상기 비아층 상에서 서로 이격 배치된 제1 전극, 제2 전극 및 연결 패턴을 포함하는 제3 도전층, 및 양 단부가 각각 상기 제1 전극 및 상기 제2 전극 상에 놓이도록 배치된 발광 소자를 포함하되, 상기 연결 패턴은 상기 비아층을 관통하는 제1 컨택홀을 통해 상기 제1 도전층 및 상기 제2 도전층을 전기적으로 연결한다.
상기 제1 컨택홀은 상기 제1 도전층의 일부 및 상기 제2 도전층의 일부를 노출할 수 있다.
상기 제1 컨택홀은 상기 제2 도전층의 상면 및 일측벽을 노출할 수 있다.
상기 제1 컨택홀은 상기 제1 도전층과 상기 제2 도전층 사이에 배치된 패시베이션층의 일측벽을 노출할 수 있다.
상기 제1 컨택홀은 상기 제1 도전층의 상면을 노출할 수 있다.
상기 제2 도전층 및 상기 패시베이션층은 상기 제1 도전층과 중첩할 수 있다.
상기 제2 도전층은 상기 제1 도전층의 적어도 일부를 노출할 수 있다.
상기 제2 도전층의 측벽은 상기 패시베이션층의 측벽과 나란하게 정렬될 수 있다.
상기 제1 컨택홀은 상기 비아층의 측벽으로 구성된 제1 부분, 상기 제2 도전층의 일측벽과 상기 비아층의 측벽으로 구성된 제2 부분 및 상기 패시베이션의 일측벽과 상기 비아층의 측벽으로 구성된 제3 부분을 포함하고, 상기 제1 컨택홀의 제1 부분, 상기 제1 컨택홀의 제2 부분 및 상기 제1 컨택홀의 제3 부분은 상기 기판의 두께 방향으로 중첩할 수 있다.
상기 제1 컨택홀의 제1 부분의 폭은 상기 제1 컨택홀의 제2 부분 및 상기 제1 컨택홀의 제3 부분의 폭보다 큰 폭을 가질 수 있다.
상기 제1 컨택홀의 제1 부분, 상기 제1 컨택홀의 제2 부분 및 상기 제1 컨택홀의 제3 부분은 서로 일체화되어 하나의 홀을 형성할 수 있다.
상기 제1 컨택홀의 제3 부분은 상기 제2 도전층과 상기 기판의 두께 방향으로 비중첩할 수 있다.
상기 제2 도전층과 상기 제1 도전층 사이에는 상기 패시베이션층이 개재될 수 있다.
상기 기판 상에 배치된 반도체층; 상기 반도체층 상에 배치된 게이트 절연막; 상기 게이트 절연막 상에 배치된 게이트 도전층; 및 상기 게이트 도전층 상에 배치된 층간 절연막을 더 포함하되, 상기 제1 도전층은 상기 층간 절연막 상에 배치될 수 있다.
상기 제1 도전층은 트랜지스터의 제1 소스/드레인 전극을 포함하고, 상기 반도체층은 트랜지스터의 활성 물질층을 포함하고, 상기 트랜지스터의 제1 소스/드레인 전극은 상기 층간 절연막을 관통하는 제2 컨택홀을 통해 상기 트랜지스터의 활성 물질층과 연결될 수 있다.
상기 제2 컨택홀은 상기 트랜지스터의 제1 소스/드레인 전극 및 상기 트랜지스터의 활성 물질층과 중첩할 수 있다.
상기 제1 도전층은 트랜지스터의 제1 소스/드레인 전극을 포함하고, 상기 반도체층은 트랜지스터의 활성 물질층을 포함하고, 상기 트랜지스터의 제1 소스/드레인 전극은 상기 비아층 및 상기 층간 절연막을 관통하는 제2 컨택홀을 통해 상기 트랜지스터의 활성 물질층과 연결될 수 있다.
상기 제2 컨택홀은 상기 트랜지스터의 제1 소스/드레인 전극과 비중첩하고, 상기 트랜지스터의 활성 물질층과 중첩할 수 있다.
상기 다른 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 기판의 일면 상에 제1 도전층을 형성하는 단계, 상기 제1 도전층 상에 패시베이션층용 물질층을 전면 증착하는 단계, 상기 패시베이션층용 물질층 상에 제2 도전층용 물질층을 전면 증착하는 단계, 상기 제2 도전층용 물질층 상에 제1 마스크 패턴을 형성한 후, 상기 제1 마스크 패턴을 이용하여 상기 제2 도전층용 물질층과 상기 패시베이션층용 물질층을 순차 식각하여 제2 도전층 및 패시베이션층을 형성하는 단계, 상기 제2 도전층 상에 비아층을 형성하는 단계, 상기 비아층 상에 서로 이격되어 배치된 제1 전극, 제2 전극 및 연결 패턴을 포함하는 제3 도전층을 형성하는 단계, 및 양 단부가 각각 상기 제1 전극 및 상기 제2 전극 상에 놓이도록 발광 소자를 배치하는 단계를 포함하되, 상기 연결 패턴은 상기 비아층을 관통하는 제1 컨택홀을 통해 상기 제1 도전층 및 상기 제2 도전층을 전기적으로 연결한다.
상기 제2 도전층은 상기 패시베이션층의 상면을 커버하고, 상기 제1 컨택홀은 상기 제1 도전층의 일부 및 상기 제2 도전층의 일부를 노출할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치의 제조 방법에 의하면, 하프톤 마스크를 이용한 하나의 마스크 공정으로 영역별로 상이한 높이를 가지는 비아층을 형성함으로써, 본 발명의 비아층은 하부의 단차를 보상하는 단차 보상의 기능 및 발광 소자를 배치하기 위한 뱅크의 기능을 동시에 할 수 있다. 따라서, 비아층 상에 별도의 뱅크를 형성하는 추가적인 마스크 공정이 생략되어 표시 장치의 공정 효율이 개선될 수 있다.
또한, 제1 도전층 상에 배치된 패시베이션층과 제2 도전층은 하나의 마스크 공정으로 동일한 패턴으로 형성될 수 있다. 패시베이션층이 패시베이션층을 관통하며 제2 도전층과 제1 도전층을 연결하는 별도의 컨택홀을 포함하지 않음에도 불구하고, 비아층 상에 배치되는 제3 도전층이 비아층을 관통하는 컨택홀을 통해 제1 도전층과 제2 도전층을 사이드 컨택을 통해 서로 연결할 수 있다. 따라서, 제3 도전층을 제1 도전층과 제2 도전층을 연결하는 연결 전극으로 사용함에 따라, 패시베이션층을 관통하며 제1 도전층과 제2 도전층을 연결하는 컨택홀을 형성하기 위한 별도의 마스크 공정이 생략될 수 있다.
아울러, 패시베이션층을 제2 도전층과 동일한 마스크 공정을 통해 동일한 패턴으로 형성함에 따라, 제1 내지 제3 도전층을 서로 연결하는 복수의 컨택홀을 형성하기 위한 추가적인 식각 공정을 요하지 않으므로, 제1 도전층, 패시베이션층 및 제2 도전층의 표면의 손상을 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 3은 일 실시예에 따른 표시 장치의 단면도이다.
도 4는 도 3의 A 영역의 일 예를 나타낸 확대 단면도이다.
도 5는 일 실시예에 따른 발광 소자의 개략도이다.
도 6은 도 3의 B 영역의 일 예를 나타낸 확대 단면도이다.
도 7은 도 3의 B 영역의 다른 예를 나타낸 확대 단면도이다.
도 8 내지 도 17은 도 3의 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
도 18은 다른 실시예에 따른 표시 장치의 단면도이다.
도 19 내지 도 24는 도 18의 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
도 25는 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 26은 도 25의 C 영역의 일 예를 나타낸 확대 단면도이다.
도 27은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 28은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 29는 또 다른 실시예에 따른 표시 장치의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지 영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
이하, 표시 장치(10)를 설명하는 실시예의 도면에는 제1 방향(DR1), 제2 방향(DR2) 및 제3 방향(DR3)이 정의되어 있다. 제1 방향(DR1)과 제2 방향(DR2)은 하나의 평면 내에서 서로 수직한 방향일 수 있다. 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2)이 위치하는 평면에 수직한 방향일 수 있다. 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2) 각각에 대해 수직을 이룬다. 표시 장치(10)를 설명하는 실시예에서 제3 방향(DR3)은 표시 장치(10)의 두께 방향(또는 표시 방향)을 나타낸다.
표시 장치(10)는 평면상 제1 방향(DR1)이 제2 방향(DR2)보다 긴 장변과 단변을 포함하는 직사각형 형상을 가질 수 있다. 평면상 표시 장치(10)의 장변과 단변이 만나는 코너부는 직각일 수 있지만, 이에 제한되지 않으며, 라운드진 곡선 형상을 가질 수도 있다. 표시 장치(10)의 형상은 예시된 것에 제한되지 않고, 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 평면상 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등 기타 다른 형상을 가질 수도 있다.
표시 장치(10)의 표시면은 두께 방향인 제3 방향(DR3)의 일 측에 배치될 수 있다. 표시 장치(10)를 설명하는 실시예들에서 다른 별도의 언급이 없는 한, "상부"는 제3 방향(DR3) 일 측으로 표시 방향을 나타내고, "상면"은 제3 방향(DR3) 일 측을 향하는 표면을 나타낸다. 또한, "하부"는 제3 방향(DR3) 타 측으로 표시 방향의 반대 방향을 나타내고, 하면은 제3 방향(DR3) 타 측을 향하는 표면을 지칭한다. 또한, "좌", "우", "상", "하"는 표시 장치(10)를 평면에서 바라보았을 때의 방향을 나타낸다. 예를 들어, "우측"는 제1 방향(DR1) 일 측, "좌측"는 제1 방향(DR1) 타 측, "상측"은 제2 방향(DR2) 일 측, "하측"은 제2 방향(DR2) 타 측을 나타낸다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다.
표시 영역(DPA)의 형상은 표시 장치(10)의 형상을 추종할 수 있다. 예를 들어, 표시 영역(DPA)의 형상은 표시 장치(10)의 전반적인 형상과 유사하게 평면상 직사각형 형상을 가질 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있다. 예시적인 실시예에서, 각 화소(PX)는 무기 입자로 이루어진 복수의 발광 소자를 포함할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 2를 참조하면, 표시 장치(10)의 각 화소(PX)는 발광 영역(EMA) 및 비발광 영역(미도시)을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 출사되는 영역이고, 비발광 영역은 발광 소자(ED)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역으로 정의될 수 있다.
발광 영역(EMA)은 발광 소자(ED)가 배치된 영역 및 그 인접 영역을 포함할 수 있다. 또한, 발광 영역은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역을 더 포함할 수 있다.
각 화소(PX)는 비발광 영역에 배치된 제1 영역(CBA)을 더 포함할 수 있다. 제1 영역(CBA)은 일 화소(PX) 내에서 발광 영역(EMA)의 상측(또는 제2 방향(DR2) 일 측)에 배치될 수 있다. 제1 영역(CBA)은 제2 방향(DR2)으로 이웃하여 배치된 화소(PX)의 발광 영역(EMA) 사이에 배치될 수 있다.
제1 영역(CBA)은 제2 방향(DR2)을 따라 서로 이웃하는 각 화소(PX)에 포함되는 제1 전극(210) 및 제2 전극(220)이 각각 서로 분리되는 영역일 수 있다. 각 화소(PX)마다 배치되는 제1 및 제2 전극(210, 220)들은 제1 영역(CBA)에서 서로 분리되고, 제1 영역(CBA)에는 각 화소(PX) 마다 배치된 제1 및 제2 전극(210, 220)의 일부가 배치될 수 있다. 제1 영역(CBA)에는 발광 소자(ED)가 배치되지 않을 수 있다.
도 3은 일 실시예에 따른 표시 장치의 단면도이다.
도 3을 참조하면, 표시 장치(10)는 기판(SUB), 기판(SUB) 상에 배치된 복수의 도전층, 복수의 절연층 및 복수의 발광 소자(ED)를 포함할 수 있다.
기판(SUB)은 절연 기판일 수 있다. 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
베리어층(161)은 기판(SUB) 상에 배치될 수 있다. 베리어층(161)은 외부로부터 산소 및 수분이 트랜지스터(TR)로 유입되는 것을 방지하는 역할을 할 수 있다.
하부 금속층(110)은 기판(SUB) 상에 배치될 수 있다. 하부 금속층(110)은 외광으로부터 트랜지스터(TR)의 활성 물질층(ACT)을 보호하는 역할을 하는 차광층일 수 있다. 하부 금속층(110)은 광을 차단하는 재료를 포함할 수 있다. 예를 들어, 하부 금속층(110)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다.
하부 금속층(110)은 패턴화된 형상을 갖는다. 하부 금속층(110)은 하부에서 적어도 트랜지스터(TR)의 활성 물질층(ACT)의 채널 영역을 커버하도록 배치될 수 있고, 나아가 트랜지스터(TR)의 활성 물질층(ACT) 전체를 커버하도록 배치될 수 있다. 다만, 이에 제한되지 않고, 하부 금속층(110)은 생략될 수 있다.
버퍼층(162)은 하부 금속층(110) 상에 배치될 수 있다. 버퍼층(162)은 하부 금속층(110)이 배치된 기판(SUB)의 전면을 덮도록 배치될 수 있다. 버퍼층(162)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 트랜지스터(TR)를 보호하는 역할을 할 수 있다.
버퍼층(162)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(162)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
트랜지스터(TR)는 버퍼층(162) 상에 배치될 수 있고, 복수의 화소 각각의 화소 회로를 구성할 수 있다. 예를 들어, 트랜지스터(TR)는 화소 회로의 구동 트랜지스터 또는 스위칭 트랜지스터일 수 있다. 한편, 도면에서는 표시 장치(10)의 화소(PX)에 포함된 트랜지스터들 중 하나의 트랜지스터(TR)만을 도시하고 있으나, 이에 제한되지 않는다. 표시 장치(10)의 화소(PX)는 더 많은 수의 트랜지스터들을 포함할 수 있다. 예를 들어, 표시 장치(10)는 화소(PX)마다 2개 또는 3개의 트랜지스터들을 포함할 수도 있다.
반도체층은 버퍼층(162) 상에 배치될 수 있다. 반도체층은 트랜지스터(TR)의 활성 물질층(ACT)을 포함할 수 있다. 활성 물질층(ACT)은 하부 금속층(110)과 중첩하여 배치될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 예시적인 실시예에서, 반도체층이 다결정 실리콘을 포함하는 경우, 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 반도체층이 다결정 실리콘을 포함하는 경우, 활성 물질층(ACT)은 불순물로 도핑된 복수의 도핑 영역 및 이들 사이의 채널 영역을 포함할 수 있다. 다른 예시적인 실시예에서, 반도체층은 산화물 반도체를 포함할 수도 있다. 상기 산화물 반도체는 예를 들어, 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc Oxide, IGZO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다.
게이트 절연막(163)은 반도체층 상에 배치될 수 있다. 게이트 절연막(163)은 트랜지스터(TR)의 게이트 절연막으로 기능할 수 있다. 게이트 절연막(163)은 후술하는 게이트 전극(GE)을 포함하는 게이트 도전층과 동일한 패턴으로 형성될 수 있다. 게이트 절연막(163)의 측벽은 게이트 도전층의 측벽에 대체로 정렬될 수 있지만, 이에 제한되는 것은 아니다.
게이트 절연막(163)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
게이트 도전층은 게이트 절연막(163) 상에 배치될 수 있다. 게이트 도전층은 트랜지스터(TR)의 게이트 전극(GE)을 포함할 수 있다. 게이트 전극(GE)은 활성 물질층(ACT)의 채널 영역과 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 게이트 전극(GE)의 측벽은 하부에 배치된 게이트 절연막(163)0의 측벽에 대체로 정렬될 수 있으나, 이에 제한되는 것은 아니다.
게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 층간 절연막(164)은 게이트 도전층 상에 배치될 수 있다. 제1 층간 절연막(164)은 게이트 전극(GE)을 덮도록 배치될 수 있다. 제1 층간 절연막(164)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다.
제2 층간 절연막(165)은 제1 층간 절연막(164) 상에 배치될 수 있다. 제2 층간 절연막(165)은 제1 층간 절연막(164)에 의해 형성된 단차를 평탄화하는 역할을 할 수 있다. 제2 층간 절연막(165)은 유기 절연 물질을 포함할 수 있다. 다만, 이에 제한되지 않고, 제2 층간 절연막(165)은 생략될 수 있다.
제1 도전층(140)은 제2 층간 절연막(165) 상에 배치될 수 있다. 제1 도전층(140)은 트랜지스터(TR)의 제1 소스/드레인 전극(SD1) 및 제2 소스/드레인 전극(SD2)을 포함할 수 있다. 도면에는 도시하지 않았으나, 제1 도전층(140)은 데이터 라인을 더 포함할 수 있다.
트랜지스터(TR)의 제1 및 제2 소스/드레인 전극(SD1, SD2)은 각각 제2 층간 절연막(165) 및 제1 층간 절연막(164)을 관통하는 컨택홀(CNT2)을 통해 트랜지스터(TR)의 활성 물질층(ACT)의 양 단부 영역(예컨대, 트랜지스터(TR)의 활성 물질층(ACT)의 각 도핑 영역)과 전기적으로 연결될 수 있다. 또한, 트랜지스터(TR)의 제1 소스/드레인 전극(SD1)은 제2 층간 절연막(165), 제1 층간 절연막(164) 및 버퍼층(162)을 관통하는 또 다른 컨택홀(CNT1)을 통해 하부 금속층(110)과 전기적으로 연결될 수 있다.
제1 도전층(140)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
패시베이션층(166)은 제1 도전층(140) 상에 배치될 수 있다. 패시베이션층(166)은 트랜지스터(TR)의 상부에 마련되어, 제1 도전층(140)과 후술하는 제2 도전층(170) 사이의 층간 절연막으로 기능할 수 있다. 패시베이션층(166)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다.
패시베이션층(166)은 패턴화된 형상을 가질 수 있다. 일 실시예에서, 패시베이션층(166)은 후술하는 제2 도전층(170)과 동일한 패턴으로 형성될 수 있다. 패시베이션층(166)의 측벽은 제2 도전층(170)의 측벽에 대체로 정렬될 수 있다.
패시베이션층(166)은 제1 영역(166a), 제2 영역(166b) 및 제3 영역(166c)을 포함할 수 있다. 패시베이션층(166)의 제1 내지 제3 영역(166a, 166b, 166c)에 대한 상세한 설명은 후술하기로 한다.
제2 도전층(170)은 패시베이션층(166) 상에 배치될 수 있다. 제2 도전층(170)은 패시베이션층(166) 상에서 패시베이션층(166)의 상면을 커버하도록 배치될 수 있다. 제2 도전층(170)은 제1 전원 라인(171), 제2 전원 라인(172), 및 제1 도전 패턴(173)을 포함할 수 있다.
제1 전원 라인(171)에는 저전위 전압(또는 제1 전원 전압)이 공급되고, 제2 전원 라인(172)에는 제1 전원 라인(171)에 공급되는 저전위 전압보다 높은 고전위 전압(또는, 제2 전원 전압)이 공급될 수 있다.
제1 전원 라인(171)은 고전위 전압(제1 전원 전압)을 제1 전극(210)에 공급하도록 컨택홀(CNT31)을 통해 제1 전극(210)과 전기적으로 연결될 수 있다. 또한, 제1 전원 라인(171)은 표시 장치(10)의 제조 공정 중, 발광 소자(ED)를 정렬시키기 데에 필요한 정렬 신호가 인가될 수도 있다.
제2 전원 라인(172)은 트랜지스터(TR)의 제1 소스/드레인 전극(SD1)과 제3 방향(DR3)으로 중첩 배치될 수 있다. 제2 전원 라인(172)은 후술하는 연결 패턴(230)을 통해 트랜지스터(TR)의 제1 소스/드레인 전극(SD1)과 전기적으로 연결될 수 있다.
제1 도전 패턴(173)은 트랜지스터(TR)의 제2 소스/드레인 전극(SD2)과 제3 방향(DR3)으로 중첩 배치될 수 있다. 제1 도전 패턴(173)은 제2 전극(220)을 통해 트랜지스터(TR)의 제2 소스/드레인 전극(SD2)과 전기적으로 연결될 수 있다.
제2 도전층(170)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
패시베이션층(166)의 제1 영역(166a)은 제1 전원 라인(171)과 제2 층간 절연막(165) 사이에 배치될 수 있다. 패시베이션층(166)의 제1 영역(166a)은 제1 전원 라인(171)과 제2 층간 절연막(165) 사이에서 제2 층간 절연막(165)의 상면 상에 배치될 수 있다.
패시베이션층(166)의 제1 영역(166a)은 제1 전원 라인(171)과 동일한 패턴으로 형성될 수 있다. 패시베이션층(166)의 제1 영역(166a)의 측벽은 제1 전원 라인(171)의 측벽에 대체로 정렬될 수 있다.
패시베이션층(166)의 제2 영역(166b)은 제2 전원 라인(172)과 트랜지스터(TR)의 제1 소스/드레인 전극(SD1) 사이에 배치될 수 있다. 패시베이션층(166)의 제2 영역(166b)은 제2 전원 라인(172)과 트랜지스터(TR)의 제1 소스/드레인 전극(SD1) 사이에서 트랜지스터(TR)의 제1 소스/드레인 전극(SD1)의 상면 상에 배치될 수 있다.
패시베이션층(166)의 제2 영역(166b)은 제2 전원 라인(172)과 동일한 패턴으로 형성될 수 있다. 패시베이션층(166)의 제2 영역(166b)의 측벽은 제2 전원 라인(172)의 측벽에 대체로 정렬될 수 있다. 패시베이션층(166)의 제2 영역(166b)과 제2 전원 라인(172)은 트랜지스터(TR)의 제1 소스/드레인 전극(SD1)의 적어도 일부 영역을 제3 방향(DR3)으로 노출하도록 배치될 수 있다.
패시베이션층(166)의 제3 영역(166c)은 제1 도전 패턴(173)과 트랜지스터(TR)의 제2 소스/드레인 전극(SD2) 사이에 배치될 수 있다. 패시베이션층(166)의 제3 영역(166c)은 제1 도전 패턴(173)과 트랜지스터(TR)의 제2 소스/드레인 전극(SD2) 사이에서 트랜지스터(TR)의 제2 소스/드레인 전극(SD2)의 상면 상에 배치될 수 있다.
패시베이션층(166)의 제3 영역(166c)은 제1 도전 패턴(173)과 동일한 패턴으로 형성될 수 있다. 패시베이션층(166)의 제3 영역(166c)의 측벽은 제1 도전 패턴(173)의 측벽에 대체로 정렬될 수 있다. 패시베이션층(166)의 제3 영역(166c)과 제1 도전 패턴(173)은 트랜지스터(TR)의 제2 소스/드레인 전극(SD2)의 적어도 일부 영역을 제3 방향(DR3)으로 노출하도록 배치될 수 있다.
비아층(400)은 제2 도전층(170) 상에 배치된다. 비아층(400)은 제2 도전층(170)이 배치된 패시베이션층(166) 상에 배치될 수 있다. 비아층(400)은 제2 도전층(170)의 상면 및 측벽을 덮으며, 제2 도전층(170)의 측벽과 나란하게 정렬되는 패시베이션층(166)의 측벽도 덮도록 배치될 수 있다. 비아층(400)은 제2 도전층(170) 및 패시베이션층(166)의 외면을 덮을 수 있다. 비아층(400)은 유기 절연 물질을 포함할 수 있다. 비아층(400)은 감광성 물질을 더 포함할 수 있지만, 이에 제한되는 것은 아니다. 일 실시예에서, 비아층(400)은 폴리이미드(Polyimide, PI)와 같은 유기 물질을 포함할 수 있다.
비아층(400)은 대체로 평탄화 표면을 갖되, 영역별로 상이한 높이를 가질 수 있다. 비아층(400)은 단차를 포함할 수 있다. 비아층(400)은 영역별로 다른 높이를 갖는 단차 구조를 포함할 수 있다. 비아층(400)은 제1 높이를 갖는 제1 영역(410) 및 제1 높이보다 높은 제2 높이를 갖는 제2 영역(420)을 포함할 수 있다. 비아층(400)의 높이는 기판(SUB)의 일면과 같은 기준면으로부터 측정될 수 있다. 비아층(400)은 각 영역 내에서는 하부에 배치된 패턴의 형상이나 유무에 무관하게 대체로 평탄한 표면을 가질 수 있다. 각 영역의 경계에서 비아층(400)은 단차 구조를 가질 수 있다.
비아층(400)의 제1 영역(410)은 표시 영역(DPA)에서 발광 영역(EMA) 내에 배치될 수 있다. 비아층(400)의 제1 영역(410)은 표면 평탄화하는 역할을 하며, 복수의 발광 소자(ED)가 배치될 수 있다. 비아층(400)의 제2 영역(420)은 복수의 발광 소자(ED)가 배치되는 공간을 구획할 수 있다.
비아층(400)의 제1 영역(410)과 제2 영역(420) 사이에는 경사진 측면을 포함할 수 있다. 즉, 비아층(400)이 경사진 측면을 포함함으로써, 발광 소자(ED)에서 방출되어 비아층(400)의 측면을 향해 진행하는 광의 진행 방향을 상부 방향(예컨대, 표시 방향)으로 바꿀 수 있다. 비아층(400)은 복수의 발광 소자(ED)가 배치되는 공간을 제공함과 동시에 후술하는 발광 소자(ED)로부터 방출되는 광의 진행 방향을 표시 방향으로 바꾸는 반사 격벽의 역할을 할 수도 있다.
도면에서는 비아층(400)의 제1 영역(410)과 제2 영역(420) 사이에 배치된 경사진 측면이 선형의 형상으로 경사진 것을 도시하였으나. 이에 제한되지 않는다. 예를 들어, 비아층(400)의 측면은 곡률진 반원 또는 반타원의 형상을 가질 수도 있다.
비아층(400)은 비아층(400)을 관통하는 복수의 컨택홀(CNT31, CNT32, CNT33)을 포함할 수 있다. 상기 복수의 컨택홀(CNT31, CNT32, CNT33)은 제1 도전층(140)의 일부 및/또는 제2 도전층(170)의 일부를 노출할 수 있다.
구체적으로, 비아층(400)은 제1 전원 라인(171)의 일부를 노출하는 제1 컨택홀(CNT31), 제2 전원 라인(172), 패시베이션층(166)의 제2 영역(166b) 및 트랜지스터(TR)의 제1 소스/드레인 전극(SD1)의 일부를 노출하는 제2 컨택홀(CNT32) 및 제1 도전 패턴(173), 패시베이션층(166)의 제3 영역(166c) 및 트랜지스터(TR)의 제2 소스/드레인 전극(SD2)의 일부를 노출하는 제3 컨택홀(CNT33)을 포함할 수 있다.
제1 컨택홀(CNT31)은 제1 전원 라인(171)의 상면의 일부를 제3 방향으로 노출할 수 있다. 제1 컨택홀(CNT31)을 구성하는 비아층(400)의 측벽은 제1 전원 라인(171) 및 제1 전원 라인(171)의 하부에 배치된 패시베이션층(166)의 제1 영역(166a)과 제3 방향(DR3)으로 중첩할 수 있다.
제2 컨택홀(CNT32)은 평면상 제2 전원 라인(172) 및 트랜지스터(TR)의 제1 소스/드레인 전극(SD1)의 경계 영역을 포함하여 제2 전원 라인(172) 및 트랜지스터(TR)의 제1 소스/드레인 전극(SD1)과 제3 방향(DR3)으로 중첩할 수 있다.
제2 전원 라인(172)의 측벽과 제2 전원 라인(172)의 하부에 배치된 패시베이션층(166)의 제2 영역(166b)은 비아층(400)의 측벽과 함께 제2 컨택홀(CNT32)을 구성할 수 있다.
제3 컨택홀(CNT33)은 평면상 제1 도전 패턴(173) 및 트랜지스터(TR)의 제2 소스/드레인 전극(SD2)의 경계 영역을 포함하여 제1 도전 패턴(173) 및 트랜지스터(TR)의 제2 소스/드레인 전극(SD2)과 제3 방향(DR3)으로 중첩할 수 있다. 제1 도전 패턴(173)의 측벽과 제1 도전 패턴(173)의 하부에 배치된 패시베이션층(166)의 제3 영역(166c)은 비아층(400)의 측벽과 함께 제3 컨택홀(CNT33)을 구성할 수 있다.
도 2 및 도 3을 참조하면, 제3 도전층(200)은 비아층(400) 상에 배치될 수 있다. 제3 도전층(200)은 서로 이격된 제1 전극(210), 제2 전극(220) 및 연결 패턴(230)을 포함할 수 있다.
제1 전극(210)은 평면상 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 전극(210)은 발광 영역(EMA)을 가로지르도록 배치될 수 있다. 제1 전극(210)은 후술하는 제1 뱅크(600)의 일부 영역과 중첩하도록 평면상 제2 방향(DR2)으로 연장될 수 있다.
제1 전극(210)은 비아층(400)의 제1 영역(410) 및 제2 영역(420)에 배치될 수 있다. 제1 전극(210)은 비아층(400)의 제1 영역(410)과 제2 영역(420)의 상면뿐만 아니라 이들을 연결하는 비아층(400)의 경사진 측면을 덮도록 배치될 수 있다.
제1 전극(210)은 비아층(400)(구체적으로 비아층(400)의 제2 영역(420))을 관통하는 제1 컨택홀(CNT31)을 통해 제2 도전층(170)과 전기적으로 연결될 수 있다.
구체적으로, 제1 전극(210)은 비아층(400)의 제2 영역(420)을 관통하는 제1 컨택홀(CNT31)을 통해 제1 전원 라인(171)과 전기적으로 연결될 수 있다. 제1 컨택홀(CNT31)은 상술한 바와 같이 제1 전원 라인(171)의 상면의 일부를 노출할 수 있고, 제1 전극(210)은 제1 컨택홀(CNT31)을 통해 제1 전원 라인(171)의 상면과 연결될 수 있다.
제2 전극(220)은 제1 전극(210)과 제1 방향(DR1)으로 이격되어 배치될 수 있다. 제2 전극(220)은 평면상 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제2 전극(220)은 발광 영역(EMA)을 가로지르도록 배치될 수 있다. 제2 전극(220)은 제1 뱅크(600)의 일부 영역과 중첩하도록 평면상 제2 방향(DR2)으로 연장될 수 있다.
제2 전극(220)은 제1 전극(210)과 이격되되, 비아층(400)의 제1 영역(410) 및 제2 영역(420)에 배치될 수 있다. 제2 전극(220)은 비아층(400)의 제1 영역(410)과 제2 영역(420)의 상면뿐만 아니라 이들을 연결하는 비아층(400)의 경사진 측면을 덮도록 배치될 수 있다.
제2 전극(220)은 비아층(400)(구체적으로 비아층(400)의 제2 영역(420))을 관통하는 제3 컨택홀(CNT33)을 통해 제1 도전층(140) 및 제2 도전층(170)과 전기적으로 연결될 수 있다.
구체적으로, 제2 전극(220)은 비아층(400)의 제2 영역(420)을 관통하는 제3 컨택홀(CNT33)을 통해 제1 도전 패턴(173) 및 트랜지스터(TR)의 제2 소스/드레인 전극(SD2)과 전기적으로 연결될 수 있다. 제3 컨택홀(CNT33)은 상술한 바와 같이 제1 도전 패턴(173)의 상면 및 측벽의 일부와 트랜지스터(TR)의 제2 소스/드레인 전극(SD2)의 상면의 일부를 노출할 수 있고, 제2 전극(220)은 제3 컨택홀(CNT33)을 통해 제1 도전 패턴(173) 및 트랜지스터(TR)의 제2 소스/드레인 전극(SD2)의 상면과 각각 연결될 수 있다. 제3 컨택홀(CNT33)의 내부를 충진하는 제2 전극(220)은 제1 도전 패턴(173)의 상면 및 측벽, 패시베이션층(166)의 제3 영역(166c)의 측벽, 제2 소스/드레인 전극(SD2)의 상면에 각각 접촉할 수 있다.
제1 전극(210) 및 제2 전극(220)은 비아층(400)의 제1 영역(410) 상에서 서로 이격 대향하도록 배치될 수 있다.
제1 및 제2 전극(210, 220)은 각각 발광 소자(ED)들과 전기적으로 연결되고, 발광 소자(ED)가 광을 방출하도록 소정의 전압이 인가될 수 있다. 예를 들어, 제1 및 제2 전극(210, 220)은 후술하는 접촉 전극(710, 720)을 통해 비아층(400)의 제1 영역(410) 상에 배치되는 발광 소자(ED)와 전기적으로 연결되고, 제1 및 제2 전극(210, 220)들로 인가된 전기 신호를 접촉 전극(710, 720)을 통해 발광 소자(ED)에 전달할 수 있다.
연결 패턴(230)은 비아층(400)의 제2 영역(420) 상에 배치될 수 있다. 연결 패턴(230)은 비아층(400)의 제2 영역(420) 상에 배치되되, 제1 전극(210) 및 제2 전극(220)과 이격 배치될 수 있다.
연결 패턴(230)은 제2 컨택홀(CNT32)을 통해 제1 도전층(140)과 제2 도전층(170)을 서로 전기적으로 연결시키는 역할을 할 수 있다. 연결 패턴(230)은 비아층(400)(구체적으로 비아층(400)의 제2 영역(420))을 관통하는 제2 컨택홀(CNT32)을 통해 제1 도전층(140) 및 제2 도전층(170)과 전기적으로 연결할 수 있다.
구체적으로, 연결 패턴(230)은 비아층(400)의 제2 영역(420)을 관통하는 제2 컨택홀(CNT32)을 통해 제1 도전층(140)의 트랜지스터(TR)의 제1 소스/드레인 전극(SD1)과 제2 도전층(170)의 제2 전원 라인(172)을 서로 전기적으로 연결할 수 있다.
제2 컨택홀(CNT32)은 상술한 바와 같이 제2 전원 라인(172)의 상면 및 측벽의 일부와 트랜지스터(TR)의 제1 소스/드레인 전극(SD1)의 상면의 일부를 노출할 수 있고, 연결 패턴(230)은 제2 컨택홀(CNT32)을 통해 제2 전원 라인(172) 및 트랜지스터(TR)의 제1 소스/드레인 전극(SD1)의 상면과 각각 연결될 수 있다. 제2 컨택홀(CNT32)의 내부를 충진하는 연결 패턴(230)은 제2 전원 라인(172)의 상면 및 측벽, 패시베이션층(166)의 제2 영역(166b)의 측벽, 트랜지스터(TR)의 제1 소스/드레인 전극(SD1)의 상면에 각각 접촉할 수 있다.
제3 도전층(200)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 제3 도전층(200)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 제3 도전층(200)이 반사율이 높은 전도성 물질을 포함함으로써, 발광 소자(ED)에서 방출되어 비아층(400)의 제1 영역(410)과 제2 영역(420) 사이에 위치하는 비아층(400)의 경사진 측면 상에 배치된 제1 전극(210) 및 제2 전극(220)으로 진행하는 광을 표시 방향(예컨대, 제3 방향(DR3))으로 반사시킬 수 있다.
다만, 이에 제한되지 않고 제3 도전층(200)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 제3 도전층(200)은 각각 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 제3 도전층(200)은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 제3 도전층(200)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
제1 절연층(510)은 제3 도전층(200) 상에 배치될 수 있다. 제1 절연층(510)은 제3 도전층(200)의 제1 전극(210), 제2 전극(220) 및 연결 패턴(230)을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 구체적으로, 제3 도전층(200)은 제1 전극(210)과 제2 전극(220) 사이의 영역을 포함하여 제1 전극(210)과 제2 전극(220) 상에 배치되어 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(510)의 연결 패턴(230)의 상부를 완전히 덮어, 연결 패턴(230)을 제1 및 제2 전극(210, 220)과 상호 절연시킬 수 있다. 제1 절연층(510)은 제1 절연층(510) 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
예시적인 실시예에서, 제1 절연층(510)에는 제1 전극(210) 및 제2 전극(220)의 일부를 노출하는 제1 및 제2 개구부(OP11, OP12)가 형성될 수 있다. 제1 개구부(OP11)는 비아층(400)의 제2 영역(420) 및 제1 전극(210)과 제3 방향(DR3)으로 중첩되는 영역에 형성될 수 있다. 제2 개구부(OP12)는 비아층(400)의 제2 영역(420) 및 제2 전극(220)과 제3 방향(DR3)으로 중첩되는 영역에 형성될 수 있다. 후술하는 제1 접촉 전극(710)은 제1 절연층(510)을 관통하는 제1 개구부(OP11)를 통해 제1 전극(210)과 접촉하고, 제2 접촉 전극(720)은 제1 절연층(510)을 관통하는 제2 개구부(OP12)를 통해 제2 전극(220)과 접촉할 수 있다.
제1 뱅크(600)는 제1 절연층(510) 상에 배치될 수 있다. 제1 뱅크(600)는 제1 절연층(510)이 배치된 비아층(400)의 제2 영역(420)의 상면 상에 배치될 수 있다. 제1 뱅크(600)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 격자형 패턴으로 배치될 수 있다. 제1 뱅크(600)는 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하기 위한 잉크젯 프린팅 공정에서 발광 소자(ED)를 포함하는 잉크가 인접한 화소(PX)로 넘치는 것을 방지하는 기능을 수행할 수 있다.
발광 소자(ED)는 비아층(400)의 제1 영역(410) 상에 배치될 수 있다. 발광 소자(ED)는 비아층(400)의 제1 영역(410) 상에 배치된 제1 절연층(510) 상에 배치될 수 있다.
발광 소자(ED)는 발광 소자(ED)의 연장 방향으로의 양 단부가 각각 제1 전극(210) 및 제2 전극(220) 상에 놓이도록 제1 절연층(510) 상에 배치될 수 있다. 발광 소자(ED)가 연장된 방향은 각 전극(210, 220)들이 연장된 방향과 실질적으로 수직을 이룰 수 있다. 다만, 이에 제한되지 않고, 복수의 발광 소자(ED) 중 일부는 발광 소자(ED)가 연장된 방향이 제1 및 제2 전극(210, 220)이 연장된 방향과 실질적으로 수직을 이루도록 배치되고, 복수의 발광 소자(ED) 중 다른 일부는 발광 소자(ED)가 연장된 방향이 제1 및 제2 전극(210, 220)이 연장된 방향과 비스듬하도록 배치될 수도 있다.
제2 절연층(520)은 발광 소자(ED) 상에 부분적으로 배치될 수 있다. 제2 절연층(520)은 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되되, 발광 소자(ED)의 양 단부는 덮지 않도록 배치될 수 있다.
발광 소자(ED) 상에 배치된 제2 절연층(520)의 일부 영역은 평면상 제1 절연층(510) 상에서 제2 방향(DR2)으로 연장되어 배치됨으로써 각 화소(PX) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(520)은 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)를 고정시키는 역할을 할 수 있다.
제1 접촉 전극(710)은 제1 전극(210) 상에 배치될 수 있다. 제1 접촉 전극(710)은 일 방향으로 연장된 형상을 가질 수 있다. 제1 접촉 전극(710)은 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 접촉 전극(710)은 각 화소(PX)의 발광 영역(EMA) 내에서 스트라이프형 패턴을 형성할 수 있다.
제1 접촉 전극(710)은 제1 전극(210) 및 발광 소자(ED)의 일 단부와 접촉할 수 있다. 제1 접촉 전극(710)은 제1 전극(210) 상에 배치되어, 일부 영역은 제1 절연층(510)에 형성된 제1 개구부(OP11)가 노출하는 제1 전극(210)의 일면과 접촉하고 다른 일부 영역은 발광 소자(ED)의 일 단부와 접촉할 수 있다. 제1 접촉 전극(710)은 발광 소자(ED)의 일 단부 및 제1 전극(210)과 각각 접촉함으로써, 발광 소자(ED)와 제1 전극(210)을 전기적으로 연결하는 역할을 할 수 있다. 제1 접촉 전극(710)은 발광 소자(ED)의 일 단부로부터 제2 절연층(520) 측으로 연장되어 제2 절연층(520)의 측면 상에도 배치될 수 있다. 또한, 제1 접촉 전극(710)은 후술하는 제3 절연층(530) 측으로 연장되어 제3 절연층(530)의 일부 영역 상에도 배치될 수 있다.
제2 접촉 전극(720)은 제2 전극(220) 상에 배치될 수 있다. 제2 접촉 전극(720)은 일 방향으로 연장된 형상을 가질 수 있다. 제2 접촉 전극(720)은 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제2 접촉 전극(720)은 각 화소(PX)의 발광 영역(EMA) 내에서 스트라이프형 패턴을 형성할 수 있다. 제2 접촉 전극(720)은 제1 접촉 전극(710)과 제1 방향(DR1)으로 이격 대향하도록 배치될 수 있다.
제2 접촉 전극(720)은 제2 전극(220) 및 발광 소자(ED)의 타 단부와 접촉할 수 있다. 제2 접촉 전극(720)은 제2 전극(220) 상에 배치되어, 일부 영역은 제1 절연층(510)에 형성된 제2 개구부(OP12)가 노출하는 제2 전극(220)의 일면과 접촉하고 다른 일부 영역은 발광 소자(ED)의 타 단부와 접촉할 수 있다. 제2 접촉 전극(720)은 발광 소자(ED)의 타 단부 및 제2 전극(220)과 각각 접촉함으로써, 발광 소자(ED)와 제2 전극(220)을 전기적으로 연결하는 역할을 할 수 있다. 제2 접촉 전극(720)은 발광 소자(ED)의 타 단부로부터 제2 절연층(520) 측으로 연장되어 제2 절연층(520)의 상면 및 측면 상에도 배치될 수 있다.
제1 및 제2 접촉 전극(710, 720)은 각각 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 제1 및 제2 접촉 전극(710, 720)은 각각 투명성 전도성 물질을 포함할 수 있으나, 이에 제한되지 않는다.
제3 절연층(530)은 제2 접촉 전극(720) 상에 배치될 수 있다. 제3 절연층(530)은 제2 접촉 전극(720)을 덮도록 배치될 수 있다. 제1 전극(210)이 배치된 측에 배치된 제3 절연층(530)과 제2 절연층(520)의 일 단부면은 서로 나란하게 정렬될 수 있다.
제3 절연층(530)은 제1 접촉 전극(710)과 제2 접촉 전극(720)을 전기적으로 상호 절연시킬 수 있다. 제3 절연층(530)은 제2 접촉 전극(720)을 덮도록 배치되되, 발광 소자(ED)가 제1 접촉 전극(710)과 접촉할 수 있도록 발광 소자(ED)의 일 단부 상에는 배치되지 않을 수 있다.
제1 접촉 전극(710)과 제2 접촉 전극(720)은 서로 다른 층에 배치될 수 있다. 제1 접촉 전극(710)은 일부분이 발광 소자(ED) 상에 배치된 제3 절연층(530) 상에 직접 배치되고, 제2 접촉 전극(720)은 일부분이 제2 절연층(520) 상에 직접 배치되어, 제1 접촉 전극(710)과 제2 접촉 전극(720) 사이에는 제3 절연층(530)이 개재될 수 있다.
제4 절연층(540)은 기판(SUB) 상에 전면적으로 배치될 수 있다. 제4 절연층(540)은 기판(SUB) 상에 배치된 부재들 외부 환경에 대하여 보호하는 기능을 할 수 있다.
도 4는 도 3의 A 영역의 일 예를 나타낸 확대 단면도이다.
이하, 제1 내지 제3 도전층(140, 170, 200)과 패시베이션층(166) 및 비아층(400) 사이의 관계에 대하여 상세히 설명하기로 한다.
상술한 바와 같이, 제1 도전층(140) 상에는 동일한 패턴으로 형성된 패시베이션층(166) 및 제2 도전층(170)이 배치되고, 상기 제2 도전층(170) 상에는 비아층(400)이 배치될 수 있다. 상기 비아층(400) 상에는 제3 도전층(200)이 배치될 수 있다. 제3 도전층(200) 중 적어도 일부 영역은 비아층(400)을 관통하는 컨택홀을 통해 제1 도전층(140)과 제2 도전층(170)을 전기적으로 연결할 수 있다. 상기 비아층(400)의 제2 영역(420)을 관통하는 컨택홀(CNT32, CNT33)은 제1 도전층(140)의 상면의 일부, 제2 도전층(170)의 일측벽(측면) 및 상면의 일부, 및 제2 도전층(170)의 일측벽과 나란하게 정렬된 패시베이션층(166)의 일측벽을 제3 방향(DR3)으로 노출할 수 있다.
제3 도전층(200) 중 일부는 상기 제1 도전층(140)의 상면의 일부와 제2 도전층(170)의 일측벽 및 상면의 일부와 접촉함으로써, 제1 도전층(140)과 제2 도전층(170)을 상호 전기적으로 연결할 수 있다.
제1 도전층(140)과 제2 도전층(170) 사이에는 패시베이션층(166)이 개재될 수 있다. 상기 패시베이션층(166)이 제2 도전층(170)과 동일한 패턴으로 형성됨에 따라, 제2 도전층(170)의 상면 및 일측벽을 노출하는 컨택홀을 형성하는 공정에서, 패시베이션층(166)을 식각하는 공정이 생략되어 제1 도전층(140)과 제2 도전층(170) 사이의 사이드 컨택 공정이 용이할 수 있다.
이하, 도 3 및 도 4를 참조하여, 제1 내지 제3 도전층(140, 170, 200)과 패시베이션층(166) 및 비아층(400) 사이의 관계에 대하여, 연결 패턴(230)과 하부에 배치된 제2 전원 라인(172) 및 트랜지스터(TR)의 제1 소스/드레인 전극(SD1)을 대표로 설명하기로 한다.
구체적으로, 제3 도전층(200)에 포함되는 연결 패턴(230)은 비아층(400)을 관통하는 제2 컨택홀(CNT32)을 통해 제1 도전층(140)과 제2 도전층(170)을 전기적으로 연결할 수 있다. 연결 패턴(230)은 비아층(400)의 제2 영역(420) 상에 배치되어, 비아층(400)의 제2 영역(420)을 관통하는 제2 컨택홀(CNT32)을 통해 제2 도전층(170)에 포함된 제2 전원 라인(172)과 제1 도전층(140)에 포함된 트랜지스터(TR)의 제1 소스/드레인 전극(SD1)을 전기적으로 연결할 수 있다.
제2 컨택홀(CNT32)의 내측벽은 제2 전원 라인(172), 패시베이션층(166)의 제2 영역(166b) 및 트랜지스터(TR)의 제1 소스/드레인 전극(SD1)과 중첩하도록 배치될 수 있다. 제2 컨택홀(CNT32)은 제1 도전층(140)에 포함된 트랜지스터(TR)의 제1 소스/드레인 전극(SD1)의 상면의 일부 영역, 패시베이션층(166)의 제2 영역(166b)의 일측벽, 및 제2 도전층(170)의 제2 전원 라인(172)의 일측벽 및 상면의 일부를 노출할 수 있다. 상기 제2 컨택홀(CNT32)이 노출하는 트랜지스터(TR)의 제1 소스/드레인 전극(SD1)의 상면의 일부 영역은 제2 전원 라인(172)과 패시베이션층(166)의 제2 영역(166b)이 노출하는 영역과 제3 방향(DR3)으로 중첩할 수 있다. 연결 패턴(230)은 제2 컨택홀(CNT32)을 통해 제3 방향(DR3)으로 노출된 제2 전원 라인(172)의 일측벽, 제2 전원 라인(172)의 상면의 일부, 패시베이션층(166)의 제2 영역(166b) 및 제1 소스/드레인 전극(SD1)의 상면의 일부와 접촉할 수 있다.
제2 컨택홀(CNT32)은 구성하는 부재의 측벽에 따라 제1 부분(CNT32a), 제2 부분(CNT32b) 및 제3 부분(CNT32c)을 포함할 수 있다. 제2 컨택홀(CNT32)의 제1 부분(CNT32a)은 비아층(400)의 측벽으로 구성되고, 제2 컨택홀(CNT32)의 제2 부분(CNT32b)은 제2 전원 라인(172)의 측벽(또는 측면) 및 비아층(400)의 측벽으로 구성되고, 제2 컨택홀(CNT32)의 제3 부분(CNT32c)은 패시베이션층(166)의 제2 영역(166b)의 측벽 및 비아층(400)의 측벽으로 구성될 수 있다. 상기 제2 컨택홀(CNT32)의 제1 내지 제3 부분(CNT32a, CNT32b, CNT32c)은 일체화되어 하나의 홀을 형성할 수 있다.
제2 컨택홀(CNT32)의 제1 부분(CNT32a)의 폭은 제2 컨택홀(CNT32)의 제2 및 제3 부분(CNT32b, CNT32c)의 폭보다 클 수 있다. 제2 컨택홀(CNT32)의 제2 부분(CNT32b)의 폭은 제2 컨택홀(CNT32)의 제3 부분(CNT32c)의 폭보다 클 수 있다. 즉, 제2 컨택홀(CNT32)은 하부 방향(즉, 제3 방향(DR3)의 반대 방향)으로 갈수록 폭이 작아지되, 제2 컨택홀(CNT32)의 제2 부분(CNT32b)에서 계단 형상을 가질 수 있다.
패시베이션층(166)의 제2 영역(166b)의 측벽(또는 측면) 및 비아층(400)의 측벽으로 구성된 제2 컨택홀(CNT32)의 제3 부분(CNT32c)은 제2 도전층(170)과 제3 방향(DR3)으로 비중첩할 수 있다. 구체적으로, 제2 컨택홀(CNT32)의 제3 부분(CNT32c)은 제2 전원 라인(172)과 제3 방향(DR3)으로 비중첩할 수 있다. 즉, 제2 컨택홀(CNT32)의 제3 부분(CNT32c)은 제2 전원 라인(172)과 트랜지스터(TR)의 제1 소스/드레인 전극(SD1) 사이에 개재되지 않을 수 있다. 본 실시예에서, 제1 도전층(140)과 제2 도전층(170) 사이에 개재된 패시베이션층(166)은 상기 패시베이션층(166)을 관통하는 컨택홀을 포함하지 않을 수 있다.
연결 패턴(230) 상에 배치된 제1 절연층(510)은 연결 패턴(230)을 완전히 덮도록 배치될 수 있다. 연결 패턴(230)이 제1 절연층(510)에 의해 완전히 덮혀져 연결 패턴(230)은 제1 전극(210) 및 제2 전극(220)과 전기적으로 절연될 수 있다.
도 5는 일 실시예에 따른 발광 소자의 개략도이다.
도 5를 참조하면, 발광 소자(ED)는 입자형 소자로서, 소정의 종횡비를 갖는 로드 또는 원통형 형상일 수 있다. 발광 소자(ED)의 길이는 발광 소자(ED)의 직경보다 크며, 종횡비는 6:5 내지 100:1일 수 있지만, 이에 제한되는 것은 아니다.
발광 소자(ED)는 나노미터(nano-meter) 스케일(1nm 이상 1um 미만) 내지 마이크로미터(micro-meter) 스케일(1um 이상 1mm 미만)의 크기를 가질 수 있다. 일 실시예에서, 발광 소자(ED)는 직경과 길이가 모두 나노미터 스케일의 크기를 갖거나, 모두 마이크로미터 스케일의 크기를 가질 수 있다. 몇몇 다른 실시예에서, 발광 소자(ED)의 직경은 나노미터 스케일의 크기를 갖는 반면, 발광 소자(ED)의 길이는 마이크로미터 스케일의 크기를 가질 수 있다. 몇몇 실시예에서, 일부의 발광 소자(ED)는 직경 및/또는 길이가 나노미터 스케일의 크기를 갖는 반면, 다른 일부의 발광 소자(ED)는 직경 및/또는 길이가 마이크로미터 스케일의 크기를 가질 수도 있다.
일 실시예에서, 발광 소자(ED)는 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 복수의 반도체층을 포함할 수 있다. 예를 들어, 무기 발광 다이오드는 제1 도전형(예컨대, n형) 반도체층, 제2 도전형(예컨대, p형) 반도체층 및 이들 사이에 개재된 활성 반도체층을 포함할 수 있다. 활성 반도체층은 제1 도전형 반도체층과 제2 도전형 반도체층으로부터 각각 정공과 전자를 제공받으며, 활성 반도체층에 도달한 정공과 전자는 상호 결합하여 발광할 수 있다.
일 실시예에서, 상술한 반도체층들은 발광 소자(ED)의 길이 방향을 따라 순차 적층될 수 있다. 발광 소자(ED)는 도 5에 도시된 바와 같이, 길이 방향으로 순차 적층된 제1 반도체층(31), 소자 활성층(33), 및 제2 반도체층(32)을 포함할 수 있다. 제1 반도체층(31), 소자 활성층(33), 및 제2 반도체층(32)은 각각 상술한 제1 도전형 반도체층, 활성 반도체층 및 제2 도전형 반도체층일 수 있다.
제1 반도체층(31)은 제1 도전형 도펀트가 도핑될 수 있다. 제1 도전형 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체층(31)은 n형 Si로 도핑된 n-GaN일 수 있다.
제2 반도체층(32)은 소자 활성층(33)을 사이에 두고 제1 반도체층(31)과 이격되어 배치될 수 있다. 제2 반도체층(32)은 Mg, Zn, Ca, Se, Ba 등과 같은 제2 도전형 도펀트가 도핑되어 있을 수 있다. 예시적인 실시예에서, 제2 반도체층(32)은 p형 Mg로 도핑된 p-GaN일 수 있다.
소자 활성층(33)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 상술한 것처럼, 소자 활성층(33)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다.
몇몇 실시예에서, 소자 활성층(33)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다.
소자 활성층(33)에서 방출되는 광은 발광 소자(ED)의 길이 방향 외부면뿐만 아니라, 양 측면으로도 방출될 수 있다. 즉, 소자 활성층(33)에서 방출되는 광은 하나의 방향으로 출광 방향이 제한되지 않는다.
발광 소자(ED)는 제2 반도체층(32) 상에 배치된 소자 전극층(37)을 더 포함할 수 있다. 소자 전극층(37)은 제2 반도체층(32)과 접촉할 수 있다. 소자 전극층(37)은 오믹(Ohmic) 접촉 전극일 수 있지만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다.
소자 전극층(37)은 제1 반도체층(31) 및 제2 반도체층(32)에 전기 신호를 인가하기 위해 발광 소자(ED)의 양 단부와 접촉 전극(710, 720)이 전기적으로 연결될 때, 제2 반도체층(32)과 전극 사이에 배치되어 저항을 감소시키는 역할을 할 수 있다. 소자 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 소자 전극층(37)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다.
발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 소자 활성층(33) 및/또는 소자 전극층(37)의 외주면을 감싸는 소자 절연막(38)을 더 포함할 수 있다. 소자 절연막(38)은 적어도 소자 활성층(33)의 외면을 둘러싸도록 배치되고, 발광 소자(ED)가 연장된 일 방향으로 연장될 수 있다. 소자 절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 소자 절연막(38)은 절연 특성을 가진 물질들로 이루어져 소자 활성층(33)이 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 소자 절연막(38)은 소자 활성층(33)을 포함하여 제1 및 제2 반도체층(31, 32)의 외주면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
도 6은 도 3의 B 영역의 일 예를 나타낸 확대 단면도이다.
이하, 도 6을 참조하여 발광 소자(ED)의 양 단부와 제1 및 제2 접촉 전극(710, 720) 사이의 접촉 관계를 설명하기로 한다.
상술한 바와 같이, 발광 소자(ED)는 서로 다른 도전형으로 도핑된 반도체층들(31, 32)을 포함할 수 있다. 발광 소자(ED)는 복수의 반도체층(31, 32)들을 포함하여 제1 및 제2 전극(210, 220) 상에 생성되는 전계의 방향에 따라 일 단부가 특정 방향을 향하도록 배향될 수 있다. 구체적으로, 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있고, 발광 소자(ED)의 연장 방향으로의 양 단부는 각각 제1 전극(210) 및 제2 전극(220) 상에 배치될 수 있다.
발광 소자(ED)는 연장된 일 방향이 기판(SUB)과 평행하도록 배치되고, 발광 소자(ED)에 포함된 복수의 반도체층들은 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 구체적으로, 발광 소자(ED)는 양 단부를 가로지르는 단면상 제1 반도체층(31), 소자 활성층(33), 제2 반도체층(32) 및 소자 전극층(37)이 기판(SUB)의 일면과 수평한 방향으로 순차적으로 형성될 수 있다. 발광 소자(ED)는 제1 반도체층(31)이 위치한 발광 소자(ED)의 일 단부가 제1 전극(210) 상에 놓이고, 제2 반도체층(32)이 위치하는 발광 소자(ED)의 타 단부가 제2 전극(220) 상에 놓이도록 정렬될 수 있다. 다만, 이에 제한되지 않고 몇몇 발광 소자(ED)는 제1 반도체층(31)이 위치한 발광 소자(ED)의 일 단부가 제2 전극(220) 상에 놓이고, 제2 반도체층(32)이 위치하는 발광 소자(ED)의 타 단부가 제1 전극(210) 상에 놓일 수도 있다.
제2 절연층(520)이 노출하는 발광 소자(ED)의 양 단부는 각각 제1 접촉 전극(710) 및 제2 접촉 전극(720)과 접촉할 수 있다.
제1 접촉 전극(710)은 발광 소자(ED)의 일 단부와 접촉할 수 있다. 제1 접촉 전극(710)은 발광 소자(ED)의 일 단부에 놓인 제1 반도체층(31)과 접촉할 수 있다.
제2 접촉 전극(720)은 발광 소자(ED)의 타 단부와 접촉할 수 있다. 제2 접촉 전극(720)은 발광 소자(ED)의 타 단부에 놓인 소자 전극층(37)과 접촉할 수 있다. 제2 접촉 전극(720)은 발광 소자(ED)의 소자 전극층(37)을 통해 제2 반도체층(32)과 전기적으로 연결될 수 있다.
제1 반도체층(31)이 위치하는 발광 소자(ED)의 일 단부는 제1 접촉 전극(710)을 통해 제1 전극(210)과 전기적으로 연결되고, 제2 반도체층(32)이 위치하는 발광 소자(ED)의 타 단부는 제2 접촉 전극(720)을 통해 제2 전극(220)과 전기적으로 연결될 수 있다. 즉, 발광 소자(ED)는 양 단부가 각각 제1 접촉 전극(710) 및 제2 접촉 전극(720)과 접촉함으로써, 제1 및 제2 전극(210, 220)으로부터 전기신호를 인가받을 수 있고, 상기 전기 신호에 따라 발광 소자(ED)의 소자 활성층(33)으로부터 광이 방출될 수 있다.
도 7은 도 3의 B 영역의 다른 예를 나타낸 확대 단면도이다.
도 7을 참조하면, 본 실시예는 제3 절연층(530)이 생략되는 점이 도 6의 실시예와 차이점이다.
구체적으로, 제1 접촉 전극(710) 및 제2 접촉 전극(720)은 제2 절연층(520) 상에 직접 배치될 수 있다. 제1 접촉 전극(710)과 제2 접촉 전극(720)은 제2 절연층(520) 상에서 서로 이격되어 제2 절연층(520)의 일부를 노출할 수 있다. 제1 접촉 전극(710)과 제2 접촉 전극(720)에 의해 노출된 제2 절연층(520)은 상기 노출된 영역에서 제4 절연층(540)과 접촉할 수 있다.
본 실시예에서, 표시 장치(10)는 제3 절연층(530)이 생략되더라도 제2 절연층(520)이 유기 절연 물질을 포함하여 발광 소자(ED)를 고정시키는 기능을 수행할 수 있다. 또한, 제1 접촉 전극(710)과 제2 접촉 전극(720)은 하나의 마스크 공정에 의해 패터닝되어 동시에 형성될 수 있다. 따라서, 제1 접촉 전극(710)과 제2 접촉 전극(720)을 형성하기 위해 추가적인 마스크 공정을 요하지 않으므로, 공정 효율이 개선될 수 있다. 본 실시예는 제3 절연층(530)이 생략된 점을 제외하고는 도 6의 실시예와 동일한 바, 중복되는 설명은 생략하기로 한다.
이하, 상기한 도 3의 실시예에 따른 표시 장치(10)의 제조 방법에 대해 설명한다.
도 8 내지 도 17은 도 3의 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
먼저, 도 8을 참조하면, 기판(SUB) 상에 패턴화된 하부 금속층(110), 패턴화된 반도체층, 패턴화된 게이트 도전층, 제1 및 제2 층간 절연막용 물질층(164', 165')을 형성한다.
구체적으로, 기판(SUB)의 일면 상에 전면적으로 베리어층(161)을 형성하고, 상기 베리어층(121)의 일면 상에 패턴화된 하부 금속층(110)을 형성한다. 패턴화된 하부 금속층(110)은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 베리어층(121) 상에 하부 금속층용 물질층을 전면 증착한 후, 포토리소그래피 공정을 통해 패터닝하여 도 8에 도시된 바와 같이 하부 금속층(110)을 형성할 수 있다.
이어, 하부 금속층(110)이 형성된 베리어층(161)의 일면 상에 전면적으로 버퍼층용 물질층(162')을 형성한다. 이어, 버퍼층용 물질층(162') 상에 트랜지스터(TR)의 활성 물질층(ACT)을 포함하는 패턴화된 반도체층을 형성한다. 반도체층은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 버퍼층용 물질층(162') 상에 반도체층용 물질층을 전면 증착한 후, 포토리소그래피 공정을 통해 패터닝하여 도 8에 도시된 바와 같은 트랜지스터(TR)의 활성 물질층(ACT)을 포함하는 패턴화된 반도체층을 형성할 수 있다.
이어, 반도체층이 형성된 버퍼층용 물질층(162') 상에 패턴화된 게이트 절연막(163)과 패턴화된 게이트 도전층을 형성한다. 상술한 바와 같이 상기 패턴화된 게이트 도전층은 트랜지스터(TR)의 게이트 전극(GE)을 포함할 수 있다. 패턴화된 게이트 절연막(163)과 게이트 도전층은 하나의 마스크 공정으로 형성될 수 있다. 구체적으로, 반도체층이 형성된 버퍼층용 물질층(162') 상에 게이트 절연막용 물질층을 전면 증착한다. 이어, 게이트 절연막용 물질층 상에 게이트 도전층용 물질층을 증착한다. 이어, 게이트 도전층용 물질층 상에 포토레지스트층을 도포하고, 노광 및 현상을 통해 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 이용하여 게이트 도전층용 물질층 및 게이트 절연막용 물질층을 순차 식각한다. 이후, 포토레지스트 패턴을 스트립 또는 애슁 공정을 통해 제거한다. 이상에서는 포토레지스트 패턴을 게이트 절연막(163) 패터닝까지 식각 마스크로 이용하는 경우를 예시하였지만, 패터닝된 상위 층(예를 들어, 패턴화된 게이트 도전층)이 하위 층(예를 들어, 게이트 절연막용 물질층)을 식각하기 위한 하드 마스크로 사용될 수도 있다. 이 경우, 포토레지스트 패턴은 하드 마스크와 함께 식각 마스크로 사용될 수 있다. 다른 예로, 하드 마스크를 형성한 후 포토레지스트 패턴을 제거하고 상기 하드 마스크를 식각 마스크로 이용하여 하위 층을 식각할 수도 있다.
이어, 게이트 도전층이 형성된 버퍼층용 물질층(162') 상에 제1 층간 절연막용 물질층(164') 및 제2 층간 절연막용 물질층(165')을 순차 적층한다. 층간 절연막용 물질층(164') 및 제2 층간 절연막용 물질층(165')은 게이트 도전층이 형성된 버퍼층용 물질층(162') 상에 전면 증착하여 형성할 수 있다.
이어, 도 9를 참조하면, 제1 층간 절연막(164) 및 제2 층간 절연막(165)을 관통하는 복수의 컨택홀(CNT2)과 제1 층간 절연막(164), 제2 층간 절연막(165) 및 버퍼층(162)을 관통하는 복수의 컨택홀(CNT1)을 형성한다.
구체적으로, 하부 금속층(110)의 일부를 노출하는 컨택홀(CNT1)과 트랜지스터(TR)의 활성 물질층(ACT)을 포함하는 반도체층의 일부(소스 영역과 드레인 영역)을 노출하는 컨택홀(CNT2)을 형성한다. 컨택홀(CNT1, CNT2) 형성 공정은 마스크 공정으로 형성될 수 있다. 하부 금속층(110)의 일부를 노출하는 컨택홀(CNT1)과 반도체층의 일부를 노출하는 컨택홀(CNT2)은 동일한 마스크에 의해 형성될 수 있다. 예를 들어, 제2 층간 절연막용 물질층(165') 상에 하부 금속층(110)의 일부 및 반도체층의 일부를 노출하는 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 이용하여 제1 및 제2 층간 절연막용 물질층(164', 165')과 버퍼층용 물질층(162')을 식각하여 하부 금속층(110)의 일부를 노출하는 컨택홀(CNT1)과 트랜지스터(TR)의 활성 물질층(ACT)을 포함하는 반도체층의 일부을 노출하는 컨택홀(CNT2)을 형성할 수 있다. 이 경우, 하부 금속층(110)의 일부를 노출하는 컨택홀(CNT1)을 형성하기 위해 버퍼층용 물질층(162')을 식각하는 동안 트랜지스터(TR)의 활성 물질층(ACT)을 포함하는 반도체층은 에천트에 노출될 수 있다. 이 경우, 하부 금속층(110)의 일부를 노출하는 컨택홀(CNT1)과 트랜지스터(TR)의 활성 물질층(ACT)을 포함하는 반도체층의 일부을 노출하는 컨택홀(CNT2)을 형성하기 위한 추가적인 마스크 공정을 요하지 않으므로, 공정 효율이 개선될 수 있다.
하부 금속층(110)의 일부를 노출하는 컨택홀(CNT1)과 트랜지스터(TR)의 활성 물질층(ACT)을 포함하는 반도체층의 일부을 노출하는 컨택홀(CNT2)은 서로 다른 마스크에 의해 순차 형성될 수 있다. 예를 들어, 제2 층간 절연막용 물질층(165') 상에 하부 금속층(110)의 일부를 노출하는 제1 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 이용하여 제1 및 제2 층간 절연막용 물질층(164', 165')과 버퍼층용 물질층(162')을 식각하여 하부 금속층(110)의 일부를 노출하는 컨택홀(CNT1)을 형성한다. 이어, 제1 포토레지스트 패턴을 제거한 후, 제2 층간 절연막용 물질층(165') 상에 반도체층의 일부를 노출하는 제2 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 이용하여 제1 및 제2 층간 절연막용 물질층(164', 165')을 식각하여 반도체층의 일부을 노출하는 컨택홀(CNT2)을 형성한다. 이 경우, 하부 금속층(110)의 일부를 노출하는 컨택홀(CNT1)을 먼저 형성한 후, 별도의 마스크를 이용하여 반도체층의 일부를 노출하는 컨택홀(CNT2)을 형성하면, 반도체층의 표면 손상을 억제할 수 있다.
이어, 도 10을 참조하면, 제2 층간 절연막(165) 상에 패턴화된 제1 도전층(140)을 형성한다. 패턴화된 제1 도전층(140)은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 제2 층간 절연막(165) 상에 제1 도전층용 물질층을 전면 증착한다. 상기 증착 과정에서 제1 도전층용 물질층은 복수의 컨택홀(CNT1, CNT2)의 내부까지 증착되어 하부 금속층(110) 및 트랜지스터(TR)의 활성 물질층(ACT)에 연결될 수 있다. 이어, 제1 도전층용 물질층 상에 포토레지스트층을 도포하고, 노광 및 현상을 통해 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 이용하여 제1 도전층용 물질층을 식각한다. 이후, 포토레지스트 패턴을 스트립(Strip) 공정 또는 에슁 공정을 통해 제거하여, 도 10에 도시된 바와 같이 트랜지스터(TR)의 제1 소스/드레인 전극(SD1) 및 트랜지스터(TR)의 제2 소스/드레인 전극(SD2)을 포함하는 패턴화된 제1 도전층(140)을 형성한다.
이어, 제1 도전층(140) 상에 패턴화된 패시베이션층(166) 및 패턴화된 제2 도전층(170)을 형성한다. 도 11 내지 도 14를 참조하면, 상기 패턴화된 패시베이션층(166) 및 제2 도전층(170)은 하나의 마스크 공정으로 형성될 수 있다. 예를 들어, 제1 도전층(140)이 상에 패턴화된 패시베이션층(166) 및 패턴화된 제2 도전층(170)을 형성하는 단계는, 제1 도전층(140)이 형성된 제2 층간 절연막(165) 상에 패시베이션층용 물질층(166') 및 제2 도전층용 물질층(170')을 순차적으로 전면 증착하는 단계, 제2 도전층용 물질층(170') 상에 포토레지스트 패턴(PR)을 형성하는 단계, 상기 포토레지스트 패턴(PR)을 식각 마스크로 이용하여 제2 도전층용 물질층(170')과 패시베이션 물질층(166')을 순차 식각한다.
이어, 도 11을 참조하면, 제1 도전층(140)이 형성된 제2 층간 절연막(165) 상에 패시베이션층용 물질층(166') 및 제2 도전층용 물질층(170')을 순차 증착한다. 예를 들어, 패턴화된 제1 도전층(140)이 형성된 제2 층간 절연막(165) 상에 패시베이션층용 물질층(166')을 전면 증착한다. 본 실시예에서, 패시베이션층용 물질층(166')은 별도의 컨택홀을 형성하지 않고, 제2 층간 절연막(165) 상에 전면 증착할 수 있다. 이어, 패시베이션층용 물질층(166') 상에 제2 도전층용 물질층(170')을 전면 증착한다.
이어, 도 12 및 도 13을 참조하면, 제2 도전층용 물질층(170') 상에 포토레지스트 패턴(PR)을 형성하고, 상기 포토레지스트 패턴(PR)을 식각 마스크로 이용하여 제2 도전층용 물질층(170')과 패시베이션 물질층(166')을 순차 식각한다. 구체적으로, 제2 도전층용 물질층(170') 상에 포토레지스트 패턴(PR)을 형성하고, 상기 포토레지스트 패턴(PR)을 식각 마스크로 이용하여 제2 도전층용 물질층(170')을 제1 식각한다. 예를 들어, 제2 도전층용 물질층(170') 상에 포토레지스트층을 도포하고, 노광 및 현상을 통해 잔류하여야 할 제2 도전층(170)의 패턴 형상을 갖는 포토레지스트 패턴(PR)을 형성한다. 이어, 포토레지스트 패턴(PR)을 식각 마스크로 이용하여 제2 도전층용 물질층(170')을 제1 식각하여 도 13에 도시된 바와 같은 패턴화된 제2 도전층(170)을 형성한다. 이어, 상기 포토레지스트 패턴(PR)을 식각 마스크로 이용하여 패시베이션 물질층(166')을 제2 식각한다. 이후, 포토레지스트 패턴(PR)을 스트립(Strip) 공정 또는 에슁 공정을 통해 제거하여 도 14에 도시된 바와 같은 패턴화된 제2 도전층(170) 및 패턴화된 패시베이션층(166)을 형성한다.
이상에서는 포토레지스트 패턴(PR)을 패시베이션층(166)의 패터닝까지 식각 마스크로 이용하는 경우를 예시하였지만, 패터닝된 제2 도전층(170)이 패시베이션층용 물질층(166')을 식각하기 위한 하드 마스크로 사용될 수도 있다. 이 경우, 포토레지스트 패턴(PR)은 하드 마스크와 함께 식각 마스크로 사용될 수 있다. 다른 예로, 하드 마스크를 형성한 후 포토레지스트 패턴(PR)을 제거하고 상기 하드 마스크를 식각 마스크로 이용하여 패시베이션층용 물질층(166')을 식각할 수도 있다.
본 단계에서, 패턴화된 제2 도전층(170)과 패턴화된 패시베이션층(166)은 동일한 패턴으로 형성될 수 있다. 따라서, 제2 도전층(170)의 측벽과 패시베이션층(166)의 대체로 나란하게 정렬될 수 있다. 또한, 제2 도전층(170)은 패시베이션층(166)의 상면을 커버할 수 있다. 제2 도전층(170)과 제2 도전층(170)의 하부에 배치된 층 사이에는 패시베이션층(166)이 개재되고, 상기 패시베이션층(166)에는 패시베이션층(166)을 관통하며, 제2 도전층(170)과 하부의 도전층(예컨대, 제1 도전층(140))을 연결하기 위한 별도의 컨택홀이 형성되지 않을 수 있다.
이어, 도 15를 참조하면, 제2 도전층(170) 상에 패턴화된 비아층(400)을 형성한다. 패턴화된 비아층(400)은 대체로 평탄화 표면을 갖되, 영역별로 상이한 높이를 가질 수 있다. 예를 들어, 발광 영역(EMA) 내에서 복수의 발광 소자(ED)가 배치되는 영역인 비아층(400)의 제1 영역(410)의 높이는 복수의 발광 소자(ED)가 배치되지 않는 영역인 비아층(400)의 제2 영역(420)의 높이보다 작을 수 있다.
패턴화된 비아층(400)은 패턴화된 제2 도전층(170) 및 제1 도전층(140)의 일부를 노출하는 복수의 컨택홀(CNT31, CNT32, CNT33)을 포함할 수 있다. 구체적으로, 패턴화된 비아층(400)은 제1 전원 라인(171)의 일부를 노출하는 제1 컨택홀(CNT31), 제2 전원 라인(172), 패시베이션층(166)의 제2 영역(166b) 및 트랜지스터(TR)의 제1 소스/드레인 전극(SD1)의 일부를 노출하는 제2 컨택홀(CNT32) 및 제1 도전 패턴(173), 패시베이션층(166)의 제3 영역(166c) 및 트랜지스터(TR)의 제2 소스/드레인 전극(SD2)의 일부를 노출하는 제3 컨택홀(CNT33)을 포함한다.
제1 컨택홀(CNT31)은 제1 전원 라인(171)의 상면의 일부를 제3 방향으로 노출할 수 있다. 제1 컨택홀(CNT31)을 구성하는 비아층(400)의 측벽은 제1 전원 라인(171) 및 제1 전원 라인(171)의 하부에 배치된 패시베이션층(166)의 제1 영역(166a)과 제3 방향(DR3)으로 중첩할 수 있다.
제2 컨택홀(CNT32)은 평면상 제2 전원 라인(172) 및 트랜지스터(TR)의 제1 소스/드레인 전극(SD1)의 경계 영역을 포함하여 제2 전원 라인(172) 및 트랜지스터(TR)의 제1 소스/드레인 전극(SD1)과 제3 방향(DR3)으로 중첩할 수 있다.
제2 전원 라인(172)의 측벽과 제2 전원 라인(172)의 하부에 배치된 패시베이션층(166)의 제2 영역(166b)은 비아층(400)의 측벽과 함께 제2 컨택홀(CNT32)을 구성할 수 있다.
제3 컨택홀(CNT33)은 평면상 제1 도전 패턴(173) 및 트랜지스터(TR)의 제2 소스/드레인 전극(SD2)의 경계 영역을 포함하여 제1 도전 패턴(173) 및 트랜지스터(TR)의 제2 소스/드레인 전극(SD2)과 제3 방향(DR3)으로 중첩할 수 있다. 제1 도전 패턴(173)의 측벽과 제1 도전 패턴(173)의 하부에 배치된 패시베이션층(166)의 제3 영역(166c)은 비아층(400)의 측벽과 함께 제3 컨택홀(CNT33)을 구성할 수 있다.
비아층(400)은 예를 들어, 감광성 물질을 포함하는 유기 물질을 포함하여 이루어질 수 있다. 이 경우, 패턴화된 비아층(400)은 비아층용 유기 물질층을 도포한 후, 노광 및 현상을 통해 복수의 컨택홀(CNT31, CNT32, CNT33)을 형성하는 것에 의해 형성될 수 있다. 영역별로 다른 높이를 갖는 비아층(400)은 하프톤 마스크나 슬릿 마스크 등을 이용하여 형성될 수 있다.
이어, 도 16을 참조하면, 패턴화된 비아층(400) 상에 패턴화된 제3 도전층(200)을 형성한다. 패턴화된 제3 도전층(200)은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 비아층(400) 상에 제3 도전층용 물질층을 전면 증착한다. 상기 증착 과정에서 제3 도전층용 물질층은 제1 내지 제3 컨택홀(CNT31, CNT32, CNT33)의 내부까지 증착되어, 제1 도전층(140)의 일부 및 제2 도전층(170)의 일부에 연결될 수 있다.
구체적으로, 상기 증착 과정에서 제3 도전층용 물질층은 제1 컨택홀(CNT31)까지 증착되어, 제2 도전층(170)의 제1 전원 라인(171)에 연결될 수 있다. 제1 컨택홀(CNT31)까지 증착된 제3 도전층용 물질층은 제1 전원 라인(171)의 상면과 접촉할 수 있다.
제3 도전층용 물질층은 제2 컨택홀(CNT32)까지 증착되어, 제1 도전층(140)의 제1 소스/드레인 전극(SD1), 제2 도전층(170)의 제2 전원 라인(172)과 연결될 수 있다. 제2 컨택홀(CNT32)까지 증착된 제3 도전층용 물질층은 제2 전원 라인(172)의 상면 및 일측벽, 상기 제2 전원 라인(172)의 일측벽과 나란하게 정렬된 패시베이션층(166)의 제2 영역(166b)의 일측벽 및 제1 소스/드레인 전극(SD1)의 상면과 접촉할 수 있다.
제3 도전층용 물질층은 제3 컨택홀(CNT33)까지 증착되어, 제1 도전층(140)의 제2 소스/드레인 전극(SD2), 제2 도전층(170)의 제1 도전 패턴(173)과 연결될 수 있다. 제3 컨택홀(CNT33)까지 증착된 제3 도전층용 물질층은 제1 도전 패턴(173)의 상면 및 일측벽, 상기 제1 도전 패턴(173)의 일측벽과 나란하게 정렬된 패시베이션층(166)의 제3 영역(166c)의 일측벽 및 제2 소스/드레인 전극(SD2)의 상면과 접촉할 수 있다.
이어, 제3 도전층용 물질층 상에 포토레지스트층을 도포하고, 노광 및 현상을 통해 잔류하여야 할 제3 도전층(200)의 패턴 형상을 갖는 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 이용하여 제3 도전층용 물질층을 식각한다. 이후, 포토레지스트 패턴을 스트립(Strip) 공정 또는 에슁 공정을 통해 제거하여, 도 16에 도시된 바와 같이 제1 전극(210), 제2 전극(220) 및 연결 패턴(230)을 형성할 수 있다.
이어, 도 17을 참조하면, 패턴화된 제3 도전층(200) 상에 패턴화된 제1 절연층(510)을 형성한다. 패턴화된 제1 절연층(510)은 제1 전극(210)의 일부를 노출하는 제1 개구부(OP11) 및 제2 전극(220)의 일부를 노출하는 제2 개구부(OP2)를 포함한다. 노출하는 제1 개구부(OP11) 및 제2 개구부(OP12)를 형성하는 공정은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 제3 도전층(200)이 형성된 비아층(400) 상에 제1 절연층용 물질층을 전면 증착한다. 이어, 제1 전극(210) 및 제2 전극(220)의 일부를 노출하는 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 이용하여 제1 절연층용 물질층을 식각하여 제1 개구부(OP11) 및 제2 개구부(OP12)를 형성한다. 이어, 포토레지스트 패턴을 스트립 또는 애슁 공정을 통해 제거하여, 도 17에 도시된 바와 같은 패턴화된 제1 절연층(510)을 완성한다.
이어, 통상의 공정을 통해 도 3에 도시된 바와 같이 제1 뱅크(600), 발광 소자(ED), 제2 절연층(520), 제1 접촉 전극(710), 제3 절연층(530), 제2 접촉 전극(720), 제4 절연층(540)을 형성한다.
본 실시예에 따른 표시 장치의 제조 방법에 의하면, 하프톤 마스크를 이용한 하나의 마스크 공정으로 영역별로 상이한 높이를 가지는 비아층(400)을 형성함으로써, 본 발명의 비아층(400)은 하부의 단차를 보상하는 단차 보상의 기능 및 발광 소자(ED)를 배치하기 위한 뱅크의 기능을 동시에 할 수 있다. 따라서, 비아층 상에 별도의 뱅크를 형성하는 추가적인 마스크 공정이 생략되어 표시 장치의 공정 효율이 개선될 수 있다.
또한, 제1 도전층(140) 상에 배치된 패시베이션층(166)과 제2 도전층(170)은 하나의 마스크 공정으로 동일한 패턴으로 형성될 수 있다. 패시베이션층(166)이 패시베이션층(166)을 관통하며 제2 도전층(170)과 제1 도전층(140)을 연결하는 별도의 컨택홀을 포함하지 않음에도 불구하고, 비아층(400) 상에 배치되는 제3 도전층(200)이 비아층(400)을 관통하는 컨택홀(CNT32, CNT33)을 통해 제1 도전층(140)과 제2 도전층(170)을 사이드 컨택을 통해 서로 연결할 수 있다. 따라서, 제3 도전층(200)을 제1 도전층(140)과 제2 도전층(170)을 연결하는 연결 전극으로 사용함에 따라, 제1 도전층(140)과 제2 도전층(170) 사이에 개재되는 패시베이션층(166)을 형성하는 공정에서 패시베이션층(166)을 관통하며 제1 도전층(140)과 제2 도전층(170)을 연결하는 컨택홀을 형성하기 위한 별도의 마스크 공정이 생략될 수 있다. 따라서, 패시베이션층(166)을 형성하는 단계에서 제1 도전층(140)과 제2 도전층(170)을 연결하기 위한 컨택홀의 형성을 위한 추가적인 마스크 공정을 요하지 않으므로, 표시 장치(10)의 공정 효율이 개선될 수 있다.
아울러, 패시베이션층(166)을 제2 도전층(170)과 동일한 마스크 공정을 통해 동일한 패턴으로 형성함에 따라, 제1 내지 제3 도전층(140, 170, 200)을 서로 연결하는 복수의 컨택홀(CNT31, CNT32, CNT33)을 형성하기 위한 추가적인 식각 공정을 요하지 않으므로, 제1 도전층(140), 패시베이션층(166) 및 제2 도전층(170)의 표면의 손상을 방지할 수 있다. 구체적으로, 도 14에 도시된 바와 같이 하나의 마스크 공정을 통해 형성된 포토레지스트 패턴을 식각 마스크로 이용하여 순차적인 식각 공정을 통해 패턴화된 패시베이션층(166) 및 제2 도전층(170)을 형성하고, 이어 도 15에 도시된 바와 같이 감광성 물질을 포함하는 패턴화된 비아층(400)을 하나의 마스크를 이용하여 노광 및 현상을 통해 제1 내지 제3 도전층(140, 170, 200)을 서로 연결하는 복수의 컨택홀(CNT31, CNT32, CNT33)이 형성될 수 있다. 따라서, 복수의 컨택홀(CNT31, CNT32, CNT33)을 형성하기 위해 패턴화된 패시베이션층(166) 및 제2 도전층(170)을 형성 공정 이후, 패시베이션층을 식각하는 추가적인 공정없이 패턴화된 비아층(400)의 형성 공정만으로 제1 내지 제3 도전층(140, 170, 200)을 서로 연결하는 복수의 컨택홀(CNT31, CNT32, CNT33)이 형성될 수 있다. 따라서, 패시베이션층을 식각하는 추가적인 공정을 요하지 않으므로 에첸트에 의해 비아층(400)의 하부에 배치된 층(예컨대, 제1 도전층(140), 패시베이션층(166) 및 제2 도전층(170))의 표면 손상을 억제할 수 있다.
이하, 다른 실시예에 대해 설명한다. 이하의 실시예에서, 이전에 이미 설명된 것과 동일한 구성에 대해서는 중복 설명을 생략하거나 간략화하고, 차이점을 위주로 설명한다.
도 18은 다른 실시예에 따른 표시 장치의 단면도이다.
도 18을 참조하면, 본 실시예에 따른 표시 장치는 제1 도전층(140_1)이 제1 및 제2 층간 절연막(164, 165)을 관통하는 컨택홀(CNT1, 도 3 참조) 및 제1 및 제2 층간 절연막(164, 165)과 버퍼층(162)을 관통하는 컨택홀(CNT2, 도 3 참조)을 통해 반도체층의 일부 및 하부 금속층(110)의 일부와 연결되지 않고, 제3 도전층(200_1)을 통해 서로 연결되는 점이 도 3의 실시예와 차이점이다.
제1 도전층(140_1)은 제2 층간 절연막(165) 상에 배치될 수 있다. 제1 도전층(140_1)과 반도체층 사이에는 별도의 컨택홀이 형성되지 않을 수 있다. 또한, 제1 도전층(140_1)과 하부 금속층 사이에는 별도의 컨택홀이 형성되지 않을 수 있다. 제1 도전층(140_1)과 반도체층 사이에는 제1 및 제2 층간 절연막(164, 165)이 개재될 수 있고, 제1 도전층(140_1)과 하부 금속층(110) 사이에는 제1 및 제2 층간 절연막(164, 165) 및 버퍼층(162)이 개재될 수 있다.
연결 패턴(230)은 비아층(400), 제1 및 제2 층간 절연막(164, 165) 및 버퍼층(162)을 관통하는 제4 컨택홀(CNT34)을 통해 반도체층의 일부와 하부 금속층(110)을 연결할 수 있다.
구체적으로, 연결 패턴(230)은 비아층(400), 제1 및 제2 층간 절연막(164, 165) 및 버퍼층(162)을 관통하는 제4 컨택홀(CNT34)을 통해 트랜지스터(TR)의 활성 물질층(ACT)과 하부 금속층(110)을 연결할 수 있다. 연결 패턴(230)은 제2 컨택홀(CNT32) 및 제4 컨택홀(CNT34)을 통해 트랜지스터(TR)의 제1 소스/드레인 전극(SD1_1), 제2 전원 라인(172), 트랜지스터(TR)의 활성 물질층(ACT) 및 하부 금속층(110)을 상호 전기적으로 연결할 수 있다.
제4 컨택홀(CNT34)은 트랜지스터(TR)의 활성 물질층(ACT) 및 하부 금속층(110)과 제3 방향(DR3)으로 중첩할 수 있다. 제4 컨택홀(CNT34)은 트랜지스터(TR)의 활성 물질층(ACT)과 하부 금속층(110) 사이의 경계 영역을 포함하여 트랜지스터(TR)의 활성 물질층(ACT) 및 하부 금속층(110)과 중첩할 수 있다. 제4 컨택홀(CNT34)은 트랜지스터(TR)의 활성 물질층(ACT)의 상면의 일부 및 일측벽과 하부 금속층(110)의 상면의 일부를 노출할 수 있다.
제2 전극(220_1)은 비아층(400) 및 제1 및 제2 층간 절연막(164, 165)을 관통하는 제5 컨택홀(CNT35)을 통해 반도체층의 일부와 연결될 수 있다.
구체적으로, 제2 전극(220_1)은 비아층(400) 및 제1 및 제2 층간 절연막(164, 165)을 제5 컨택홀(CNT35)을 통해 트랜지스터(TR)의 활성 물질층(ACT)과 연결될 수 있다. 제2 전극(220_1)은 제3 컨택홀(CNT33) 및 제5 컨택홀(CNT35)을 통해 트랜지스터(TR)의 제2 소스/드레인 전극(SD2_1), 제1 도전 패턴(173) 및 트랜지스터(TR)의 활성 물질층(ACT)을 상호 전기적으로 연결할 수 있다.
제5 컨택홀(CNT35)은 트랜지스터(TR)의 활성 물질층(ACT)과 제3 방향(DR3)으로 중첩할 수 있다. 한편, 본 명세서에서는 제5 컨택홀(CNT35)과 제3 컨택홀(CNT33)이 서로 이격되어 배치된 것을 도시하였으나, 이에 제한되지 않는다. 예를 들어, 제2 전극(220_1)은 트랜지스터(TR)의 활성 물질층(ACT), 상부에 배치된 트랜지스터(TR)의 제2 소스/드레인 전극(SD2_1) 및 제1 도전 패턴(173)을 동시에 노출하는 컨택홀을 통해 이들을 상호 전기적으로 연결시킬 수도 있다.
이하, 상기한 도 18의 실시예에 따른 표시 장치(10)의 제조 방법에 대해 설명한다.
도 19 내지 도 24는 도 18의 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
기판(SUB) 상에 베리어층(161), 패턴화된 하부 금속층(110), 버퍼층(162), 반도체층, 패턴화된 게이트 절연막(163)과 게이트 도전층, 및 제1 및 제2 층간 절연막(164, 165)을 형성하는 과정까지는 도 8의 실시예와 동일하다.
이어, 도 19를 참조하면, 제2 층간 절연막용 물질층(165') 상에 패턴화된 제1 도전층(140_1)을 형성한다. 패턴화된 제1 도전층(140_1)은 상술한 바와 같이 마스크 공정에 의해 형성될 수 있다. 예를 들어, 제2 층간 절연막용 물질층(165') 상에 제1 도전층용 물질층을 전면 증착한다. 이어, 제1 도전층용 물질층 상에 포토레지스트층을 도포하고, 노광 및 현상을 통해 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 이용하여 제1 도전층용 물질층을 식각한다. 이후, 포토레지스트 패턴을 스트립(Strip) 공정 또는 에슁 공정을 통해 제거하여, 도 19에 도시된 바와 같이 트랜지스터(TR)의 제1 소스/드레인 전극(SD1_1) 및 트랜지스터(TR)의 제2 소스/드레인 전극(SD2_1)을 포함하는 패턴화된 제1 도전층(140_1)을 형성한다.
한편, 본 공정에서 버퍼층용 물질층(162'), 제1 층간 절연막용 물질층(164') 및 제2 층간 절연막용 물질층(165')에는 이들을 관통하는 컨택홀이 형성되지 않을 수 있다. 따라서, 제1 도전층(140_1)과 하부에 배치된 반도체층 및/또는 하부 금속층(110)을 연결하는 컨택홀을 형성하기 위한 마스크 공정이 생략될 수 있다.
이어, 도 20을 참조하면, 제1 도전층(140_1) 상에 패턴화된 패시베이션층(166) 및 패턴화된 제2 도전층(170)을 형성한다. 패턴화된 패시베이션층(166) 및 제2 도전층(170)은 도 11 내지 도 14를 참조하여 상술한 과정을 통해 형성될 수 있다. 예를 들어, 패턴화된 제1 도전층(140_1)이 형성된 제2 층간 절연막용 물질층(165') 상에 패시베이션층용 물질층(166') 및 제2 도전층용 물질층(170')을 순차 증착한다. 이어, 제2 도전층용 물질층(170') 상에 포토레지스트층을 도포하고, 노광 및 현상을 통해 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 이용하여 제2 도전층용 물질층(170') 및 패시베이션층용 물질층(166')을 순차 식각한다. 이후, 포토레지스트 패턴을 스트립 또는 애슁 공정을 통해 제거하여 도 20에 도시된 바와 같이 패턴화된 패시베이션층(166) 및 제2 도전층(170)을 형성한다.
이어, 도 21을 참조하면, 패턴화된 제2 도전층(170) 상에 패턴화된 제1 비아층(400')을 형성한다. 패턴화된 제1 비아층(400')은 대체로 평탄화 표면을 갖되, 영역별로 상이한 높이를 가질 수 있다. 예를 들어, 발광 영역(EMA) 내에서 복수의 발광 소자(ED)가 배치되는 영역인 제1 비아층(400')의 제1 영역(410')의 높이는 복수의 발광 소자(ED)가 배치되지 않는 영역인 제1 비아층(400')의 제2 영역(420')의 높이보다 작을 수 있다.
패턴화된 제1 비아층(400')은 패턴화된 제2 도전층(170) 및 제1 도전층(140_1)의 일부를 노출하는 제1 내지 제3 개구부(CNT31', CNT32', CNT33')와 제2 층간 절연막용 물질층(165')의 일부 영역을 노출하는 제4 및 제5 개구부(CNT34', CNT35')를 포함할 수 있다.
제1 내지 제3 개구부(CNT31', CNT32', CNT33')는 상술한 제1 내지 제3 컨택홀(CNT31, CNT32, CNT33)과 대응될 수 있다. 제4 및 제5 개구부(CNT34', CNT35')는 제2 층간 절연막용 물질층(165')의 상면을 제3 방향(DR3)으로 노출할 수 있다. 제4 개구부(CNT34')는 트랜지스터(TR)의 활성 물질층(ACT) 및 하부 금속층(110)과 제3 방향(DR3)으로 중첩할 수 있다. 제5 개구부(CNT35')는 트랜지스터(TR)의 활성 물질층(ACT)과 제3 방향(DR3)으로 중첩할 수 있다.
패턴화된 제1 비아층(400')은 비아층용 유기 물질층을 도포한 후, 노광 및 현상을 통해 복수의 제1 내지 제5 개구부(CNT31', CNT32', CNT33', CNT34', CNT35')를 형성하는 것에 의해 형성될 수 있다. 영역별로 다른 높이를 갖는 제1 비아층(400')은 하프톤 마스크나 슬릿 마스크 등을 이용하여 형성될 수 있다.
이어, 도 22를 참조하면, 패턴화된 제1 비아층(400')을 식각 마스크로 이용하여 복수의 컨택홀(CNT31, CNT32, CNT33, CNT34, CNT35)을 형성한다. 복수의 컨택홀(CNT31, CNT32, CNT33, CNT34, CNT35)은 별도의 마스크 공정 없이 패턴화된 제1 비아층(400')을 식각 마스크로 이용한 식각 공정을 통해 형성될 수 있다.
구체적으로, 본 식각 공정을 통해 도 21의 제4 개구부(CNT34')에 의해 노출된 제1 및 제2 층간 절연막용 물질층(164', 165') 및 버퍼층용 물질층(162')이 식각되어 트랜지스터(TR)의 활성 물질층(ACT)과 하부 금속층(110)을 노출하는 제4 컨택홀(CNT34)이 형성된다.
또한, 도 21의 제5 개구부(CNT35')에 의해 노출된 제1 및 제2 층간 절연막용 물질층(164', 165')이 식각되어 트랜지스터(TR)의 활성 물질층(ACT)을 노출하는 제5 컨택홀(CNT35)이 형성된다. 예시적인 실시예에서, 복수의 컨택홀(CNT31, CNT32, CNT33, CNT34, CNT35)을 형성하는 식각 공정은 건식 식각 공정으로 수행될 수 있다.
본 공정은, 제1 비아층(400')을 이용하여 전면 식각으로 진행될 수 있다. 별도의 식각 마스크 없이 진행되는 본 공정을 통해 제1 비아층(400')이 전면 식각에 노출되어 제1 비아층(400')의 높이(또는 두께)가 전면적으로 감소하여 도 22에 도시된 바와 같이 복수의 컨택홀(CNT31, CNT32, CNT33, CNT34, CNT35)을 포함하는 패턴화된 비아층(400)이 형성될 수 있다.
이어, 도 23을 참조하면, 패턴화된 비아층(400) 상에 패턴화된 제3 도전층(200_1)을 형성한다. 패턴화된 제3 도전층(200_1)은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 비아층(400) 상에 제3 도전층용 물질층을 전면 증착한다. 상기 증착 과정에서 제3 도전층용 물질층은 제1 내지 제5 컨택홀(CNT31, CNT32, CNT33, CNT34, CNT35)의 내부까지 증착되어, 하부 금속층(110)의 일부, 반도체층의 일부, 제1 도전층(140_1)의 일부, 및 제2 도전층(170)의 일부에 연결될 수 있다.
구체적으로, 상기 증착 과정에서 제3 도전층용 물질층은 제1 컨택홀(CNT31)까지 증착되어, 제2 도전층(170)의 제1 전원 라인(171)에 연결될 수 있다. 제1 컨택홀(CNT31)까지 증착된 제3 도전층용 물질층은 제1 전원 라인(171)의 상면과 접촉할 수 있다.
제3 도전층용 물질층은 제2 컨택홀(CNT32)까지 증착되어, 제1 도전층(140_1)의 제1 소스/드레인 전극(SD1_1), 제2 도전층(170)의 제2 전원 라인(172)과 연결될 수 있다. 제2 컨택홀(CNT32)까지 증착된 제3 도전층용 물질층은 제2 전원 라인(172)의 상면 및 일측벽, 상기 제2 전원 라인(172)의 일측벽과 나란하게 정렬된 패시베이션층(166)의 제2 영역(166b)의 일측벽 및 제1 소스/드레인 전극(SD1_1)의 상면과 접촉할 수 있다.
제3 도전층용 물질층은 제4 컨택홀(CNT34)까지 증착되어, 반도체층에 포함된 트랜지스터(TR)의 활성 물질층(ACT) 및 하부 금속층(110)과 연결될 수 있다. 제4 컨택홀(CNT34)까지 증착된 제3 도전층용 물질층은 트랜지스터(TR)의 활성 물질층(ACT)의 상면 및 일측벽, 상기 활성 물질층(ACT)의 일측벽과 나란하게 정렬된 버퍼층(162)의 일측벽 및 하부 금속층(110)의 상면과 접촉할 수 있다.
제3 도전층용 물질층은 제3 컨택홀(CNT33)까지 증착되어, 제1 도전층(140_1)의 제2 소스/드레인 전극(SD2_1), 제2 도전층(170)의 제1 도전 패턴(173)과 연결될 수 있다. 제3 컨택홀(CNT33)까지 증착된 제3 도전층용 물질층은 제1 도전 패턴(173)의 상면 및 일측벽, 상기 제1 도전 패턴(173)의 일측벽과 나란하게 정렬된 패시베이션층(166)의 제3 영역(166c)의 일측벽 및 제2 소스/드레인 전극(SD2_1)의 상면과 접촉할 수 있다.
제3 도전층용 물질층은 제5 컨택홀(CNT35)까지 증착되어, 반도체층에 포함된 트랜지스터(TR)의 활성 물질층(ACT)과 연결될 수 있다. 제5 컨택홀(CNT35)까지 증착된 제3 도전층용 물질층은 트랜지스터(TR)의 활성 물질층(ACT)의 상면과 접촉할 수 있다.
이어, 제3 도전층용 물질층 상에 포토레지스트층을 도포하고, 노광 및 현상을 통해 잔류하여야 할 제3 도전층(200_1)의 패턴 형상을 갖는 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 이용하여 제3 도전층용 물질층을 식각한다. 이후, 포토레지스트 패턴을 스트립(Strip) 공정 또는 에슁 공정을 통해 제거하여, 도 23에 도시된 바와 같이 제1 전극(210), 제2 전극(220_1) 및 연결 패턴(230_1)을 형성할 수 있다.
이어, 도 24를 참조하면, 패턴화된 제3 도전층(200_1) 상에 패턴화된 제1 절연층(510)을 형성한다. 패턴화된 제1 절연층(510)은 도 17을 참조하여 설명한 바와 같이 마스크 공정에 의해 형성될 수 있다. 이에 대한 설명은 중복되는 바, 생략하기로 한다.
이어, 통상의 공정을 통해 도 18에 도시된 바와 같이 제1 뱅크(600), 발광 소자(ED), 제2 절연층(520), 제1 접촉 전극(710), 제3 절연층(530), 제2 접촉 전극(720), 제4 절연층(540)을 형성한다.
도 25는 또 다른 실시예에 따른 표시 장치의 단면도이다. 도 26은 도 25의 C 영역의 일 예를 나타낸 확대 단면도이다.
도 25 및 도 26을 참조하면, 본 실시예는 패턴화된 패시베이션층(166_1)의 일부 영역의 측벽이 제2 도전층(170)의 측벽보다 내측에 정렬되는 점이 도 18의 실시예와 차이점이다.
구체적으로, 패턴화된 제1 도전층(140_1)과 제3 방향(DR3)으로 중첩되는 제2 도전층(170) 하부에 배치되는 패시베이션층(166_1)의 측벽은 제2 도전층(170)의 측벽과 나란하지 않을 수 있다.
구체적으로, 제2 컨택홀(CNT32_1)에 의해 노출된 제2 전원 라인(172)의 측벽과 제2 전원 라인(172)의 하부에 배치된 패시베이션층(166_1)의 제2 영역(166b_1)의 측벽은 나란하지 않을 수 있다. 패시베이션층(166_1)의 제2 영역(166b_1)의 측벽은 제2 전원 라인(172)의 측벽보다 내측에 정렬될 수 있다. 또한, 제3 컨택홀(CNT33_1)에 의해 노출된 제1 도전 패턴(173)의 측벽과 제1 도전 패턴(173)의 하부에 배치된 패시베이션층(166_1)의 제3 영역(166c_1)의 측벽은 나란하지 않을 수 있다. 패시베이션층(166_1)의 제3 영역(166c_1)의 측벽은 제1 도전 패턴(173)의 측벽보다 내측에 정렬될 수 있다.
본 실시예에서, 제2 컨택홀(CNT32_1)의 제1 부분(CNT32a)의 폭은 제2 컨택홀(CNT32)의 제2 및 제3 부분(CNT32b, CNT32c_1)의 폭보다 클 수 있다. 제2 컨택홀(CNT32_1)의 제2 부분(CNT32b)의 폭은 제2 컨택홀(CNT32_1)의 제1 부분(CNT32a) 및 제3 부분(CNT32c_1)의 폭보다 작을 수 있다. 즉, 제2 컨택홀(CNT32_1)의 제2 부분(CNT32b)의 측벽은 제2 컨택홀(CNT32_1)의 제3 부분(CNT32c_1)의 측벽보다 외측으로 돌출될 수 있다.
본 실시예와 같은 구조는 도 21 및 도 22를 참조하여 상술한 제1 비아층(400')을 식각 마스크로 이용하여 전면 식각을 통해 복수의 컨택홀(CNT31, CNT32, CNT33, CNT34, CNT35)을 형성하는 공정에서 형성될 수 있다. 구체적으로, 제2 및 제3 개구부(CNT32', CNT33')에 의해 각각 노출되는 패시베이션층(166)의 제2 및 제3 영역(166b, 166c)이 상기 복수의 컨택홀을 형성하기 위한 식각 공정에서 이용되는 에천트에 노출되어 일부 식각될 수 있다. 이에 따라 도 25 및 도 26에 도시된 바와 같이 패시베이션층(166_1)의 측벽의 일부가 제2 도전층(170)의 측벽보다 내측으로 정렬되는 구조가 형성될 수 있다.
도 27은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 27을 참조하면, 본 실시예는 제1 내지 제3 컨택홀(CNT31, CNT32, CNT33)에 의해 노출되는 제2 도전층(170_2)의 일부 영역 및 패시베이션층(166_2)의 일부 영역의 표면에 소정의 거칠기가 형성된 점이 도 18의 실시예와 차이점이다.
구체적으로, 상술한 바와 같이, 제1 내지 제3 컨택홀(CNT31, CNT32, CNT33)은 패턴화된 제1 도전층(140_1) 및 제2 도전층(170_2)의 일부를 노출할 수 있다. 제1 내지 제3 컨택홀(CNT31, CNT32, CNT33)에 의해 노출된 제1 도전층(140_1) 및 제2 도전층(170_2)의 일부에는 소정의 표면 거칠기가 형성될 수 있다. 상기 표면 거칠기는 복수의 컨택홀(구체적으로, 제1 내지 제5 컨택홀(CNT31, CNT32, CNT33, CNT34, CNT35))을 형성하는 식각 공정에서 이용되는 에천트에 노출된 제1 도전층(140_1) 및 제2 도전층(170_2)의 표면의 일부가 손상되어 형성될 수 있다.
도 28은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 28을 참조하면, 본 실시예에는 비아층(400_2)의 표면 및 비아층(400_2) 상에 형성된 제3 도전층(200_2)의 표면에 소정의 표면 거칠기가 형성된 점이 도 18의 실시예와 차이점이다.
구체적으로, 비아층(400_2)의 표면에는 소정의 거칠기가 형성될 수 있다. 따라서, 비아층(400_2)의 일면 상에 컨포멀하게 형성된 패턴화된 제3 도전층(200_2)의 상면에도 소정의 표면 거칠기가 형성될 수 있다.
본 실시예와 같은 구조는 도 21 및 도 22를 참조하여 상술한 제1 비아층(400')을 식각 마스크로 이용하여 복수의 컨택홀(CNT31, CNT32, CNT33, CNT34, CNT35)을 형성하는 공정에서 형성될 수 있다. 구체적으로, 복수의 컨택홀(CNT31, CNT32, CNT33, CNT34, CNT35)은 추가적인 마스크 공정 없이 도 22의 패턴화된 제1 비아층(400')을 식각 마스크로 이용하여 전면 식각에 의해 형성될 수 있다. 이 경우, 제1 비아층(400')의 표면이 상기 식각 공정에서 이용되는 에첸트에 노출되어 일부 손상되어 도 28에 도시된 바와 같이 표면에는 소정의 거칠기를 포함하는 비아층(400_2)이 형성될 수 있다.
이 경우, 발광 소자(ED)에서 방출되어 제1 전극(210) 및 제2 전극(220_2)으로 진행하는 광은 제1 및 제2 전극(210, 220_2)의 표면에 형성된 표면 거칠기에 의해 난반사되어 복수의 절연층 내에서 발생할 수 있는 전반사 발생을 감소시켜 표시 장치의 광의 효율이 향상될 수 있다.
도 29는 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 29를 참조하면, 본 실시예에는 영역 별로 단차가 형성되지 않은 비아층(167) 및 제3 도전층(200_1)과 비아층(167) 사이에 배치된 제2 뱅크(430)를 포함하는 점이 도 18의 실시예와 차이점이다.
구체적으로, 비아층(167)은 제2 도전층(170) 상에 배치될 수 있다. 본 실시예에 따른 비아층(167)은 영역별로 동일한 높이를 가질 수 있다. 비아층(167)은 하부에 배치된 패턴의 형상이나 유무에 무관하게 대체로 평탄한 표면을 가질 수 있다. 비아층(167)은 하부에 배치된 복수의 층에 의해 형성된 표면을 평탄화하는 역할을 할 수 있다.
비아층(167) 상에는 제2 뱅크(430)가 배치될 수 있다. 제2 뱅크(430)는 비아층(167) 상에서 서로 제1 방향(DR1)으로 이격되어 배치될 수 있다. 제2 뱅크(430)의 단면 형상은 도 18을 참조하여 상술한 비아층(400)의 제2 영역(420)의 단면 형상과 동일할 수 있다. 제2 뱅크(430)는 발광 소자(ED)가 배치되는 영역을 제공함과 동시에 발광 소자(ED)로부터 방출된 광의 진행 방향을 표시 방향으로 바꾸는 반사 격벽의 역할을 할 수도 있다.
제3 도전층(200_1)은 제2 뱅크(430) 및 제2 뱅크(430)가 노출하는 비아층(167) 상에 배치될 수 있다. 제3 도전층(200_1)의 제1 전극(210) 및 제2 전극(220_1)은 제2 뱅크(430)가 노출하는 비아층(167) 상에서 제1 방향(DR1)으로 서로 이격되어 배치될 수 있다. 제2 뱅크(430)는 유기 절연 물질, 예를 들어 폴리이미드(Polyimide, PI)와 같은 유기 물질을 포함할 수 있다.
제2 뱅크(430)는 패턴화된 비아층(167)을 형성한 후, 별도의 마스크 공정을 통해 형성될 수 있다. 따라서, 본 실시예의 경우, 제2 뱅크(430)를 형성하기 위한 마스크 공정이 추가될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
200: 제3 도전층
210: 제1 전극
220: 제2 전극
230: 연결 패턴
710: 제1 접촉 전극
720: 제2 접촉 전극
400: 비아층

Claims (20)

  1. 기판;
    상기 기판 상에 배치된 제1 도전층;
    상기 제1 도전층 상에 배치되며, 상기 제1 도전층의 적어도 일부를 노출하는 패시베이션층;
    상기 패시베이션층 상에 배치되며, 상기 패시베이션층의 상면을 커버하는 제2 도전층;
    상기 제2 도전층 상에 배치되는 비아층;
    상기 비아층 상에서 서로 이격 배치된 제1 전극, 제2 전극 및 연결 패턴을 포함하는 제3 도전층; 및
    양 단부가 각각 상기 제1 전극 및 상기 제2 전극 상에 놓이도록 배치된 발광 소자를 포함하되,
    상기 연결 패턴은 상기 비아층을 관통하는 제1 컨택홀을 통해 상기 제1 도전층 및 상기 제2 도전층을 전기적으로 연결하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 컨택홀은 상기 제1 도전층의 일부 및 상기 제2 도전층의 일부를 노출하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 컨택홀은 상기 제2 도전층의 상면 및 일측벽을 노출하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 컨택홀은 상기 제1 도전층과 상기 제2 도전층 사이에 배치된 상기 패시베이션층의 일측벽을 노출하는 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 컨택홀은 상기 제1 도전층의 상면을 노출하는 표시 장치.
  6. 제1 항에 있어서,
    상기 제2 도전층 및 상기 패시베이션층의 일부는 상기 제1 도전층과 중첩하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제2 도전층은 상기 제1 도전층의 적어도 일부를 노출하는 표시 장치.
  8. 제1 항에 있어서,
    상기 제2 도전층의 측벽은 상기 패시베이션층의 측벽과 나란하게 정렬되는 표시 장치.
  9. 제1 항에 있어서,
    상기 제1 컨택홀은,
    상기 비아층의 측벽으로 구성된 제1 부분,
    상기 제2 도전층의 일측벽과 상기 비아층의 측벽으로 구성된 제2 부분, 및
    상기 패시베이션의 일측벽과 상기 비아층의 측벽으로 구성된 제3 부분을 포함하고,
    상기 제1 컨택홀의 제1 부분, 상기 제1 컨택홀의 제2 부분 및 상기 제1 컨택홀의 제3 부분은 상기 기판의 두께 방향으로 중첩하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 컨택홀의 제1 부분의 폭은 상기 제1 컨택홀의 제2 부분의 폭 및 상기 제1 컨택홀의 제3 부분의 폭보다 큰 폭을 가지는 표시 장치.
  11. 제9 항에 있어서,
    상기 제1 컨택홀의 제1 부분, 상기 제1 컨택홀의 제2 부분 및 상기 제1 컨택홀의 제3 부분은 서로 일체화되어 하나의 홀을 형성하는 표시 장치.
  12. 제9 항에 있어서,
    상기 제1 컨택홀의 제3 부분은 상기 제2 도전층과 상기 기판의 두께 방향으로 비중첩하는 표시 장치.
  13. 제1 항에 있어서,
    상기 제2 도전층과 상기 제1 도전층 사이에는 상기 패시베이션층이 개재되는 표시 장치.
  14. 제1 항에 있어서,
    상기 기판 상에 배치된 반도체층;
    상기 반도체층 상에 배치된 게이트 절연막;
    상기 게이트 절연막 상에 배치된 게이트 도전층; 및
    상기 게이트 도전층 상에 배치된 층간 절연막을 더 포함하되,
    상기 제1 도전층은 상기 층간 절연막 상에 배치되는 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 도전층은 트랜지스터의 제1 소스/드레인 전극을 포함하고,
    상기 반도체층은 트랜지스터의 활성 물질층을 포함하며,
    상기 트랜지스터의 제1 소스/드레인 전극은 상기 층간 절연막을 관통하는 제2 컨택홀을 통해 상기 트랜지스터의 활성 물질층과 연결되는 표시 장치.
  16. 제15 항에 있어서,
    상기 제2 컨택홀은 상기 트랜지스터의 제1 소스/드레인 전극 및 상기 트랜지스터의 활성 물질층과 중첩하는 표시 장치.
  17. 제14 항에 있어서,
    상기 제1 도전층은 트랜지스터의 제1 소스/드레인 전극을 포함하고,
    상기 반도체층은 트랜지스터의 활성 물질층을 포함하며,
    상기 트랜지스터의 제1 소스/드레인 전극은 상기 비아층 및 상기 층간 절연막을 관통하는 제2 컨택홀을 통해 상기 트랜지스터의 활성 물질층과 연결되는 표시 장치.
  18. 제17 항에 있어서,
    상기 제2 컨택홀은 상기 트랜지스터의 제1 소스/드레인 전극과 비중첩하고, 상기 트랜지스터의 활성 물질층과 중첩하는 표시 장치.
  19. 기판의 일면 상에 제1 도전층을 형성하는 단계;
    상기 제1 도전층 상에 패시베이션층용 물질층을 전면 증착하는 단계;
    상기 패시베이션층용 물질층 상에 제2 도전층용 물질층을 전면 증착하는 단계;
    상기 제2 도전층용 물질층 상에 제1 마스크 패턴을 형성한 후, 상기 제1 마스크 패턴을 이용하여 상기 제2 도전층용 물질층과 상기 패시베이션층용 물질층을 순차 식각하여 제2 도전층 및 패시베이션층을 형성하는 단계;
    상기 제2 도전층 상에 비아층을 형성하는 단계;
    상기 비아층 상에 서로 이격되어 배치된 제1 전극, 제2 전극 및 연결 패턴을 포함하는 제3 도전층을 형성하는 단계; 및
    양 단부가 각각 상기 제1 전극 및 상기 제2 전극 상에 놓이도록 발광 소자를 배치하는 단계를 포함하되,
    상기 연결 패턴은 상기 비아층을 관통하는 제1 컨택홀을 통해 상기 제1 도전층 및 상기 제2 도전층을 전기적으로 연결하는 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 제2 도전층은 상기 패시베이션층의 상면을 커버하고,
    상기 제1 컨택홀은 상기 제1 도전층의 일부 및 상기 제2 도전층의 일부를 노출하는 표시 장치의 제조 방법.
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