KR20110010275A - 어레이 기판 및 이의 제조방법 - Google Patents

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Abstract

본 발명은, 화소영역과 상기 화소영역 내에 스위칭 영역과 구동 영역과 스토리지 영역이 정의(定義)된 기판 상의 상기 스위칭 영역과 구동영역에 아일랜드 형태로 불순물 폴리실리콘으로 형성된 제 1 및 제 2 게이트 전극과; 상기 제 1 및 제 2 게이트 전극 상부에 각각 형성된 게이트 절연막과; 상기 제 1 및 제 2 게이트 전극에 대응하여 상기 게이트 절연막 상부로 상기 게이트 절연막의 가장자리를 노출시키며 각각 형성된 순수 폴리실리콘의 제 1 및 제 2 액티브층과; 상기 제 1 액티브층을 노출시키며 서로 이격하는 제 1 및 제 2 액티브 콘택홀과, 상기 제 2 액티브층을 노출시키며 서로 이격하는 제 3 및 제 4 액티브 콘택홀을 가지며, 상기 제 1 및 제 2 액티브층 각각의 중앙부에 대해서는 에치스토퍼의 역할을 하며 상기 기판 전면에 형성된 층간절연막과; 상기 스위칭 영역에 상기 층간절연막 위로 각각 상기 제 1 및 제 2 액티브 콘택홀을 통해 상기 제 1 액티브층과 접촉하며 이격하는 불순물 비정질 실리콘의 제 1 오믹콘택층과, 상기 구동 영역에 상기 층간절연막 위로 각각 상기 제 3 및 제 4 액티브 콘택홀을 통해 상기 제 2 액티브층과 접촉하며 이격하며 불순물 비정질 실리콘의 제 2 오믹콘택층과; 상기 이격하는 상기 제 1 오믹콘택층 위로 각각 이격하며 형성된 제 1 소스 및 드레인 전극과, 상기 이격하는 상기 제 2 오믹콘택층 위로 각각 이격하며 형성된 제 2 소스 및 드레인 전극과; 상기 층간절연막 위로 상기 화소영역의 경계에 상기 제 1 소스 전극과 연결되며 형성된 데이터 배선과; 상기 데이터 배선 위로 상기 제 1 및 제 2 게이트 전극을 노 출시키는 제 1 및 제 2 게이트 콘택홀 및 상기 제 2 드레인 전극을 노출시키는 제 2 드레인 콘택홀을 포함하는 제 1 보호층과; 상기 제 1 보호층 위로 상기 화소영역의 경계에 상기 제 1 게이트 콘택홀을 통해 상기 제 1 게이트 전극과 접촉하며 상기 데이터 배선과 교차하여 상기 화소영역을 정의(定義)하는 게이트 배선과, 상기 게이트 배선과 이격하며 나란하게 형성된 전원배선과; 상기 제 1 보호층 위로 상기 제 1 드레인 콘택홀과 상기 제 2 게이트 콘택홀을 통해 상기 제 1 드레인 전극과 상기 제 2 게이트 전극과 동시에 접촉하며 형성된 연결전극과; 상기 게이트 배선 위로 상기 제 2 드레인 전극을 노출시키는 제 2 드레인 콘택홀을 가지며 상기 기판 전면에 형성된 제 2 보호층과; 상기 제 2 보호층 위로 상기 제 2 드레인 콘택홀을 통해 상기 제 2 드레인 전극과 접촉하며 상기 화소영역에 형성된 화소전극을 포함하는 어레이 기판을 제공한다.
어레이기판, 폴리실리콘, 액티브층, 표면손상, 개구율, 콘택홀

Description

어레이 기판 및 이의 제조방법{Array substrate and method of fabricating the same}
본 발명은 어레이 기판에 관한 것이며, 특히 건식식각 진행에 의해 액티브층의 표면 손상 발생을 원천적으로 억제하며 이동도 특성이 우수한 액티브층을 갖는 박막트랜지스터를 구비하며, 화소영역 내의 콘택홀 수를 저감하여 개구율 향상을 도모할 수 있는 어레이 기판에 관한 것이다.
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계 발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.
액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on)/오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티 브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.
또한, 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하므로 최근 평판표시장치로서 주목 받고 있다.
이러한 액정표시장치와 유기전계 발광소자에 있어서 공통적으로 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터를 구비한 어레이 기판이 구비되고 있으며, 나아가 상기 유기전계 발광소자에 있어서는 상기 스위칭 박막트랜지스터 이외에 유기전계 발광 다이오드 구동을 위한 구동 박막트랜지스터를 상기 어레이 기판의 각 화소영역에 구비하고 있다.
도 1은 유기전계 발광소자를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 구동 박막트랜지스터를 포함하여 절단한 단면을 도시한 것이다. 이때 설명의 편의를 위한 상기 구동 박막트랜지스터가 형성된 영역을 구동영역이라 정의한다.
도시한 바와 같이, 어레이 기판(11)에 있어 다수의 게이트 배선(미도시)과 데이터 배선(33)이 교차하여 정의되는 다수의 화소영역(P) 내의 구동영역(TrA)에는 게이트 전극(15)이 형성되어 있으며, 상기 게이트 전극(15) 상부로 전면에 게이트 절연막(18)이 형성되어 있으며, 그 위에 순차적으로 순수 비정질 실리콘의 액티브층(22)과 불순물 비정질 실리콘의 오믹콘택층(26)으로 구성된 반도체층(28)이 형성되어 있다. 상기 오믹콘택층(26) 위로는 상기 게이트 전극(15)에 대응하여 서로 이격하며 소스 전극(36)과 드레인 전극(38)이 형성되어 있다. 이때 순차 적층 형성된 게이트 전극(15)과 게이트 절연막(18)과 반도체층(28)과 소스 및 드레인 전극(36, 38)은 구동 박막트랜지스터(Tr)를 이룬다. 이때 도면에 나타내지 않았지만, 상기 화소영역에는 상기 구동 박막트랜지스터(Tr)와 동일한 형태를 가지며, 상기 구동 박막트랜지스터(Tr) 및 상기 게이트 배선(미도시)과 데이터 배선(33)과 연결되며 스위칭 박막트랜지스터(미도시)가 형성되고 있다.
또한, 상기 소스 및 드레인 전극(36, 38)과 노출된 액티브층(22) 위로 전면에 상기 드레인 전극(38)을 노출시키는 드레인 콘택홀(45)을 포함하는 보호층(42)이 형성되어 있으며, 상기 보호층(42) 상부에는 각 화소영역(P)별로 독립되며, 상기 드레인 콘택홀(45)을 통해 상기 드레인 전극(38)과 접촉하는 화소전극(50)이 형성되어 있다. 이때, 상기 데이터 배선(33) 하부에는 상기 오믹콘택층(26)과 액티브층(22)을 이루는 동일한 물질로 제 1 패턴(27)과 제 2 패턴(23)의 이중층 구조를 갖는 반도체 패턴(29)이 형성되어 있다.
전술한 구조를 갖는 종래의 어레이 기판(11)에 있어서 상기 구동 영역(TrA)에 구성된 박막트랜지스터(Tr)의 반도체층(28)을 살펴보면, 순수 비정질 실리콘의 액티브층(22)은 그 상부로 서로 이격하는 오믹콘택층(26)이 형성된 부분의 제 2 두께(t2)와 상기 오믹콘택층(26)이 제거되어 노출된 된 부분의 제 1 두께(t1)가 달리 형성됨을 알 수 있다. 이러한 액티브층(22)의 두께 차이(t1 ≠ t2)는 제조 방법에 기인한 것이며, 상기 액티브층(22)의 두께 차이(t1 ≠ t2)에 의해 상기 박막트랜지스터(Tr)의 특성 저하가 발생하고 있다.
도 2는 종래의 어레이 기판의 제조 단계 중 반도체층과 소스 및 드레인 전극을 형성하는 단계를 도시한 단면도이다. 도면에 있어서는 설명의 편의를 위해 게이트 전극과 게이트 절연막은 생략하였다.
도시한 바와 같이, 기판(11) 상에 순수 비정질 실리콘층(미도시)을 형성하고 그 상부로 불순물 비정질 실리콘층(미도시)과 금속층(미도시)을 순차적으로 형성하고, 이들을 패터닝함으로써 최상부에 금속물질로서 소스 드레인 패턴(미도시)을 형성하고, 그 하부로 불순물 비정질 실리콘 패턴(미도시)과, 액티브층(미도시)을 형성한다.
이후, 상기 소스 드레인 패턴의 중앙부를 식각하여 제거함으로써 서로 이격하는 소스 및 드레인 전극(36, 38)을 형성한다. 이때 상기 소스 및 드레인 전극(36, 398) 사이로 상기 불순물 비정질 실리콘 패턴(미도시)이 노출되게 된다.
다음, 상기 소스 및 드레인 전극(36, 38) 사이의 이격영역에 노출된 상기 불순물 비정질 실리콘 패턴(미도시)에 대해 건식식각을 실시함으로써 상기 소스 및 드레인 전극(36, 38) 사이로 노출된 상기 불순물 비정질 실리콘 패턴(미도시)을 제거함으로써 서로 이격하는 오믹콘택층(26)을 상기 소스 및 드레인 전극(36, 38) 하부에 형성한다.
이때, 상기 건식식각은 상기 소스 및 드레인 전극(36, 38) 사이로 노출된 불 순물 비정질 실리콘 패턴(미도시)을 완전히 없애기 위해 충분히 오랜시간 지속되며, 이러한 과정에서 상기 불순물 비정질 실리콘 패턴(미도시) 하부에 위치한 액티브층(22)까지도 상기 불순물 비정질 실리콘 패턴(미도시)이 제거되는 부분에 대해서는 소정 두께 식각이 발생하게 된다. 따라서 액티브층(22)에 있어 그 상부에 오믹콘택층(26)이 형성된 부분과 노출된 부분에 있어 두께(t1 ≠ t2) 차이가 발생하게 된다. 상기 건식식각을 충분히 오랜시간 실시하지 않으면, 소스 및 드레인 전극(36, 38) 간의 이격영역에 있어 제거되어야 할 상기 불순물 비정질 실리콘 패턴(미도시)이 상기 액티브층(22) 상부에 남아 박막트랜지스터의 특성이 저하되므로 이를 방지하기 위함이다.
따라서, 전술한 종래의 어레이 기판(11)의 제조 방법에 있어서는 필연적으로 액티브층(22)의 두께 차이가 발생하게 되며, 이로 인해 박막트랜지스터(도 1의 Tr)의 특성 저하가 발생하게 된다.
또한, 액티브층(22)이 오믹콘택층(26) 형성을 위한 건식식각 진행 시 식각되어 제거되는 두께까지 고려하여 충분히 두껍게 상기 액티브층(22)을 이루는 순수 비정질 실리콘층(미도시)을 1000Å 이상의 두께를 갖도록 증착해야 하는 바, 증착시간이 늘어나 생산성을 떨어뜨리는 결과를 초래하고 있다.
한편, 어레이 기판에 있어서 가장 중요한 구성요소로는 각 화소영역별로 형성되며, 게이트 배선과 데이터 배선 및 화소전극과 동시에 연결됨으로써 선택적, 주기적으로 신호전압을 상기 화소전극에 인가시키는 역할을 하는 박막트랜지스터를 들 수 있다.
하지만, 종래의 어레이 기판에서 일반적으로 구성하는 박막트랜지스터의 경우, 상기 액티브층은 비정질 실리콘을 이용하고 있음을 알 수 있다. 이러한 비정질 실리콘을 이용하여 액티브층을 형성할 경우, 상기 비정질 실리콘은 원자 배열이 무질서하기 때문에 빛 조사나 전기장 인가 시 준 안정 상태로 변화되어 박막트랜지스터 소자로 활용 시 안정성에 문제가 되고 있으며, 채널 내부에서 캐리어의 이동도가 0.1㎠/V·s∼1.0㎠/V·s로 낮아 이를 구동회로용 소자로 사용하는 데는 어려움이 있다.
이러한 문제를 해결하고자 레이저 장치를 이용한 결정화 공정 진행에 의해 비정질 실리콘의 반도체층을 폴리실리콘의 반도체층으로 결정화함으로써 폴리실리콘을 액티브층으로 이용한 박막트랜지스터를 제조하는 방법이 제안되고 있다.
하지만 종래의 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 구비한 어레이 기판에 있어 상기 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도인 도 3을 참조하면, 레이저 결정화 공정을 통한 폴리실리콘을 반도체층(55)으로 이용하는 박막트랜지스터(Tr)를 포함하는 어레이 기판(51) 제조에는 상기 폴리실리콘으로 이루어진 반도체층(55) 내에 제 1 영역(55a)의 양측으로 고농도의 불순물을 포함하는 n+영역(55b) 또는 p+영역(미도시)의 형성을 필요로 한다. 따라서, 이들 n+ 영역(55b) 또는 p+ 형성을 위한 도핑 공정이 요구되며, 이러한 도핑공정 진행을 위해 이온 인플란트 장비가 추가적으로 필요하다. 이 경우, 제조비용 상승을 초래하며, 신규 장비 추가에 의한 어레이 기판(51) 제조를 위해 제조 라인을 새롭게 구성해야 하는 문제가 발생하고 있다.
본 발명은 전술한 문제를 해결하기 위한 것으로, 액티브층이 건식식각에 노출되지 않음으로써 그 표면에 손상이 발생하지 않아 박막트랜지스터의 특성이 향상되는 어레이 기판을 제공하는 것을 그 목적으로 한다.
또한, 반도체층을 폴리실리콘으로 형성하면서도 도핑 공정을 필요로 하지 않으며, 이동도 특성을 향상시킬 수 있는 박막트랜지스터를 구비한 어레이 기판의 제조 방법을 제공하는 것을 또 다른 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 어레이 기판은, 화소영역과 상기 화소영역 내에 스위칭 영역과 구동 영역과 스토리지 영역이 정의(定義)된 기판 상의 상기 스위칭 영역과 구동영역에 아일랜드 형태로 불순물 폴리실리콘으로 형성된 제 1 및 제 2 게이트 전극과; 상기 제 1 및 제 2 게이트 전극 상부에 각각 형성된 게이트 절연막과; 상기 제 1 및 제 2 게이트 전극에 대응하여 상기 게이트 절연막 상부로 상기 게이트 절연막의 가장자리를 노출시키며 각각 형성된 순수 폴리실리콘의 제 1 및 제 2 액티브층과; 상기 제 1 액티브층을 노출시키며 서로 이격하는 제 1 및 제 2 액티브 콘택홀과, 상기 제 2 액티브층을 노출시키며 서로 이격하는 제 3 및 제 4 액티브 콘택홀을 가지며, 상기 제 1 및 제 2 액티브층 각각의 중앙부에 대 해서는 에치스토퍼의 역할을 하며 상기 기판 전면에 형성된 층간절연막과; 상기 스위칭 영역에 상기 층간절연막 위로 각각 상기 제 1 및 제 2 액티브 콘택홀을 통해 상기 제 1 액티브층과 접촉하며 이격하는 불순물 비정질 실리콘의 제 1 오믹콘택층과, 상기 구동 영역에 상기 층간절연막 위로 각각 상기 제 3 및 제 4 액티브 콘택홀을 통해 상기 제 2 액티브층과 접촉하며 이격하며 불순물 비정질 실리콘의 제 2 오믹콘택층과; 상기 이격하는 상기 제 1 오믹콘택층 위로 각각 이격하며 형성된 제 1 소스 및 드레인 전극과, 상기 이격하는 상기 제 2 오믹콘택층 위로 각각 이격하며 형성된 제 2 소스 및 드레인 전극과; 상기 층간절연막 위로 상기 화소영역의 경계에 상기 제 1 소스 전극과 연결되며 형성된 데이터 배선과; 상기 데이터 배선 위로 상기 제 1 및 제 2 게이트 전극을 노출시키는 제 1 및 제 2 게이트 콘택홀 및 상기 제 2 드레인 전극을 노출시키는 제 2 드레인 콘택홀을 포함하는 제 1 보호층과; 상기 제 1 보호층 위로 상기 화소영역의 경계에 상기 제 1 게이트 콘택홀을 통해 상기 제 1 게이트 전극과 접촉하며 상기 데이터 배선과 교차하여 상기 화소영역을 정의(定義)하는 게이트 배선과, 상기 게이트 배선과 이격하며 나란하게 형성된 전원배선과; 상기 제 1 보호층 위로 상기 제 1 드레인 콘택홀과 상기 제 2 게이트 콘택홀을 통해 상기 제 1 드레인 전극과 상기 제 2 게이트 전극과 동시에 접촉하며 형성된 연결전극과; 상기 게이트 배선 위로 상기 제 2 드레인 전극을 노출시키는 제 2 드레인 콘택홀을 가지며 상기 기판 전면에 형성된 제 2 보호층과; 상기 제 2 보호층 위로 상기 제 2 드레인 콘택홀을 통해 상기 제 2 드레인 전극과 접촉하며 상기 화소영역에 형성된 화소전극을 포함한다.
이때, 상기 기판 상에, 상기 기 제 1 및 제 2 게이트 전극 하부에 위치하며 무기절연물질로 이루어진 버퍼층을 포함한다.
또한, 상기 제 2 게이트 전극은 상기 스토리지 영역까지 연장 형성되어 제 1 스토리지 전극을 이루며, 상기 제 2 소스 전극은 상기 스토리지 영역까지 연장 형성되어 제 2 스토리지 전극을 이룸으로써 상기 스토리지 영역에 순차 적층된 상기 제 1 스토리지 전극과 상기 게이트 절연막과 상기 층간절연막 및 상기 제 2 스토리지 전극은 스토리지 커패시터를 이루는 것이 특징이며, 상기 제 2 소스 전극은 상기 스토리지 영역에서 더 연장하여 상기 데이터 배선과 나란하게 형성됨으로써 전원전극을 이루며, 상기 제 1 보호층에는 상기 전원전극을 노출시키는 전원 콘택홀을 구비하며, 상기 전원배선은 상기 전원 콘택홀을 통해 상기 전원전극과 접촉하는 것이 특징이다.
또한, 상기 제 1 및 제 2 오믹콘택층 하부에는 이들 오믹콘택층과 동일한 평면적을 가지며 완전 중첩하는 형태로 순수 비정질 실리콘으로 이루어진 배리어층이 형성된 것이 특징이다.
또한, 상기 각 화소영역의 경계에는 상기 화소전극의 가장자리와 중첩하며 상기 각 화소영역을 포획하는 형태로 상기 화소전극의 중앙부를 노출시키는 개구부를 갖는 뱅크와; 상기 뱅크로 둘러싸인 영역의 상기 화소전극 위로 형성된 유기 발광층과; 상기 유기 발광층 위로 상기 기판 전면에 형성된 유기전계 발광용 전극을 포함한다.
본 발명에 따른 어레이 기판의 제조 방법은, 화소영역과 상기 화소영역 내에 스위칭 영역과 구동 영역과 스토리지 영역이 정의(定義)된 기판 상의 상기 스위칭 영역에 불순물 폴리실리콘의 제 1 게이트 전극과, 게이트 절연막과, 순수 폴리실리콘의 제 1 액티브층을 형성하고, 동시에 상기 구동 영역에 불순물 폴리실리콘의 제 2 게이트 전극과, 게이트 절연막과, 순수 폴리실리콘의 제 2 액티브층을 형성하는 단계와; 상기 제 1 및 제 2 액티브층 위로 전면에 무기절연물질을 증착하고 패터닝함으로써 상기 제 1 액티브층의 양측을 노출시키며 이격하는 제 1 및 제 2 액티브 콘택홀과 상기 제 2 액티브층의 양측을 노출시키며 이격하는 제 3 및 제 4 액티브 콘택홀을 갖는 층간절연막을 형성하는 단계와; 상기 층간절연막 위로, 상기 스위칭 영역에 상기 제 1 및 제 2 액티브 콘택홀을 통해 각각 상기 제 1 액티브층과 접촉하며 서로 이격하는 불순물 비정질 실리콘의 제 1 오믹콘택층과 상기 제 1 오믹콘택층 위로 서로 이격하는 제 1 소스 및 드레인 전극을 형성하고, 상기 구동 영역에 상기 제 3 및 제 4 액티브 콘택홀을 통해 각각 상기 제 2 액티브층과 접촉하며 서로 이격하는 불순물 비정질 실리콘의 제 2 오믹콘택층과, 상기 제 2 오믹콘택층 위로 서로 이격하는 제 2 소스 및 드레인 전극을 형성하고, 동시에 상기 층간절연막 위로 상기 제 1 소스 전극과 연결되며 상기 화소영역의 경계에 데이터 배선을 형성하는 단계와; 상기 데이터 배선과 상기 제 1 및 제 2 소스 및 드레인 전극 위로 전면에 상기 제 1 및 제 2 게이트 전극 각각을 노출시키는 제 1 및 제 2 게이트 콘택홀과 상기 제 1 드레인 전극을 노출시키는 제 1 드레인 콘택홀을 갖는 제 1 보호층을 형성하는 단계와; 상기 제 1 보호층 위로 금속물질로서 상기 제 1 게이트 콘택홀을 통해 상기 제 1 게이트 전극과 접촉하며 상기 화소영역의 경계에 상기 데이 터 배선과 교차하여 상기 화소영역을 정의(定義)하는 게이트 배선을 형성하고, 동시에 제 2 게이트 콘택홀과 상기 제 1 드레인 콘택홀을 통해 상기 제 2 게이트 전극 및 상기 제 1 드레인 전극과 접촉하는 연결전극과 상기 게이트 배선과 나란하게 이격하는 전원배선을 형성하는 단계와; 상기 게이트 배선 위로 상기 기판 전면에 상기 제 2 드레인 전극을 노출시키는 제 2 드레인 콘택홀을 갖는 제 2 보호층을 형성하는 단계와; 상기 제 2 보호층 위로 상기 화소영역에 상기 제 2 드레인 콘택홀을 통해 상기 제 2 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함한다.
이때, 상기 제 1 및 제 2 게이트 전극을 형성하기 전에 상기 기판 전면에 무기절연물질로 이루어진 버퍼층을 형성하는 단계를 포함한다.
또한, 상기 기판 위로 상기 스위칭 영역에 불순물 폴리실리콘의 제 1 게이트 전극과, 게이트 절연막과, 순수 폴리실리콘의 제 1 액티브층을 형성하고, 동시에 상기 구동 영역에 불순물 폴리실리콘의 제 2 게이트 전극과, 게이트 절연막과, 순수 폴리실리콘의 제 2 액티브층을 형성하는 단계는, 상기 기판 위로 제 1 불순물 비정질 실리콘층과 제 1 무기절연층과 순수 비정질 실리콘층을 순차 적층시키는 단계와; 고상 결정화(SPC) 공정을 진행하여 상기 순수 비정질 실리콘층과 제 1 불순물 비정질 실리콘층을 각각 순수 폴리실리콘층과 불순물 폴리실리콘층으로 결정화하는 단계와; 상기 순수 폴리실리콘층과 제 1 무기절연층과 불순물 폴리실리콘층을 동시에 패터닝하여 상기 스위칭 영역에 순차 적층된 형태로 상기 불순물 폴리실리콘의 제 1 게이트 전극과, 게이트 절연막과, 제 1 순수 폴리실리콘 패턴을 형성하고, 상기 구동 영역에 순차 적층된 형태로 상기 불순물 폴리실리콘의 제 2 게이트 전극과, 게이트 절연막과, 제 2 순수 폴리실리콘 패턴을 형성하는 단계와; 상기 제 1 및 제 2 순수 폴리실리콘 패턴을 패터닝함으로써 상기 스위칭 영역에 상기 제 1 액티브층을 형성하고 상기 구동 영역에 상기 제 2 액티브층을 형성하는 단계를 포함하며, 이때, 상기 제 1 및 제 2 오믹콘택층 하부에 동일한 평면적으로 가지며 완전 중첩하는 형태로 배리어층을 형성하는 단계를 포함한다. 또한, 상기 배리어층을 형성하기 이전에 상기 제 1, 2, 3 4 액티브 콘택홀을 통해 노출된 상기 제 1 및 제 2 액티브층의 표면에 상기 고상 결정화 공정 진행시 형성된 열산화막을 제거하기 위한 BOE(Buffered Oxide Etchant) 세정을 실시하는 것이 바람직하다.
또한, 상기 제 2 게이트 전극은 상기 스토리지 영역까지 연장하여 형성함으로써 상기 스토리지 영역에서 제 1 스토리지 전극을 이루도록 하고, 상기 제 2 소스 전극은 상기 스토리지 영역까지 연장하여 형성함으로써 상기 스토리지 영역에 제 2 스토리지 전극을 이루도록 하고, 나아가 더 연장 형성함으로써 상기 데이터 배선과 나란하게 배치되는 전원전극을 이루도록 하며, 상기 제 1 보호층에는 전원전극을 노출시키는 전원 콘택홀을 구비하며, 상기 전원배선은 상기 전원 콘택홀을 통해 상기 전원전극과 접촉하도록 형성하는 것이 특징이다.
본 발명에 따른 어레이 기판은, 반도체 물질로 이루어진 게이트 전극과 금속물질로 이루어진 게이트 배선간의 접촉저항을 낮춤으로써 상기 게이트 배선을 통해 박막트랜지스터의 온 전압 인가시 안정적인 박막트랜지스터 특성을 갖도록 하는 효 과가 있다.
또한, 본 발명에 따른 어레이 기판의 제조방법에 의해 액티브층이 건식식각에 노출되지 않음으로써 그 표면 손상이 발생하지 않아 박막트랜지스터 특성이 저하되는 것을 방지하는 효과가 있다.
액티브층이 건식식각에 영향을 받지 않게 되므로 식각되어 없어지는 두께를 고려하지 않아도 되므로 상기 액티브층의 두께를 줄임으로써 증착 시간을 단축시켜 생산성을 향상시키는 효과가 있다.
본 발명에 따른 제조 방법에 의해 제조된 어레이 기판은 비정질 실리콘층을 결정화 공정에 의해 폴리실리콘층으로 결정화하고 이를 반도체층으로 하여 박막트랜지스터를 구성함으로써 비정질 실리콘층의 반도체층을 포함하는 박막트랜지스터를 구비한 어레이 기판 대비 이동도 특성을 수십 내지 수 백배 향상시키는 효과가 있다.
폴리실리콘의 액티브층을 박막트랜지스터의 반도체층으로 이용하면서도 불순물의 도핑은 필요로 하지 않으므로 도핑 공정 진행을 위한 신규 장비 투자를 실시하지 않아도 되므로 초기 투자비용을 절감할 수 있는 장점이 있다.
또한, 게이트 전극을 불순물을 포함하는 폴리실리콘으로 형성함으로써 금속물질의 게이트 전극을 형성한 종래의 어레이 기판의 결정화 공정 진행 시 발생되는 게이트 전극의 변형 또는 게이트 전극과 반도체층과의 쇼트 등의 문제를 원천적으로 해결하는 효과가 있다.
또한, 스위칭 박막트랜지스터와 구동 박막트랜지스터의 전기적 연결 및 구동 박막트랜지스터와 화소전극과의 전기적 연결을 위해 보호층에 구성하는 콘택홀 수를 최소화함으로써 화소영역의 개구율을 향상시키는 효과가 있다.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.
도 4는 유기전계 발광소자를 구성하는 본 발명의 제 1 실시예에 따른 어레이 기판에 있어 하나의 화소영역을 도시한 평면도이다.
도시한 바와 같이, 서로 교차하여 화소영역(P)을 정의하며 게이트 및 데이터 배선(145, 130)이 형성되고 있으며, 상기 게이트 배선(145)과 이격하며 전원배선(148)이 형성되고 있다. 또한, 상기 전원배선(148)과 전원 콘택홀(154)을 통해 연결되며 전원전극(134)이 상기 데이터 배선(130)과 나란하게 형성되고 있다.
또한, 화소영역(P) 내에는 스위칭 박막트랜지스터(STr)이 구비되고 있으며, 이때 상기 스위칭 박막트랜지스터(STr)의 제 1 게이트 전극(105a)은 제 1 게이트 콘택홀(142a)을 통해 상기 게이트 배선(145)과 연결되고 있으며, 상기 스위칭 박막트랜지스터(STr)의 제 1 소스 전극(133a)은 상기 데이터 배선(130)으로부터 연장되고, 상기 스위칭 박막트랜지스터(STr)와 연결되며 구동 박막트랜지스터(DTr)가 구비되고 있다. 이때, 상기 구동 박막트랜지스터(DTr)의 제 2 게이트 전극(105b)을 노출시키는 제 2 게이트 콘택홀(142b)을 통해 상기 제 2 게이트 전극(105b)과 접촉하며 게이트 보조패턴(146)이 형성되고 있으며, 상기 스위칭 박막트랜지스터(STr)의 제 1 드레인 전극(136a)을 노출시키는 제 1 드레인 콘택홀(152a)과 상기 게이트 보조패턴(146)을 노출시키는 보조패턴 콘택홀(153)을 통해 상기 제 1 드레인 전극(136a)과 상기 제 2 게이트 전극(105b)을 전기적으로 연결시키는 게이트 연결전극(172)이 형성됨으로써 상기 스위칭 및 구동 박막트랜지스터(STr, DTr)가 연결되고 있다.
또한, 상기 화소영역(P) 내에는 상기 구동 박막트랜지스터(DTr)의 제 2 드레인 전극(136b)과 제 2 드레인 콘택홀(152b)을 통해 연결되며 화소전극(170)이 형성되고 있으며, 상기 전원전극(134)이 연장되어 상기 구동 박막트랜지스터(DTr)의 제 2 소스 전극(133b)을 이루고 있으며, 상기 전원전극(134)의 일부인 제 2 스토리지 전극(137)과 상기 구동 박막트랜지스터(DTr)의 제 2 게이트 전극(105b)은 게이트 절연막(미도시)과 층간절연막(미도시)을 개재하여 중첩함으로써 스토리지 커패시터(StgC)를 이루고 있다.
한편, 상기 본 발명의 제 1 실시예에 따른 어레이 기판(101)의 하나의 화소영역(P)을 살펴보면, 총 10개의 콘택홀이 구비되고 있음을 알 수 있다.
즉, 스위칭 및 구동 박막트랜지스터(DTr)의 제 1 및 제 2 소스 전극(133a, 133b) 및 제 1 및 제 2 드레인 전극(136a, 136b)이 각각 제 1 및 제 2 액티브층(115a, 115b)과 접촉하기 위한 제 1 내지 제 4 액티브 콘택홀(123a, 123b, 123c, 123d)이 구비되고 있으며, 스위칭 박막트랜지스터(STr)의 제 1 게이트 전극(105a)과 상기 게이트 배선(145)과의 전기적 연결을 위해 제 1 게이트 콘택홀(142a)이 구비되고 있으며, 상기 스위칭 박막트랜지스터(STr)의 제 1 드레인 전극(136a)과 상기 구동 박막트랜지스터(DTr)의 제 2 게이트 전극(105b)을 전기적으로 연결시키기 위해 상기 구동 박막트랜지스터(DTr)의 제 2 게이트 전극(105b)을 노출시키는 제 2 게이트 콘택홀(142b)과, 상기 스위칭 박막트랜지스터(STr)의 제 1 드레인 전극(136a)을 노출시키는 제 1 드레인 콘택홀(152a)과, 상기 제 2 게이트 콘택홀(142b)을 통해 상기 제 2 게이트 전극(105b)과 연결된 게이트 보조패턴(146)을 노출시키는 보조패턴 콘택홀(153)이 구비되고 있으며, 상기 구동 박막트랜지스터(DTr)의 제 2 드레인 전극(136b)과 상기 화소전극(170)을 전기적으로 연결시키기 위해 제 2 드레인 콘택홀(152b)이 구비되고 있다. 또한 상기 전원배선(148)과 전원전극(134)을 전기적으로 연결시키기 위한 전원 콘택홀(154)이 구비되고 있다.
단면을 도시한 도면을 참조하여 본 발명의 제 1 실시예에 따른 어레이 기판의 구성을 더욱 상세히 설명한다.
도 5는 도 4를 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 단면도이며, 도 6은 도 4를 Ⅵ-Ⅵ를 따라 절단한 부분에 대한 단면도이다.
도시한 바와 같이, 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판(101)은 전면에 무기절연물질로 이루어진 버퍼층(102)이 형성되어 있으며, 상기 버퍼층(102) 위로 스위칭 영역(SA)에 불순물 폴리실리콘으로 이루어진 제 1 게이트 전극(105a)이 형성되어 있으며, 상기 구동 영역(DA)에는 상기 불순물 폴리실리콘으로 이루어진 제 2 게이트 전극(105b)이 형성되어 있으며, 이때 상기 제 2 게이트 전극(105b)은 상기 스토리지 영역(StgA)까지 연장 형성됨으로써 제 1 스토리지 전극(106)을 이루고 있다.
상기 불순물 폴리실리콘의 제 1 및 제 2 게이트 전극(105a, 105b) 각각에 대 응하여 그 위로는 무기절연물질로써 게이트 절연막(109)이 형성되어 있으며, 상기 게이트 절연막(109) 위로 상기 스위칭 영역(SA) 및 구동 영역(DA)에 위치한 상기 제 1 및 제 2 게이트 전극(105a, 150b) 각각에 대응하여 순수 폴리실리콘의 제 1 및 제 2 액티브층(115a, 115b)이 그 외측으로 상기 게이트 절연막(109)을 노출시키며 형성되고 있다.
또한, 상기 제 1 및 제 2 액티브층(115a, 115b) 위로 전면에 상기 제 1 및 제 2 액티브층(115a, 115b) 각각의 중앙부를 기준으로 그 양측으로 각각 상기 제 1 및 제 2 액티브층(115a, 115b)을 노출시키는 제 1, 2, 3, 4 액티브 콘택홀(123a, 123b, 123c, 123d)을 갖는 층간절연막(122)이 형성되어 있다.
또한, 상기 층간절연막(122) 위로 상기 스위칭 영역(SA)에 대응하여 상기 제 1, 2 액티브 콘택홀(123a, 123b)을 통해 상기 제 1 액티브층(115a)과 접촉하며 서로 이격하는 불순물 비정질 실리콘의 제 1 오믹콘택층(127a)이 형성되어 있으며, 이의 상부에 서로 이격하며 제 1 소스 및 드레인 전극(133a, 136a)이 형성되어 있다.
또한, 상기 층간절연막(122) 위로 상기 구동 영역(DA)에 대응하여 상기 제 3, 4 액티브 콘택홀(123c, 123d)을 통해 상기 제 2 액티브층(115b)과 접촉하며 서로 이격하는 불순물 비정질 실리콘의 제 2 오믹콘택층(127b)이 형성되어 있으며, 이의 상부에 서로 이격하며 제 2 소스 및 드레인 전극(133b, 136b)이 형성되어 있다. 이때, 상기 제 2 소스 전극(133b)은 상기 스토리지 영역(StgA)까지 연장되어 제 2 스토리지 전극(137)을 이루며, 일방향으로 더욱 연장하여 전원전극(미도시)을 이루고 있다.
또한, 도면에 나타나지 않았지만, 상기 층간절연막(122) 위로 상기 스위칭 박막트랜지스터(STr)의 제 1 소스 전극(133a)과 연결되며 일방향으로 연장하는 데이터 배선(미도시)이 형성되고 있다.
다음, 상기 제 1 및 제 2 소스 및 드레인 전극((133a, 133b), (136a, 136b)) 위로 전면에 무기절연물질로 이루어진 제 1 보호층(140)이 형성되어 있다. 이때 상기 제 1 보호층(140)과 그 하부의 층간절연막(122)과 게이트 절연막(109)은 패터닝 됨으로써 상기 제 1 및 제 2 게이트 전극(105a, 105b)을 각각 노출시키는 제 1 및 제 2 게이트 콘택홀(142a, 142b)이 구비되고 있으며, 도면에 나타나지 않았지만, 상기 제 1 보호층(140)에는 상기 전원전극(미도시)을 노출시키는 전원 콘택홀(미도시)이 구비되고 있다.
다음, 상기 제 1 보호층(140) 위로는 상기 제 1 게이트 콘택홀(142a)을 통해 상기 제 1 게이트 전극(105a)과 연결되며 상기 데이터 배선(미도시)과 교차하여 화소영역(P)을 정의하는 게이트 배선(145)이 형성되어 있으며, 상기 제 2 게이트 콘택홀(142b)을 통해 상기 제 2 게이트 전극(105b)과 접촉하며 게이트 보조패턴(146)이 형성되어 있으며, 도면에 나타나지 않았지만, 상기 게이트 배선(145)과 이격하며 나란하게 전원배선(미도시)이 형성되고 있다. 이때 상기 전원배선(미도시)은 상기 전원 콘택홀(미도시)을 통해 상기 전원전극(미도시)과 연결되고 있다.
다음, 상기 게이트 배선(145)과, 상기 게이트 보조패턴(146) 위로 전면에 무기절연물질로서 제 2 보호층(150)이 형성되어 있다. 이때, 상기 제 2 보호층(150) 은 상기 게이트 보조패턴(146)을 노출시키는 보조패턴 콘택홀(153)이 구비되고 있으며, 상기 제 2 보호층(150)과 그 하부의 제 1 보호층(140)은 패터닝되어 상기 제 1 및 2 드레인 전극(136a, 136b)을 각각 노출시키는 제 1 및 제 2 드레인 콘택홀(152a, 152b)이 구비되고 있다.
다음, 상기 제 2 보호층(150) 위로는 투명 도전성 물질로써 상기 제 2 드레인 콘택홀(152b)을 통해 상기 제 2 드레인 전극(136b)과 접촉하며 화소전극(170)이 형성되어 있으며, 상기 제 1 드레인 콘택홀(152a)과 상기 보조패턴 콘택홀(153) 통해 상기 제 1 드레인 전극(136a)과 상기 게이트 보조패턴(146)과 동시에 접촉하는 게이트 연결전극(172)이 형성되고 있다.
한편, 전술한 구성을 갖는 본 발명의 제 1 실시예에 따른 어레이 기판(101)은 순수 폴리실리콘의 제 1 및 제 2 액티브층(115a, 115b)이 형성됨으로써 종래 대비 이동도 특성이 향상되며, 제 1 및 제 2 게이트 전극(105a, 105b)을 금속물질이 아닌 불순물 폴리실리콘으로 구성함으로써 상기 제 1 및 제 2 액티브층(115a, 115b)의 결정화 공정 시 고온의 분위기에 노출됨으로써 발생하는 금속성 게이트 전극의 변형 등을 방지할 수 있다.
또한, 상기 채널 영역이 형성되는 제 1 및 제 2 액티브층(115a, 115b)의 중앙부에 대해서는 층간절연막(122)이 에치스토퍼의 역할을 함으로써 그 두께 변화가 발생하지 않으므로 액티브층의 채널 영역의 두께 변화에 따른 박막트랜지스터의 특성 저하를 방지할 수 있는 것이 특징이다.
한편, 전술한 구성을 갖는 본 발명의 제 1 실시예에 따른 어레이 기판(101) 은 하나의 화소영역(P) 내에 총 10개의 콘택홀이 구비됨으로써 개구율 측면에서 개선의 여지가 있다.
본 발명의 제 2 실시예를 통해 상기 제 1 실시예보다 개구율이 향상된 어레이 기판을 제시한다.
도 7은 유기전계 발광소자를 구성하는 본 발명의 제 2 실시예에 따른 어레이 기판에 있어 하나의 화소영역을 도시한 평면도이다. 이때 제 1 실시예와 동일한 구성요소에 대해서는 100을 더하여 도면부호를 부여하였다.
도시한 바와 같이, 서로 교차하여 화소영역(P)을 정의하며 게이트 및 데이터 배선(245, 230)이 형성되고 있으며, 상기 게이트 배선(245)과 이격하며 전원배선(248)이 형성되고 있다. 또한, 상기 전원배선(248)과 전원 콘택홀(254)을 통해 연결되며 전원전극(234)이 상기 데이터 배선(230)과 나란하게 이격하며 형성되고 있다.
또한, 화소영역(P) 내에는 상기 게이트 배선(245) 및 데이터 배선(230)과 연결되며 스위칭 박막트랜지스터(STr)가 형성되어 있으며, 상기 스위칭 박막트랜지스터(STr)와 연결되며 구동 박막트랜지스터(DTr)가 형성되어 있다.
이때 상기 스위칭 박막트랜지스터(STr)의 제 1 게이트 전극(205a)은 제 1 게이트 콘택홀(242a)을 통해 상기 게이트 배선(245)과 연결되고 있으며, 상기 스위칭 박막트랜지스터(STr)의 제 1 소스 전극(233a)은 상기 데이터 배선(230)으로부터 연장되고, 상기 스위칭 박막트랜지스터(STr)의 제 1 드레인 전극(236a)과 상기 구동 박막트랜지스터(DTr)의 제 2 게이트 전극(205b)은 상기 제 1 드레인 콘택홀(252a)및 제 2 게이트 콘택홀(242b)을 통해 연결전극(247)을 연결되어 있다.
또한, 상기 화소영역(P) 내에는 상기 구동 박막트랜지스터(DTr)의 제 2 드레인 전극(236b)과 제 2 드레인 콘택홀(252b)을 통해 연결되며 화소전극(270)이 형성되고 있으며, 상기 전원전극(234)은 그 일부가 연장하여 상기 구동 박막트랜지스터(DTr)의 제 2 소스 전극(233b)을 이루고 있으며, 상기 전원전극(234) 일부와 상기 구동 박막트랜지스터(DTr)의 제 2 게이트 전극(205b)은 게이트 절연막(미도시)과 층간절연막(미도시)을 개재하여 중첩함으로써 스토리지 커패시터(StgC)를 이루고 있다. 이때 서로 중첩하는 상기 제 2 게이트 전극(205b)과 전원전극(234)은 각각 제 1 및 제 2 스토리지 전극(206, 237)을 이룬다.
한편, 본 발명의 제 2 실시예에 있어 특징적인 것으로서 상기 스위칭 박막트랜지스터(STr)와 구동 박막트랜지스터(DTr)를 전기적으로 연결시키기 위해 총 2개의 콘택홀이 구성되고 있다는 것이다.
따라서, 본 발명의 제 2 실시예에 따른 어레이 기판은 화소영역(P) 내에 구성되는 콘택홀의 개수가 실시예 1 대비 1개 줄어들게 됨으로써 줄어든 1개의 콘택홀 영역만큼 개구율이 향상될 수 있는 것이 특징이다.
이후에는 본 발명의 제 2 실시예에 따른 어레이 기판의 단면 구성에 대해 설명한다.
도 8과 도 9는 도 7을 각각 절단선 Ⅷ-Ⅷ, Ⅸ-Ⅸ를 따라 절단한 부분에 대한 단면도이다. 설명의 편의를 위해 스위칭 박막트랜지스터(STr)가 형성되는 영역을 스위칭 영역(SA), 구동 박막트랜지스터(DTr)가 형성되는 영역을 구동 영역(DA), 스토리지 커패시터가 형성되는 영역을 스토리지 영역(StgA)이라 정의한다.
도시한 바와 같이, 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판은 전면에 무기절연물질로 이루어진 버퍼층(202)이 형성되어 있다.
또한, 상기 버퍼층(202) 위로 상기 스위칭 영역(SA)에 불순물 폴리실리콘으로 이루어진 제 1 게이트 전극(205a)이 형성되어 있으며, 상기 구동 영역(DA)에는 상기 불순물 폴리실리콘으로 이루어진 제 2 게이트 전극(205b)이 형성되어 있다. 이때 상기 제 2 게이트 전극(205b)은 상기 스토리지 영역(StgA)까지 연장 형성됨으로써 상기 스토리지 영역(StgA)에서는 제 1 스토리지 전극(206)을 이루는 것이 특징이다.
다음, 상기 불순물 폴리실리콘의 제 1 및 제 2 게이트 전극(205a, 205b) 위로는 무기절연물질로써 상기 제 1 및 제 2 게이트 전극(205a, 205b) 각각과 완전 중첩하며 동일한 평면적을 가지며 게이트 절연막(209)이 형성되어 있으며, 상기 게이트 절연막(209) 위로는 각각 순수 폴리실리콘의 제 1 및 제 2 액티브층(215a, 215b)이 그 외측으로 각각 상기 게이트 절연막(209)을 노출시키며 형성되고 있다. 즉, 상기 순수 폴리실리콘의 제 1 및 제 2 액티브층(215a, 215b) 각각은 상기 제 1 및 제 2 게이트 전극(205a, 205b) 보다는 그 평면적이 작으며, 상기 게이트 절연막 위로 상기 제 1 및 제 2 게이트 전극(205a, 205b) 각각의 중앙부와 완전 중첩하도록 형성됨으로써 상기 제 1 및 제 2 액티브층(215a, 215b) 각각의 외측으로 상기 게이트 절연막(209)이 노출된 상태를 이루고 있다.
또한, 상기 제 1 및 제 2 액티브층(215a, 215b) 위로 전면에 상기 제 1 액티브층(215a) 중앙부를 기준으로 그 양측으로 상기 제 1 액티브층(215a)을 노출시키는 제 1 및 제 2 액티브 콘택홀(223a, 223b)을 가지며, 상기 제 2 액티브층(215b) 중앙부를 기준으로 그 양측으로 상기 제 2 액티브층(215b)을 노출시키는 제 3 및 제 4 액티브 콘택홀(223c, 223d)을 갖는 층간절연막(222)이 형성되고 있다.
또한, 상기 제 1, 2, 3 및 4 액티브 콘택홀(223a, 223b, 223c, 223d)을 갖는 상기 층간절연막(222) 위로 상기 스위칭 영역(SA)에 대응해서는 상기 제 1, 2 액티브 콘택홀(223a, 223b)을 통해 상기 제 1 액티브층(215a)과 접촉하며 서로 이격하는 불순물 비정질 실리콘의 제 1 오믹콘택층(227a)이 형성되어 있으며, 이의 상부에 상기 서로 이격하는 제 1 오믹콘택층(227a)과 각각 접촉하며 서로 이격하며 제 1 소스 및 드레인 전극(233a, 236a)이 형성되어 있다.
또한, 상기 층간절연막(222) 위로 상기 구동 영역(DA)에 대응해서는 상기 제 3, 4 액티브 콘택홀(223c, 223d)을 통해 상기 제 2 액티브층(215b)과 접촉하며 서로 이격하는 불순물 비정질 실리콘의 제 2 오믹콘택층(227b)이 형성되어 있으며, 이의 상부에 상기 서로 이격하는 제 2 오믹콘택층(227b)과 각각 접촉하며 서로 이격하며 제 2 소스 및 드레인 전극(233b, 236b)이 형성되어 있다. 이때, 상기 제 2 소스 전극(236b)은 상기 스토리지 영역(StgA)까지 연장되어 제 2 스토리지 전극(237)을 이루는 동시에 더욱 연장하여 전원전극(도 7의 234)을 이루고 있다.
또한, 도면에 나타나지 않았지만, 상기 층간절연막(222) 위로 상기 스위칭 박막트랜지스터(STr)의 제 1 소스 전극(233a)과 연결되며 일방향으로 연장하는 데 이터 배선(도 7의 230)이 상기 전원전극(도 7의 234)과 나란하게 이격하며 형성되고 있다.
다음, 상기 제 1 및 제 2 소스 및 드레인 전극((233a, 233b), (236a, 236b))과 제 2 스토리지 전극(237)과 상기 전원전극(도 7의 234) 및 데이터 배선(도 7의 230) 위로 전면에 상기 무기절연물질로 이루어지며, 상기 스위칭 박막트랜지스터(STr)의 제 1 드레인 전극(236a)을 노출시키는 제 1 드레인 콘택홀(252a)을 갖는 제 1 보호층(240)이 형성되어 있다. 이때, 상기 제 1 보호층(240)과 그 하부의 층간절연막(222) 및 게이트 절연막(209)은 패터닝됨으로써 상기 제 1 및 제 2 게이트 전극(205a, 205b)을 각각 노출시키는 제 1 및 제 2 게이트 콘택홀(242a, 242b)이 구비되고 있다.
다음, 상기 제 1 드레인 콘택홀(252a)과 상기 제 1 및 제 2 게이트 콘택홀(242a, 242b)을 갖는 제 1 보호층(240) 위로는 상기 제 1 게이트 콘택홀(242a)을 통해 상기 제 1 게이트 전극(205a)과 연결되며 상기 데이터 배선(도 7의 230)과 교차하여 화소영역(P)을 정의하는 게이트 배선(245)이 형성되어 있으며, 상기 제 2 게이트 콘택홀(242b)을 통해 상기 구동 박막트랜지스터(DTr)의 제 2 게이트 전극(205b)과 접촉하며 동시에 상기 제 1 드레인 콘택홀(252a)을 통해 상기 스위칭 박막트랜지스터(STr)의 제 1 드레인 전극(236a)과 접촉하는 연결전극(247)이 형성되어 있다.
따라서, 본 발명의 제 2 실시예에 따른 어레이 기판(201)의 경우, 상기 제 1 보호층(240) 상에 게이트 보조패턴(도 5의 146)의 형성없이 상기 제 1 보호층(240) 상에 제 1 드레인 전극(236a)과 제 2 게이트 전극(205b)을 전기적으로 연결시키는 연결전극(247)을 형성함으로써 제 1 실시예 대비 하나의 콘택홀을 줄인 것이 특징이며, 하나의 콘택홀이 줄어듦으로 해서 줄어든 콘택홀의 면적만큼 화소영역(P)의 개구율을 향상시킬 수 있는 것이다.
다음, 상기 게이트 배선(245)과 상기 연결전극(247) 위로 전면에 무기절연물질로 이루어진 제 2 보호층(250)이 형성되어 있다. 이때, 상기 제 2 보호층(250)과 그 하부의 제 1 보호층(240)은 패터닝되어 상기 구동 박막트랜지스터(DTr)의 제 2 드레인 전극(236b)을 노출시키는 제 2 드레인 콘택홀(252b)이 구비되고 있다.
다음, 상기 제 2 보호층(250) 위로는 투명 도전성 물질로써 상기 제 2 드레인 콘택홀(252b)을 통해 상기 제 2 드레인 전극(236b)과 접촉하며 화소전극(270)이 형성됨으로써 본 발명의 제 2 실시예에 따른 어레이 기판(201)이 이루어지고 있다.
이때 도면에 나타나지 않았지만, 상기 화소전극(270) 위로 각 화소영역(P)의 경계에 상기 화소영역(P)의 가장자리와 중첩하며 뱅크(미도시)가 형성되며, 상기 뱅크(미도시)로 둘러싸인 영역에 상기 뱅크(미도시) 외부로 노출된 상기 화소전극(270) 위로 유기 발광층(미도시)이 형성되며, 상기 유기 발광층(미도시) 위로 전면에 유기발광 소자용 전극(미도시)이 더욱 형성될 수 있다. 이 경우, 상기 화소전극(270)과 유기 발광층(미도시)과 유기발광 소자용 전극(미도시)이 유기전계 발광 다이오드(미도시)를 이루게 되며, 이렇게 유기전계 발광 다이오드(미도시)가 구비된 기판은 완성된 유기전계 발광소자용 어레이 기판(201)을 이루게 된다.
한편, 전술한 구성을 갖는 본 발명의 제 2 실시예에 따른 어레이 기판 또한 순수 폴리실리콘의 제 1 및 제 2 액티브층(215a, 215b)이 형성됨으로써 종래의 비정질 실리콘의 액티브층을 갖는 어레이 기판 대비 이동도 특성이 향상되며, 제 1 및 제 2 게이트 전극(205a, 205b)을 금속물질이 아닌 불순물 폴리실리콘으로 구성함으로써 상기 순수 폴리실리콘의 제 1 및 제 2 액티브층(205a, 205b)을 결정화 공정을 진행하여 형성하는 과정에서 고온의 분위기에 노출됨으로써 발생하는 금속성 게이트 전극의 변형 등을 방지할 수 있다.
또한, 상기 채널 영역이 형성되는 상기 제 1 및 제 2 액티브층(215a, 215b)의 중앙부에 대해서는 층간절연막(222)이 에치스토퍼의 역할을 함으로써 그 두께 변화가 발생하지 않으므로 액티브층의 채널 영역의 두께 변화에 따른 박막트랜지스터의 특성 저하를 방지할 수 있다.
나아가, 스위칭 박막트랜지스터(STr)의 제 1 드레인 전극(236a)과, 구동 박막트랜지스터(DTr)의 제 2 게이트 전극(205b)을 이들 전극(236a, 205b)을 각각 노출시키는 2개의 콘택홀(252a, 242b)을 형성하고, 이들 2개의 콘택홀(252a, 242b)을 통해 상기 스위칭 박막트랜지스터(STr)의 제 1 드레인 전극(236a) 및 구동 박막트랜지스터(DTr)의 제 2 게이트 전극(205b)과 동시에 접촉하는 연결전극(247)을 형성함으로써 콘택홀의 수를 줄임으로써 화소영역(P)의 개구율을 향상시킬 수 있다.
이후에는 간단히 본 발명의 제 2 실시예에 따른 어레이 기판의 제조 방법에 대해 도 7, 8, 9를 참조하여 설명한다.
투명한 절연기판(201) 예를들면 유리기판 상에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 전면에 버퍼층(202)을 형성한다. 이는 본 발명의 특징 상 추후 공정에서 고상 결정화(Solid Phase Crystallization : SPC) 공정을 진행하는데, 이러한 고상 결정화(SPC) 공정은 600℃ 내지 800℃의 고온의 분위기가 요구되고 있으며, 이 경우 상기 기판이 고온의 분위기에 노출됨으로써 기판의 표면으로부터 알카리 이온이 용출되어 폴리실리콘으로 이루어진 구성요소의 특성을 저하시킬 수 있다. 따라서, 이러한 문제를 방지하기 위해 상기 버퍼층(202)을 형성하는 것이다.
다음, 상기 버퍼층(202) 위로 순차적으로 불순물 비정질 실리콘, 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx), 순수 비정질 실리콘을 연속하여 증착함으로써 제 1 불순물 비정질 실리콘층(미도시)과, 제 1 무기절연층(미도시)과, 순수 비정질 실리콘층(미도시)을 형성한다.
이때, 상기 순수 비정질 실리콘층(미도시)은 채널이 형성되는 부분이, 종래의 경우 서로 이격하는 오믹콘택층 형성을 위해 진행하는 건식식각에 노출됨으로써 식각되어 그 표면으로부터 일부 두께가 제거되는 것을 고려하여 1000Å 이상의 두께로 형성하였지만, 본 발명의 실시예의 경우, 상기 순수 비정질 실리콘층(미도시)을 통해 최종적으로 구현되는 순수 폴리실리콘의 제 1 및 제 2 액티브층(215a, 215b)의 채널이 형성되는 영역은 에치스토퍼의 역할을 하는 층간절연막(222)에 의해 건식식각에 노출되지 않으므로 상기 건식식각에 의해 그 두께가 얇아지게 되는 등의 문제는 발생하지 않으므로 추후 액티브층으로서의 역할을 할 수 있는 두께인 300Å 내지 1000Å로 형성한다.
다음, 상기 순수 비정질 실리콘층(미도시)의 이동도 특성 등을 향상시키기 위해 고상 결정화(SPC) 공정을 진행함으로써 상기 순수 비정질 실리콘층(미도시)이 결정화되어 순수 폴리실리콘층(미도시)을 이루도록 한다. 이때, 상기 고상 결정화(SPC) 공정은 일례로 600℃ 내지 800℃의 분위기에서 열처리를 통한 써말 결정화(Thermal Crystallization) 또는 교번자장 결정화 장치를 이용한 600℃ 내지 700℃의 온도 분위기에서의 교번자장 결정화(Alternating Magnetic Field Crystallization) 공정인 것이 바람직하다.
한편, 이러한 고상 결정화(SPC) 공정 진행에 의해 상기 순수 비정질 실리콘층(미도시) 뿐만 아니라 상기 제 1 불순물 비정질 실리콘층(미도시) 또한 결정화되어 불순물 폴리실리콘층(미도시)을 이루게 된다.
다음, 상기 순수 폴리실리콘층(미도시)과 제 1 무기절연층(미도시)과 불순물 비정질 실리콘층(미도시)을 패터닝함으로써 상기 스위칭 영역(SA)에 동일한 평면적을 가지며 완전 중첩하며 순차 적층된 형태로 제 1 게이트 전극(205a)과 게이트 절연막(209)과 제 1 순수 폴리실리콘 패턴(미도시)을 형성하고, 동시에 상기 구동 영역(DA) 및 스토리지 영역(StgA)에 동일한 평면적을 가지며 완전 중첩하며 순차 적층된 형태로 제 2 게이트 전극(205b)과 게이트 절연막(209)과 제 2 순수 폴리실리콘 패턴(미도시)을 형성한다. 이때 상기 제 2 게이트 전극(205b) 중 상기 스토리지 영역(StgA)에 형성된 부분은 제 1 스토리지 전극(206)을 이루게 된다.
한편, 본 발명의 실시예에 있어서, 상기 제 1 및 제 2 게이트 전극(205a, 205b)을 순수 불순물 폴리실리콘으로 형성하는 것은, 상기 제 1 및 제 2 게이트 전극(205a, 205b) 상부에 각각 위치하는 제 1 및 제 2 순수 폴리실리콘 패턴(미도시) 형성 시 발생하는 문제를 해결하기 위함이다.
보텀 게이트 구조를 갖는 박막트랜지스터를 형성하는 경우, 기판 상에는 저저항 특성을 갖는 금속물질을 증착한 후, 이를 패터닝하여 게이트 배선 및 게이트 전극을 형성하고, 그 상부에 반도체층 형성을 위해 게이트 절연막을 개재하여 순수 비정질 실리콘층을 형성하는데, 상기 순수 비정질 실리콘층을 순수 폴리실리콘층으로 고상 결정화(SPC)하는데 있어 600℃ 이상의 비교적 높은 온도를 필요로 하고 있다. 따라서, 이러한 비교적 높은 온도를 요구하는 고상 결정화(SPC) 공정 진행 시, 금속물질만으로 이루어진 게이트 전극 및 게이트 배선은 변형이 발생하거나 또는 상기 게이트 절연막을 뚫고 상기 결정화된 순수 폴리실리콘층과 접촉하게 되는 스파이크가 발생하는 등의 문제를 일으킨다. 따라서, 본 발명의 실시예에 있어서는 이러한 종래의 금속물질의 게이트 전극을 형성함으로써 결정화 공정 진행시 발생하는 문제를 해결하고자 이러한 고온에서 전술한 문제를 일으키지 않는 불순물 폴리실리콘을 이용하여 제 1 및 제 2 게이트 전극(205a, 205b)을 형성한 것이다.
다음, 상기 제 1 및 제 2 순수 폴리실리콘 패턴(미도시)을 패터닝함으로써 상기 스위칭 영역(SA)의 상기 게이트 절연막(209)의 중앙부에 순수 폴리실리콘의 제 1 액티브층(215a)을 형성하고, 상기 구동 영역(DA)의 상기 게이트 절연막(209)의 중앙부에 순수 폴리실리콘의 제 2 액티브층(215a)을 형성한다. 이때 상기 스토 리지 영역(StgA)에 있어서 상기 제 2 순수 폴리실리콘 패턴(미도시)은 제거한다.
다음, 상기 순수 폴리실리콘의 제 1 및 제 2 액티브층(215a, 215b) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx) 중 하나를 증착하여 층간절연막(222)을 형성하고, 이를 패터닝함으로써 상기 순수 폴리실리콘의 제 1 및 제 2 액티브층(215a, 215b) 각각의 중앙부를 기준으로 이의 양측으로 상기 순수 폴리실리콘의 제 1 및 제 2 액티브층(215a, 215b) 각각을 노출시키는 제 1, 2, 3, 4 액티브 콘택홀(223a, 223b, 223c, 223d)을 형성한다. 이때, 상기 층간절연막(222)은 상기 순수 폴리실리콘의 제 1 및 제 2 액티브층(215a, 215b) 각각의 중앙부에 대응해서는 상기 순수 폴리실리콘의 제 1 및 제 2 액티브층(215a, 215b) 각각을 덮는 에치스토퍼로서의 역할을 하며, 그 외의 영역에 대응해서는 절연층의 역할을 하는 것이 특징이다.
다음, 상기 층간절연막(222) 위로 전면에 불순물 비정질 실리콘을 증착하여 제 2 불순물 비정질 실리콘층(미도시)을 형성하고, 연속하여 상기 제 2 불순물 비정질 실리콘층(미도시) 위로 제 1 금속물질 예를들면, 몰리브덴(Mo), 크롬(Cr) 및 몰리티타늄(MoTi) 중 어느 하나를 증착함으로써 제 1 금속층(미도시)을 형성한다.
이후, 상기 제 1 금속층(미도시)과 상기 제 2 불순물 비정질 실리콘층(미도시)을 패터닝함으로써 상기 층간절연막(222) 위로 일방향으로 연장하는 데이터 배선(230)을 형성하고, 상기 스위칭 영역(SA)에 상기 제 1 및 제 2 액티브 콘택홀(223a, 223b)을 통해 각각 상기 제 1 액티브층(215a)과 접촉하며 서로 이격하는 제 1 오믹콘택층(227a)과, 상기 서로 이격하는 제 1 오믹콘택층(227a)과 각각 접촉하며 서로 이격하는 제 1 소스 및 드레인 전극(233a, 236a)을 형성한다. 동시에 상기 구동 영역(DA)에 상기 제 3 및 제 4 액티브 콘택홀(223c, 223d)을 통해 각각 상기 제 2 액티브층(215b)과 접촉하며 서로 이격하는 제 2 오믹콘택층(227b)과, 상기 서로 이격하는 제 2 오믹콘택층(227b)과 각각 접촉하며 서로 이격하는 제 2 소스 및 드레인 전극(233b, 236b)을 형성한다. 이때 상기 제 2 소스 전극(233b)은 상기 스토리지 영역(StgA)까지 연장하여 제 2 스토리지 전극(237)을 이루며, 동시에 상기 데이터 배선(230)과 나란하게 연장함으로써 전원전극(234)을 이룬다. 이때 상기 데이터 배선(230)과 상기 전원전극(234) 하부에는 상기 불순물 비정질 실리콘으로 이루어진 더미패턴이 형성될 수 있다.
한편, 도면에 나타나지 않았지만, 상기 제 1 및 제 2 오믹콘택층(227a, 227b) 각각과 상기 제 1, 2, 3, 4 액티브 콘택홀(223a, 223b, 223c, 223d)을 통해 노출된 상기 제 1 및 제 2 액티브층(215a, 215b) 사이에는 상기 제 1 및 제 2 오믹콘택층(227a, 227b) 각각과 동일한 형태를 가지며 완전 중첩하는 순수 비정질 실리콘의 배리어층(미도시)이 더욱 형성될 수도 있다. 이는 상기 층간절연막(222) 상에 상기 제 2 불순물 비정질 실리콘층(미도시)을 형성하기 전에 우선적으로 제 2 순수 비정질 실리콘층(미도시)을 형성하고, 이를 상기 제 2 불순물 비정질 실리콘층(미도시) 및 제 1 금속층(미도시)과 함께 패터닝함으로써 형성할 수 있다. 이때, 순수 비정질 실리콘으로 이루어진 배리어층(미도시)을 형성하는 이유는, 상기 순수 폴리실리콘의 제 1 및 제 2 액티브층(215a, 215b)과의 접합력은 불순물 비정질 실리콘 보다는 순수 비정질 실리콘이 더욱 우수하기 때문에 상기 배리어층(미도시)을 상기 순수 폴리실리콘의 제 1 및 제 2 액티브층(215a, 215b)과 상기 불순물 비정질 실리콘층(미도시)의 사이에 개재되도록 함으로써 이들 두 층((215a, 215b), 미도시)간의 접합력을 향상시키고 나아가 접촉저항을 낮추기 위함이다.
한편, 상기 층간절연막(222) 상에 상기 제 1 및 제 2 오믹콘택층(227a, 227b) 또는 상기 순수 비정질 실리콘의 베리어층(미도시)을 형성하기 전에 BOE(bufferd oxide etchant)를 이용한 세정공정(이하 BOE 세정이라 칭함)을 우선적으로 실시하는 것이 바람직하다. 상기 순수 폴리실리콘의 제 1 및 제 2 액티브층(215a, 215b)은, 고상 결정화 전에 순수 비정질 실리콘층 상에 아무런 물질층이 형성되지 않은 상태에서 600℃ 내지 700℃의 온도 분위기를 갖는 상기 고상 결정화(SPC) 공정에 노출됨으로써 그 표면에 자연적으로 열산화막(미도시)이 형성되며, 이러한 열산화막(미도시)은 순수 폴리실리콘의 제 1 및 제 2 액티브층(215a, 215b)과 상기 제 1 및 제 2 오믹콘택층(227a, 227b) 또는 순수 폴리실리콘의 제 1 및 제 2 액티브층(215a, 215b)과 상기 배리어층(미도시)의 접촉 시 오믹 특성을 저하시키는 요소로 작용한다. 따라서 상기 제 1, 2, 3, 4 액티브 콘택홀(223a, 223b, 223c, 223d)을 통해 노출된 상기 순수 폴리실리콘의 제 1 및 제 2 액티브층(215a, 215b) 표면의 열산화막(미도시)은 제거되는 것이 바람직하며 이를 제거하기 위해 상기 제 1 및 제 2 오믹콘택층(227a, 227b) 또는 상기 베리어층(미도시)을 형성하기 전에 상기 BOE 세정을 실시하는 것이다.
한편, 본 발명의 실시예의 경우, 상기 데이터 배선(230)과 제 1 및 제 2 소 스 및 드레인 전극((233a, 233b), (236a, 236b))과 제 1 및 제 2 오믹콘택층(227a, 227b)을 형성하는 과정에서 채널 영역을 이루는 순수 폴리실리콘의 제 1 및 제 2 액티브층(215a, 215b)의 중앙부에 대응해서는 에치스토퍼의 역할을 하는 층간절연막(222)이 형성되어 있으므로 상기 제 1 및 제 2 오믹콘택층(227a, 227b)의 패터닝을 위한 식각, 예를들면 건식식간 진행 시 상기 순수 폴리실리콘의 제 1 및 제 2 액티브층(215a, 215b)은 전혀 영향을 받지 않게 된다. 따라서 종래기술에서 언급한 문제인 건식식각 진행에 의한 액티브층의 표면 손상 등은 발생하지 않음을 알 수 있다.
이때, 상기 스위칭 영역(SA)에 있어 순차 적층된 상기 불순물 폴리실리콘의 제 1 게이트 전극(205a)과, 게이트 절연막(209)과, 순수 폴리실리콘의 제 1 액티브층(215a)과, 층간절연막(222)과, 불순물 비정질 실리콘의 서로 이격하는 제 1 오믹콘택층(227a)과, 서로 이격하는 제 1 소스 및 드레인 전극(233a, 236a)은 스위칭 박막트랜지스터(STr)를 이루며, 상기 구동 영역(DA)에 있어 순차 적층된 상기 불순물 폴리실리콘의 제 2 게이트 전극(205b)과, 게이트 절연막(209)과, 순수 폴리실리콘의 제 2 액티브층(215b)과, 층간절연막(222)과, 불순물 비정질 실리콘의 서로 이격하는 제 2 오믹콘택층(227b)과, 서로 이격하는 제 2 소스 및 드레인 전극(233b, 236b)은 구동 박막트랜지스터(DTr)를 이루며, 상기 스토리지 영역(StgA)의 순차 적층된 제 1 스토리지 전극(206)과, 게이트 절연막(209)과, 층간절연막(222)과 제 2 스토리지 전극(237)은 스토리지 커패시터(StgC)를 이룬다.
다음, 상기 제 1 및 제 2 소스 및 드레인 전극((233a, 233b), (236a, 236b)) 과 데이터 배선(230) 및 제 2 스토리지 전극(237) 위로 무기절연물질 예를들어 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 제 1 보호층(240)을 형성하고, 마스크 공정을 진행하여 상기 제 1 보호층(240)과 상기 층간절연막(222)과 게이트 절연막(209)을 패터닝함으로써 상기 순수 폴리실리콘의 제 1 및 제 2 액티브층(215a, 215b) 각각의 외측으로 상기 제 1 및 제 2 게이트 전극(205a, 205b) 각각을 노출시키는 제 1 및 제 2 게이트 콘택홀(242a, 242b)을 형성하고, 동시에 상기 스위칭 박막트랜지스터(STr)의 제 1 드레인 전극(236b)을 노출시키는 제 1 드레인 콘택홀(252a)을 형성한다. 또한, 상기 전원전극(234)을 노출시키는 전원전극 콘택홀(254)을 형성한다.
다음, 상기 제 1 및 제 2 게이트 콘택홀(242a, 242b)과 제 1 드레인 콘택홀(252a) 및 전원전극 콘택홀(254)이 구비된 상기 제 1 보호층(240) 위로 제 2 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo) 및 크롬(Cr)을 증착하여 제 2 금속층(미도시)을 형성하고, 이를 패터닝함으로써 상기 제 1 게이트 콘택홀(242a)을 통해 상기 제 1 게이트 전극(205a)과 접촉하며 상기 데이터 배선(230)과 교차하는 게이트 배선(245)을 형성하고, 동시에 상기 제 1 드레인 콘택홀(252a)을 통해 상기 제 1 드레인 전극(236a)과 접촉하며 동시에 상기 제 2 게이트 콘택홀(242b)을 통해 상기 제 2 게이트 전극(205b)과 접촉하는 연결전극(247)을 형성한다. 또한, 동시에 상기 전원전극 콘택홀(254)을 통해 상기 전원전극(234)과 접촉하며 상기 게이트 배선(245)과 이격하며 나란하게 연장 하는 전원배선(248)을 형성한다.
다음, 상기 게이트 배선(245)과 전원배선(248) 위로 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 제 2 보호층(250)을 형성한다. 이후, 상기 제 2 보호층(250)과 그 하부의 제 1 보호층(240)을 패터닝함으로써 상기 구동 박막트랜지스터(DTr)의 제 2 드레인 전극(236b)을 노출시키는 제 2 드레인 콘택홀(252b)을 형성한다.
다음, 상기 제 2 드레인 콘택홀(252b)을 구비한 상기 제 2 보호층(250) 위로 전면에 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 증착하고, 이를 패터닝함으로써 상기 화소영역(P)에 상기 제 2 드레인 콘택홀(252b)을 통해 상기 제 2 드레인 전극(236b)과 접촉하는 화소전극(270)을 형성함으로써 본 발명의 제 2 실시예에 따른 어레이 기판(201)을 완성한다.
이때 도면에 나타나지 않았지만, 상기 화소영역(P)의 경계에 상기 각 화소영역(P)의 가장자리와 중첩하는 뱅크(미도시)를 형성하고, 상기 뱅크(미도시)로 둘러싸인 영역에 유기 발광층(미도시)을 형성한 후, 상기 유기 발광층(미도시) 위로 전면에 유기 발광소자용 전극(미도시)을 더욱 형성할 수도 있다.
도 1은 액정표시장치 또는 유기전계 발광소자를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 단면을 도시한 도면.
도 2는 종래의 어레이 기판의 제조 단계 중 반도체층과 소스 및 드레인 전극을 형성하는 단계를 도시한 공정 단면도.
도 3은 종래의 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 구비한 어레이 기판에 있어 상기 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도.
도 4는 유기전계 발광소자를 구성하는 본 발명의 제 1 실시예에 따른 어레이 기판에 있어 하나의 화소영역을 도시한 평면도.
도 5는 도 4를 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 단면도.
도 6은 도 4를 Ⅵ-Ⅵ를 따라 절단한 부분에 대한 단면도.
도 7은 유기전계 발광소자를 구성하는 본 발명의 제 2 실시예에 따른 어레이 기판에 있어 하나의 화소영역을 도시한 평면도.
도 8은 도 4를 절단선 Ⅷ-Ⅷ를 따라 절단한 부분에 대한 단면도.
도 9는 도 5를 Ⅸ-Ⅸ를 따라 절단한 부분에 대한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
201 : 어레이 기판 205a, 205b : 제 1 및 제 2 게이트 전극
206 : 제 1 스토리지 전극 215a, 215b : 제 1 및 제 2 액티브층
223a, 223b, 223c, 223d : 제 1, 2, 3, 4 액티브 콘택홀
230 : 데이터 배선 233a, 233b : 제 1 및 제 2 소스 전극
234 : 전원전극 236a, 236b : 제 1 및 제 2 드레인 전극
237 : 제 2 스토리지 전극 242a, 242b : 제 1 및 제 2 게이트 콘택홀
245 : 게이트 배선 248 : 전원배선
252a, 252b : 제 1 및 제 2 드레인 콘택홀
254 : 전원 콘택홀 270 : 화소전극
DTr : 구동 박막트랜지스터 STr : 스위칭 박막트랜지스터

Claims (12)

  1. 화소영역과 상기 화소영역 내에 스위칭 영역과 구동 영역과 스토리지 영역이 정의(定義)된 기판 상의 상기 스위칭 영역과 구동영역에 아일랜드 형태로 불순물 폴리실리콘으로 형성된 제 1 및 제 2 게이트 전극과;
    상기 제 1 및 제 2 게이트 전극 상부에 각각 형성된 게이트 절연막과;
    상기 제 1 및 제 2 게이트 전극에 대응하여 상기 게이트 절연막 상부로 상기 게이트 절연막의 가장자리를 노출시키며 각각 형성된 순수 폴리실리콘의 제 1 및 제 2 액티브층과;
    상기 제 1 액티브층을 노출시키며 서로 이격하는 제 1 및 제 2 액티브 콘택홀과, 상기 제 2 액티브층을 노출시키며 서로 이격하는 제 3 및 제 4 액티브 콘택홀을 가지며, 상기 제 1 및 제 2 액티브층 각각의 중앙부에 대해서는 에치스토퍼의 역할을 하며 상기 기판 전면에 형성된 층간절연막과;
    상기 스위칭 영역에 상기 층간절연막 위로 각각 상기 제 1 및 제 2 액티브 콘택홀을 통해 상기 제 1 액티브층과 접촉하며 이격하는 불순물 비정질 실리콘의 제 1 오믹콘택층과, 상기 구동 영역에 상기 층간절연막 위로 각각 상기 제 3 및 제 4 액티브 콘택홀을 통해 상기 제 2 액티브층과 접촉하며 이격하며 불순물 비정질 실리콘의 제 2 오믹콘택층과;
    상기 이격하는 상기 제 1 오믹콘택층 위로 각각 이격하며 형성된 제 1 소스 및 드레인 전극과, 상기 이격하는 상기 제 2 오믹콘택층 위로 각각 이격하며 형성 된 제 2 소스 및 드레인 전극과;
    상기 층간절연막 위로 상기 화소영역의 경계에 상기 제 1 소스 전극과 연결되며 형성된 데이터 배선과;
    상기 데이터 배선 위로 상기 제 1 및 제 2 게이트 전극을 노출시키는 제 1 및 제 2 게이트 콘택홀 및 상기 제 2 드레인 전극을 노출시키는 제 2 드레인 콘택홀을 포함하는 제 1 보호층과;
    상기 제 1 보호층 위로 상기 화소영역의 경계에 상기 제 1 게이트 콘택홀을 통해 상기 제 1 게이트 전극과 접촉하며 상기 데이터 배선과 교차하여 상기 화소영역을 정의(定義)하는 게이트 배선과, 상기 게이트 배선과 이격하며 나란하게 형성된 전원배선과;
    상기 제 1 보호층 위로 상기 제 1 드레인 콘택홀과 상기 제 2 게이트 콘택홀을 통해 상기 제 1 드레인 전극과 상기 제 2 게이트 전극과 동시에 접촉하며 형성된 연결전극과;
    상기 게이트 배선 위로 상기 제 2 드레인 전극을 노출시키는 제 2 드레인 콘택홀을 가지며 상기 기판 전면에 형성된 제 2 보호층과;
    상기 제 2 보호층 위로 상기 제 2 드레인 콘택홀을 통해 상기 제 2 드레인 전극과 접촉하며 상기 화소영역에 형성된 화소전극
    을 포함하는 어레이 기판.
  2. 제 1 항에 있어서,
    상기 기판 상에, 상기 기 제 1 및 제 2 게이트 전극 하부에 위치하며 무기절연물질로 이루어진 버퍼층을 포함하는 어레이 기판.
  3. 제 1 항에 있어서,
    상기 제 2 게이트 전극은 상기 스토리지 영역까지 연장 형성되어 제 1 스토리지 전극을 이루며,
    상기 제 2 소스 전극은 상기 스토리지 영역까지 연장 형성되어 제 2 스토리지 전극을 이룸으로써 상기 스토리지 영역에 순차 적층된 상기 제 1 스토리지 전극과 상기 게이트 절연막과 상기 층간절연막 및 상기 제 2 스토리지 전극은 스토리지 커패시터를 이루는 것이 특징인 어레이 기판.
  4. 제 3 항에 있어서,
    상기 제 2 소스 전극은 상기 스토리지 영역에서 더 연장하여 상기 데이터 배선과 나란하게 형성됨으로써 전원전극을 이루며, 상기 제 1 보호층에는 상기 전원전극을 노출시키는 전원 콘택홀을 구비하며, 상기 전원배선은 상기 전원 콘택홀을 통해 상기 전원전극과 접촉하는 것이 특징인 어레이 기판.
  5. 제 1 항에 있어서,
    상기 제 1 및 제 2 오믹콘택층 하부에는 이들 오믹콘택층과 동일한 평면적을 가지며 완전 중첩하는 형태로 순수 비정질 실리콘으로 이루어진 배리어층이 형성된 것이 특징인 어레이 기판.
  6. 제 1 항에 있어서,
    상기 각 화소영역의 경계에는 상기 화소전극의 가장자리와 중첩하며 상기 각 화소영역을 포획하는 형태로 상기 화소전극의 중앙부를 노출시키는 개구부를 갖는 뱅크와;
    상기 뱅크로 둘러싸인 영역의 상기 화소전극 위로 형성된 유기 발광층과;
    상기 유기 발광층 위로 상기 기판 전면에 형성된 유기전계 발광용 전극
    을 포함하는 어레이 기판.
  7. 화소영역과 상기 화소영역 내에 스위칭 영역과 구동 영역과 스토리지 영역이 정의(定義)된 기판 상의 상기 스위칭 영역에 불순물 폴리실리콘의 제 1 게이트 전극과, 게이트 절연막과, 순수 폴리실리콘의 제 1 액티브층을 형성하고, 동시에 상기 구동 영역에 불순물 폴리실리콘의 제 2 게이트 전극과, 게이트 절연막과, 순수 폴리실리콘의 제 2 액티브층을 형성하는 단계와;
    상기 제 1 및 제 2 액티브층 위로 전면에 무기절연물질을 증착하고 패터닝함으로써 상기 제 1 액티브층의 양측을 노출시키며 이격하는 제 1 및 제 2 액티브 콘택홀과 상기 제 2 액티브층의 양측을 노출시키며 이격하는 제 3 및 제 4 액티브 콘택홀을 갖는 층간절연막을 형성하는 단계와;
    상기 층간절연막 위로, 상기 스위칭 영역에 상기 제 1 및 제 2 액티브 콘택홀을 통해 각각 상기 제 1 액티브층과 접촉하며 서로 이격하는 불순물 비정질 실리콘의 제 1 오믹콘택층과 상기 제 1 오믹콘택층 위로 서로 이격하는 제 1 소스 및 드레인 전극을 형성하고, 상기 구동 영역에 상기 제 3 및 제 4 액티브 콘택홀을 통해 각각 상기 제 2 액티브층과 접촉하며 서로 이격하는 불순물 비정질 실리콘의 제 2 오믹콘택층과, 상기 제 2 오믹콘택층 위로 서로 이격하는 제 2 소스 및 드레인 전극을 형성하고, 동시에 상기 층간절연막 위로 상기 제 1 소스 전극과 연결되며 상기 화소영역의 경계에 데이터 배선을 형성하는 단계와;
    상기 데이터 배선과 상기 제 1 및 제 2 소스 및 드레인 전극 위로 전면에 상기 제 1 및 제 2 게이트 전극 각각을 노출시키는 제 1 및 제 2 게이트 콘택홀과 상기 제 1 드레인 전극을 노출시키는 제 1 드레인 콘택홀을 갖는 제 1 보호층을 형성하는 단계와;
    상기 제 1 보호층 위로 금속물질로서 상기 제 1 게이트 콘택홀을 통해 상기 제 1 게이트 전극과 접촉하며 상기 화소영역의 경계에 상기 데이터 배선과 교차하여 상기 화소영역을 정의(定義)하는 게이트 배선을 형성하고, 동시에 제 2 게이트 콘택홀과 상기 제 1 드레인 콘택홀을 통해 상기 제 2 게이트 전극 및 상기 제 1 드레인 전극과 접촉하는 연결전극과 상기 게이트 배선과 나란하게 이격하는 전원배선을 형성하는 단계와;
    상기 게이트 배선 위로 상기 기판 전면에 상기 제 2 드레인 전극을 노출시키는 제 2 드레인 콘택홀을 갖는 제 2 보호층을 형성하는 단계와;
    상기 제 2 보호층 위로 상기 화소영역에 상기 제 2 드레인 콘택홀을 통해 상기 제 2 드레인 전극과 접촉하는 화소전극을 형성하는 단계
    를 포함하는 어레이 기판의 제조 방법.
  8. 제 7 항에 있어서,
    상기 제 1 및 제 2 게이트 전극을 형성하기 전에 상기 기판 전면에 무기절연물질로 이루어진 버퍼층을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
  9. 제 7 항에 있어서,
    상기 기판 위로 상기 스위칭 영역에 불순물 폴리실리콘의 제 1 게이트 전극과, 게이트 절연막과, 순수 폴리실리콘의 제 1 액티브층을 형성하고, 동시에 상기 구동 영역에 불순물 폴리실리콘의 제 2 게이트 전극과, 게이트 절연막과, 순수 폴리실리콘의 제 2 액티브층을 형성하는 단계는,
    상기 기판 위로 제 1 불순물 비정질 실리콘층과 제 1 무기절연층과 순수 비정질 실리콘층을 순차 적층시키는 단계와;
    고상 결정화(SPC) 공정을 진행하여 상기 순수 비정질 실리콘층과 제 1 불순물 비정질 실리콘층을 각각 순수 폴리실리콘층과 불순물 폴리실리콘층으로 결정화하는 단계와;
    상기 순수 폴리실리콘층과 제 1 무기절연층과 불순물 폴리실리콘층을 동시에 패터닝하여 상기 스위칭 영역에 순차 적층된 형태로 상기 불순물 폴리실리콘의 제 1 게이트 전극과, 게이트 절연막과, 제 1 순수 폴리실리콘 패턴을 형성하고, 상기 구동 영역에 순차 적층된 형태로 상기 불순물 폴리실리콘의 제 2 게이트 전극과, 게이트 절연막과, 제 2 순수 폴리실리콘 패턴을 형성하는 단계와;
    상기 제 1 및 제 2 순수 폴리실리콘 패턴을 패터닝함으로써 상기 스위칭 영역에 상기 제 1 액티브층을 형성하고 상기 구동 영역에 상기 제 2 액티브층을 형성하는 단계
    를 포함하는 어레이 기판의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 1 및 제 2 오믹콘택층 하부에 동일한 평면적으로 가지며 완전 중첩하는 형태로 배리어층을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
  11. 제 10 항에 있어서,
    상기 배리어층을 형성하기 이전에 상기 제 1, 2, 3 4 액티브 콘택홀을 통해 노출된 상기 제 1 및 제 2 액티브층의 표면에 상기 고상 결정화 공정 진행시 형성된 열산화막을 제거하기 위한 BOE(Buffered Oxide Etchant) 세정을 실시하는 어레이 기판의 제조 방법.
  12. 제 7 항에 있어서,
    상기 제 2 게이트 전극은 상기 스토리지 영역까지 연장하여 형성함으로써 상기 스토리지 영역에서 제 1 스토리지 전극을 이루도록 하고,
    상기 제 2 소스 전극은 상기 스토리지 영역까지 연장하여 형성함으로써 상기 스토리지 영역에 제 2 스토리지 전극을 이루도록 하고,
    나아가 더 연장 형성함으로써 상기 데이터 배선과 나란하게 배치되는 전원전극을 이루도록 하며,
    상기 제 1 보호층에는 전원전극을 노출시키는 전원 콘택홀을 구비하며,
    상기 전원배선은 상기 전원 콘택홀을 통해 상기 전원전극과 접촉하도록 형성하는 것이 특징인 어레이 기판의 제조 방법.
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