KR20110130896A - 어레이 기판 및 이의 제조방법 - Google Patents

어레이 기판 및 이의 제조방법 Download PDF

Info

Publication number
KR20110130896A
KR20110130896A KR1020100050457A KR20100050457A KR20110130896A KR 20110130896 A KR20110130896 A KR 20110130896A KR 1020100050457 A KR1020100050457 A KR 1020100050457A KR 20100050457 A KR20100050457 A KR 20100050457A KR 20110130896 A KR20110130896 A KR 20110130896A
Authority
KR
South Korea
Prior art keywords
oxide semiconductor
layer
forming
drain
gate
Prior art date
Application number
KR1020100050457A
Other languages
English (en)
Other versions
KR101293130B1 (ko
Inventor
유창일
서현식
배종욱
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020100050457A priority Critical patent/KR101293130B1/ko
Priority to TW100118164A priority patent/TWI438851B/zh
Priority to US13/115,733 priority patent/US8497147B2/en
Priority to CN201110151814.1A priority patent/CN102263111B/zh
Publication of KR20110130896A publication Critical patent/KR20110130896A/ko
Priority to US13/923,019 priority patent/US8659017B2/en
Application granted granted Critical
Publication of KR101293130B1 publication Critical patent/KR101293130B1/ko
Priority to US14/146,937 priority patent/US8716062B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명은, 화소영역과 상기 화소영역 내에 스위칭 영역을 갖는 기판 위로, 일방향으로 연장하는 게이트 배선을 형성하고, 상기 스위칭 영역에 상기 게이트 배선과 연결된 게이트 전극을 형성하는 단계와; 상기 게이트 배선과 게이트 전극 위로 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 산화물 반도체 물질층을 형성하는 단계와; 상기 산화물 반도체 물질층을 패터닝하여 상기 스위칭 영역에 아일랜드 형태의 산화물 반도체층을 형성하는 단계와; 상기 산화물 반도체층 위로 서로 이격하는 소스 및 드레인 전극을 형성하고 동시에 상기 게이트 절연막 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선을 형성하는 단계와; 상기 데이터 배선 위로 전면에 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와; 상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 상기 화소영역에 형성하는 단계를 포함하며, 상기 산화물 반도체 물질층 또는 상기 산화물 반도체 패턴을 형성하는 단계에서 상기 기판을 육불화황(SF6)과 산소(O2)의 혼합 가스 분위기를 갖는 진공챔버내에서 플라즈마에 노출시킴으로써 상기 산화물 반도체 물질층 또는 상기 산화물 반도체 패턴을 표면처리 하는 것이 특징인 어레이 기판의 제조방법 및 이에 의해 제조된 어레이 기판을 제공한다.

Description

어레이 기판 및 이의 제조방법{Array substrate and method of fabricating the same}
본 발명은 어레이 기판에 관한 것이며, 특히 소자 특성 안정성이 우수한 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 어레이 기판 및 이의 제조방법에 관한 것이다.
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계 발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.
액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on),오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.
또한, 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하므로 최근 평판표시장치로서 주목 받고 있다.
이러한 액정표시장치와 유기전계 발광소자에 있어서 공통적으로 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터를 구비한 어레이 기판이 구성된다.
도 1은 액정표시장치를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 부분에 대한 단면을 도시한 것이다.
도시한 바와 같이, 어레이 기판(11)에 있어 다수의 게이트 배선(미도시)과 다수의 데이터 배선(33)이 교차하여 정의되는 다수의 화소영역(P) 내의 스위칭 영역(TrA)에는 게이트 전극(15)이 형성되어 있다. 또한, 상기 게이트 전극(15) 상부로 전면에 게이트 절연막(18)이 형성되어 있으며, 그 위에 순차적으로 순수 비정질 실리콘의 액티브층(22)과 불순물 비정질 실리콘의 오믹콘택층(26)으로 구성된 반도체층(28)이 형성되어 있다. 또한 상기 오믹콘택층(26) 위로는 상기 게이트 전극(15)에 대응하여 서로 이격하며 소스 전극(36)과 드레인 전극(38)이 형성되어 있다. 이때 상기 스위칭 영역(TrA)에 순차 적층 형성된 게이트 전극(15)과 게이트 절연막(18)과 반도체층(28)과 소스 및 드레인 전극(36, 38)은 박막트랜지스터(Tr)를 이룬다.
또한, 상기 소스 및 드레인 전극(36, 38)과 노출된 액티브층(22) 위로 전면에 상기 드레인 전극(38)을 노출시키는 드레인 콘택홀(45)을 포함하는 보호층(42)이 형성되어 있으며, 상기 보호층(42) 상부에는 각 화소영역(P)별로 독립되며, 상기 드레인 콘택홀(45)을 통해 상기 드레인 전극(38)과 접촉하는 화소전극(50)이 형성되어 있다. 이때, 상기 데이터 배선(33) 하부에는 상기 오믹콘택층(26)과 액티브층(22)을 이루는 동일한 물질로 제 1 패턴(27)과 제 2 패턴(23)의 이중층 구조를 갖는 반도체 패턴(29)이 형성되어 있다.
전술한 구조를 갖는 종래의 어레이 기판(11)에 있어서 상기 스위칭 영역(TrA)에 구성된 박막트랜지스터(Tr)의 반도체층(28)을 살펴보면, 순수 비정질 실리콘의 액티브층(22)은 그 상부로 서로 이격하는 오믹콘택층(26)이 형성된 부분의 제 1 두께(t1)와 상기 오믹콘택층(26)이 제거되어 노출된 된 부분의 제 2 두께(t2)가 달리 형성됨을 알 수 있다. 이러한 액티브층(22)의 두께 차이(t1 ≠ t2)는 제조 방법에 기인한 것이며, 상기 액티브층(22)의 두께 차이(t1 ≠ t2), 더욱 정확히는 그 내부에 채널층이 형성되는 소스 및 드레인 전극 사이로 노출된 부분에서 그 두께가 줄어들게 됨으로써 상기 박막트랜지스터(Tr)의 특성 저하가 발생하고 있다.
따라서, 도 2(종래의 산화물 반도체층을 갖는 박막트랜지스터를 구비한 어레이 기판의 하나의 화소영역에 대한 단면도)에 도시한 바와 같이, 최근에는 오믹콘택층을 필요로 하지 않고 산화물 반도체 물질을 이용하여 단일층 구조의 산화물 반도체층(61)을 구비한 박막트랜지스터가 개발되었다. 이러한 산화물 반도체층(61)은 오믹콘택층을 형성하지 않아도 되므로 상기 산화물 반도체층(61)이 건식식각에 노출되지 않으므로 박막트랜지스터(Tr)의 특성 저하를 방지할 수 있다.
하지만, 이러한 산화물 반도체층은 금속물질로 이루어진 금속층의 패터닝을 위한 식각액에 노출되는 경우 상기 금속층과 선택비가 없어 식각되어 제거되거나 또는 상기 식각액에 노출에 의해 그 내부 구조가 손상되어 박막트랜지스터(Tr)의 특성에 영향을 줄 수 있다.
따라서 소스 및 드레인 전극(57, 59)을 형성한 후, 이의 상부에 산화물 반도체층(61)을 형성한 것을 특징으로 하는 박막트랜지스터(Tr)를 구비한 어레이 기판(51)이 제안되고 있다.
하지만, 산화물 반도체층(61)이 소스 및 드레인 전극(57, 59) 상부에 위치하는 구성을 갖는 박막트랜지스터(Tr)의 경우, 금속물질로 이루어진 소스 및 드레인 전극(57, 59) 상부에 형성됨으로써 접착력 등에 문제가 있다.
또한, 상기 소스 전극(57)과 드레인 전극(59) 사이의 이격영역으로 노출된 게이트 절연막(55)과 상기 소스 및 드레인 전극(57, 59)의 단차로 인해 서로 마주하는 상기 소스 및 드레인 전극(57, 59)의 측면에서 끊김이 발생하거나, 또는 끊김이 발생하지 않더라도 매우 얇은 두께를 가지며 형성됨으로써 산화물 반도체층(61)의 두께가 일정치 못하므로 박막트랜지스터(Tr)의 특성이 저하되고 있는 실정이다.
따라서, 최근에는 도 3(또 다른 종래의 산화물 반도체층을 갖는 박막트랜지스터를 구비한 어레이 기판의 하나의 화소영역에 대한 단면도)에 도시한 바와 같이, 산화물 반도체층(77) 중앙부가 소스 및 드레인 전극(81, 83) 형성을 위한 패터닝 시 상기 산화물 반도체층(77)이 식각액에 노출되지 않도록 하기 위해 상기 산화물 반도체층(77) 중앙부 상부에 무기절연물질로 이루어진 에치스토퍼(79)를 구비한 것을 특징으로 하는 박막트랜지스터(Tr)를 포함하는 어레이 기판(71)이 제안되었다.
하지만, 이렇게 산화물 반도체층(77)과 그 상부에 에치스토퍼(79)를 구비한 박막트랜지스터(Tr)를 포함하는 어레이 기판(71)을 제조 시에는 상기 에치스토퍼(79) 형성을 위해 1회의 마스크 공정이 추가되어 총 6회 마스크 공정이 진행되고 있다.
마스크 공정은 포토레지스트의 도포, 노광 마스크를 이용한 노광, 노광된 포토레지스트의 현상, 식각 및 스트립의 총 5개의 단위 공정을 포함하여 진행되므로 그 공정이 복잡하고 많은 약액이 사용되므로 마스크 공정 수가 증가하면 증가할수록 제조 시간이 길어져 단위 시간당 생상성이 전하되며, 불량 발생 빈도가 높아지며, 제조 비용이 상승한다.
따라서, 도 3에 제시된 산화물 반도체층(77)과 에치스토퍼(79)를 구비한 종래의 어레이 기판(71)의 경우 마스크 공정을 줄여 제조 비용을 저감시키는 것이 요구되고 있는 실정이다.
본 발명은 전술한 문제를 해결하기 위한 것으로, 산화물 반도체층이 금속물질을 패터닝하기 위한 식각액에 의해 손상되지 않도록 하면서 1회 또는 2회의 마스크 공정을 저감하여 공정단순화에 의해 제조 비용을 저감시킬 수 있는 산화물 반도체층을 구비한 어레이 기판 및 이의 제조방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 어레이 기판의 제조 방법은, 화소영역과 상기 화소영역 내에 스위칭 영역을 갖는 기판 위로, 일방향으로 연장하는 게이트 배선을 형성하고, 상기 스위칭 영역에 상기 게이트 배선과 연결된 게이트 전극을 형성하는 단계와; 상기 게이트 배선과 게이트 전극 위로 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 산화물 반도체 물질층을 형성하는 단계와; 상기 산화물 반도체 물질층을 패터닝하여 상기 스위칭 영역에 아일랜드 형태의 산화물 반도체층을 형성하는 단계와; 상기 산화물 반도체층 위로 서로 이격하는 소스 및 드레인 전극을 형성하고 동시에 상기 게이트 절연막 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선을 형성하는 단계와; 상기 데이터 배선 위로 전면에 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와; 상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 상기 화소영역에 형성하는 단계를 포함하며, 상기 산화물 반도체 물질층 또는 상기 산화물 반도체 패턴을 형성하는 단계에서 상기 기판을 육불화황(SF6)과 산소(O2)의 혼합 가스 분위기를 갖는 진공챔버내에서 플라즈마에 노출시킴으로써 상기 산화물 반도체 물질층 또는 상기 산화물 반도체 패턴을 표면처리 하는 것이 특징이다.
본 발명의 또 다른 실시예에 따른 어레이 기판의 제조 방법은, 화소영역과 상기 화소영역 내에 스위칭 영역을 갖는 기판 위로, 일방향으로 연장하는 게이트 배선을 형성하고, 상기 스위칭 영역에 상기 게이트 배선과 연결된 게이트 전극을 형성하는 단계와; 상기 게이트 배선과 게이트 전극 위로 전면에 게이트 절연막과 산화물 반도체 물질층을 형성하는 단계와; 육불화황(SF6)과 산소(O2)의 혼합 가스 분위기를 갖는 진공챔버내에서 플라즈마에 노출시킴으로써 상기 산화물 반도체 물질층을 표면처리하는 단계와; 상기 표면처리된 상기 산화물 반도체 물질층 위로 금속층을 형성하는 단계와; 상기 금속층과 그 하부의 상기 산화물 반도체 물질층을 동시에 패터닝하여 상기 게이트 절연막 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선을 형성하고 동시에 상기 스위칭 영역에 순차 적층된 형태로 산화물 반도체층과 서로 이격하는 소스 및 드레인 전극을 형성하는 단계와; 상기 데이터 배선 위로 전면에 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와; 상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 상기 화소영역에 형성하는 단계를 포함한다.
이때, 상기 플라즈마를 통한 표면처리는 상기 진공챔버에 0.5kW 내지 10kW의 파워가 공급되며, 상기 진공챔버 내부로 상기 육불화황(SF6) 가스는10sccm 내지 3000sccm, 상기 산소(O2)는 20sccm 내지 6000sccm의 유량으로 공급되며, 상기 진공챔버 내의 압력은 50mT 내지 300mT인 상태에서 진행되는 것이 특징이며, 이때, 상기 육불화황(SF6) 대 산소(O2)는 1:2 내지 1:3의 유량 비율을 이루도록 상기 진공챔버 내부로 유입되는 것이 특징이다.
또한, 상기 플라즈마 표면처리에 의해 상기 산화물 반도체 표면에는 수 나노미터의 두께를 갖는 금속 식각액에 반응하지 않는 식각 방지막이 형성되는 것이 특징이다.
또한, 상기 산화물 반도체 물질층은 IGZO(Indium Gallium Zinc Oxide) 또는 ZTO(Zinc Tin Oxide)으로 이루어지는 것이 특징이다.
또한, 상기 데이터 배선과 상기 스위칭 영역에 상기 산화물 반도체층과 서로 이격하는 소스 및 드레인 전극을 형성하는 단계는, 상기 금속층 위로 상기 데이터 배선과 소스 및 드레인 전극이 형성될 부분에는 제 1 두께의 제 1 포토레지스트 패턴을 형성하고, 상기 소스 및 드레인 전극의 이격영역에는 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 제 2 포토레지스트 패턴 외부로 노출된 상기 금속층과 그 하부의 산화물 반도체 물질층을 순차적으로 제거하여 상기 데이터 배선을 형성하고 동시에 상기 스위칭 영역에는 순차 적층된 형태로 상기 산화물 반도체층과 소스 드레인 패턴을 형성하는 단계와; 애싱(ashing)을 진행하여 상기 제 2 포토레지스트 패턴을 제거함으로써 상기 소스 드레인 패턴의 중앙부를 노출시키는 단계와; 식각액을 이용한 습식식각을 진행하여 상기 소스 드레인 패턴의 중앙부를 제거함으로써 상기 산화물 반도체층 상에서 서로 이격하는 상기 소스 및 드레인 전극을 형성하는 단계와; 상기 제 1 포토레지스트 패턴을 제거하는 단계를 포함하는 것이 특징이다.
본 발명의 실시예에 따른 어레이 기판은, 화소영역과 상기 화소영역 내에 스위칭 영역을 갖는 기판 위로, 일방향으로 연장하는 게이트 배선과, 상기 스위칭 영역에 상기 게이트 배선과 연결되며 형성된 게이트 전극과; 상기 게이트 배선과 게이트 전극 위로 상기 기판 전면에 형성된 게이트 절연막과; 상기 게이트 절연막 위로 상기 게이트 전극에 대응하여 형성된 산화물 반도체층과; 상기 게이트 절연막 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하며 형성된 데이터 배선과; 상기 스위칭 영역에 상기 산화물 반도체층 상에서 서로 이격하며 형성된 소스 및 드레인 전극과; 상기 데이터 배선 위로 상기 기판 전면에 상기 드레인 전극을 노출시키는 드레인 콘택홀을 가지며 형성된 보호층과; 상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하며 상기 화소영역에 형성된 화소전극을 포함한다.
이때, 상기 산화물 반도체층의 표면에는 육불화황(SF6)과 산소(O2)의 혼합 가스 분위기를 갖는 진공챔버내에서 플라즈마에 노출됨으로써 금속물질의 식각액과 반응하지 않는 수 나노미터 두께의 식각 방지막이 형성된 것이 특징이다.
또한, 상기 산화물 반도체층은 IGZO(Indium Gallium Zinc Oxide) 또는 ZTO(Zinc Tin Oxide)으로 이루어진 것이 특징이다.
본 발명은 산화물 반도체층에 대해 소정의 표면처리를 실시하여 금속물질의 식각액과 반응하지 않도록 함으로서 소스 및 드레인 전극 형성을 위해 금속층을 패터닝 시 식각액에 노출되더라도 손상이 발생하지 않으므로 박막트랜지스터의 특성저하를 방지하는 효과가 있다.
또한, 상기 산화물 반도체층의 표면처리에 의해 금속물질의 식각액에 반응하지 않도록 하여 식각액 노출되는 것을 방지하기 위한 에치스토퍼를 생략할 수 있으므로 종래의 에치스토퍼를 구비한 어레이 기판의 제조 공정대비 1회의 마스크 공정을 생략할 수 있다. 따라서 마스크 공정 수를 줄여 공정을 단순화하고 제조 비용을 저감시키는 효과가 있다.
도 1은 액정표시장치를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 단면을 도시한 도면.
도 2는 종래의 산화물 반도체층을 갖는 박막트랜지스터를 구비한 어레이 기판의 하나의 화소영역에 대한 단면도.
도 3은 또 다른 종래의 산화물 반도체층을 갖는 박막트랜지스터를 구비한 어레이 기판의 하나의 화소영역에 대한 단면도.
도 4a 내지 도 4i는 본 발명의 제 1 실시예에 따른 산화물 반도체층이 구비된 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도.
도 5는 도 5 본 발명의 제 1 실시예의 변형예에 따른 어레이 기판의 제조 단계별 단면도로서 플라즈마 표면처리 단계를 도시한 제조 공정 단면도.
도 6a 내지 도 6g는 본 발명의 제 2 실시예에 따른 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 어레이 기판의 하나의 화소영역에 대한 제조 단계별 공정 단면도.
도 7a와 도 7b는 각각 종래(육불화황(SF6)과 산소(O2)의 혼합 가스 분위기에서 플라즈마 표면처리없이 소스 및 드레인 전극을 패터닝한 단계를 진행한 어레이 기판) 및 본 발명의 제조 방법에 의해 제조된 어레이 기판의 소스 및 드레인 전극 형성 시의 산화물 반도체층이 형성된 부분의 단면을 확대 촬영한 사진.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.
도 4a 내지 도 4i는 본 발명의 제 1 실시예에 따른 산화물 반도체층이 구비된 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도이다. 이때, 설명의 편의를 위해 각 화소영역(P) 내의 박막트랜지스터가 형성될 부분을 스위칭 영역(TrA)이라 정의한다.
우선, 도 3a에 도시한 바와 같이, 투명한 절연기판(101) 예를 들어 유리 또는 플라스틱으로 이루어진 기판(101) 상에 제1금속물질 예를들면 구리(Cu), 구리 합금(AlNd), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 선택된 하나 또는 둘 이상의 물질을 증착함으로써 단일층 또는 이중층 구조를 갖는 제 1 금속층(미도시)을 형성한다.
이후, 상기 제 1 금속층(미도시)을 포토레지스트의 도포, 노광 마스크를 이용한 노광, 노광된 포토레지스트의 현상 및 식각 등 일련의 단위 공정을 포함하는 마스크 공정을 진행하여 패터닝함으로써 화소영역(P)의 경계에 일방향으로 연장하는 게이트 배선(미도시)을 형성하고, 동시에 상기 스위칭 영역(TrA)에 상기 게이트 배선(미도시)과 연결된 게이트 전극(105)을 형성한다. 이때, 상기 게이트 배선(미도시)과 게이트 전극(105)은 모두 단일층 구조로 이루어진 것을 일례로 도시하였다.
다음, 도 3b에 도시한 바와 같이, 상기 게이트 배선(미도시)과 게이트 전극(105) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 전면에 게이트 절연막(110)을 형성한다.
다음, 상기 게이트 절연막(110) 위로 산화물 반도체 물질 예를들면 IGZO(Indium Gallium Zinc Oxide) 또는 ZTO(Zinc Tin Oxide)를 스퍼터링(sputtering)을 통해 증착함으로써 전면에 산화물 반도체 물질층(119)을 형성한다.
다음, 도 4d에 도시한 바와 같이, 상기 산화물 반도체 물질층(119)이 형성된 기판(101)을 진공챔버(195) 내부에 위치시킨다. 이후, 상기 진공챔버(195) 내부를 육불화황(SF6)과 산소(O2)의 혼합 가스 분위기로 조성한 상태에서 플라즈마를 형성함으로서 상기 산화물 반도체 물질층(119)을 표면처리 한다.
한편, 플라즈마 형성을 위해 상기 진공챔버(195)에 가해지는 파워는 0.5kW 내지 10kW이며, 상기 진공챔버(195) 내부로 유입되는 상기 육불화황(SF6) 가스 유량은 10sccm 내지 3000sccm, 상기 산소(O2)의 유량은 20sccm 내지 6000sccm이며, 상기 진공챔버(195) 내의 압력은 50mT 내지 300mT인 것이 특징이며, 상기 육불화황(SF6) 대 산소(O2)는 1:2 내지 1:3의 비율로 혼합되는 것이 특징이다.
이때, 상기 육불화황(SF6)은 상기 산화물 반도체 물질층(119)과 반응하여 그 표면에 수 나노미터(nm) 정도의 두께를 갖는 식각 방지막(122)을 형성하여 식각액에 반응하는 것을 방지하는 역할을 하며, 상기 산소(O2)는 플라즈마 표면처리 시 그 자체에 산소(O2)를 포함하고 있는 산화물 반도체 물질층(119) 내부에서 산소(O2)가 빠져나옴으로써 반도체적 특성이 저하되는 것을 방지하기 위함이다.
이러한 공정 조건하에서 플라즈마에 의한 표면처리에 의해 상기 산화물 반도체 물질층(119) 표면에는 수 나노미터(nm) 정도 두께를 갖는 식각 방지막(122)이 형성되며, 이러한 매우 얇은 식각 방지막(122)에 의해 금속물질의 식각액에 대한 내습식각성이 증가되어 금속물질의 식각액에 거의 영향을 받지 않는 것이 특징이다.
다음, 도 4e에 도시한 바와 같이, 육불화황(SF6)과 산소(O2)의 혼합 가스 분위기에서의 플라즈마 표면처리 된 상기 산화물 반도체 물질층(도 4d의 119)에 대해 마스크 공정을 진행하여 패터닝함으로써 상기 스위칭 영역(TrA)에 구비된 상기 게이트 전극(105)에 대응하여 이와 중첩하도록 아일랜드 형태의 산화물 반도체층(120)을 형성한다.
한편, 본 발명의 실시예에 있어서는 상기 기판의 전면에 상기 산화물 반도체 물질층이 형성된 상태에서 이의 표면처리가 이루어지는 것을 보이고 있지만, 상기 육불화황(SF6)과 산소(O2)의 혼합 가스 분위기에서의 플라즈마 형성에 의한 표면처리는 도 5(본 발명의 제 1 실시예의 변형예에 따른 어레이 기판의 제조 단계별 단면도로서 플라즈마 표면처리 단계를 도시함)에 도시한 바와 같이, 상기 산화물 반도체 물질층(미도시)을 패터닝하여 상기 스위칭 영역(TrA)에 산화물 반도체층(120)을 형성한 상태에서 진행될 수도 있다.
다음, 도 4f에 도시한 바와 같이, 상기 산화물 반도체층(120) 위로 제 2 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 크롬(Cr), 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 어느 하나 또는 둘 이상의 물질을 증착함으로써 단일층 구조 또는 다중층 구조의 제 2 금속층(131)을 형성한다. 이때, 도면에서는 단일층 구조의 제 2 금속층(131)이 형성된 것을 일례로 나타내었다.
다음, 상기 제 2 금속층(131) 위로 포토레지스트를 도포하고, 노광 마스크를 이용한 노광을 실시한 후, 현상 공정을 진행함으로써 추후 데이터 배선(미도시)이 형성될 영역과 스위칭 영역(TrA) 중 서로 이격하는 소스 및 드레인 전극(도 4i의 133, 136)이 형성될 부분에 대응하여 포토레지스트 패턴(191)을 형성한다.
다음, 도 4g에 도시한 바와 같이, 상기 포토레지스트 패턴(도 4f의 191)을 식각 마스크로 하여 상기 포토레지스트 패턴(도 4f의 191) 외측으로 노출된 상기 제 2 금속층(도 4f의 131)을 식각액에 노출시킨다.
상기 식각액에 노출된 상기 제 2 금속층(도 4f의 131)은 상기 식각액에 반응하여 녹게 됨으로서 상기 기판(101)으로부터 제거되며, 상기 포토레지스트 패턴(도 4f의 191)에 의해 가려진 부분은 식각액에 노출되지 않으므로 기판(101) 상에 남아있게 된다. 이때, 상기 스위칭 영역(TrA)에서 상기 포토레지스트 패턴(도 4f의 191) 사이로 노출된 제 2 금속층(도 4f의 131)이 제거됨에 따라 상기 산화물 반도체층(120)의 중앙부가 노출된다.
이 경우 외부로 노출된 상기 산화물 반도체층(120)의 중앙부는 상기 제 2 금속층(도 4f의 131)을 제거하기 위한 식각액과 접촉한다. 하지만, 상기 산화물 반도체층(120)은 육불화황(SF6)과 산소(O2)의 혼합 가스 분위기에서 플라즈마 표면처리 됨으로써 그 표면에 수 나노미터(nm) 수준으로 상기 식각액과의 반응을 방지하는 식각 방지막(122)이 형성되어 상기 식각액과 거의 반응하지 않으므로 상기 식각액과의 접촉에 의해 제거되거나 또는 그 내부가 손상되는 일은 발생하는 않는다.
전술한 일련의 공정 진행에 의해 상기 식각액에 의한 식각공정이 완료된 후에는 상기 기판(101) 상에 상기 게이트 배선(미도시)과 교차하여 화소영역(P)을 정의하는 데이터 배선(미도시)이 형성되며, 상기 스위칭 영역(TrA)에는 상기 산화물 반도체층(120) 상에서 서로 이격하는 형태의 소스 및 드레인 전극(133, 136)이 형성된다. 이때, 상기 데이터 배선(미도시)과 상기 소스 전극(133)은 서로 연결되도록 형성된다.
이때, 상기 스위칭 영역(TrA)에 순차 적층된 상기 게이트 전극(105)과, 게이트 절연막(110)과, 산화물 반도체층(120)과, 서로 이격하는 소스 및 드레인 전극(133, 136)은 스위칭 소자인 박막트랜지스터(Tr)를 이룬다.
산화물 반도체층(120)은 그 자체로 상기 금속물질과 오믹 접촉하는 특성을 가지므로 순수 비정질 실리콘으로 이루어진 반도체층과는 달리 불순물이 섞인 비정질 실리콘으로 이루어지는 오믹콘택층은 필요로 하지 않는다. 따라서 산화물 반도체층(120)은 통상적으로 순수 비정질 실리콘의 액티브층과 불순물 비정질 실리콘의 서로 이격하는 오믹콘택층의 이중층 구조를 갖는 반도체층과는 달리 도시한 바와 같이 박막트랜지스터(Tr) 내부에서 단일층 구조를 이루는 것이 특징이다.
이러한 구성을 갖는 박막트랜지스터(Tr)는 단일층 구조의 산화물 반도체층(120)이 구비됨으로써 소스 및 드레인 전극(133, 136)을 형성 후 이들 두 전극(133, 136) 사이의 영역에 구비된 오믹콘택층을 제거하기 위한 별도의 건식식각을 진행할 필요가 없다. 따라서 상기 산화물 반도체층(120)은 건식식각 진행에 의해 손상되는 일이 없으며, 이로 인해 박막트랜지스터(Tr)의 특성이 저하되는 것이 자연적으로 방지되는 것이 특징이다.
이후, 상기 데이터 배선(미도시)과 소스 및 드레인 전극(133, 136) 상부에 남아있는 포토레지스트 패턴(4f의 191)을 스트립(strip)을 진행하여 제거함으로써 상기 데이터 배선(미도시)과 소스 및 드레인 전극(133, 136)을 노출시킨다.
다음, 도 4h에 도시한 바와 같이, 상기 데이터 배선(미도시)과 소스 및 드레인 전극(133, 136) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하거나 또는 유기절연물질 예를들면 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)을 도포함으로써 상기 기판(101) 전면에 보호층(140)을 형성한다. 도면에 있어서는 유기절연물질로 이루어짐으로써 그 표면이 평탄한 상태를 갖는 보호층(140)이 형성된 것을 일례로 나타내었다. 상기 보호층(140)이 무기절연물질로 이루어지는 경우는 증착되어 형성됨으로써 하부에 위치하는 단차가 반영되어 형성된다.
이후, 상기 보호층(140)에 대해 마스크 공정을 진행하여 패터닝함으로써 상기 각 스위칭 영역(TrA)에 상기 드레인 전극(136)을 노출시키는 드레인 콘택홀(143)을 형성한다.
다음, 도 4i에 도시한 바와 같이, 상기 보호층(140) 위로 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 증착하여 투명 도전성 물질층(미도시)을 형성하고, 이에 대해 마스크 공정을 진행하여 패터닝함으로서 각 화소영역(P)별로 분리되며 상기 드레인 콘택홀(143)을 통해 상기 드레인 전(136)극과 접촉하는 화소전극(150)을 형성함으로써 본 발명의 실시예에 따른 어레이 기판(101)을 완성한다.
전술한 방법대로 제조된 어레이 기판(101)은 산화물 반도체층(120)을 구비한 박막트랜지스터(Tr) 포함해서 총 5회의 마스크 공정 진행에 의해 완성됨을 알 수 있으며, 종래의 산화물 반도체층(120)의 금속물질의 식각액과의 접촉에 의한 손상 방지를 위해 에치스토퍼를 구비한 박막트랜지스터를 구성한 어레이 기판의 제조 방법대비 1회의 마스크 공정이 생략될 수 있으므로 공정단순화 및 제조 비용 절감의 측면에서 월등히 효과적이라 할 수 있다.
도 6a 내지 도 6g는 본 발명의 제 2 실시예에 따른 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 어레이 기판의 하나의 화소영역에 대한 제조 단계별 공정 단면도이다. 이때, 설명의 편의를 위해 제 1 실시예와 동일한 구성요소에 대해서는 100을 더하여 도면 부호를 부여하였다. 또한, 제 2 실시예에 따른 어레이 기판의 제조 방법의 경우, 게이트 배선 및 게이트 전극을 형성하는 단계와, 게이트 절연막을 형성하는 단계와, 산화물 반도체 물질층을 형성하는 단계까지는 제 1 실시예와 동일하므로 이들 단계까지의 설명은 생략하고 이후 단계부터 상세히 설명한다.
우선, 도 6a에 도시한 바와 같이, 상기 산화물 반도체 물질층(219)이 형성된 기판(201)을 진공챔버(295) 내부에 위치시킨 후, 상기 진공챔버(295) 내부를 육불화황(SF6)과 산소(O2)의 혼합 가스 분위기로 조성한 상태에서 플라즈마를 형성하여 표면처리함으로써 상기 산화물 반도체 물질층(219)의 표면에 수 나노미터(nm)정도의 두께를 갖는 식각 방지막(222)을 형성한다. 이때, 상기 산화물 반도체 물질층(219)의 플라즈마 표면처리의 구체적인 조건은 제 1 실시예에서 상세히 언급하였으므로 생략한다.
다음, 도 6b에 도시한 바와 같이, 육불화황(SF6)과 산소(O2)의 혼합 가스 분위기에서 플라즈마 표면처리된 상기 산화물 반도체층(220) 위로 제 2 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 크롬(Cr), 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 어느 하나 또는 둘 이상의 물질을 증착함으로써 단일층 구조 또는 다중층 구조의 제 2 금속층(231)을 형성한다. 이때, 도면에서는 단일층 구조의 제 2 금속층(231)이 형성된 것을 일례로 나타내었다.
이후, 상기 제 2 금속층(231) 위로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성하고, 상기 포토레지스트층(미도시)에 대해 빛의 투과영역과 차단영역, 그리고 슬릿형태로 구성되거나 또는 다중의 코팅막을 더욱 구비하여 통과되는 빛량을 조절함으로써 그 빛 투과도가 상기 투과영역보다는 작고 상기 차단영역보다는 큰 반투과영역으로 구성된 노광 마스크(미도시)를 이용하여 회절노광 또는 하프톤 노광을 실시한다.
다음, 상기 하프톤 또는 회절 노광된 포토레지스트층(미도시)을 현상함으로써 상기 제 2 금속층(231) 위로 추후 데이터 배선(미도시)이 형성될 부분과 상기 스위칭 영역(TrA)에 있어 추후 소스 및 드레인 전극(도 6g의 233, 236)이 형성될 부분에 대응해서는 제 1 두께를 갖는 제 1 포토레지스트 패턴(291a)을 형성하고, 동시에 상기 스위칭 영역(TrA)에 있어 상기 게이트 전극(205)에 대응해서는 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴(291b)을 형성한다.
다음, 도 6c에 도시한 바와 같이, 상기 제 1 및 제 2 포토레지스트 패턴(291a, 291b)을 식각 마스크로 하여 상기 제 1 및 제 2 포토레지스트 패턴(291a, 291b) 외측으로 노출된 상기 제 2 금속층(도 6b의 231)을 식각액에 노출시킨다.
상기 식각액에 노출된 상기 제 2 금속층(도 6b의 231)은 상기 식각액에 반응하여 녹게되며 최종적으로 상기 기판(201)으로부터 제거됨으로써 하부에 위치하는 상기 산화물 반도체 물질층(도 6b의 219)을 노출시키며, 상기 제 1 및 제 2 포토레지스트 패턴(291a, 291b)에 의해 가려진 부분은 식각액에 노출되지 않으므로 기판(201) 상에 남아있게 된다.
다음, 상기 제 2 금속층(도 6b의 231)이 제거됨으로써 노출된 상기 산화물 반도체 물질층(도 6b의 219)을 식각하여 제거한다.
이러한 과정에 의해 게이트 절연막(210) 상부에는 상기 게이트 배선(미도시)과 교차하여 화소영역(P)을 정의하는 데이터 배선(미도시)이 형성되며, 상기 스위칭 영역(TrA)에는 연결된 상태의 소스 드레인 패턴(232)과 그 하부로 산화물 반도체층(220)이 형성된다. 이때, 제조 방법적 특성에 의해 상기 데이터 배선(미도시) 하부에도 상기 산화물 반도체층(220)을 이루는 동일한 물질로 더미패턴(미도시)이 형성되는 것이 특징이다.
다음, 도 6d에 도시한 바와 같이, 상기 데이터 배선(미도시)과 소스 드레인 패턴(232)이 형성된 기판(201)에 대해 애싱(ashing)을 진행하여 상기 제 2 두께를 갖는 제 2 포토레지스트 패턴(도 6c의 291b)을 제거함으로써 상기 게이트 전극(205)에 대응되는 상기 소스 드레인 패턴(232)의 중앙부를 노출시킨다. 이때, 상기 애싱(ashing)에 의해 상기 제 1 포토레지스트 패턴(291a)도 그 두께가 줄어들지만 여전히 상기 데이터 배선(미도시)과 소스 드레인 패턴(232) 상에 남아있게 된다.
다음, 도 6e에 도시한 바와 같이, 상기 소스 드레인 패턴(도 6d의 232)이 상기 제 1 포토레지스트 패턴(291a) 사이로 노출된 기판(201)을 또 다시 식각액에 노출시킴으로써 상기 게이트 전극(205)에 대응하는 상기 소스 드레인 패턴(도 6d의 232)의 중앙부를 제거한다. 이때, 상기 소스 드레인 패턴(도 6d의 232)의 중앙부가 제거되면서 상기 산화물 반도체층(220)이 노출되어 상기 식각액에 노출되지만 상기 산화물 반도체층(220)은 이전 단계에서 플라즈마 표면처리되어 매우 얇은 두께로 식각 방지막(222)이 형성되어 있으므로 상기 식각액에 거의 반응하지 않으므로 식각되거나 그 내부의 손상은 발생되지 않는다.
한편, 상기 소스 드레인 패턴(도 6d의 232)은 그 중앙부가 제거됨으로써 서로 이격하는 소스 및 드레인 전극(233, 236)이 형성된다.
이때 상기 스위칭 영역(TrA)에 순차 적층된 상기 게이트 전극(205)과, 게이트 절연막(210)과, 산화물 반도체층(220)과, 서로 이격하는 소스 및 드레인 전극(233, 236)은 스위칭 소자인 박막트랜지스터(Tr)를 이룬다.
다음, 도 6f에 도시한 바와 같이, 상기 데이터 배선(미도시)과 소스 및 드레인 전극(233, 236) 상부에 남아있는 제 1 포토레지스트 패턴(도 6e의 291a)을 스트립을 진행하여 제거함으로써 상기 데이터 배선(미도시)과 소스 및 드레인 전극(233, 236)을 노출시킨다.
다음, 도 6g에 도시한 바와 같이, 상기 데이터 배선(미도시)과 소스 및 드레인 전극(233, 236) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하거나 또는 유기절연물질 예를들면 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)을 도포함으로써 상기 기판(201) 전면에 보호층(240)을 형성한다. 도면에 있어서는 유기절연물질로 이루어짐으로써 그 표면이 평탄한 상태를 갖는 보호층(240)이 형성된 것을 일례로 나타내었다. 상기 보호층(240)이 무기절연물질로 이루어지는 경우는 증착되어 형성됨으로써 하부에 위치하는 단차가 반영되어 형성된다.
이후, 상기 보호층(240)에 대해 마스크 공정을 진행하여 패터닝함으로써 상기 각 스위칭 영역(TrA)에 상기 드레인 전극(236)을 노출시키는 드레인 콘택홀(243)을 형성한다.
다음, 상기 보호층(240) 위로 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 증착하여 투명 도전성 물질층(미도시)을 형성하고, 이에 대해 마스크 공정을 진행하여 패터닝함으로서 각 화소영역(P)별로 분리되며 상기 드레인 콘택홀(243)을 통해 상기 드레인 전극(236)과 접촉하는 화소전극(259)을 형성함으로써 본 발명의 제 2 실시예에 따른 어레이 기판(201)을 완성한다.
이러한 제 2 실시예에 따른 어레이 기판(201)의 제조는 총 4회의 마스크 공정만을 진행하여 이루어지며, 육불화황(SF6)과 산소(O2)의 혼합 가스 분위기에서 플라즈마 표면처리하여 식각액에 노출시 거의 반응하지 않는 상태로 산화물 반도체 물질층을 만드는 본 발명의 특성 상 식각액에 산화물 반도체층(220)이 손상되지 않으므로 더욱더 종래의 6마스크 공정 진행에 의해 제조되는 어레이 기판의 제조 방법대비 공정 단순화 및 비용저감 측면에서 우수하다 할 것이다.
도 7a와 도 7b는 각각 종래(육불화황(SF6)과 산소(O2)의 혼합 가스 분위기에서 플라즈마 표면처리없이 소스 및 드레인 전극을 패터닝한 단계를 진행한 어레이 기판) 및 본 발명의 제조 방법에 의해 제조된 어레이 기판의 소스 및 드레인 전극 형성 시의 산화물 반도체층이 형성된 부분의 단면을 확대 촬영한 사진이다.
우선, 도 7a를 살펴보면, 스위칭 영역에 있어 소스 및 드레인 전극 형성 시 식각액에 노출되어 산화물 반도체층이 제거되어 거의 남아있지 않음을 알 수 있다.
하지만, 도 7b를 살펴보면, 본 발명에 제시된 제조 방법대로 제조된 어레이 기판의 경우, 산화물 반도체층은 소스 및 드레인 형성 시 식각액에 노출되었지만 여전히 제거되지 않고 형성되고 있음을 알 수 있다.
101 : 기판 105 : 게이트 전극
110 : 게이트 절연막 119 : 산화물 반도체 물질층
122 : 식각 방지막 195 : 진공챔버
P : 화소영역 TrA : 스위칭 영역

Claims (10)

  1. 화소영역과 상기 화소영역 내에 스위칭 영역을 갖는 기판 위로, 일방향으로 연장하는 게이트 배선을 형성하고, 상기 스위칭 영역에 상기 게이트 배선과 연결된 게이트 전극을 형성하는 단계와;
    상기 게이트 배선과 게이트 전극 위로 전면에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위로 산화물 반도체 물질층을 형성하는 단계와;
    상기 산화물 반도체 물질층을 패터닝하여 상기 스위칭 영역에 아일랜드 형태의 산화물 반도체층을 형성하는 단계와;
    상기 산화물 반도체층 위로 서로 이격하는 소스 및 드레인 전극을 형성하고 동시에 상기 게이트 절연막 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선을 형성하는 단계와;
    상기 데이터 배선 위로 전면에 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와;
    상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 상기 화소영역에 형성하는 단계
    를 포함하며, 상기 산화물 반도체 물질층 또는 상기 산화물 반도체 패턴을 형성하는 단계에서 상기 기판을 육불화황(SF6)과 산소(O2)의 혼합 가스 분위기를 갖는 진공챔버내에서 플라즈마에 노출시킴으로써 상기 산화물 반도체 물질층 또는 상기 산화물 반도체 패턴을 표면처리 하는 것이 특징인 어레이 기판의 제조방법.
  2. 화소영역과 상기 화소영역 내에 스위칭 영역을 갖는 기판 위로, 일방향으로 연장하는 게이트 배선을 형성하고, 상기 스위칭 영역에 상기 게이트 배선과 연결된 게이트 전극을 형성하는 단계와;
    상기 게이트 배선과 게이트 전극 위로 전면에 게이트 절연막과 산화물 반도체 물질층을 형성하는 단계와;
    육불화황(SF6)과 산소(O2)의 혼합 가스 분위기를 갖는 진공챔버내에서 플라즈마에 노출시킴으로써 상기 산화물 반도체 물질층을 표면처리하는 단계와;
    상기 표면처리된 상기 산화물 반도체 물질층 위로 금속층을 형성하는 단계와;
    상기 금속층과 그 하부의 상기 산화물 반도체 물질층을 동시에 패터닝하여 상기 게이트 절연막 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선을 형성하고 동시에 상기 스위칭 영역에 순차 적층된 형태로 산화물 반도체층과 서로 이격하는 소스 및 드레인 전극을 형성하는 단계와;
    상기 데이터 배선 위로 전면에 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와;
    상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 상기 화소영역에 형성하는 단계
    를 포함하는 어레이 기판의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 플라즈마를 통한 표면처리는 상기 진공챔버에 0.5kW 내지 10kW의 파워가 공급되며,
    상기 진공챔버 내부로 상기 육불화황(SF6) 가스는10sccm 내지 3000sccm, 상기 산소(O2)는 20sccm 내지 6000sccm의 유량으로 공급되며,
    상기 진공챔버 내의 압력은 50mT 내지 300mT인 상태에서 진행되는 것이 특징인 어레이 기판의 제조방법.
  4. 제 3 항에 있어서,
    상기 육불화황(SF6) 대 산소(O2)는 1:2 내지 1:3의 유량 비율을 이루도록 상기 진공챔버 내부로 유입되는 것이 특징인 어레이 기판의 제조방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 플라즈마 표면처리에 의해 상기 산화물 반도체 표면에는 수 나노미터의 두께를 갖는 금속 식각액에 반응하지 않는 식각 방지막이 형성되는 것이 특징인 어레이 기판의 제조방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물 반도체 물질층은 IGZO(Indium Gallium Zinc Oxide) 또는 ZTO(Zinc Tin Oxide)으로 이루어지는 것이 특징인 어레이 기판의 제조방법.
  7. 제 2 항에 있어서,
    상기 데이터 배선과 상기 스위칭 영역에 상기 산화물 반도체층과 서로 이격하는 소스 및 드레인 전극을 형성하는 단계는,
    상기 금속층 위로 상기 데이터 배선과 소스 및 드레인 전극이 형성될 부분에는 제 1 두께의 제 1 포토레지스트 패턴을 형성하고, 상기 소스 및 드레인 전극의 이격영역에는 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계와;
    상기 제 1 및 제 2 포토레지스트 패턴 외부로 노출된 상기 금속층과 그 하부의 산화물 반도체 물질층을 순차적으로 제거하여 상기 데이터 배선을 형성하고 동시에 상기 스위칭 영역에는 순차 적층된 형태로 상기 산화물 반도체층과 소스 드레인 패턴을 형성하는 단계와;
    애싱(ashing)을 진행하여 상기 제 2 포토레지스트 패턴을 제거함으로써 상기 소스 드레인 패턴의 중앙부를 노출시키는 단계와;
    식각액을 이용한 습식식각을 진행하여 상기 소스 드레인 패턴의 중앙부를 제거함으로써 상기 산화물 반도체층 상에서 서로 이격하는 상기 소스 및 드레인 전극을 형성하는 단계와;
    상기 제 1 포토레지스트 패턴을 제거하는 단계
    를 포함하는 것이 특징인 어레이 기판의 제조 방법.
  8. 화소영역과 상기 화소영역 내에 스위칭 영역을 갖는 기판 위로, 일방향으로 연장하는 게이트 배선과, 상기 스위칭 영역에 상기 게이트 배선과 연결되며 형성된 게이트 전극과;
    상기 게이트 배선과 게이트 전극 위로 상기 기판 전면에 형성된 게이트 절연막과;
    상기 게이트 절연막 위로 상기 게이트 전극에 대응하여 형성된 산화물 반도체층과;
    상기 게이트 절연막 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하며 형성된 데이터 배선과;
    상기 스위칭 영역에 상기 산화물 반도체층 상에서 서로 이격하며 형성된 소스 및 드레인 전극과;
    상기 데이터 배선 위로 상기 기판 전면에 상기 드레인 전극을 노출시키는 드레인 콘택홀을 가지며 형성된 보호층과;
    상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하며 상기 화소영역에 형성된 화소전극
    을 포함하는 어레이 기판.
  9. 제 8 항에 있어서,
    상기 산화물 반도체층의 표면에는 육불화황(SF6)과 산소(O2)의 혼합 가스 분위기를 갖는 진공챔버내에서 플라즈마에 노출됨으로써 금속물질의 식각액과 반응하지 않는 수 나노미터 두께의 식각 방지막이 형성된 것이 특징인 어레이 기판.
  10. 제 8 항에 있어서,
    상기 산화물 반도체층은 IGZO(Indium Gallium Zinc Oxide) 또는 ZTO(Zinc Tin Oxide)으로 이루어진 것이 특징인 어레이 기판.
KR1020100050457A 2010-05-28 2010-05-28 어레이 기판 및 이의 제조방법 KR101293130B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020100050457A KR101293130B1 (ko) 2010-05-28 2010-05-28 어레이 기판 및 이의 제조방법
TW100118164A TWI438851B (zh) 2010-05-28 2011-05-24 陣列基板及製造該陣列基板的方法
US13/115,733 US8497147B2 (en) 2010-05-28 2011-05-25 Array substrate and method of fabricating the same
CN201110151814.1A CN102263111B (zh) 2010-05-28 2011-05-30 阵列基板及制造该阵列基板的方法
US13/923,019 US8659017B2 (en) 2010-05-28 2013-06-20 Array substrate and method of fabricating the same
US14/146,937 US8716062B1 (en) 2010-05-28 2014-01-03 Array substrate and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100050457A KR101293130B1 (ko) 2010-05-28 2010-05-28 어레이 기판 및 이의 제조방법

Publications (2)

Publication Number Publication Date
KR20110130896A true KR20110130896A (ko) 2011-12-06
KR101293130B1 KR101293130B1 (ko) 2013-08-12

Family

ID=45009679

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100050457A KR101293130B1 (ko) 2010-05-28 2010-05-28 어레이 기판 및 이의 제조방법

Country Status (4)

Country Link
US (3) US8497147B2 (ko)
KR (1) KR101293130B1 (ko)
CN (1) CN102263111B (ko)
TW (1) TWI438851B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9312395B2 (en) 2013-07-26 2016-04-12 Samsung Display Co., Ltd. Thin-film transistor, method of manufacturing the same, and method of manufacturing backplane for flat panel display
KR20180067498A (ko) * 2016-11-02 2018-06-20 보에 테크놀로지 그룹 컴퍼니 리미티드 어레이 기판, 디스플레이 패널 및 이를 갖는 디스플레이 장치, 및 그 제조 방법

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101041144B1 (ko) * 2009-08-13 2011-06-13 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 그를 포함하는 유기전계발광표시장치
CN102651317B (zh) * 2011-12-28 2015-06-03 京东方科技集团股份有限公司 金属氧化物半导体表面处理方法和薄膜晶体管的制备方法
US8940647B2 (en) * 2011-12-28 2015-01-27 Boe Technology Group Co., Ltd. Method for surface treatment on a metal oxide and method for preparing a thin film transistor
CN102709328B (zh) * 2012-05-25 2013-07-03 京东方科技集团股份有限公司 一种阵列基板、其制造方法、显示面板及显示装置
KR20130136063A (ko) 2012-06-04 2013-12-12 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
KR102282866B1 (ko) * 2012-07-20 2021-07-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치, 및 표시 장치를 포함하는 전자 장치
CN103022031B (zh) * 2012-11-21 2015-03-04 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
KR102075530B1 (ko) 2013-09-11 2020-02-11 삼성디스플레이 주식회사 박막트랜지스터 어레이 기판 및 그 제조방법, 및 이를 포함하는 표시장치
CN103474439B (zh) * 2013-09-26 2016-08-24 合肥京东方光电科技有限公司 一种显示装置、阵列基板及其制作方法
KR102183920B1 (ko) 2013-12-16 2020-11-30 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
CN106054472B (zh) * 2016-08-22 2019-09-10 武汉华星光电技术有限公司 低温多晶硅薄膜晶体管阵列基板及其制作方法、液晶面板
CN106935545B (zh) * 2017-03-24 2019-12-06 合肥京东方光电科技有限公司 阵列基板及其制备方法和应用
JP7079019B2 (ja) * 2017-04-18 2022-06-01 学校法人沖縄科学技術大学院大学学園 ナノプラズモニック計装、材料、方法、及びシステムインテグレーション
CN107579082B (zh) * 2017-09-28 2020-05-05 京东方科技集团股份有限公司 一种阵列基板的制备方法
CN110047738B (zh) * 2019-04-24 2022-04-26 合肥鑫晟光电科技有限公司 掩膜版、薄膜晶体管和阵列基板及制作方法、显示装置
CN111129037B (zh) 2019-12-25 2022-09-09 Tcl华星光电技术有限公司 Tft阵列基板及其制作方法
US20230292526A1 (en) * 2022-03-11 2023-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Memory Device Structure and Manufacturing Method Thereof

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100628679B1 (ko) * 1999-11-15 2006-09-28 엘지.필립스 엘시디 주식회사 어레이 패널, 액정 표시장치 제조방법 및 그 제조방법에따른액정표시장치
JP2001223363A (ja) * 2000-02-09 2001-08-17 Matsushita Electric Ind Co Ltd 薄膜トランジスタの製造方法
KR20060068113A (ko) * 2004-12-15 2006-06-21 삼성전자주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
KR101375831B1 (ko) * 2007-12-03 2014-04-02 삼성전자주식회사 산화물 반도체 박막 트랜지스터를 이용한 디스플레이 장치
WO2009117438A2 (en) * 2008-03-20 2009-09-24 Applied Materials, Inc. Process to make metal oxide thin film transistor array with etch stopping layer
KR20090124527A (ko) 2008-05-30 2009-12-03 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR101510212B1 (ko) * 2008-06-05 2015-04-10 삼성전자주식회사 산화물 반도체 박막 트랜지스터의 제조방법
TWI387109B (zh) 2008-06-10 2013-02-21 Taiwan Tft Lcd Ass 薄膜電晶體的製造方法
KR100958006B1 (ko) * 2008-06-18 2010-05-17 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
US8945981B2 (en) * 2008-07-31 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101273143B1 (ko) 2008-08-29 2013-06-17 가부시키가이샤 아루박 전계 효과형 트랜지스터의 제조 방법 및 제조 장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9312395B2 (en) 2013-07-26 2016-04-12 Samsung Display Co., Ltd. Thin-film transistor, method of manufacturing the same, and method of manufacturing backplane for flat panel display
KR20180067498A (ko) * 2016-11-02 2018-06-20 보에 테크놀로지 그룹 컴퍼니 리미티드 어레이 기판, 디스플레이 패널 및 이를 갖는 디스플레이 장치, 및 그 제조 방법
US10475822B2 (en) 2016-11-02 2019-11-12 Boe Technology Group Co., Ltd. Array substrate, display panel and display apparatus having the same, and fabricating method thereof

Also Published As

Publication number Publication date
TWI438851B (zh) 2014-05-21
KR101293130B1 (ko) 2013-08-12
TW201203394A (en) 2012-01-16
US8716062B1 (en) 2014-05-06
CN102263111B (zh) 2014-02-19
US8659017B2 (en) 2014-02-25
US20110291096A1 (en) 2011-12-01
US20140120659A1 (en) 2014-05-01
US8497147B2 (en) 2013-07-30
CN102263111A (zh) 2011-11-30
US20130277673A1 (en) 2013-10-24

Similar Documents

Publication Publication Date Title
KR101293130B1 (ko) 어레이 기판 및 이의 제조방법
KR101593443B1 (ko) 어레이 기판의 제조방법
KR101213708B1 (ko) 어레이 기판 및 이의 제조방법
US8558984B2 (en) Liquid crystal display and method of fabricating the same to have TFT's with pixel electrodes integrally extending from one of the source/drain electrodes
US7071037B2 (en) Semiconductor device and manufacturing method thereof
KR101968115B1 (ko) 어레이 기판 및 이의 제조방법
KR101019048B1 (ko) 어레이 기판 및 이의 제조방법
KR101942982B1 (ko) 액정표시장치용 어레이 기판 및 이의 제조방법
KR101246789B1 (ko) 어레이 기판 및 이의 제조방법
KR20120046555A (ko) 어레이 기판의 제조방법
KR20120065854A (ko) 산화물 박막 트랜지스터의 제조방법
TWI384626B (zh) 用於顯示裝置之陣列基板及其製造方法
KR20110125399A (ko) 박막 트랜지스터의 제조 방법 및 그를 이용한 평판표시장치의 제조 방법
KR20110058356A (ko) 어레이 기판 및 이의 제조방법
KR20110028040A (ko) 어레이 기판 및 이의 제조방법
KR101847063B1 (ko) 어레이 기판의 제조방법
KR20100055127A (ko) 어레이 기판의 제조방법
KR20110056899A (ko) 어레이 기판 및 이의 제조방법
KR102035004B1 (ko) 액정표시장치용 어레이 기판 및 이의 제조방법
KR20110113042A (ko) 어레이 기판 및 이의 제조방법
KR102142476B1 (ko) 어레이 기판 및 이의 제조방법
KR20090131718A (ko) 어레이 기판 및 이의 제조방법
KR20110061774A (ko) 어레이 기판 및 이의 제조방법
KR20110096337A (ko) 어레이 기판 및 이의 제조 방법
KR20110137967A (ko) 어레이 기판 및 이의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160630

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190617

Year of fee payment: 7