KR101510212B1 - 산화물 반도체 박막 트랜지스터의 제조방법 - Google Patents
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Abstract
투명한 산화물 반도체를 채널 물질로 사용하는 산화물 반도체 박막 트랜지스터의 제조방법이 개시된다. 개시되는 산화물 반도체 박막 트랜지스터의 제조방법은, 채널층 상에 보호막을 형성한 다음, 100℃ 이상의 온도에서 1시간 이상 열처리 공정을 수행하는 단계를 포함한다.
Description
본 발명은 반도체 박막 트랜지스터에 관한 것으로, 상세하게는 채널 물질로 산화물 반도체를 사용하는 산화물 반도체 박막 트랜지스터의 제조방법에 관한 것이다.
산화물 반도체를 채널물질로 사용하는 산화물 반도체 박막 트랜지스터는 능동 매트릭스 액정 디스플레이(AMLCD; active matrix liquid crystal display) 또는 능동 매트릭스 유기발광소자(AMOLED; active matrix organic light emitting device) 등과 같은 디스플레이 장치의 패널에 주로 이용되고 있다.
산화물 반도체 박막 트랜지스터를 제작하는데 있어서, 채널층 위에 소스 및 드레인 전극용 금속 박막을 증착하는 공정 또는 금속 박막의 패터닝 공정 과정에서 플라즈마(plasma)나 에천트(etchant)에 의해 채널층이 손상(damage)될 수 있으며, 이러한 손상으로 인해 박막 트랜지스터가 불안정한 특성을 나타낼 수 있다. 여기서, 불안정한 특성이란 패널 내의 박막 트랜지스터들이 불균일한 특성을 나타내거나 또는 문턱 전압(threshold voltage)이 크게 변화되는 것 등을 의미한다. 그리 고, 이러한 박막 트랜지스터의 불안정한 특성은 디스플레이 장치의 패널에 구동 소자로서 적용을 어렵게 만든다.
본 발명은 소자의 특성을 개선할 수 있는 산화물 반도체 박막 트랜지스터의 제조방법을 제공한다.
상기한 목적을 달성하기 위하여,
본 발명의 구현예에 따르면,
투명한 산화물 반도체를 채널 물질로 사용하는 산화물 반도체 박막 트랜지스터의 제조방법에 있어서,
채널층 상에 보호막을 형성한 다음, 100℃ 이상의 온도에서 1시간 이상 열처리 공정을 수행하는 단계를 포함하는 산화물 반도체 박막 트랜지스터의 제조방법이 개시된다.
상기 열처리 공정은 200℃ ~ 400℃의 온도에서 30시간 ~ 100시간 동안 수행될 수 있다. 그리고, 상기 열처리 공정은 공기(air), 산소 또는 질소 분위기에서 수행될 수 있다.
상기 투명한 산화물 반도체는 Zinc Oxide, Tin Oxide, Ga-In-Zn Oxide, In-Zn Oxide, In-Sn Oxide 및 이들 물질에 Al, Ni, Cu, Ta, Hf 또는 Ti를 도핑한 물질 중 하나가 될 수 있다. 그리고, 상기 보호막은 실리콘 산화막, 실리콘 질화막 및 유기 절연막 중 적어도 하나로 이루어질 수 있다.
본 발명의 다른 구현예에 따르면,
기판 상에 게이트를 형성한 다음, 상기 게이트를 덮도록 상기 기판 상에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상에 투명한 산화물 반도체로 이루어진 채널층을 형성하는 단계;
상기 채널층의 양측면 상에 각각 소스 및 드레인 전극을 형성하는 단계;
상기 소스 및 드레인전극과, 채널층을 덮도록 보호막을 형성하는 단계; 및
100℃ 이상의 온도에서 1시간 이상 열처리 공정을 수행하는 단계;를 포함하는 산화물 반도체 박막 트랜지스터의 제조방법이 개시된다.
상기 소스 및 드레인 전극을 형성한 다음, 상기 채널층에 산소를 공급하기 위한 플라즈마 처리 공정을 수행하는 단계가 더 포함될 수 있다.
상기 채널층과 보호막 사이에 식각 정지층(etch stop layer)을 형성하는 단계가 더 포함될 수 있다. 여기서, 상기 식각 정지층은 실리콘 산화물로 이루어질 수 있다.
본 발명의 또 다른 구현예에 따르면,
기판 상에 투명한 산화물 반도체로 이루어진 채널층을 형성한 다음, 상기 채널층을 덮도록 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상에 게이트를 형성한 다음, 상기 게이트를 덮도록 층간 절연막을 형성하는 단계;
상기 층간 절연막 상에 소스 및 드레인 전극을 상기 채널층의 양측과 연결되도록 형성하는 단계;
상기 층간 절연막과 소스 및 드레인 전극을 덮도록 보호막을 형성하는 단계; 및
100℃ 이상의 온도에서 1시간 이상 열처리 공정을 수행하는 단계;를 포함하는 산화물 반도체 박막 트랜지스터의 제조방법이 개시된다.
여기서, 상기 층간 절연막을 형성한 다음에는 상기 층간 절연막 및 게이트 절연막에 상기 소스 및 드레인 전극의 형성을 위한 비아홀을 형성하는 단계가 포함될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다. 도면에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 각 구성요소의 크기나 두께는 설명의 명료성을 위하여 과장되어 있을 수 있다. 또한, 한 층이 기판이나 다른 층 상에 존재한다고 설명될 때, 그 층은 기판이나 다른 층에 직접 접하면서 존재할 수도 있고, 그 사이에 제3의 층이 존재할 수도 있다.
도 1은 능동 매트릭스 액정 디스플레이(AMLCD)나 능동 매트릭스 유기발광소자(AMOLED) 등과 같은 디스플레이 장치의 패널의 화소부에 마련된 산화물 반도체 박막 트랜지스터의 일례를 도시한 단면도이다.
도 1을 참조하면, 산화물 반도체 박막 트랜지스터는 기판(100) 상에 순차적으로 형성된 게이트(112), 게이트 절연막(110), 채널층(116), 소스 및 드레인 전극(118a,118b) 및 보호막(120)을 포함한다. 구체적으로, 상기 기판(100) 상에 게이트(112)가 형성되어 있으며, 이 게이트(112)를 덮도록 게이트 절연막(110)이 형성 된다. 그리고, 상기 게이트(112) 상부의 상기 게이트 절연막(110) 상에는 채널층(116)이 형성되어 있다. 여기서, 상기 채널층(116)은 투명한 산화물 반도체로 이루어진다. 상기 투명한 산화물 반도체는 예를 들면 Zinc Oxide, Tin Oxide, Ga-In-Zn Oxide, In-Zn Oxide, In-Sn Oxide 및 이들 물질에 Al, Ni, Cu, Ta, Hf 또는 Ti를 도핑한 물질 중 하나가 될 수 있다. 하지만 이에 한정되는 것은 아니다. 상기 채널층(116)의 양측 상에는 각각 소스 및 드레인 전극(118a,118b)이 형성되어 있다. 그리고, 상기 소스 및 드레인 전극(118a,118b)과 채널층(116)을 덮도록 게이트 절연막(110) 상에 보호막(passivation layer,120)이 형성되어 있다. 상기 보호막(120)은 실리콘 질화막, 실리콘 산화막 및 유기 절연막 중 적어도 하나로 이루어질 수 있다. 그리고, 이러한 산화물 반도체 박막 트랜지스터의 보호막(120) 상에 화소 전극(150)이 형성됨으로써 디스플레이 패널의 화소부가 형성된다. 이러한 화소 전극(150)은 상기 보호막(120)에 형성된 비아홀(161)을 통하여 드레인 전극(118b)에 전기적으로 연결된다. 상기 화소 전극(150)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명한 도전성 물질로 이루어질 수 있다.
도 2 내지 도 5는 본 발명의 실시예에 따라 도 1에 도시된 산화물 반도체 박막 트랜지스터의 제조방법을 설명하기 위한 도면들이다.
도 2를 참조하면, 먼저 기판(100)을 준비한 다음, 상기 기판(100) 상에 게이트(112)를 형성한다. 상기 기판(110)으로는 일반적으로 실리콘 기판이 사용되나 이외에도 유리기판 또는 플라스틱 기판이 사용될 수 있다. 상기 게이트(112)는 기판(110) 상에 소정의 게이트 금속(예를 들면 Mo)을 증착하고, 이를 패터닝함으로써 형성될 수 있다. 이어서, 상기 게이트(112)를 덮도록 상기 기판(100) 상에 게이트 절연막(gate insulator,110)를 형성한다. 여기서, 상기 게이트 절연막(110)은 예를 들면, 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다.
도 3을 참조하면, 상기 게이트 절연막(110) 상에 게이트(112)에 대응하는 채널층(116)을 형성한다. 여기서, 상기 채널층(116)은 투명한 산화물 반도체로 이루어질 수 있다. 상기 산화물 반도체는 예를 들면, Zinc Oxide, Tin Oxide, Ga-In-Zn Oxide, In-Zn Oxide, In-Sn Oxide 및 이들 물질에 Al, Ni, Cu, Ta, Hf 또는 Ti를 도핑한 물질 중 하나가 될 수 있다. 하지만 이에 한정되는 것은 아니다. 상기 채널층(116)은 게이트 절연막(110) 상에 전술한 산화물 반도체를 증착한 다음, 이를 패터닝함으로써 형성될 수 있다. 그리고, 상기 채널층(116)의 양 측면 상에 각각 소스 및 드레인 전극(118a,118b)을 형성한다. 상기 소스 및 드레인 전극(118a,118b)은 상기 채널층(116)을 덮도록 소정 금속층을 형성한 다음, 이를 패터닝함으로써 형성될 수 있다. 여기서, 상기 금속층은 단일층 구조 또는 다층 구조를 가질 수 있으며, 상기 금속층은 예를 들면 Cu, Mo 및 Al로 이루어진 그룹에서 선택된 하나로 이루어질 수 있다. 그러나, 이에 한정되는 것은 아니다.
도 4를 참조하면, 상기 게이트 절연막(110) 상에 상기 소스 및 드레인 전극(118a,118b)과, 채널층(116)을 덮도록 보호막(passivation layer,120)을 증착한다. 여기서, 상기 보호막(120)은 실리콘 산화막, 실리콘 질화막 및 유기 절연막 중 적어도 하나가 될 수 있다.
마지막으로, 도 5를 참조하면, 도 4에 도시된 결과물에 소정의 열처리 공 정(annealing process)을 수행한다. 본 실시예에서, 상기 열처리 공정은 100℃ 이상의 온도에서 1시간 이상 수행된다. 보다 구체적으로는, 상기 열처리 공정은 200℃ ~ 400℃의 온도에서 30시간 ~ 100시간 동안 수행될 수 있다. 여기서, 상기 열처리 공정 분위기는 공기(air) 분위기가 될 수 있으며, 이외에도 산소 또는 질소 분위기가 될 수도 있다. 이와 같이, 본 실시예에서는 열처리 공정을 1시간 이상의 장시간 동안 수행함으로써 후술하는 바와 같이 박막 트랜지스터의 특성을 향상시킬 수 있게 된다.
본 실시예에서는 상기 소스 및 드레인 전극(118a,118b) 형성한 다음, 보호막(120)을 증착하기 전에 채널층(116)의 상부 채널영역에 산소를 공급하기 위한 플라즈마 처리 공정이 더 수행할 수 있다. 상기 플라즈마 처리 공정에 사용되는 가스는 산소 이온을 포함한다. 예를 들면, 상기 플라즈마 처리 공정에는 N2O 가스가 사용될 수 있다. 이러한 플라즈마 처리 공정에 의하여 상기 채널층(116)의 상부 채널영역에 공급된 산소는 전술한 열처리 공정에 의해 활성화됨으로써 채널층(116) 내에 산소 결핍으로 인한 과도한 캐리어의 발생을 억제할 수 있게 된다.
한편, 상기한 박막 트랜지스터가 디스플레이 패널의 화소부에 적용되는 경우에는 상기 보호막(120)을 형성한 다음, 전술한 열처리 공정을 수행하기 전에 상기 보호막(120)에 비아홀(도1의 161)을 형성하는 단계가 더 포함될 수 있다. 즉, 상기 보호막(120)을 형성한 다음, 상기 보호막(120)에 드레인 전극(118b)을 노출시키는 비아홀(161)을 형성하고, 이후 전술한 장시간의 열처리 공정이 수행된다. 그리고, 상기 열처리 공정이 수행된 다음에는 상기 보호막(120) 상에 드레인 전극(118b)과 전기적으로 연결되는 화소전극(도1의 150)을 형성한다.
도 6은 도 1에 도시된 산화물 반도체 박막 트랜지스터의 열처리 시간(annealing time)에 따른 문턱 전압의 변화를 도시한 것이다. 구체적으로, 도 6에 도시된 결과는 동일하게 제작된 4개의 패널들(이 패널들 각각에는 복수의 산화물 반도체 박막 트랜지스터들이 마련되어 있음) 각각에서 선택된 6개의 산화물 반도체 박막 트랜지스터들의 열처리 시간에 따른 문턱 전압(Vth; threshold voltage)을 보여준다. 도 6에서 ●, ■, ▲ 및 ◆는 6개의 산화물 반도체 박막 트랜지스터들의 문턱 전압 평균값을 4개의 패널들 각각에 대해서 나타낸 것이다. 본 실험에서 열처리 공정은 공기 분위기 하에서 대략 250℃의 온도에서 수행되었다.
도 6을 참조하면, 3시간 동안 열처리된 산화물 반도체들의 문턱 전압의 불균일도는 대략 6.6V로 크게 나타났다. 여기서, 문턱 전압의 불균일도라 함은 각 패널 에 대하여 측정되는 문턱 전압들의 편차를 의미한다. 그러나, 열처리 시간이 대략 15시간 정도로 하면, 문턱 전압의 불균일도가 대략 0.5V 까지 줄어들었다. 이에 따라, 열처리 시간이 증가함에 따라 산화물 반도체 박막 트랜지스터들의 문턱 전압의 불균일도도 점점 줄어듬을 알 수 있다. 또한, 4개의 패널에 대한 산화물 반도체 박막 트랜지스터의 문턱 전압 평균값들도 열처리 시간이 증가함에 따라 그 차이가 줄어듬을 알 수 있다.
도 7은 도 1에 도시된 산화물 반도체 박막 트랜지스터에 바이어스 스트레 스(bias stress)를 인가한 상태에서 열처리 시간(annealing time)에 따른 문턱 전압 변화(threshold voltage shift)를 도시한 것이다. 도 7에 도시된 결과는 게이트 전압을 20V로 하고, 소스 전극과 드레인 전극 사이에 0.1V의 DC 바이어스 스트레스를 인가한 상태에서 열처리 시간에 따른 문턱 전압 변화를 보여준다. 본 실험에서 열처리 공정은 공기 분위기 하에서 대략 250℃의 온도에서 수행되었다.
도 7을 참조하면, 열처리 전에는 문턱 전압 변화가 대략 8V 정도 이었으나, 열처리 시간이 증가함에 따라 문턱 전압 변화가 줄어들어 열처리 시간이 대략 30시간 정도인 경우에는 문턱 전압 변화가 0.8V 정도까지 줄어들었다. 이에 따라, 열처리 시간이 증가함에 따라 문턱 전압 변화가 줄어듬을 알 수 있다.
도 8a는 도 1에 도시된 산화물 반도체 박막 트랜지스터가 공기 분위기 하에서 250℃로 1시간 열처리된 경우, 광전류(photo current) 및 암전류(dark current) 특성을 도시한 것이다. 그리고, 도 8b는 도 1에 도시된 산화물 반도체 박막 트랜지스터가 공기 분위기 하에서 250℃로 65시간 열처리된 경우, 광전류(photo current) 및 암전류(dark current) 특성을 도시한 것이다. 도 8a 및 도 8b를 참조하면, 산화물 반도체 박막 트랜지스터에 가시광의 빛을 조사하면, 1시간만 열처리된 경우에는 광전류가 증가하는 현상을 보였으나, 65시간 열처리된 경우에는 광전류 증가 현상이 나타나지 않았음을 알 수 있다.
이상과 같은 결과로부터 이로부터 열처리 시간을 증가시킴으로써 산화물 반도체 박막 트랜지스터들의 특성을 균일하게 할 수 있음을 알 수 있다.
도 9는 본 발명의 다른 실시예가 적용되는 산화물 반도체 박막 트랜지스터의 예를 도시한 단면도이다. 도 9에 도시된 산화물 반도체 박막 트랜지스터는 채널층(116)과 보호막(120) 사이에 식각 정지층(etch stop layer,115)이 형성된 점을 제외하고는 도 1에 도시된 구조와 동일하다. 따라서, 도 9에 도시된 산화물 반도체 박막 트랜지스터를 제조하는 공정은 식각 정지층(115)을 형성하는 단계 이외에는 전술한 도 1에 도시된 산화물 반도체 박막 트랜지스터의 제조 공정과 동일하다. 구체적으로, 도 9에 도시된 산화물 반도체 박막 트랜지스터를 제조하기 위해서는 채널층(116)과 소스 및 드레인 전극(118a,118b)을 형성한 다음, 상기 소스 전(118a)극과 드레인 전극(118b) 사이에 노출된 채널층(116)의 상면에 식각 정지층(115)을 형성한다. 여기서, 상기 식각 정지층(115)은 예를 들면 실리콘 산화물로 이루어질 수 있다. 다음으로, 상기 소스 및 드레인전극(118a,118b)과 식각 정지층(115)을 덮도록 보호층(120)을 형성하고, 열처리 공정을 수행한다. 상기 열처리 공정은 전술한 바와 같이 100℃ 이상의 온도에서 1시간 이상 수행된다. 보다 구체적으로는, 상기 열처리 공정은 200℃ ~ 400℃의 온도에서 30시간 ~ 100시간 동안 수행될 수 있다. 여기서, 상기 열처리 공정 분위기는 공기(air) 분위기가 될 수 있으며, 이외에도 산소 또는 질소 분위기가 될 수도 있다.
도 10은 본 발명의 또 다른 실시예가 적용되는 산화물 반도체 박막 트랜지스터의 예를 도시한 단면도이다. 도 10에 도시된 박막 트랜지스터는 도 1에 도시된 박막 트랜지스터와는 달리 탑 게이트(top gate) 구조를 가지고 있다. 이하에서는 전술한 실시예들과 다른 점을 중심으로 도 10에 도시된 산화물 반도체 박막 트랜지스터의 제조 공정을 설명한다.
먼저, 기판(200) 상에 투명한 산화물 반도체로 이루어진 채널층(216)을 형성하고, 상기 채널층(216)을 덮도록 게이트 절연막(211)을 형성한다. 여기서, 상기 투명한 산화물 반도체는 전술한 바와 같이 상기 산화물 반도체는 예를 들면, Zinc Oxide, Tin Oxide, Ga-In-Zn Oxide, In-Zn Oxide, In-Sn Oxide 및 이들 물질에 Al, Ni, Cu, Ta, Hf 또는 Ti를 도핑한 물질 중 하나가 될 수 있다. 그리고, 상기 게이트 절연막(211) 상에 상기 채널층(216)과 대응하는 게이트(212)를 형성한 다음, 상기 게이트(212)를 덮도록 층간 절연막(ILD; inter layer dielectrics,213)을 형성한다. 이어서, 상기 층간 절연막(213) 및 게이트 절연막(211)에 소스 및 드레인 전극(218a,218b)을 위한 제1 비아홀들(361a,361b)을 형성한다. 여기서, 상기 제1 비아홀들(361a,361b)을 통하여 상기 채널층(216)의 양측이 노출된다. 다음으로, 상기 층간 절연막(213) 상에 소스 및 드레인 전극(218a,218b)을 상기 제1 비아홀들(361a,361b)을 통하여 상기 채널층(216)과 연결되도록 형성한다. 그리고, 상기 소스 및 드레인 전극(218a,218b)과 층간 절연막(213)을 덮도록 보호막(220)을 형성한 다음, 열처리 공정을 수행한다. 상기 열처리 공정은 전술한 바와 같이 상기 열처리 공정은 100℃ 이상의 온도에서 1시간 이상 수행된다. 보다 구체적으로는, 상기 열처리 공정은 200℃ ~ 400℃의 온도에서 30시간 ~ 100시간 동안 수행될 수 있다. 여기서, 상기 열처리 공정 분위기는 공기(air) 분위기가 될 수 있으며, 이외에도 산소 또는 질소 분위기가 될 수도 있다.
한편, 상기한 박막 트랜지스터가 디스플레이 패널의 화소부에 적용되는 경우에는 상기 보호막(220)을 형성한 다음, 전술한 열처리 공정을 수행하기 전에 상기 보호막(220)에 화소 전극(250) 형성을 위한 제2 비아홀(261)을 형성하는 단계가 더 포함될 수 있다. 즉, 상기 보호막(220)을 형성한 다음, 상기 보호막(220)에 드레인 전극(218b)을 노출시키는 제2 비아홀(261)을 형성하고, 이후 전술한 장시간의 열처리 공정이 수행된다. 그리고, 상기 열처리 공정이 수행된 다음에는 상기 보호막(220) 상에 드레인 전극(218b)과 전기적으로 연결되는 화소전극(250)을 형성한다.
이상에서 본 발명에 따른 바람직한 실시예가 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 의해서 정해져야 할 것이다.
도 1은 산화물 반도체 박막 트랜지스터의 일례를 도시한 단면도이다.
도 2 내지 도 5는 본 발명의 실시예에 따라 도 1에 도시된 산화물 반도체 박막 트랜지스터의 제조방법을 설명하기 위한 도면들이다.
도 6은 도 1에 도시된 산화물 반도체 박막 트랜지스터의 열처리 시간(annealing time)에 따른 문턱 전압의 변화를 도시한 것이다.
도 7은 도 1에 도시된 산화물 반도체 박막 트랜지스터에 바이어스 스트레스(bias stress)를 인가한 상태에서 열처리 시간(annealing time)에 따른 문턱 전압의 변화를 도시한 것이다.
도 8a는 도 1에 도시된 산화물 반도체 박막 트랜지스터가 공기 분위기 하에서 250℃로 1시간 열처리된 경우, 광전류(photo current) 및 암전류(dark current) 특성을 도시한 것이다.
도 8b는 도 1에 도시된 산화물 반도체 박막 트랜지스터가 공기 분위기 하에서 250℃로 65시간 열처리된 경우, 광전류(photo current) 및 암전류(dark current) 특성을 도시한 것이다.
도 9는 본 발명의 실시예가 적용되는 산화물 반도체 박막 트랜지스터의 다른 예를 도시한 단면도이다.
도 10은 본 발명의 실시예가 적용되는 산화물 반도체 박막 트랜지스터의 또 다른 예를 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100,200... 기판 110,211... 게이트 절연막
112,212... 게이트 115... 식각 정지층
116,216... 채널층 118a,218a... 소스 전극
118b,218b... 드레인 전극 120,220... 보호막
150,250... 화소 전극 161... 비아홀
213... 층간 절연막 261... 제2 비아홀
361a,361b... 제1 비아홀
Claims (19)
- 투명한 산화물 반도체를 포함하는 채널층을 형성하는 단계; 상기 채널층 상에 보호막을 형성하는 단계; 및상기 보호막을 형성한 후에, 상기 채널층 및 상기 보호막에 200℃ 내지 300℃ 의 온도에서 30시간 내지 100시간 열처리 공정을 수행하는 단계를 포함하는 산화물 반도체 박막 트랜지스터의 제조방법.
- 삭제
- 제 1 항에 있어서,상기 열처리 공정은 공기(air), 산소 또는 질소 분위기에서 수행되는 것을 특징으로 하는 반도체 박막 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 투명한 산화물 반도체는 Zinc Oxide, Tin Oxide, Ga-In-Zn Oxide, In-Zn Oxide, In-Sn Oxide 및 이들 물질에 Al, Ni, Cu, Ta, Hf 또는 Ti를 도핑한 물질 중 하나인 것을 특징으로 하는 반도체 박막 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 보호막은 실리콘 산화막, 실리콘 질화막 및 유기 절연막 중 적어도 하나로 이루어지는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터의 제조방법.
- 기판 상에 게이트를 형성한 다음, 상기 게이트를 덮도록 상기 기판 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 투명한 산화물 반도체로 이루어진 채널층을 형성하는 단계;상기 채널층의 양측면 상에 각각 소스 및 드레인 전극을 형성하는 단계;상기 소스 및 드레인 전극을 형성한 다음, 상기 채널층에 산소를 공급하기 위한 플라즈마 처리 공정을 수행하는 단계;상기 소스 및 드레인전극과, 채널층을 덮도록 보호막을 형성하는 단계; 및상기 보호막을 형성한 후에, 상기 채널층 및 상기 보호막에 100℃ 이상의 온도에서 1시간 이상 열처리 공정을 수행하는 단계;를 포함하는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터의 제조방법.
- 제 6 항에 있어서,상기 열처리 공정은 200℃ ~ 400℃의 온도에서 30시간 ~ 100시간 동안 수행되는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터의 제조방법.
- 제 6 항에 있어서,상기 열처리 공정은 공기(air), 산소 또는 질소 분위기에서 수행되는 것을 특징으로 하는 반도체 박막 트랜지스터의 제조방법.
- 제 6 항에 있어서,상기 투명한 산화물 반도체는 Zinc Oxide, Tin Oxide, Ga-In-Zn Oxide, In-Zn Oxide, In-Sn Oxide 및 이들 물질에 Al, Ni, Cu, Ta, Hf 또는 Ti를 도핑한 물질 중 하나인 것을 특징으로 하는 반도체 박막 트랜지스터의 제조방법.
- 제 6 항에 있어서,상기 보호막은 실리콘 산화막, 실리콘 질화막 및 유기 절연막 중 적어도 하나로 이루어지는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터의 제조방법.
- 삭제
- 제 6 항에 있어서,상기 채널층과 보호막 사이에 식각 정지층(etch stop layer)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터의 제조방법.
- 제 12 항에 있어서,상기 식각 정지층은 실리콘 산화물로 이루어지는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터의 제조방법.
- 기판 상에 투명한 산화물 반도체로 이루어진 채널층을 형성한 다음, 상기 채널층을 덮도록 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 게이트를 형성한 다음, 상기 게이트를 덮도록 층간 절연막을 형성하는 단계;상기 층간 절연막 상에 소스 및 드레인 전극을 상기 채널층의 양측과 연결되도록 형성하는 단계;상기 층간 절연막과 소스 및 드레인 전극을 덮도록 보호막을 형성하는 단계; 및상기 보호막을 형성한 후에, 상기 채널층 및 상기 보호막에 200℃ 내지 300℃ 의 온도에서 30시간 내지 100시간 열처리 공정을 수행하는 단계;를 포함하는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터의 제조방법.
- 삭제
- 제 14 항에 있어서,상기 열처리 공정은 공기(air), 산소 또는 질소 분위기에서 수행되는 것을 특징으로 하는 반도체 박막 트랜지스터의 제조방법.
- 제 14 항에 있어서,상기 투명한 산화물 반도체는 Zinc Oxide, Tin Oxide, Ga-In-Zn Oxide, In-Zn Oxide, In-Sn Oxide 및 이들 물질에 Al, Ni, Cu, Ta, Hf 또는 Ti를 도핑한 물질 중 하나인 것을 특징으로 하는 반도체 박막 트랜지스터의 제조방법.
- 제 14 항에 있어서,상기 보호막은 실리콘 산화막, 실리콘 질화막 및 유기 절연막 중 적어도 하나로 이루어지는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터의 제조방법.
- 제 14 항에 있어서,상기 층간 절연막을 형성한 다음, 상기 층간 절연막 및 게이트 절연막에 상기 소스 및 드레인 전극의 형성을 위한 비아홀을 형성하는 단계를 포함하는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터의 제조방법.
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