JP4002410B2 - アクティブマトリックス型液晶表示装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、携帯電話及び携帯情報端末等に好適なアクティブマトリックス型液晶表示装置の製造方法に関し、特に、画質の劣化の防止を図ったアクティブマトリックス型液晶表示装置の製造方法に関する。
【０００２】
【従来の技術】
アクティブマトリックス型液晶表示装置は、例えば薄膜トランジスタ（ＴＦＴ）が画素毎にスイッチング素子として設けられたＴＦＴ基板と対向基板とが貼り合わされ、これらの間に液晶層が設けられて構成されている。
【０００３】
図６は従来の液晶表示装置のＴＦＴ基板の構造を示すレイアウト図であり、図７は従来の液晶表示装置のＴＦＴ基板と対向基板との位置関係を示す断面図である。なお、図６及び図７は互いに同一の液晶表示装置を示すものではなく、両図に示す従来例では、例えばソース電極の形状が相違している。
【０００４】
従来の液晶表示装置においては、透明基板１及び２１間に液晶層３３が設けられている。以下、透明基板１及び２１の液晶層３１側を内側、その反対側を外側という。
【０００５】
透明基板１の内側表面上には、走査線２に接続されたゲート電極３が形成されており、ゲート電極３を覆うようにゲート絶縁膜４が形成されている。ゲート絶縁膜４上で各ゲート電極３に整合する位置には、半導体層５が形成されており、この半導体層５を挟むようにドレイン電極７及びソース電極８が形成されている。これらから薄膜トランジスタ（ＴＦＴ）１０が構成される。なお、ドレイン電極７は、走査線２と直交して延びるデータ線６に接続されている。
【０００６】
これらを覆うようにしてパッシベーション膜９及びオーバーコート層１１が形成されている。そして、パッシベーション膜９及びオーバーコート層１１に形成されたコンタクトホール１２を介して画素毎にソース電極８に接続された画素電極１３がオーバーコート層１１上に形成されている。画素電極１３は、その周囲からの光漏れを極力防止するため、その画素を取り囲む２個の走査線２及び２個のデータ線６と平面視で重なり合うようにして形成されている。更に、画素電極１３上に配向膜（図示せず）が形成されている。このようにして、ＴＦＴ基板３１が構成されている。
【０００７】
一方、透明基板２１の内側表面上には、各色のカラーフィルタ２２及びブラックマトリクス２１２が形成され、その内側に共通電極２４及び配向膜（図示せず）が順次設けられている。このようにして、対向基板３２が構成されている。
【０００８】
なお、図６においては、ソース電極８が隣り合う画素近傍まで延出し、走査線２に、一方向に延出する直線状の領域と、その直線状の領域からゲート電極３とは反対側に突出してゲート絶縁膜４を介してソース電極８と重なり合う領域とが設けられているが、図７においては、ソース電極８はそのＴＦＴ１０のゲート電極３近傍のみに設けられている。この点で、図６に示すものと図７に示すものとの構造が若干相違している。上述のような走査線２のソース電極８と重なり合う領域は、ソース電極８の走査線２との間の容量をより大きく確保し、ソース電極８の電位の不要な変動を抑制して、画像のちらつきを防止するために設けられたものである。
【０００９】
次に、従来のＴＦＴ基板の製造方法について説明する。図８（ａ）乃至（ｃ）並びに図９（ａ）及び（ｂ）は従来のＴＦＴ基板の製造方法を工程順に示す断面図である。なお、図８（ａ）乃至（ｃ）並びに図９（ａ）及び（ｂ）に示す領域は、図７に示す領域に相当する。
【００１０】
先ず、図８（ａ）に示すように、透明基板１上に走査線２（図８及び図９参照）及びゲート電極３を選択的に形成する。次いで、全面にゲート絶縁膜４をＣＶＤ法により成膜する。その後、ゲート絶縁膜４の上に半導体層５を形成する。次に、データ線６、ドレイン電極７及びソース電極８をゲート絶縁膜４上に形成する。
【００１１】
次いで、図８（ｂ）に示すように、プラズマＣＶＤにより、全面にパッシベーション膜９を形成する。
【００１２】
その後、図８（ｃ）に示すように、ソース電極８まで到達する開口部９ａをパッシベーション膜９に形成する。
【００１３】
次に、図９（ａ）に示すように、開口部９ａまで到達する開口部１１ａが設けられた有機膜をオーバーコート層１１としてパッシベーション膜９上に形成する。開口部９ａ及び１１ａからコンタクトホール１２が構成される。
【００１４】
そして、図９（ｂ）に示すように、画素毎にコンタクトホール１２を介してソース電極８に接続される画素電極１３をオーバーコート層１１上に形成する。
【００１５】
その後、画素電極１３を覆う配向膜（図示せず）を形成することにより、ＴＦＴ基板が完成する。
【００１６】
また、一般に、ＴＦＴを加熱すると、ＴＦＴのオン抵抗が低下してオフ抵抗／オン抵抗の比が低下するため、ＴＦＴの加熱は回避されている。
【００１７】
【発明が解決しようとする課題】
上述のような製造方法によれば、比較的画質がよいアクティブマトリックス型液晶表示装置を得ることが可能であるが、長時間の使用により表示むらが発生したり、コントラストが低下したりするという問題点がある。
【００１８】
本発明はかかる問題点に鑑みてなされたものであって、長期にわたって良好な画質を得ることができるアクティブマトリックス型液晶表示装置の製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明に係るアクティブマトリックス型液晶表示装置の製造方法は、透明基板上に薄膜トランジスタを形成する工程と、前記透明基板上に前記薄膜トランジスタを覆うパッシベーション膜を形成する工程と、前記パッシベーション膜に前記薄膜トランジスタのソース電極まで達する第１の開口部を形成する工程と、前記パッシベーション膜上に有機膜を形成する工程と、前記有機膜に前記第１の開口部に整合する第２の開口部を形成する工程と、前記第１及び第２の開口部を介して前記ソース電極に接続される画素電極を前記有機膜上に形成する工程と、を有するアクティブマトリックス型液晶表示装置の製造方法において、前記第１の開口部を形成する工程と前記有機膜を形成する工程との間に、前記パッシベーション膜にアニールを施す工程を有することを特徴とする。
【００２４】
更に、前記第２の開口部を形成する工程と前記画素電極を形成する工程との間に、前記ソース電極の前記第２の開口部から露出する表面に存在する酸化膜を除去する工程を設けることにより、画素電極とソース電極との間のコンタクト抵抗を極めて低いものとすることができる。
【００２７】
【発明の実施の形態】
以下、本発明の実施例に係るアクティブマトリックス型液晶表示装置の製造方法について、添付の図面を参照して具体的に説明する。図１（ａ）乃至（ｃ）並びに図２（ａ）及び（ｂ）は本発明の第１の実施例に係るアクティブマトリックス型液晶表示装置の製造方法を工程順に示す断面図である。なお、図１（ａ）乃至（ｃ）並びに図２（ａ）及び（ｂ）に示す領域は、図７に示す領域に相当する。
【００２８】
本実施例においては、先ず、例えばガラス基板又は透明樹脂基板から構成される透明基板１上に、Ａｌ膜、Ｍｏ膜又はＣｒ膜等の金属膜を、例えばＣＶＤ（化学的気相蒸着）法により成膜し、この金属膜をフォトリソグラフィ法により所望の形状にパターニングすることにより、走査線２（図８及び図９参照）及びゲート電極３を形成する。走査線２及びゲート電極３の厚さは、例えば１００乃至４００ｎｍである。次いで、全面に、シリコン窒化膜等からなるゲート絶縁膜４を、例えばＣＶＤ法により成膜する。ゲート絶縁膜４の厚さは、例えば１００乃至２００ｎｍである。その後、ゲート絶縁膜４の上にアモルファスシリコン膜を成膜し、このアモルファスシリコン膜を所望の形状にパターニングすることにより、半導体層５を形成する。半導体層５の厚さは、例えば４００ｎｍ程度である。次に、全面に、Ａｌ膜、Ｍｏ膜又はＣｒ膜等の金属膜を、例えばスパッタリング法により成膜し、この金属膜をフォトリソグラフィ法により所望の形状にパターニングすることにより、データ線６、ドレイン電極７及びソース電極８を形成する。データ線６、ドレイン電極７及びソース電極８の厚さは、例えば１００乃至４００ｎｍである。これらの工程により薄膜トランジスタ（ＴＦＴ）１０が形成される。
【００２９】
次いで、図１（ｂ）に示すように、例えばプラズマＣＶＤにより、全面にパッシベーション膜９を形成する。パッシベーション膜９は、例えばＳｉＮｘ膜等の無機膜又はエポキシ系樹脂膜若しくはアクリル系樹脂膜等の透明樹脂膜から構成され、その厚さは、例えば１００乃至２００ｎｍである。続いて、例えば空気中又はＮ２雰囲気中でパッシベーション膜９にアニールを施す。アニールの温度は、例えば２５０乃至２７０℃であり、アニールの時間は、例えば１時間程度である。
【００３０】
その後、図１（ｃ）に示すように、ソース電極８まで到達する開口部９ａをパッシベーション膜９に形成する。
【００３１】
次に、全面に、例えば感光性アクリル系樹脂をスピンコートにより塗布し、これに露光及び現像を施すことにより、所望の形状にパターニングする。そして、この樹脂を２００℃程度の温度でキュアすることにより、図２（ａ）に示すように、開口部９ａまで到達する開口部１１ａが設けられた有機膜をオーバーコート層１１として形成する。開口部９ａ及び１１ａからコンタクトホール１２が構成される。
【００３２】
そして、図２（ｂ）に示すように、導電膜を、例えばスパッタリング法によりオーバーコート層上に成膜し、この導電膜をフォトリソグラフィ法により所望の形状にパターニングすることにより、画素毎にコンタクトホール１２を介してソース電極８に接続される画素電極１３を形成する。画素電極１３は、透過型液晶表示装置の場合は、例えばＩＴＯ（Indium-Tin-Oxide）膜から構成され、反射型液晶表示装置の場合は、例えばＡｌ膜から構成され、各画素内に透過領域及び反射領域が設けられた半透過型液晶表示装置の場合は、互いに一部が重なり合うＩＴＯ膜及びＡｌ膜から構成される。なお、導電膜の成膜温度は１００乃至１５０℃であることが好ましい。これは、成膜温度が１００℃未満であると、ソース電極との間のコンタクト抵抗が高くなり、成膜温度が１５０℃を超えると、オーバーコート層１１を構成する有機膜から酸素が導電膜まで拡散するため、有機膜上での導電膜のエッチングが困難となるからである。
【００３３】
その後、画素電極１３を覆う配向膜（図示せず）を形成することにより、ＴＦＴ基板が完成する。
【００３４】
そして、カラーフィルタ及び共通電極等が設けられた対向基板とＴＦＴ基板とを貼り合わせ、それらの間に液晶を封入することにより、液晶表示パネルが完成する。更に、データドライバ等のチップを設けることにより、アクティブマトリックス型液晶表示装置が完成する。
【００３５】
このような第１の実施例によれば、パッシベーション膜９を形成した後で、開口部９ａを形成する前にＴＦＴ１０をアニールしているので、ＴＦＴのオン抵抗は若干低下するが、その一方で、ＴＦＴ１０の特性、特にオフ抵抗／オン抵抗の比が長期の使用によっても安定するという効果が得られる。例えば、従来のようにアニールを行わない場合には、バイアステスト（連続駆動）前のオフ抵抗／オン抵抗の比が６桁程度であっても、バイアステスト後のオフ抵抗／オン抵抗の比は３桁程度まで低下してしまう。これに対し、本実施例のようにアニールを行うと、バイアステスト後のオフ抵抗／オン抵抗の比は６桁程度に保持される。
【００３６】
これは、次のような理由による。パッシベーション膜９はＴＦＴ１０を保護するために設けられているが、プラズマＣＶＤ法により成膜されたＳｉＮｘ膜中には、イオン及びラジカルが局所的残存している。このため、ＳｉＮｘ膜から構成されたパッシベーション膜９では分極が生じており、この分極がＴＦＴのバックチャネルに影響を及ぼしている。この結果、長期の使用によりＴＦＴ特性が変動してしまう。つまり、バイアステストによりオフ抵抗／オン抵抗の比が著しく低化してしまうのである。これに対し、パッシベーション膜９に、例えば２５０乃至３２０℃程度の温度で、１乃至３時間程度のアニールを施した場合、膜中のイオン及びラジカルが拡散してＳｉＮｘ膜の分極が抑制される。この結果、ＴＦＴ特性が安定し、バイアステストの前後でのオフ抵抗／オン抵抗の比がほとんど変化しなくなる。
【００３７】
図３（ａ）及び（ｂ）は横軸にゲート電圧をとり、縦軸にドレイン電流をとってＴＦＴ特性を示すグラフ図である。なお、図３（ａ）はバイアステスト前の特性を示し、図３（ｂ）はバイアステスト後の特性を示す。また、図３（ａ）及び（ｂ）中の実線はアニールを施したものの特性を示し、破線はアニールを施さないものの特性を示す。図３（ａ）及び（ｂ）に示すように、オン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆを固定した場合、アニールを施したもの（実線）では、ＴＦＴ特性がほとんど変化しないが、アニールを施さないもの（破線）では、ＴＦＴ特性の変動に伴ってオン電圧Ｖｏｎ時のドレイン電流が著しく低下している。このことは、アニールを施さないものでは、オン抵抗が著しく上昇していることを意味する。
【００３８】
次に、本発明の第２の実施例について説明する。図４（ａ）乃至（ｃ）並びに図５（ａ）及び（ｂ）は本発明の第２の実施例に係るアクティブマトリックス型液晶表示装置の製造方法を工程順に示す断面図である。なお、図４（ａ）乃至（ｃ）並びに図５（ａ）及び（ｂ）に示す領域も、図７に示す領域に相当する。
【００３９】
本実施例においては、先ず、図４（ａ）に示すように、第１の実施例と同様の工程により、透明基板１上に走査線２（図８及び図９参照）、ゲート電極３、ゲート絶縁膜４、半導体層５、データ線６、ドレイン電極７及びソース電極８を形成することにより、ＴＦＴ１０を形成する。
【００４０】
次いで、図４（ｂ）に示すように、例えばプラズマＣＶＤにより、全面にパッシベーション膜９を形成し、続いて、例えば空気中又はＮ２雰囲気中でパッシベーション膜９にアニールを施す。アニールの温度は、例えば２５０乃至２７０℃であり、アニールの時間は、例えば１時間程度である。
【００４１】
その後、図４（ｃ）に示すように、ソース電極８に整合する位置、即ち平面視でソース電極に重なる位置に開口部１１ａが設けられたオーバーコート層１１をパッシベーション膜９上に形成する。
【００４２】
次に、図５（ａ）に示すように、パッシベーション膜９の開口部１１ａから露出した領域にソース電極８まで到達する開口部９ａを形成する。開口部９ａ及び１１ａからコンタクトホール１２が構成される。
【００４３】
そして、図４（ｂ）に示すように、第１の実施例と同様に、画素毎にコンタクトホール１２を介してソース電極８に接続される画素電極１３をオーバーコート層１１上に、例えばスパッタリング法により形成する。
【００４４】
その後、画素電極１３を覆う配向膜（図示せず）を形成することにより、ＴＦＴ基板が完成する。
【００４５】
そして、カラーフィルタ及び共通電極等が設けられた対向基板とＴＦＴ基板とを貼り合わせ、それらの間に液晶を封入することにより、液晶表示パネルが完成する。更に、データドライバ等のチップを設けることにより、アクティブマトリックス型液晶表示装置が完成する。
【００４６】
なお、第２の実施例における成膜条件及び膜厚等は、第１の実施例におけるものと同様である。
【００４７】
このような第２の実施例においては、オーバーコート層１１を形成した後にパッシベーション膜９に開口部９ａを形成しているので、ソース電極８の表面がほとんど酸化せず、ソース電極８と画素電極１３との間のコンタクト抵抗を極めて小さいものとすることが可能である。つまり、第１の実施例では、開口部９ａを形成した後にオーバーコート層１１を形成するための加熱（キュア）を行っているため、その際にソース電極８の表面が若干酸化するが、第２の実施例ではこのような酸化は生じないので、コンタクト抵抗の上昇が回避される。
【００４８】
なお、第１及び第２の実施例では、パッシベーション膜９と画素電極１３との間に有機膜からなるオーバーコート層１１を形成しているが、必ずしもオーバーコート層１１は形成する必要はない。前述のように、画素電極１３の周囲からの光漏れを抑制するために、画素電極１３は平面視でデータ線６と重なり合うようにして形成されている。このため、オーバーコート層１１が設けられていない場合には、画素電極１３とデータ線６との間隔が狭くなり、それらの間に存在する容量が比較的大きくなって、場合によっては画質が劣化することもある。オーバーコート層１１は、このような不具合を回避すべく、画素電極１３とデータ線６との間隔を広く確保することにより、これらの間の容量を低減するために設けられている。しかし、そのような容量の低減が特に必要とされない場合には、パッシベーション膜９上に画素電極を形成してもよい。
【００４９】
また、上述のようにオーバーコート層１１を形成しない場合には、画素電極１３を形成した後にパッシベーション膜９のアニールを行ってもよい。これは、オーバーコート層１１を形成する場合に、画素電極１３を形成した後にパッシベーション膜９のアニールを行うと、有機膜からなるオーバーコート層１１の耐熱温度が２２０℃程度であるため、２５０乃至３２０℃程度のアニールによりオーバーコート層１１が劣化してしまうが、オーバーコート層１１を形成しない場合には、このような不具合が発生し得ないからである。
【００５０】
更に、第１の実施例においては、パッシベーション膜９を形成した後で開口部９ａを形成する前にアニールを行っているが、開口部９ａを形成した後でオーバーコート層１１を形成する前にアニールを行ってもＴＦＴ特性を安定させることができる。但し、この場合には、パッシベーション膜９のアニールの際にソース電極８の一部が露出しているので、アニールを空気中で行うとソース電極８の露出部分に酸化膜が形成されてコンタクト抵抗が上昇する。このような場合には、開口部１１ａが設けられたオーバーコート層１１を形成した後で画素電極１３を形成する前に、その酸化膜を、例えばＡｒの逆スパッタリング又は酸素のドライエッチング等により除去することが好ましい。このような酸化膜の除去は、アニールの直後に行ってもよいが、オーバーコート層１１の形成の際にも若干の酸化膜が形成されるので、オーバーコート層１１を形成した後の方が好ましい。第１の実施例においても、オーバーコート層１１の形成の際に若干の酸化膜が形成されるので、オーバーコート層１１を形成した後で画素電極１３を形成する前に酸化膜を除去することが好ましい。
【００５１】
第１及び第２の実施例においては、対向基板に設けられた共通電極とＴＦＴ基板に設けられた画素電極との間に発生した電界により液晶が回転する方式のアクティブマトリックス型液晶表示装置を製造しているが、本発明はこれに限定されるものではなく、ＴＦＴ基板に共通電極及び画素電極が設けられて基板の表面に平行に発生した電界により液晶が回転する方式のアクティブマトリックス型液晶表示装置の製造方法に適用することもできる。また、カラーフィルタが設けられる基板がＴＦＴ基板であってもよい。更に、発光の方式は、透過型、反射型及び半透過型のいずれであってもよい。
【００５２】
本願発明者がアニールを行うタイミング等の条件を変化させながら実際にアクティブマトリクス型液晶表示装置を製造し、画素電極とソース電極との間のコンタクト抵抗を測定した結果、以下のような結果が得られた。
【００５３】
表１に製造条件を示し、表２にコンタクト抵抗を示す。なお、ソース電極はＣｒから構成し、画素電極はＡｌ−Ｍｏ合金膜から構成した。
【００５４】
【表１】
【００５５】
表１中の項目「位置」は、パッシベーション膜の開口部とオーバーコート層の開口部との位置関係を示すものであり、「外」はパッシベーション膜の開口部がオーバーコート層の開口部よりも大きいことを示し、「内」はオーバーコート層の開口部がパッシベーション膜の開口部より大きいことを示す。また、項目「直径」はパッシベーション膜の開口部の直径を示す。
【００５６】
【表２】
【００５７】
表２に示すように、第２の実施例に相当する実施例Ｎｏ．４において、コンタクト抵抗が最も低くなった。また、実施例Ｎｏ．１においては、ソース電極が露出した状態で大気中でアニールを行っているので、他の実施例より厚い酸化膜が形成され、コンタクト抵抗が高くなった。更に、実施例Ｎｏ．２及び３に示すように、オーバーコート層の開口部がパッシベーション膜の開口部より大きい方が、逆の場合よりもコンタクト抵抗が低くなった。
【００５８】
【発明の効果】
以上詳述したように、本発明によれば、パッシベーション膜のアニールにより、パッシベーション膜の分極を防止して安定したＴＦＴ特性を得ることができる。このため、長期にわたって良好な画質を得ることができる。また、アニールを適切なタイミングで行うことにより、ソース電極の酸化を抑制して画素電極とソース電極との間のコンタクト抵抗を低く抑えることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係るアクティブマトリックス型液晶表示装置の製造方法を工程順に示す断面図である。
【図２】同じく、本発明の第１の実施例を示す図であって、図１（ａ）乃至（ｃ）に示す工程の次工程を工程順に示す断面図である。
【図３】横軸にゲート電圧をとり、縦軸にドレイン電流をとってＴＦＴ特性を示すグラフ図である。
【図４】本発明の第２の実施例に係るアクティブマトリックス型液晶表示装置の製造方法を工程順に示す断面図である。
【図５】同じく、本発明の第２の実施例を示す図であって、図４（ａ）乃至（ｃ）に示す工程の次工程を工程順に示す断面図である。
【図６】従来の液晶表示装置のＴＦＴ基板の構造を示すレイアウト図である。
【図７】従来の液晶表示装置のＴＦＴ基板と対向基板との位置関係を示す断面図である。
【図８】従来のＴＦＴ基板の製造方法を工程順に示す断面図である。
【図９】同じく、従来の製造方法を示す図であって、図８（ａ）乃至（ｃ）に示す工程の次工程を工程順に示す断面図である。
【符号の説明】
１；透明基板
２；走査線
３；ゲート電極
４；ゲート絶縁膜
５；半導体層
６；データ線
７；ドレイン電極
８；ソース電極
９；パッシベーション膜
９ａ；開口部
１０；薄膜トランジスタ（ＴＦＴ）
１１；オーバーコート層
１１ａ；開口部
１２；コンタクトホール
１３；画素電極
【発明の属する技術分野】
本発明は、携帯電話及び携帯情報端末等に好適なアクティブマトリックス型液晶表示装置の製造方法に関し、特に、画質の劣化の防止を図ったアクティブマトリックス型液晶表示装置の製造方法に関する。
【０００２】
【従来の技術】
アクティブマトリックス型液晶表示装置は、例えば薄膜トランジスタ（ＴＦＴ）が画素毎にスイッチング素子として設けられたＴＦＴ基板と対向基板とが貼り合わされ、これらの間に液晶層が設けられて構成されている。
【０００３】
図６は従来の液晶表示装置のＴＦＴ基板の構造を示すレイアウト図であり、図７は従来の液晶表示装置のＴＦＴ基板と対向基板との位置関係を示す断面図である。なお、図６及び図７は互いに同一の液晶表示装置を示すものではなく、両図に示す従来例では、例えばソース電極の形状が相違している。
【０００４】
従来の液晶表示装置においては、透明基板１及び２１間に液晶層３３が設けられている。以下、透明基板１及び２１の液晶層３１側を内側、その反対側を外側という。
【０００５】
透明基板１の内側表面上には、走査線２に接続されたゲート電極３が形成されており、ゲート電極３を覆うようにゲート絶縁膜４が形成されている。ゲート絶縁膜４上で各ゲート電極３に整合する位置には、半導体層５が形成されており、この半導体層５を挟むようにドレイン電極７及びソース電極８が形成されている。これらから薄膜トランジスタ（ＴＦＴ）１０が構成される。なお、ドレイン電極７は、走査線２と直交して延びるデータ線６に接続されている。
【０００６】
これらを覆うようにしてパッシベーション膜９及びオーバーコート層１１が形成されている。そして、パッシベーション膜９及びオーバーコート層１１に形成されたコンタクトホール１２を介して画素毎にソース電極８に接続された画素電極１３がオーバーコート層１１上に形成されている。画素電極１３は、その周囲からの光漏れを極力防止するため、その画素を取り囲む２個の走査線２及び２個のデータ線６と平面視で重なり合うようにして形成されている。更に、画素電極１３上に配向膜（図示せず）が形成されている。このようにして、ＴＦＴ基板３１が構成されている。
【０００７】
一方、透明基板２１の内側表面上には、各色のカラーフィルタ２２及びブラックマトリクス２１２が形成され、その内側に共通電極２４及び配向膜（図示せず）が順次設けられている。このようにして、対向基板３２が構成されている。
【０００８】
なお、図６においては、ソース電極８が隣り合う画素近傍まで延出し、走査線２に、一方向に延出する直線状の領域と、その直線状の領域からゲート電極３とは反対側に突出してゲート絶縁膜４を介してソース電極８と重なり合う領域とが設けられているが、図７においては、ソース電極８はそのＴＦＴ１０のゲート電極３近傍のみに設けられている。この点で、図６に示すものと図７に示すものとの構造が若干相違している。上述のような走査線２のソース電極８と重なり合う領域は、ソース電極８の走査線２との間の容量をより大きく確保し、ソース電極８の電位の不要な変動を抑制して、画像のちらつきを防止するために設けられたものである。
【０００９】
次に、従来のＴＦＴ基板の製造方法について説明する。図８（ａ）乃至（ｃ）並びに図９（ａ）及び（ｂ）は従来のＴＦＴ基板の製造方法を工程順に示す断面図である。なお、図８（ａ）乃至（ｃ）並びに図９（ａ）及び（ｂ）に示す領域は、図７に示す領域に相当する。
【００１０】
先ず、図８（ａ）に示すように、透明基板１上に走査線２（図８及び図９参照）及びゲート電極３を選択的に形成する。次いで、全面にゲート絶縁膜４をＣＶＤ法により成膜する。その後、ゲート絶縁膜４の上に半導体層５を形成する。次に、データ線６、ドレイン電極７及びソース電極８をゲート絶縁膜４上に形成する。
【００１１】
次いで、図８（ｂ）に示すように、プラズマＣＶＤにより、全面にパッシベーション膜９を形成する。
【００１２】
その後、図８（ｃ）に示すように、ソース電極８まで到達する開口部９ａをパッシベーション膜９に形成する。
【００１３】
次に、図９（ａ）に示すように、開口部９ａまで到達する開口部１１ａが設けられた有機膜をオーバーコート層１１としてパッシベーション膜９上に形成する。開口部９ａ及び１１ａからコンタクトホール１２が構成される。
【００１４】
そして、図９（ｂ）に示すように、画素毎にコンタクトホール１２を介してソース電極８に接続される画素電極１３をオーバーコート層１１上に形成する。
【００１５】
その後、画素電極１３を覆う配向膜（図示せず）を形成することにより、ＴＦＴ基板が完成する。
【００１６】
また、一般に、ＴＦＴを加熱すると、ＴＦＴのオン抵抗が低下してオフ抵抗／オン抵抗の比が低下するため、ＴＦＴの加熱は回避されている。
【００１７】
【発明が解決しようとする課題】
上述のような製造方法によれば、比較的画質がよいアクティブマトリックス型液晶表示装置を得ることが可能であるが、長時間の使用により表示むらが発生したり、コントラストが低下したりするという問題点がある。
【００１８】
本発明はかかる問題点に鑑みてなされたものであって、長期にわたって良好な画質を得ることができるアクティブマトリックス型液晶表示装置の製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明に係るアクティブマトリックス型液晶表示装置の製造方法は、透明基板上に薄膜トランジスタを形成する工程と、前記透明基板上に前記薄膜トランジスタを覆うパッシベーション膜を形成する工程と、前記パッシベーション膜に前記薄膜トランジスタのソース電極まで達する第１の開口部を形成する工程と、前記パッシベーション膜上に有機膜を形成する工程と、前記有機膜に前記第１の開口部に整合する第２の開口部を形成する工程と、前記第１及び第２の開口部を介して前記ソース電極に接続される画素電極を前記有機膜上に形成する工程と、を有するアクティブマトリックス型液晶表示装置の製造方法において、前記第１の開口部を形成する工程と前記有機膜を形成する工程との間に、前記パッシベーション膜にアニールを施す工程を有することを特徴とする。
【００２４】
更に、前記第２の開口部を形成する工程と前記画素電極を形成する工程との間に、前記ソース電極の前記第２の開口部から露出する表面に存在する酸化膜を除去する工程を設けることにより、画素電極とソース電極との間のコンタクト抵抗を極めて低いものとすることができる。
【００２７】
【発明の実施の形態】
以下、本発明の実施例に係るアクティブマトリックス型液晶表示装置の製造方法について、添付の図面を参照して具体的に説明する。図１（ａ）乃至（ｃ）並びに図２（ａ）及び（ｂ）は本発明の第１の実施例に係るアクティブマトリックス型液晶表示装置の製造方法を工程順に示す断面図である。なお、図１（ａ）乃至（ｃ）並びに図２（ａ）及び（ｂ）に示す領域は、図７に示す領域に相当する。
【００２８】
本実施例においては、先ず、例えばガラス基板又は透明樹脂基板から構成される透明基板１上に、Ａｌ膜、Ｍｏ膜又はＣｒ膜等の金属膜を、例えばＣＶＤ（化学的気相蒸着）法により成膜し、この金属膜をフォトリソグラフィ法により所望の形状にパターニングすることにより、走査線２（図８及び図９参照）及びゲート電極３を形成する。走査線２及びゲート電極３の厚さは、例えば１００乃至４００ｎｍである。次いで、全面に、シリコン窒化膜等からなるゲート絶縁膜４を、例えばＣＶＤ法により成膜する。ゲート絶縁膜４の厚さは、例えば１００乃至２００ｎｍである。その後、ゲート絶縁膜４の上にアモルファスシリコン膜を成膜し、このアモルファスシリコン膜を所望の形状にパターニングすることにより、半導体層５を形成する。半導体層５の厚さは、例えば４００ｎｍ程度である。次に、全面に、Ａｌ膜、Ｍｏ膜又はＣｒ膜等の金属膜を、例えばスパッタリング法により成膜し、この金属膜をフォトリソグラフィ法により所望の形状にパターニングすることにより、データ線６、ドレイン電極７及びソース電極８を形成する。データ線６、ドレイン電極７及びソース電極８の厚さは、例えば１００乃至４００ｎｍである。これらの工程により薄膜トランジスタ（ＴＦＴ）１０が形成される。
【００２９】
次いで、図１（ｂ）に示すように、例えばプラズマＣＶＤにより、全面にパッシベーション膜９を形成する。パッシベーション膜９は、例えばＳｉＮｘ膜等の無機膜又はエポキシ系樹脂膜若しくはアクリル系樹脂膜等の透明樹脂膜から構成され、その厚さは、例えば１００乃至２００ｎｍである。続いて、例えば空気中又はＮ２雰囲気中でパッシベーション膜９にアニールを施す。アニールの温度は、例えば２５０乃至２７０℃であり、アニールの時間は、例えば１時間程度である。
【００３０】
その後、図１（ｃ）に示すように、ソース電極８まで到達する開口部９ａをパッシベーション膜９に形成する。
【００３１】
次に、全面に、例えば感光性アクリル系樹脂をスピンコートにより塗布し、これに露光及び現像を施すことにより、所望の形状にパターニングする。そして、この樹脂を２００℃程度の温度でキュアすることにより、図２（ａ）に示すように、開口部９ａまで到達する開口部１１ａが設けられた有機膜をオーバーコート層１１として形成する。開口部９ａ及び１１ａからコンタクトホール１２が構成される。
【００３２】
そして、図２（ｂ）に示すように、導電膜を、例えばスパッタリング法によりオーバーコート層上に成膜し、この導電膜をフォトリソグラフィ法により所望の形状にパターニングすることにより、画素毎にコンタクトホール１２を介してソース電極８に接続される画素電極１３を形成する。画素電極１３は、透過型液晶表示装置の場合は、例えばＩＴＯ（Indium-Tin-Oxide）膜から構成され、反射型液晶表示装置の場合は、例えばＡｌ膜から構成され、各画素内に透過領域及び反射領域が設けられた半透過型液晶表示装置の場合は、互いに一部が重なり合うＩＴＯ膜及びＡｌ膜から構成される。なお、導電膜の成膜温度は１００乃至１５０℃であることが好ましい。これは、成膜温度が１００℃未満であると、ソース電極との間のコンタクト抵抗が高くなり、成膜温度が１５０℃を超えると、オーバーコート層１１を構成する有機膜から酸素が導電膜まで拡散するため、有機膜上での導電膜のエッチングが困難となるからである。
【００３３】
その後、画素電極１３を覆う配向膜（図示せず）を形成することにより、ＴＦＴ基板が完成する。
【００３４】
そして、カラーフィルタ及び共通電極等が設けられた対向基板とＴＦＴ基板とを貼り合わせ、それらの間に液晶を封入することにより、液晶表示パネルが完成する。更に、データドライバ等のチップを設けることにより、アクティブマトリックス型液晶表示装置が完成する。
【００３５】
このような第１の実施例によれば、パッシベーション膜９を形成した後で、開口部９ａを形成する前にＴＦＴ１０をアニールしているので、ＴＦＴのオン抵抗は若干低下するが、その一方で、ＴＦＴ１０の特性、特にオフ抵抗／オン抵抗の比が長期の使用によっても安定するという効果が得られる。例えば、従来のようにアニールを行わない場合には、バイアステスト（連続駆動）前のオフ抵抗／オン抵抗の比が６桁程度であっても、バイアステスト後のオフ抵抗／オン抵抗の比は３桁程度まで低下してしまう。これに対し、本実施例のようにアニールを行うと、バイアステスト後のオフ抵抗／オン抵抗の比は６桁程度に保持される。
【００３６】
これは、次のような理由による。パッシベーション膜９はＴＦＴ１０を保護するために設けられているが、プラズマＣＶＤ法により成膜されたＳｉＮｘ膜中には、イオン及びラジカルが局所的残存している。このため、ＳｉＮｘ膜から構成されたパッシベーション膜９では分極が生じており、この分極がＴＦＴのバックチャネルに影響を及ぼしている。この結果、長期の使用によりＴＦＴ特性が変動してしまう。つまり、バイアステストによりオフ抵抗／オン抵抗の比が著しく低化してしまうのである。これに対し、パッシベーション膜９に、例えば２５０乃至３２０℃程度の温度で、１乃至３時間程度のアニールを施した場合、膜中のイオン及びラジカルが拡散してＳｉＮｘ膜の分極が抑制される。この結果、ＴＦＴ特性が安定し、バイアステストの前後でのオフ抵抗／オン抵抗の比がほとんど変化しなくなる。
【００３７】
図３（ａ）及び（ｂ）は横軸にゲート電圧をとり、縦軸にドレイン電流をとってＴＦＴ特性を示すグラフ図である。なお、図３（ａ）はバイアステスト前の特性を示し、図３（ｂ）はバイアステスト後の特性を示す。また、図３（ａ）及び（ｂ）中の実線はアニールを施したものの特性を示し、破線はアニールを施さないものの特性を示す。図３（ａ）及び（ｂ）に示すように、オン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆを固定した場合、アニールを施したもの（実線）では、ＴＦＴ特性がほとんど変化しないが、アニールを施さないもの（破線）では、ＴＦＴ特性の変動に伴ってオン電圧Ｖｏｎ時のドレイン電流が著しく低下している。このことは、アニールを施さないものでは、オン抵抗が著しく上昇していることを意味する。
【００３８】
次に、本発明の第２の実施例について説明する。図４（ａ）乃至（ｃ）並びに図５（ａ）及び（ｂ）は本発明の第２の実施例に係るアクティブマトリックス型液晶表示装置の製造方法を工程順に示す断面図である。なお、図４（ａ）乃至（ｃ）並びに図５（ａ）及び（ｂ）に示す領域も、図７に示す領域に相当する。
【００３９】
本実施例においては、先ず、図４（ａ）に示すように、第１の実施例と同様の工程により、透明基板１上に走査線２（図８及び図９参照）、ゲート電極３、ゲート絶縁膜４、半導体層５、データ線６、ドレイン電極７及びソース電極８を形成することにより、ＴＦＴ１０を形成する。
【００４０】
次いで、図４（ｂ）に示すように、例えばプラズマＣＶＤにより、全面にパッシベーション膜９を形成し、続いて、例えば空気中又はＮ２雰囲気中でパッシベーション膜９にアニールを施す。アニールの温度は、例えば２５０乃至２７０℃であり、アニールの時間は、例えば１時間程度である。
【００４１】
その後、図４（ｃ）に示すように、ソース電極８に整合する位置、即ち平面視でソース電極に重なる位置に開口部１１ａが設けられたオーバーコート層１１をパッシベーション膜９上に形成する。
【００４２】
次に、図５（ａ）に示すように、パッシベーション膜９の開口部１１ａから露出した領域にソース電極８まで到達する開口部９ａを形成する。開口部９ａ及び１１ａからコンタクトホール１２が構成される。
【００４３】
そして、図４（ｂ）に示すように、第１の実施例と同様に、画素毎にコンタクトホール１２を介してソース電極８に接続される画素電極１３をオーバーコート層１１上に、例えばスパッタリング法により形成する。
【００４４】
その後、画素電極１３を覆う配向膜（図示せず）を形成することにより、ＴＦＴ基板が完成する。
【００４５】
そして、カラーフィルタ及び共通電極等が設けられた対向基板とＴＦＴ基板とを貼り合わせ、それらの間に液晶を封入することにより、液晶表示パネルが完成する。更に、データドライバ等のチップを設けることにより、アクティブマトリックス型液晶表示装置が完成する。
【００４６】
なお、第２の実施例における成膜条件及び膜厚等は、第１の実施例におけるものと同様である。
【００４７】
このような第２の実施例においては、オーバーコート層１１を形成した後にパッシベーション膜９に開口部９ａを形成しているので、ソース電極８の表面がほとんど酸化せず、ソース電極８と画素電極１３との間のコンタクト抵抗を極めて小さいものとすることが可能である。つまり、第１の実施例では、開口部９ａを形成した後にオーバーコート層１１を形成するための加熱（キュア）を行っているため、その際にソース電極８の表面が若干酸化するが、第２の実施例ではこのような酸化は生じないので、コンタクト抵抗の上昇が回避される。
【００４８】
なお、第１及び第２の実施例では、パッシベーション膜９と画素電極１３との間に有機膜からなるオーバーコート層１１を形成しているが、必ずしもオーバーコート層１１は形成する必要はない。前述のように、画素電極１３の周囲からの光漏れを抑制するために、画素電極１３は平面視でデータ線６と重なり合うようにして形成されている。このため、オーバーコート層１１が設けられていない場合には、画素電極１３とデータ線６との間隔が狭くなり、それらの間に存在する容量が比較的大きくなって、場合によっては画質が劣化することもある。オーバーコート層１１は、このような不具合を回避すべく、画素電極１３とデータ線６との間隔を広く確保することにより、これらの間の容量を低減するために設けられている。しかし、そのような容量の低減が特に必要とされない場合には、パッシベーション膜９上に画素電極を形成してもよい。
【００４９】
また、上述のようにオーバーコート層１１を形成しない場合には、画素電極１３を形成した後にパッシベーション膜９のアニールを行ってもよい。これは、オーバーコート層１１を形成する場合に、画素電極１３を形成した後にパッシベーション膜９のアニールを行うと、有機膜からなるオーバーコート層１１の耐熱温度が２２０℃程度であるため、２５０乃至３２０℃程度のアニールによりオーバーコート層１１が劣化してしまうが、オーバーコート層１１を形成しない場合には、このような不具合が発生し得ないからである。
【００５０】
更に、第１の実施例においては、パッシベーション膜９を形成した後で開口部９ａを形成する前にアニールを行っているが、開口部９ａを形成した後でオーバーコート層１１を形成する前にアニールを行ってもＴＦＴ特性を安定させることができる。但し、この場合には、パッシベーション膜９のアニールの際にソース電極８の一部が露出しているので、アニールを空気中で行うとソース電極８の露出部分に酸化膜が形成されてコンタクト抵抗が上昇する。このような場合には、開口部１１ａが設けられたオーバーコート層１１を形成した後で画素電極１３を形成する前に、その酸化膜を、例えばＡｒの逆スパッタリング又は酸素のドライエッチング等により除去することが好ましい。このような酸化膜の除去は、アニールの直後に行ってもよいが、オーバーコート層１１の形成の際にも若干の酸化膜が形成されるので、オーバーコート層１１を形成した後の方が好ましい。第１の実施例においても、オーバーコート層１１の形成の際に若干の酸化膜が形成されるので、オーバーコート層１１を形成した後で画素電極１３を形成する前に酸化膜を除去することが好ましい。
【００５１】
第１及び第２の実施例においては、対向基板に設けられた共通電極とＴＦＴ基板に設けられた画素電極との間に発生した電界により液晶が回転する方式のアクティブマトリックス型液晶表示装置を製造しているが、本発明はこれに限定されるものではなく、ＴＦＴ基板に共通電極及び画素電極が設けられて基板の表面に平行に発生した電界により液晶が回転する方式のアクティブマトリックス型液晶表示装置の製造方法に適用することもできる。また、カラーフィルタが設けられる基板がＴＦＴ基板であってもよい。更に、発光の方式は、透過型、反射型及び半透過型のいずれであってもよい。
【００５２】
本願発明者がアニールを行うタイミング等の条件を変化させながら実際にアクティブマトリクス型液晶表示装置を製造し、画素電極とソース電極との間のコンタクト抵抗を測定した結果、以下のような結果が得られた。
【００５３】
表１に製造条件を示し、表２にコンタクト抵抗を示す。なお、ソース電極はＣｒから構成し、画素電極はＡｌ−Ｍｏ合金膜から構成した。
【００５４】
【表１】
表１中の項目「位置」は、パッシベーション膜の開口部とオーバーコート層の開口部との位置関係を示すものであり、「外」はパッシベーション膜の開口部がオーバーコート層の開口部よりも大きいことを示し、「内」はオーバーコート層の開口部がパッシベーション膜の開口部より大きいことを示す。また、項目「直径」はパッシベーション膜の開口部の直径を示す。
【００５６】
【表２】
表２に示すように、第２の実施例に相当する実施例Ｎｏ．４において、コンタクト抵抗が最も低くなった。また、実施例Ｎｏ．１においては、ソース電極が露出した状態で大気中でアニールを行っているので、他の実施例より厚い酸化膜が形成され、コンタクト抵抗が高くなった。更に、実施例Ｎｏ．２及び３に示すように、オーバーコート層の開口部がパッシベーション膜の開口部より大きい方が、逆の場合よりもコンタクト抵抗が低くなった。
【００５８】
【発明の効果】
以上詳述したように、本発明によれば、パッシベーション膜のアニールにより、パッシベーション膜の分極を防止して安定したＴＦＴ特性を得ることができる。このため、長期にわたって良好な画質を得ることができる。また、アニールを適切なタイミングで行うことにより、ソース電極の酸化を抑制して画素電極とソース電極との間のコンタクト抵抗を低く抑えることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係るアクティブマトリックス型液晶表示装置の製造方法を工程順に示す断面図である。
【図２】同じく、本発明の第１の実施例を示す図であって、図１（ａ）乃至（ｃ）に示す工程の次工程を工程順に示す断面図である。
【図３】横軸にゲート電圧をとり、縦軸にドレイン電流をとってＴＦＴ特性を示すグラフ図である。
【図４】本発明の第２の実施例に係るアクティブマトリックス型液晶表示装置の製造方法を工程順に示す断面図である。
【図５】同じく、本発明の第２の実施例を示す図であって、図４（ａ）乃至（ｃ）に示す工程の次工程を工程順に示す断面図である。
【図６】従来の液晶表示装置のＴＦＴ基板の構造を示すレイアウト図である。
【図７】従来の液晶表示装置のＴＦＴ基板と対向基板との位置関係を示す断面図である。
【図８】従来のＴＦＴ基板の製造方法を工程順に示す断面図である。
【図９】同じく、従来の製造方法を示す図であって、図８（ａ）乃至（ｃ）に示す工程の次工程を工程順に示す断面図である。
【符号の説明】
１；透明基板
２；走査線
３；ゲート電極
４；ゲート絶縁膜
５；半導体層
６；データ線
７；ドレイン電極
８；ソース電極
９；パッシベーション膜
９ａ；開口部
１０；薄膜トランジスタ（ＴＦＴ）
１１；オーバーコート層
１１ａ；開口部
１２；コンタクトホール
１３；画素電極
Claims (2)
- 透明基板上に薄膜トランジスタを形成する工程と、前記透明基板上に前記薄膜トランジスタを覆うパッシベーション膜を形成する工程と、前記パッシベーション膜に前記薄膜トランジスタのソース電極まで達する第１の開口部を形成する工程と、前記パッシベーション膜上に有機膜を形成する工程と、前記有機膜に前記第１の開口部に整合する第２の開口部を形成する工程と、前記第１及び第２の開口部を介して前記ソース電極に接続される画素電極を前記有機膜上に形成する工程と、を有するアクティブマトリックス型液晶表示装置の製造方法において、前記第１の開口部を形成する工程と前記有機膜を形成する工程との間に、前記パッシベーション膜にアニールを施す工程を有することを特徴とするアクティブマトリックス型液晶表示装置の製造方法。
- 前記第２の開口部を形成する工程と前記画素電極を形成する工程との間に、前記ソース電極の前記第２の開口部から露出する表面に存在する酸化膜を除去する工程を有することを特徴とする請求項１に記載のアクティブマトリックス型液晶表示装置の製造方法。
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| US10427961B2 (en) * | 2011-07-15 | 2019-10-01 | Soclean, Inc. | Technologies for sanitizing reservoirs |
| US10434204B2 (en) * | 2011-07-15 | 2019-10-08 | Soclean, Inc. | Technologies for sanitizing mist humidifiers |
| JP2019053105A (ja) * | 2017-09-13 | 2019-04-04 | シャープ株式会社 | 表示パネル用基板の製造方法 |
Family Cites Families (29)
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|---|---|---|---|---|
| JP2794499B2 (ja) * | 1991-03-26 | 1998-09-03 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US6556257B2 (en) * | 1991-09-05 | 2003-04-29 | Sony Corporation | Liquid crystal display device |
| DE69529493T2 (de) * | 1994-06-20 | 2003-10-30 | Canon Kk | Anzeigevorrichtung und Verfahren zu ihrer Herstellung |
| JP3221240B2 (ja) | 1994-06-24 | 2001-10-22 | ソニー株式会社 | 表示用基板の製造方法 |
| JP3963961B2 (ja) * | 1994-08-31 | 2007-08-22 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP3059915B2 (ja) * | 1994-09-29 | 2000-07-04 | 三洋電機株式会社 | 表示装置および表示装置の製造方法 |
| JP3240858B2 (ja) * | 1994-10-19 | 2001-12-25 | ソニー株式会社 | カラー表示装置 |
| KR960042173A (ko) | 1995-05-16 | 1996-12-21 | 구자홍 | 박막트랜지스터-액정표시장치 제조방법 |
| US6391690B2 (en) * | 1995-12-14 | 2002-05-21 | Seiko Epson Corporation | Thin film semiconductor device and method for producing the same |
| KR100234376B1 (ko) * | 1996-04-09 | 1999-12-15 | 윤종용 | 박막 트랜지스터의 제조방법 및 이를 이용한 액정 표시장치의 제조방법 |
| KR100198728B1 (ko) * | 1996-05-11 | 1999-06-15 | 구자홍 | 구동회로 일체형 액정표시소자 및 제조방법 |
| EP1450412A3 (en) * | 1996-05-15 | 2005-03-09 | Seiko Epson Corporation | Thin film device and method for making |
| JPH1079510A (ja) * | 1996-09-02 | 1998-03-24 | Sharp Corp | 半導体装置およびその製造方法 |
| CN1148600C (zh) * | 1996-11-26 | 2004-05-05 | 三星电子株式会社 | 薄膜晶体管基片及其制造方法 |
| TW477907B (en) * | 1997-03-07 | 2002-03-01 | Toshiba Corp | Array substrate, liquid crystal display device and their manufacturing method |
| JP3191745B2 (ja) * | 1997-04-23 | 2001-07-23 | 日本電気株式会社 | 薄膜トランジスタ素子及びその製造方法 |
| US6017806A (en) * | 1997-07-28 | 2000-01-25 | Texas Instruments Incorporated | Method to enhance deuterium anneal/implant to reduce channel-hot carrier degradation |
| JPH11109406A (ja) * | 1997-09-30 | 1999-04-23 | Sanyo Electric Co Ltd | 表示装置とその製造方法 |
| US6359672B2 (en) * | 1997-10-20 | 2002-03-19 | Guardian Industries Corp. | Method of making an LCD or X-ray imaging device with first and second insulating layers |
| KR100271041B1 (ko) * | 1997-11-05 | 2000-11-01 | 구본준, 론 위라하디락사 | 액정표시장치의 기판의 제조방법 및 액정표시장치의 기판의 구조(substrate of a siquid crystal display and method of manufacturing the same) |
| DE69839935D1 (de) * | 1997-11-25 | 2008-10-09 | Nec Lcd Technologies Ltd | Aktiv-Matrix-Flüssigkristallanzeige und deren Herstellungsverfahren |
| KR100289649B1 (ko) * | 1998-06-25 | 2001-05-02 | 박종섭 | 박막트랜지스터액정표시소자의제조방법 |
| JP2001085701A (ja) | 1999-04-06 | 2001-03-30 | Matsushita Electric Ind Co Ltd | 多層構造を有する素子、その素子の製造装置、及びその素子の製造方法 |
| JP4115654B2 (ja) | 1999-04-30 | 2008-07-09 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4307635B2 (ja) | 1999-06-22 | 2009-08-05 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2001119029A (ja) | 1999-10-18 | 2001-04-27 | Fujitsu Ltd | 薄膜トランジスタ及びその製造方法及びそれを備えた液晶表示装置 |
| JP3961172B2 (ja) * | 1999-11-26 | 2007-08-22 | アルプス電気株式会社 | 酸化物透明導電膜と酸化物透明導電膜形成用ターゲットおよび先の酸化物透明導電膜を備えた基板の製造方法と電子機器および液晶表示装置 |
| KR100710276B1 (ko) * | 1999-12-31 | 2007-04-23 | 엘지.필립스 엘시디 주식회사 | 액정표시장치의 제조방법 |
| US6632478B2 (en) * | 2001-02-22 | 2003-10-14 | Applied Materials, Inc. | Process for forming a low dielectric constant carbon-containing film |
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