JP3221240B2

JP3221240B2 - 表示用基板の製造方法

Info

Publication number: JP3221240B2
Application number: JP16604494A
Authority: JP
Inventors: 和宏野田; 久志門田; 真治中村; 久雄林
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-06-24
Filing date: 1994-06-24
Publication date: 2001-10-22
Anticipated expiration: 2016-10-22
Also published as: JPH0815731A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画素電極とスイッチン
グ用の薄膜トランジスタとが集積的に形成された表示用
基板の製造方法に関する。より詳しくは、表示用基板表
面の平坦化技術及びその上に形成される画素電極の成膜
技術に関する。

【０００２】

【従来の技術】図１１を参照して、従来の表示用基板を
用いて組み立てられたアクティブマトリクス型液晶表示
装置の一般的な構造を簡潔に説明する。下側の基板１０
１の表面には薄膜トランジスタ１０２が集積的に形成さ
れている。薄膜トランジスタ１０２のソース領域Ｓには
第一層間絶縁膜１０３を介して金属配線パタン１０４が
電気接続している。又、薄膜トランジスタ１０２のドレ
イン領域Ｄには第一層間絶縁膜１０３及び第二層間絶縁
膜１０５を介して画素電極１０６が電気接続している。
第二層間絶縁膜１０５の表面は配向膜１０７により被覆
されている。この様に、薄膜トランジスタ１０２及び画
素電極１０６が集積的に形成された下側の基板１０１
を、以下表示用基板と呼ぶ事にする。この表示用基板１
０１には所定の間隙を介して上側の基板１０８が対面配
置している。上側の基板１０８の内表面には対向電極１
０９及び配向膜１１０が形成されており、以下対向基板
と呼ぶ事にする。両基板１０１，１０８の間隙には、配
向膜１０７，１１０によって配向制御された液晶１１１
が保持されている。かかる構成を有するアクティブマト
リクス型液晶表示装置において、薄膜トランジスタ１０
２のゲート電極Ｇに選択信号を印加した状態で、金属配
線パタン１０４を介し画像信号を供給すると、画素電極
１０６に所定の信号電荷が書き込まれる。この画素電極
１０６と対向電極１１０との間に生じた電圧により、液
晶１１１の分子配列が変化し、所望の画像表示が行なわ
れる。

【０００３】

【発明が解決しようとする課題】図１１に示した従来構
造では、表示用基板１０１に薄膜トランジスタ１０２や
金属配線パタン１０４が集積形成されており、その表面
は起伏が激しく無数の凹凸や段差を含んでいる。この
為、液晶１１１の配向制御が困難であり均一な画像表示
を得る事ができないという課題がある。特に、段差部分
では液晶の配向が乱れプレチルト角が逆転したリバース
チルトドメインが発生し表示品位が著しく損なわれる。
さらに、画素ピッチの微細化及びチップサイズの小型化
に伴ない、製造工程上様々な問題が顕在化している。例
えば、表示用基板表面の凹凸が激しい為配向膜の厚みむ
らが生じる。又これと関連して、配向膜の均一なラビン
グ処理が困難である。加えて、従来の構造では表示用基
板表面の凹凸の影響を受け、液晶に印加される電界の方
向が不均一になり、一様な透過率制御が困難になる。そ
こで、本発明は薄膜トランジスタや金属配線パタンが集
積形成された下層領域表面の平坦化を図り、液晶の配向
制御を均一化する事を目的とする。

【０００４】ところで、従来の表示用基板では薄膜トラ
ンジスタ等を含む下層領域の上にマトリクス状の画素電
極を含む上層領域が形成される。画素電極は透明導電膜
を成膜した後所定の形状にパタニングして形成される。
この際、下層領域を平坦化処理するとその表面状態が必
ずしも透明導電膜の成膜に適した条件とならない惧れが
ある。この様な場合成膜された透明導電膜の組成が不均
一になる為、パタニングの為のエッチング処理を精密に
制御できず、画素電極の微細加工が困難になる。そこ
で、本発明は平坦化処理された表面を改質し透明導電膜
の成膜条件を安定化する事を特に目的とする。

【０００５】

【課題を解決するための手段】上述した本発明の目的を
達成する為に以下の手段を講じた。即ち、本発明によれ
ば表示用基板は以下の工程により製造される。最初に、
基板上に薄膜トランジスタを集積形成して下層領域とす
る第一工程を行なう。次に、該下層領域表面の凹凸を埋
める様に平坦化膜を形成する第二工程を行なう。続い
て、該平坦化膜を選択的にエッチングして該下層領域に
連通するコンタクトホールを設ける第三工程を行なう。
さらに、該平坦化膜に対して表面灰化処理を施しコンタ
クトホール内のエッチング残渣を除去する第四工程を行
なう。その後、該平坦化膜を加熱処理してその表面状態
を一様に緻密化及び平滑化する第五工程を行なう。続い
て、緻密化及び平滑化された該平坦化膜の表面に透明導
電膜を成膜する第六工程を行なう。最後に、該透明導電
膜をパタニングしてマトリクス状の画素電極を形成し該
コンタクトホールを介して下層領域に導通する上層領域
とする第七工程を行なう。以上の工程により表示用基板
が作成される。この表示用基板を用いてアクティブマト
リクス型液晶表示装置を組み立てる場合には、所定の間
隙を介して該表示用基板に対向基板を接合し、該間隙に
液晶を注入する。

【０００６】好ましくは第二工程の形成段階で平坦化膜
の仮焼成を行ない、第五工程の加熱処理段階で平坦化膜
の本焼成を行なう。又、第三工程の選択的エッチングで
は、感光性を有する平坦化膜に対し写真蝕刻を適用して
コンタクトホールを開口する。さらに、第四工程の表面
灰化処理では、酸素プラズマを用いたアッシングを行な
いコンタクトホール内の残渣を除去する。加えて、第六
工程ではインジウムと錫の複合酸化物をスパッタリング
して透明導電膜を成膜する。

【０００７】

【作用】本発明によれば、複数の薄膜トランジスタを含
む下層領域の凹凸を埋める為透明樹脂等からなる平坦化
膜を用いている。この平坦化膜の平らな表面にマトリク
ス状の画素電極を含む上層領域を形成している。これを
用いてアクティブマトリクス型の液晶表示装置を組み立
てる場合には、マトリクス状の画素電極を被覆する様に
配向膜を設ける。従って、配向膜は実質的に平坦な表面
を有しており段差部の影響を受けない為リバースチルト
ドメインを低減させる事が可能になる。又、画素電極周
囲には盛り上がった部分が存在しない為、横方向の電界
の影響を受ける事がなく、安定した液晶のオン／オフ制
御を行なう事ができる。

【０００８】下層領域に属する薄膜トランジスタと上層
領域に属する画素電極とを互いに電気接続する為、中間
の平坦化膜にコンタクトホールがエッチングにより開口
される。さらに、電気的な導通を完全なものとする為、
コンタクトホール内のエッチング残渣を除去する目的
で、平坦化膜に対して表面灰化処理を施す。この灰化処
理により平坦化膜の表面は荒れた状態となり硬度も局所
的にばらつく。そこで表面灰化処理後、平坦化膜を加熱
処理してリフローを行ない表面状態を一様に緻密化及び
平滑化する。この様に緻密化及び平滑化された平坦化膜
の表面に対し透明導電膜をスパッタリング等で成膜す
る。下地となる平坦化膜表面の状態が極めて一様である
為透明導電膜の組成が均一になる。従って、パタニング
の為のエッチングも制御性良く均一に進行し、精密な寸
法を有する画素電極を得る事が可能になる。

【０００９】

【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかる表示用基板製造
方法を示す工程図である。先ず最初に工程Ａで、石英等
からなる絶縁基板の表面に薄膜トランジスタを集積形成
して下層領域１を設ける。さらに平坦化膜２を塗布して
下層領域１表面の微細な凹凸を埋める。平坦化膜２とし
ては例えば感光性を有する透明樹脂等をスピンコートし
て成膜する。スピンコート後、仮焼成（プリベーク）し
て平坦化膜２を固化させておく。次に工程Ｂで、平坦化
膜２を選択的にエッチングし、下層領域１に連通するコ
ンタクトホール３を設ける。本例では平坦化膜２が光感
光性を有している為、写真蝕刻を直接適用でき、露光及
び現像によりコンタクトホール３を開口する事ができ
る。この場合、平坦化膜２と現像液との間で化学反応が
生じる為、平坦化膜２の表面及びコンタクトホール３内
は被膜４により覆われる。この被膜４は例えば６０nm程
度の厚みであり、平坦化膜２は例えば１４００nm程度の
厚みを有する。又、コンタクトホール３の底部にはエッ
チングの残渣５が残り、このままの状態では良好な電気
的導通をとる事はできない。なお、場合によってはこの
後、後露光処理を行ない、平坦化膜２に含有されている
光吸収剤を脱色（ブリーチング）し完全な透明化を図
る。

【００１０】続いて工程Ｃで、平坦化膜２に対して表面
灰化処理を施し、コンタクトホール３内のエッチング残
渣を除去する。この時同時に、被膜４も除去され、仮焼
成状態にある平坦化膜２の表面が露出する。表面灰化処
理としては、例えば酸素プラズマを用いたライトアッシ
ングを行ない、コンタクトホール３内の残渣を灰化す
る。酸素プラズマ処理を受ける為平坦化膜２の露出した
表面は荒れた状態となり不均一化する。次に工程Ｄで、
平坦化膜２を加熱処理してその表面状態を一様に緻密化
及び平滑化する。この加熱処理はポストベークとして行
なわれ、平坦化膜２が本焼成され内部の重合化が促進さ
れる。同時に平坦化膜２の表面６がリフローを受け緻密
化及び平滑化する。この結果、表面６の硬度は基板全体
に渡って一様になる。この後、場合によってはライトエ
ッチングを行ない、コンタクトホール３の底部に露出し
た下層領域１の表面を清浄化する。例えば、フッ酸を用
いて、薄膜トランジスタを構成する多結晶シリコン表面
の酸化被膜を除去する。

【００１１】次に工程Ｅで、緻密化及び平滑化された平
坦化膜２の表面６に対し、透明導電膜７を成膜する。例
えば、スパッタリングによりインジウムと錫の複合酸化
物（ＩＴＯ）を堆積して透明導電膜７とする。表面６は
リフローを受け硬度及び形状が均一である為、スパッタ
リング時におけるＩＴＯのグレイン同士の成長の仕方が
均一となり、ス等を含まない一様な組成の透明導電膜７
が得られる。又、残渣が予め除かれたコンタクトホール
３に対しても透明導電膜７が充填される為、下層領域１
に対する良好な電気的導通をとる事ができる。最後に、
工程Ｆで透明導電膜をエッチング等でパタニングし、マ
トリクス状の画素電極８を形成する。画素電極８を含む
上層領域は前述したコンタクトホール３を介して下層領
域１に導通し、表示用基板が完成する。透明導電膜７は
均一の組成を有している為、エッチングを行なった場合
でも制御性が良く、微細且つ精密な画素電極８の形状が
得られる。

【００１２】図２は、表示用基板製造方法の参考例を示
す工程図である。図１に示した本発明にかかる表示用基
板製造方法との比較を容易にする為、対応する部分には
同一の参照番号を付してある。先ず工程Ａで、基板上に
薄膜トランジスタを集積形成して下層領域１を設ける。
続いて平坦化膜２を塗布して下層領域１表面の微細な凹
凸を埋める。次に工程Ｂで、平坦化膜２を選択的にエッ
チングして下層領域１に連通するコンタクトホール３を
設ける。この際、平坦化膜２の表面はエッチング液との
反応等により被膜４で被覆され、コンタクトホール３の
内部にはエッチング残渣５が残る。ここまでは図１に示
した本発明の製造方法と同様である。

【００１３】工程Ｃでは、本発明の製造方法と逆に、先
に平坦化膜２を加熱処理して本焼成（ポストベーク）を
行なっている。この本焼成により平坦化膜２の内部は重
合化（架橋化）が進行する。但し、重合反応は必ずしも
均一に進行せず、軟らかい部分（粗なハッチングで示
す）と硬い部分（密なハッチングで示す）とが混在す
る。次に工程Ｄで、平坦化膜２に対し表面灰化処理を施
しコンタクトホール３内のエッチング残渣を除去する。
同時に、平坦化膜２の表面を覆っていた被膜４も除去さ
れる。これにより、平坦化膜２が露出するが、表面には
軟らかい部分６ａと硬い部分６ｂが現われ、組成的に不
均一である。加えて、この表面は灰化処理に用いた酸素
プラズマに曝露される為不均一な硬度及び形状になって
しまう。

【００１４】続いて工程Ｅで、平坦化膜２の表面に透明
導電膜７を成膜する。これは、ＩＴＯをスパッタリング
で堆積させる。この際、表面の硬い部分６ｂからＩＴＯ
原子の成長が始まる。一方、軟らかい部分６ａではＩＴ
Ｏ原子が平坦化膜中に潜り込む為、硬い部分６ｂに比べ
膜成長が遅れる。この結果、成膜された透明導電膜７に
ス９が発生してしまう。最後に工程Ｆでエッチングによ
り透明導電膜７をパタニングし、マトリクス状の画素電
極８を形成する。この際、上述したス９を通ってエッチ
ング液が浸入する為、通常のＩＴＯ原子を溶解しながら
進行するエッチング速度よりも、このス９の周辺部が速
くエッチングされてしまう。従って、サイドエッチング
が制御できなくなり画素電極８のパタンエッジがギザギ
ザになる。一般に、ウェットエッチングでは表面拡散、
粒界拡散、結晶内拡散の順に拡散係数が大きくなる。こ
の為、透明導電膜の内部にスができると、その間を通っ
て粒界拡散が促進される為、均一なエッチングができず
サイドエッチングの原因となる。又、エッチング速度が
面内でばらつく場合には、局所的にサイドエッチングが
進行し過ぎ、画素電極パタンが収縮する。他の部分では
逆に画素電極間がエッチング除去できず画素分離が困難
になる。この為、製品歩留りが極端に悪化する。

【００１５】図３は、平坦化膜の表面状態を表わしてお
り、ＳＥＭにより撮像されたイメージである。拡大倍率
は６０Ｋに設定されている。（ａ）はコンタクトホール
を開口する為に行なった露光現像処理の後の表面状態を
表わしている。（ｂ）は図２に示した参考例で、加熱処
理を施した後の状態を表わしており、本焼成（ポストベ
ーク）済みの状態である。（ｃ）は加熱処理後、残渣除
去の為の灰化処理を受けた表面状態を表わしている。図
から明らかな様に平坦化膜の表面は不均一であり荒れた
状態になっている。一方（ｄ）は露光現像後、本発明に
従って先に灰化処理を施した後の表面状態を表わしてい
る。酸素プラズマに曝露された結果表面状態は不均一で
荒れている。（ｅ）は加熱処理を受けた後の表面状態を
表わしており、リフロー効果を受けて表面は緻密化及び
平滑化されている。

【００１６】次に図４は、本発明の製造方法に従った工
程により成膜された透明導電膜（ＩＴＯ）の断面状態を
表わしている。これは、５０Ｋの倍率でＳＥＭにより撮
影されたイメージである。透明導電膜は均一な組成を有
しており内部にス等は発生していない。

【００１７】図５は、図４に示した透明導電膜をパタニ
ングして得られた画素電極の形状を表わしている。これ
は１．５Ｋの倍率でＳＥＭにより撮影されたイメージで
ある。個々の画素電極は極めてシャープなエッジを有し
ており、サイドエッチング等は殆ど発生していない。
又、隣接する画素電極間の分離も確実に行なわれてい
る。

【００１８】図６は、図２に示した参考例の製造方法に
従って成膜された透明導電膜（ＩＴＯ）の内部組成を表
わしている。５０Ｋの倍率でＳＥＭにより撮影されたイ
メージである。平坦化膜表面の不均一性に起因して、透
明導電膜内部にスが多発している。

【００１９】図７は、図６に示した透明導電膜をパタニ
ングして得られた画素電極の形状を表わしている。１．
５Ｋの倍率でＳＥＭにより撮像したイメージである。画
素電極のパタンエッジは極端なサイドエッチングを受け
大きく変形している。

【００２０】最後に図８〜図１０を参照して本発明にか
かる表示用基板の製造方法の具体例を詳細に説明する。
先ず最初に、図８の工程Ａにおいて、石英等からなる絶
縁基板の表面に一層目のポリシリコン（１Ｐｏｌｙ）を
ＬＰＣＶＤ法により成膜する。次にＳｉイオン注入を行
ない一旦微細化した後固相成長を行ない１Ｐｏｌｙの大
粒径化を図る。その後１Ｐｏｌｙを島状にパタニングし
素子領域を形成する。さらにその表面を熱酸化しＳｉＯ
₂としてゲート酸化膜を得る。さらにボロンイオンを所
定濃度で注入し、予め閾値電圧の調整を行なう。次に工
程Ｂにおいて、ＬＰＣＶＤ法によりＳｉＮを成膜しゲー
ト窒化膜とする。このＳｉＮの表面を熱酸化しＳｉＯ₂
に転換する。この様にしてＳｉＯ₂／ＳｉＮ／ＳｉＯ₂
の三層構造からなる耐圧性に優れたゲート絶縁膜が得ら
れる。次にＬＰＣＶＤ法により二層目のポリシリコン
（２Ｐｏｌｙ）を堆積する。２Ｐｏｌｙの低抵抗化を図
った後、所定の形状にパタニングしゲート電極Ｇを得
る。次にゲート電極Ｇをマスクとしてセルフアライメン
トによりＡｓイオンを注入し所謂ＬＤＤ構造とする。続
いてＳｉＮを部分的にエッチングで除去した後、Ａｓイ
オンを高濃度で注入し１Ｐｏｌｙにソース領域Ｓ及びド
レイン領域Ｄを設ける。この様にしてＮチャネル型の薄
膜トランジスタ（ＴＦＴ）が形成される。なお、Ｐチャ
ネル型のＴＦＴを形成する場合にはボロンイオンを注入
する。続いて工程ＣにおいてＡＰＣＶＤ法により第一層
間絶縁膜（１ＰＳＧ）を堆積する。この１ＰＳＧに第一
コンタクトホール（１ＣＯＮ）をパタニング形成した
後、スパッタリングによりアルミニウム（Ａｌ）を全面
的に成膜する。これを所定の形状にパタニングしてＴＦ
Ｔのソース領域Ｓに電気接続する金属配線パタンに加工
する。次に工程Ｄにおいて、ＡＰＣＶＤ法により、１Ｐ
ＳＧに重ねて第二層間絶縁膜（２ＰＳＧ）を堆積し、Ａ
ｌからなる金属配線パタンを完全に被覆する。この後、
１ＰＳＧ及び２ＰＳＧを連続的にエッチングし、ＴＦＴ
のドレイン領域Ｄに連通する開口を予め設けておく。

【００２１】図９の工程Ｅにおいて、２ＰＳＧ表面の凹
凸を平坦化膜で埋める。この為、本実施例では所定の粘
性を有する液状の感光性アクリル樹脂をスピンコーティ
ングで塗布した。その後仮焼成（プリベーク）を施しア
クリル樹脂を固化させて平坦化膜とした。次に工程Ｆに
おいて、平坦化膜に対して直接写真蝕刻（露光現像）を
施し、第二コンタクトホール（２ＣＯＮ）を形成する。
この２ＣＯＮの底部にはエッチング残渣が残っていると
ともに、平坦化膜の表面は現像液との反応により生じた
被膜により覆われている。続いて比較的強度の高い紫外
線を照射して後露光を行ない、平坦化膜中に残留する光
吸収剤を脱色（ブリーチング）して完全に透明化する。
次に工程Ｇにおいて、平坦化膜の表面灰化処理を行な
い、被膜を除去するとともに２ＣＯＮの底部に残留した
エッチング残渣を除去する。この表面灰化処理は、例え
ば基板温度を８０℃〜１００℃に設定して酸素プラズマ
を作用させライトアッシングを行なう。さらに加熱処理
（ポストベーク）を行ない、平坦化膜を本焼成する。こ
の結果、平坦化膜の表面はリフローを受け緻密化及び平
滑化する。さらに、ライトエッチングを行ない、ＴＦＴ
のドレイン領域Ｄの表面を覆う酸化膜を除去する。例え
ば、フッ酸を作用させて酸化膜を溶解する。

【００２２】図１０の工程Ｈにおいて、スパッタリング
により透明導電膜を成膜する。本実施例では透明導電膜
材料としてＩＴＯを用いる。ＩＴＯは２ＣＯＮの内部に
も充填され、ＴＦＴのドレイン領域Ｄと電気的な導通が
とられる。最後に工程Ｉにおいて、ＩＴＯを所定の形状
にパタニングし画素電極とする。以上の工程により平坦
化された表示用基板が得られる。この後、表示用基板を
用いてアクティブマトリクス型の液晶表示装置を組み立
てる場合には工程Ｊを行なう。即ち、所定の間隙を介し
て表示用基板に対向基板を接合し、間隙に液晶を注入す
る。なお対向基板の内表面には対向電極が予め形成され
ている。

【００２３】

【発明の効果】以上説明した様に、本発明によれば、表
示用基板に平坦化膜を適用して表面の起伏を吸収させ段
差を取り除いている。従って、液晶分子のプレチルト角
を均一化でき、リバースチルトドメインを抑制して表示
品位を改善する事が可能になるという効果がある。この
際、平坦化膜に対して表面灰化処理を施しコンタクトホ
ール内のエッチング残渣を除去している。これにより、
下層領域に含まれる薄膜トランジスタと上層領域に含ま
れる画素電極との間の電気的導通を良好に確保する事が
できるという効果がある。さらに、表面灰化処理を施し
た後加熱処理を行ない平坦化膜の表面状態を一様に緻密
化及び平滑化する。この上に透明導電膜を成膜する事に
より、その組成を顕著に改善でき、パタニング性が良好
となる為画素電極の微細且つ精密なエッチングが可能に
なるという効果がある。

【図面の簡単な説明】

【図１】本発明にかかる表示用基板の製造方法を表わす
工程図である。

【図２】表示用基板の製造方法の参考例を示す工程図で
ある。

【図３】表示用基板に成膜される平坦化膜の表面状態を
表わすＳＥＭ像である。

【図４】本発明にかかる表示用基板の製造方法により作
成された透明導電膜の組成を示すＳＥＭ像である。

【図５】本発明にかかる表示用基板の製造方法によりパ
タニングされた画素電極の形状を示すＳＥＭ像である。

【図６】透明導電膜の組成の参考例を示すＳＥＭ像であ
る。

【図７】画素電極の形状の参考例を示すＳＥＭ像であ
る。

【図８】本発明にかかる表示用基板の製造方法の具体例
を示す工程図である。

【図９】同じく具体例を示す工程図である。

【図１０】同じく具体例を示す工程図である。

【図１１】従来の液晶表示装置の一例を示す模式的な部
分断面図である。

【符号の説明】

１下層領域２平坦化膜３コンタクトホール４被膜５残渣６表面７透明導電膜８画素電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者林久雄東京都品川区北品川６丁目７番35号ソニー株式会社内 (56)参考文献特開昭64−68726（ＪＰ，Ａ) 特開平４−304642（ＪＰ，Ａ) 特開平６−27493（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G02F 1/1368 G02F 1/1333 505 G09F 9/00 338 H01L 29/786

Claims

(57)【特許請求の範囲】

【請求項１】基板上に薄膜トランジスタを集積形成し
て下層領域とする第一工程と、該下層領域表面の凹凸を埋める様に平坦化膜を形成する
第二工程と、該平坦化膜を選択的にエッチングして該下層領域に連通
するコンタクトホールを設ける第三工程と、該平坦化膜に対して表面灰化処理を施しコンタクトホー
ル内のエッチング残渣を除去する第四工程と、該平坦化膜を加熱処理してその表面状態を一様に緻密化
及び平滑化する第五工程と、緻密化及び平滑化された該平坦化膜の表面に透明導電膜
を成膜する第六工程と、該透明導電膜をパタニングしてマトリクス状の画素電極
を形成し該コンタクトホールを介して下層領域に導通す
る上層領域とする第七工程とを行なう表示用基板の製造
方法。
【請求項２】第二工程の形成段階で平坦化膜の仮焼成
を行ない、第五工程の加熱処理段階で平坦化膜の本焼成
を行なう請求項１記載の表示用基板の製造方法。
【請求項３】第三工程の選択的エッチングでは、感光
性を有する平坦化膜に対し写真蝕刻を適用してコンタク
トホールを開口する請求項１記載の表示用基板の製造方
法。
【請求項４】第四工程の表面灰化処理では、酸素プラ
ズマを用いたアッシングを行ないコンタクトホール内の
残渣を除去する請求項１記載の表示用基板の製造方法。
【請求項５】第六工程は、インジウムと錫の複合酸化
物をスパッタリングして透明導電膜を成膜する請求項１
記載の表示用基板の製造方法。
【請求項６】基板上に薄膜トランジスタを集積形成し
て下層領域とする第一工程と、該下層領域表面の凹凸を埋める様に平坦化膜を形成する
第二工程と、該平坦化膜を選択的にエッチングして該下層領域に連通
するコンタクトホールを設ける第三工程と、該平坦化膜に対し表面灰化処理を施しコンタクトホール
内のエッチング残渣を除去する第四工程と、該平坦化膜を加熱処理してその表面状態を一様に緻密化
及び平滑化する第五工程と、緻密化及び平滑化された該平坦化膜の表面に透明導電膜
を成膜する第六工程と、該透明導電膜をパタニングしてマトリクス状の画素電極
を形成する事により該コンタクトホールを介して下層領
域に導通する上層領域を設け表示用基板とする第七工程
と、所定の間隙を介して該表示用基板に対向基板を接合し、
該間隙に液晶を注入する第八工程とを行なう液晶表示装
置の製造方法。