JPH0823102A - 電子部品及びその製造方法 - Google Patents
電子部品及びその製造方法Info
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- JPH0823102A JPH0823102A JP15736294A JP15736294A JPH0823102A JP H0823102 A JPH0823102 A JP H0823102A JP 15736294 A JP15736294 A JP 15736294A JP 15736294 A JP15736294 A JP 15736294A JP H0823102 A JPH0823102 A JP H0823102A
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- wiring
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- insulating
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Abstract
(57)【要約】
【目的】 ゲートやソース・ドレイン電極を細線化し１
絵素の開口率の向上、透過光量が増加しバックライトへ
の付加の軽減、低抵抗化を図るために厚膜となるゲート
やソース・ドレイン電極の膜厚から生じる段差を絶縁膜
で平坦化しプロセスを安定化し、ＴＦＴアレイプロセス
の歩留まりを向上し信頼性向上や消費電力の軽減し、ゲ
ート電極の細線化による高密度化しＴＦＴアレイ基板の
小型化もしくはＴＦＴアレイの高精細化を図る。 【構成】 ゲートやソース・ドレイン細線電極を形成
し、その膜厚から生じる段差を有機絶縁膜で軽減する。
その方法として光硬化性の有機膜を第１の金属配線をマ
スクとして裏面露光を施すことで、第１の金属配線上を
除く基板上に第１の絶縁膜を形成する。
絵素の開口率の向上、透過光量が増加しバックライトへ
の付加の軽減、低抵抗化を図るために厚膜となるゲート
やソース・ドレイン電極の膜厚から生じる段差を絶縁膜
で平坦化しプロセスを安定化し、ＴＦＴアレイプロセス
の歩留まりを向上し信頼性向上や消費電力の軽減し、ゲ
ート電極の細線化による高密度化しＴＦＴアレイ基板の
小型化もしくはＴＦＴアレイの高精細化を図る。 【構成】 ゲートやソース・ドレイン細線電極を形成
し、その膜厚から生じる段差を有機絶縁膜で軽減する。
その方法として光硬化性の有機膜を第１の金属配線をマ
スクとして裏面露光を施すことで、第１の金属配線上を
除く基板上に第１の絶縁膜を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、電子部品のアレイ構成
に関し、特に、液晶表示装置を構成する薄膜トランジス
タアレイ等の、ゲート電極やソース電極配線の細線化を
図ることで生じる膜厚段差を、陽極酸化膜から成る透明
性絶縁膜を形成することで軽減するものである。
に関し、特に、液晶表示装置を構成する薄膜トランジス
タアレイ等の、ゲート電極やソース電極配線の細線化を
図ることで生じる膜厚段差を、陽極酸化膜から成る透明
性絶縁膜を形成することで軽減するものである。
【０００２】
【従来の技術】従来の薄膜トランジスタ（以下ＴＦＴ）
アレイ構成について、図５を用い以下に説明する。ま
ず、図５ａに示したように、絶縁性透明基板１上に第１
の金属配線膜としてゲート電極２をパターン形成する。
次に、ゲート絶縁膜３、シリコン半導体層４、及びチャ
ネル保護膜５を成膜し、ゲ−ト電極３上のチャネル保護
膜をパタ−ニングする。次に、リンなどの不純物を含む
半導体膜（ｎ＋：シリコン膜（図示せず））を形成し、
図５ｂに示す如く前記ｎ＋：シリコン膜及びシリコン半
導体層をパターニングする。次に、画素電極６として透
明導電膜ＩＴＯを成膜し、図５ｃに示すようにパタ−ン
形成する。次に、第２の金属配線膜としてソース・ドレ
イン電極７をパターン形成する。そして、最後に絶縁保
護膜８となるＳｉＮｘ膜をパターン形成し、図５ｄに示
したようなＴＦＴアレイ基板が完成する。
アレイ構成について、図５を用い以下に説明する。ま
ず、図５ａに示したように、絶縁性透明基板１上に第１
の金属配線膜としてゲート電極２をパターン形成する。
次に、ゲート絶縁膜３、シリコン半導体層４、及びチャ
ネル保護膜５を成膜し、ゲ−ト電極３上のチャネル保護
膜をパタ−ニングする。次に、リンなどの不純物を含む
半導体膜（ｎ＋：シリコン膜（図示せず））を形成し、
図５ｂに示す如く前記ｎ＋：シリコン膜及びシリコン半
導体層をパターニングする。次に、画素電極６として透
明導電膜ＩＴＯを成膜し、図５ｃに示すようにパタ−ン
形成する。次に、第２の金属配線膜としてソース・ドレ
イン電極７をパターン形成する。そして、最後に絶縁保
護膜８となるＳｉＮｘ膜をパターン形成し、図５ｄに示
したようなＴＦＴアレイ基板が完成する。
【０００３】従来のＴＦＴアレイ構成平面図を図６に示
す。第１の金属配線幅２の影響で、第１の配線２と第２
の配線７とで囲まれた画素開口部は小さく、画素電極６
のパターン領域も小さい。
す。第１の金属配線幅２の影響で、第１の配線２と第２
の配線７とで囲まれた画素開口部は小さく、画素電極６
のパターン領域も小さい。
【０００４】
【発明が解決しようとする課題】液晶表示装置は駆動を
伴う条件として、ゲートおよびソース電極の配線抵抗値
を低減すべく、電極材料や配線幅、膜厚が設定される。
プロセス安定性を図るためには薄膜で段差を軽減し、カ
バレッジの確実なものにしなければならない。
伴う条件として、ゲートおよびソース電極の配線抵抗値
を低減すべく、電極材料や配線幅、膜厚が設定される。
プロセス安定性を図るためには薄膜で段差を軽減し、カ
バレッジの確実なものにしなければならない。
【０００５】そのため配線幅が大きくなり、それに伴っ
て１画素の開口部が小さく、液晶表示装置として表示画
面の明るさに問題があった。
て１画素の開口部が小さく、液晶表示装置として表示画
面の明るさに問題があった。
【０００６】また、表示画面の明るさ向上をバックライ
トで対策しているが、バックライトへの負荷は液晶表示
装置のパネル昇温となって信頼性や消費電力の増大が大
きな課題であった。
トで対策しているが、バックライトへの負荷は液晶表示
装置のパネル昇温となって信頼性や消費電力の増大が大
きな課題であった。
【０００７】
【課題を解決するための手段】前記問題点を解決するた
め、ゲートやソース・ドレインの細線電極を形成し、そ
の膜厚から生じる段差を有機膜から成る透明性絶縁膜で
平坦化する。
め、ゲートやソース・ドレインの細線電極を形成し、そ
の膜厚から生じる段差を有機膜から成る透明性絶縁膜で
平坦化する。
【０００８】
【作用】本発明の構成によれば、ゲートやソース・ドレ
インの電極を細線化することで、１画素の開口率を向上
させる。この開口率向上で、透過光量が増大し、バック
ライトへの付加が軽減され、信頼性向上や消費電力の低
減が図れる。
インの電極を細線化することで、１画素の開口率を向上
させる。この開口率向上で、透過光量が増大し、バック
ライトへの付加が軽減され、信頼性向上や消費電力の低
減が図れる。
【０００９】また、低抵抗化を図るために厚膜となった
ゲートやソース・ドレイン電極の膜厚から生じる段差
を、絶縁膜で平坦化することで、プロセス安定化が図ら
れ、配線の段切れやカバレッジに起因する絶縁不良など
を防止でき、歩留まりも向上できる。
ゲートやソース・ドレイン電極の膜厚から生じる段差
を、絶縁膜で平坦化することで、プロセス安定化が図ら
れ、配線の段切れやカバレッジに起因する絶縁不良など
を防止でき、歩留まりも向上できる。
【００１０】
【実施例】本発明の実施例について図１〜図４を用い、
以下に説明する。
以下に説明する。
【００１１】（実施例１）先ず、本発明の第１の実施例
を図１及び図２を用いて説明する。第１の工程として、
絶縁性透明基板１上に、図１ａに示したように第１の金
属配線として例えばゲート電極２を成膜する。次に、平
坦化絶縁膜９ａとして、例えば東レ製「フォトニース」
等の感光性有機膜を、図１ｂに示したように、第１の金
属配線を構成する膜（例えばゲート電極２）と同程度の
膜厚で塗布形成する。次に、図１ｃに示したように、プ
リベークの後絶縁性透明基板１裏面より光１０を照射す
る。
を図１及び図２を用いて説明する。第１の工程として、
絶縁性透明基板１上に、図１ａに示したように第１の金
属配線として例えばゲート電極２を成膜する。次に、平
坦化絶縁膜９ａとして、例えば東レ製「フォトニース」
等の感光性有機膜を、図１ｂに示したように、第１の金
属配線を構成する膜（例えばゲート電極２）と同程度の
膜厚で塗布形成する。次に、図１ｃに示したように、プ
リベークの後絶縁性透明基板１裏面より光１０を照射す
る。
【００１２】この時、第１の金属膜（例えばゲート配線
２）のパターンがマスクとなり、第１の金属膜（ゲート
電極２）以外の部分が硬化する。このため、現像工程に
よって第１の金属膜（ゲート電極２）上の有機膜は除去
され、図１ｄに示したように、絶縁性透明基板１と第１
の金属膜（ゲート電極２）との段差を、有機性絶縁膜９
ａが埋め、基板表面の段差は軽減される。
２）のパターンがマスクとなり、第１の金属膜（ゲート
電極２）以外の部分が硬化する。このため、現像工程に
よって第１の金属膜（ゲート電極２）上の有機膜は除去
され、図１ｄに示したように、絶縁性透明基板１と第１
の金属膜（ゲート電極２）との段差を、有機性絶縁膜９
ａが埋め、基板表面の段差は軽減される。
【００１３】次に、図２に示すように、ゲート絶縁膜
３、シリコン半導体層４、及びチャネル保護膜５を成膜
する。以降前記従来同様の工程を経て薄膜トランジスタ
アレイ基板が完成する。
３、シリコン半導体層４、及びチャネル保護膜５を成膜
する。以降前記従来同様の工程を経て薄膜トランジスタ
アレイ基板が完成する。
【００１４】すなわち、第１の金属膜（ゲート電極２）
を具備し、有機性絶縁膜９ａによって平坦化した絶縁性
透明基板１の上に、図２ａに示すように、ゲート絶縁膜
３を例えばスピンコ−ト法等で塗布し、半導体層４とし
て例えばα−ＳｉをＣＶＤ法等で形成し、その上にチャ
ネル保護膜５を成膜し、ゲート電極３上のチャネル保護
膜５をパターニングする。次に、例えばリンなどの不純
物を含む半導体膜（ｎ＋：シリコン膜（図示せず））を
形成し、ｎ＋：シリコン膜及びシリコン半導体層４をパ
ターニングする。次に、画素電極６として例えば透明電
極ＩＴＯを成膜し、図２ｂに示すように画素電極６を有
したアレイを形成する。
を具備し、有機性絶縁膜９ａによって平坦化した絶縁性
透明基板１の上に、図２ａに示すように、ゲート絶縁膜
３を例えばスピンコ−ト法等で塗布し、半導体層４とし
て例えばα−ＳｉをＣＶＤ法等で形成し、その上にチャ
ネル保護膜５を成膜し、ゲート電極３上のチャネル保護
膜５をパターニングする。次に、例えばリンなどの不純
物を含む半導体膜（ｎ＋：シリコン膜（図示せず））を
形成し、ｎ＋：シリコン膜及びシリコン半導体層４をパ
ターニングする。次に、画素電極６として例えば透明電
極ＩＴＯを成膜し、図２ｂに示すように画素電極６を有
したアレイを形成する。
【００１５】次に、図２ｃに示したように、第２の金属
配線膜としてソース電極及びドレイン電極（共に７）を
パタ−ン形成する。そして、最後に絶縁保護膜８として
例えばＳｉＮx膜をパタ−ン形成し、図２ｄに示したよ
うなＴＦＴアレイ基板が完成する。
配線膜としてソース電極及びドレイン電極（共に７）を
パタ−ン形成する。そして、最後に絶縁保護膜８として
例えばＳｉＮx膜をパタ−ン形成し、図２ｄに示したよ
うなＴＦＴアレイ基板が完成する。
【００１６】次に、本発明の第２の実施例について図３
を用い、以下に説明する。 （実施例２）第１の実施例同様にして、図３ａに示した
ように、第１の金属配線２を絶縁性透明基板１上に形成
する。次に、図３ｂに示したように、透明性絶縁膜９ｂ
として感光性を有しない有機膜を形成する。
を用い、以下に説明する。 （実施例２）第１の実施例同様にして、図３ａに示した
ように、第１の金属配線２を絶縁性透明基板１上に形成
する。次に、図３ｂに示したように、透明性絶縁膜９ｂ
として感光性を有しない有機膜を形成する。
【００１７】次に、図３ｃに示したように、フォトリソ
法にてゲート電極２パターンと相反するレジストパター
ン１１を形成し、図３ｄに示したように、ゲート電極２
上の透明性絶縁膜９ｂをエッチング除去する。レジスト
除去後の基板面は、絶縁性透明基板１とゲート電極２と
の段差を、透明性絶縁膜９ｂが埋め、基板表面の段差は
軽減される。以降の工程は前記第１の実施例と同様であ
る。
法にてゲート電極２パターンと相反するレジストパター
ン１１を形成し、図３ｄに示したように、ゲート電極２
上の透明性絶縁膜９ｂをエッチング除去する。レジスト
除去後の基板面は、絶縁性透明基板１とゲート電極２と
の段差を、透明性絶縁膜９ｂが埋め、基板表面の段差は
軽減される。以降の工程は前記第１の実施例と同様であ
る。
【００１８】上述した実施例１もしくは実施例２で得た
ＴＦＴアレイを図４に示す。例えば図６に示した従来の
構成と比べ、第１の電極配線幅２の細線化によって第１
の配線２と第２の配線７で囲まれた画素開口部が拡大さ
れ、画素電極６のパターン領域を大きくできる。
ＴＦＴアレイを図４に示す。例えば図６に示した従来の
構成と比べ、第１の電極配線幅２の細線化によって第１
の配線２と第２の配線７で囲まれた画素開口部が拡大さ
れ、画素電極６のパターン領域を大きくできる。
【００１９】なお、第２の実施例の方法によれば、第２
の配線形成後の段差軽減も可能であることから、第２の
配線電極も細線化が図られ、画素開口部はより拡大でき
る。
の配線形成後の段差軽減も可能であることから、第２の
配線電極も細線化が図られ、画素開口部はより拡大でき
る。
【００２０】以上の実施例では、チャンエル保護膜を形
成する場合について述べたが、チャンエル保護膜を形成
しないＴＦＴについても本発明は同様の効果がある。
成する場合について述べたが、チャンエル保護膜を形成
しないＴＦＴについても本発明は同様の効果がある。
【００２１】
【発明の効果】本発明は行配線及び列配線を有する電子
配線に於て、前記行配線及び列配線が交差により生じる
表面段差が、有機膜から成る透明絶縁膜で軽減したた
め、ゲートやソース・ドレイン電極を細線化すること
で、１画素の開口率を向上でき、透過光量が増加させる
ことができ、バックライトへの付加が軽減できる効果が
ある。
配線に於て、前記行配線及び列配線が交差により生じる
表面段差が、有機膜から成る透明絶縁膜で軽減したた
め、ゲートやソース・ドレイン電極を細線化すること
で、１画素の開口率を向上でき、透過光量が増加させる
ことができ、バックライトへの付加が軽減できる効果が
ある。
【００２２】また、低抵抗化をが図れるため、厚膜とな
るゲート電極の、膜厚から生じる段差を絶縁膜で平坦化
することでプロセス安定化が図れ、例えばＴＦＴアレイ
プロセスの歩留まり向上効果がある。そして、信頼性向
上や消費電力の低減という効果を得る。
るゲート電極の、膜厚から生じる段差を絶縁膜で平坦化
することでプロセス安定化が図れ、例えばＴＦＴアレイ
プロセスの歩留まり向上効果がある。そして、信頼性向
上や消費電力の低減という効果を得る。
【００２３】また、ゲートやソース・ドレイン電極の細
線化による高密度化から、ＴＦＴアレイ基板の小型化も
しくはＴＦＴアレイの高精細化を図ることができる。
線化による高密度化から、ＴＦＴアレイ基板の小型化も
しくはＴＦＴアレイの高精細化を図ることができる。
【図１】（ａ）は、本発明の第１の実施例のアレイ工程
を示す図で、第１の金属膜形成工程断面図 （ｂ）は、本発明の第１の実施例のアレイ工程を示す図
で、平坦化絶縁膜形成工程断面図 （ｃ）は、本発明の第１の実施例のアレイ工程を示す図
で、露光工程断面図 （ｄ）は、本発明の第１の実施例のアレイ工程を示す図
で、平坦化基板の断面図
を示す図で、第１の金属膜形成工程断面図 （ｂ）は、本発明の第１の実施例のアレイ工程を示す図
で、平坦化絶縁膜形成工程断面図 （ｃ）は、本発明の第１の実施例のアレイ工程を示す図
で、露光工程断面図 （ｄ）は、本発明の第１の実施例のアレイ工程を示す図
で、平坦化基板の断面図
【図２】（ａ）は、本発明の第１の実施例のアレイ工程
を示す図で、半導体層積層工程断面図 （ｂ）は、本発明の第１の実施例のアレイ工程を示す図
で、画素電極形成工程断面図 （ｃ）は、本発明の第１の実施例のアレイ工程を示す図
で、ソース及びドレイン電極形成工程断面図 （ｄ）は、本発明の第１の実施例のアレイ工程を示す図
で、薄膜トランジスタアレイ断面図
を示す図で、半導体層積層工程断面図 （ｂ）は、本発明の第１の実施例のアレイ工程を示す図
で、画素電極形成工程断面図 （ｃ）は、本発明の第１の実施例のアレイ工程を示す図
で、ソース及びドレイン電極形成工程断面図 （ｄ）は、本発明の第１の実施例のアレイ工程を示す図
で、薄膜トランジスタアレイ断面図
【図３】（ａ）は、本発明の第２の実施例のアレイ工程
を示す図で、第１の金属膜形成工程断面図 （ｂ）は、本発明の第２の実施例のアレイ工程を示す図
で、透明絶縁膜形成工程断面図 （ｃ）は、本発明の第２の実施例のアレイ工程を示す図
で、レジストパタ−ン形成工程断面図 （ｄ）は、本発明の第２の実施例のアレイ工程を示す図
で、平坦化基板の断面図
を示す図で、第１の金属膜形成工程断面図 （ｂ）は、本発明の第２の実施例のアレイ工程を示す図
で、透明絶縁膜形成工程断面図 （ｃ）は、本発明の第２の実施例のアレイ工程を示す図
で、レジストパタ−ン形成工程断面図 （ｄ）は、本発明の第２の実施例のアレイ工程を示す図
で、平坦化基板の断面図
【図４】本発明のＴＦＴアレイ構成平面図
【図５】（ａ）は、従来のアレイ工程を示し、ゲート電
極パタ−ン形成工程を説明する図 （ｂ）は、従来のアレイ工程を示し、シリコン半導体層
の形成工程を説明する図 （ｃ）は、従来のアレイ工程を示し、透明電極形成工程
を説明する図 （ｄ）は、従来のアレイ工程を示し、ＴＦＴアレイ基板
を説明する図
極パタ−ン形成工程を説明する図 （ｂ）は、従来のアレイ工程を示し、シリコン半導体層
の形成工程を説明する図 （ｃ）は、従来のアレイ工程を示し、透明電極形成工程
を説明する図 （ｄ）は、従来のアレイ工程を示し、ＴＦＴアレイ基板
を説明する図
【図６】従来のＴＦＴアレイ構成平面図
１ 透明基板 ２ ゲート電極 ７ ソース・ドレイン電極 ９ 平坦化絶縁膜 （９ａ：感光性有機膜、９ｂ：有機
膜） １０ 光
膜） １０ 光
Claims (3)
- 【請求項１】行配線及び列配線を有する電子配線に於
て、前記行配線及び列配線が交差により生じる表面段差
が、有機膜から成る透明絶縁膜で軽減したことを特徴と
する電子部品。 - 【請求項２】絶縁性基板上に第１の金属配線を形成する
工程と、前記金属配線が形成された基板表面を第１の絶
縁膜で段差軽減する工程と、第２の絶縁膜、半導体層を
形成する工程と、不純物を含む半導体膜を形成する工程
と、第２の金属配線を形成する工程とを少なくとも有す
ることを特徴とする電子部品の製造方法。 - 【請求項３】第１の絶縁膜が、光硬化性の有機膜から成
り、第１の金属配線をマスクとして裏面露光を施し、前
記第１の金属配線上を除く基板上に第１の絶縁膜を形成
することを特徴とする、請求項２記載の電子部品の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15736294A JPH0823102A (ja) | 1994-07-08 | 1994-07-08 | 電子部品及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15736294A JPH0823102A (ja) | 1994-07-08 | 1994-07-08 | 電子部品及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0823102A true JPH0823102A (ja) | 1996-01-23 |
Family
ID=15648005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15736294A Pending JPH0823102A (ja) | 1994-07-08 | 1994-07-08 | 電子部品及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0823102A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002067335A1 (fr) * | 2001-02-19 | 2002-08-29 | International Business Machines Corporation | Structure de transistor en couches minces, procede de fabrication d'une structure de transistor en couches minces, et dispositif d'affichage utilisant une structure de transistor en couches minces |
| JP2007042905A (ja) * | 2005-08-04 | 2007-02-15 | Sony Corp | 半導体装置およびその製造方法 |
| KR100631458B1 (ko) * | 1997-02-17 | 2007-03-02 | 산요덴키가부시키가이샤 | 박막 트랜지스터, 박막 트랜지스터의 제조 방법 |
| US7326310B2 (en) | 2003-08-28 | 2008-02-05 | Tdk Corporation | Method for manufacturing ceramic green sheet and method for manufacturing electronic part using that ceramic green sheet |
| US7387870B2 (en) | 2003-08-28 | 2008-06-17 | Tdk Corporation | Method for manufacturing ceramic green sheet and method for manufacturing electronic part using that ceramic green sheet |
| US7540931B2 (en) | 2003-01-31 | 2009-06-02 | Tdk Corporation | Method of producing ceramic green sheet and method of producing electronic component using this ceramic green sheet |
| US8188577B2 (en) | 2007-08-01 | 2012-05-29 | Sharp Kabushiki Kaisha | Production method of semiconductor device, semiconductor device, and exposure apparatus |
| US8537296B2 (en) | 2008-06-11 | 2013-09-17 | Samsung Display Co., Ltd. | Display device wherein a thickness of a first insulating layer is greater than a thickness of a first conductor and wherein the first insulating layer completely covers lateral side surfaces of the first conductor |
| US20160329361A1 (en) * | 2014-01-27 | 2016-11-10 | Shenzhen China Star Optoelectronics Technology Co., Ltd | Pixel structure, manufacturing method thereof and display panel |
| CN109873037A (zh) * | 2019-03-20 | 2019-06-11 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、显示装置 |
-
1994
- 1994-07-08 JP JP15736294A patent/JPH0823102A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100631458B1 (ko) * | 1997-02-17 | 2007-03-02 | 산요덴키가부시키가이샤 | 박막 트랜지스터, 박막 트랜지스터의 제조 방법 |
| WO2002067335A1 (fr) * | 2001-02-19 | 2002-08-29 | International Business Machines Corporation | Structure de transistor en couches minces, procede de fabrication d'une structure de transistor en couches minces, et dispositif d'affichage utilisant une structure de transistor en couches minces |
| US7326600B2 (en) | 2001-02-19 | 2008-02-05 | International Business Machines Corpoartion | Method for manufacturing a thin-film transistor structure |
| US7540931B2 (en) | 2003-01-31 | 2009-06-02 | Tdk Corporation | Method of producing ceramic green sheet and method of producing electronic component using this ceramic green sheet |
| US7326310B2 (en) | 2003-08-28 | 2008-02-05 | Tdk Corporation | Method for manufacturing ceramic green sheet and method for manufacturing electronic part using that ceramic green sheet |
| US7387870B2 (en) | 2003-08-28 | 2008-06-17 | Tdk Corporation | Method for manufacturing ceramic green sheet and method for manufacturing electronic part using that ceramic green sheet |
| JP2007042905A (ja) * | 2005-08-04 | 2007-02-15 | Sony Corp | 半導体装置およびその製造方法 |
| US8188577B2 (en) | 2007-08-01 | 2012-05-29 | Sharp Kabushiki Kaisha | Production method of semiconductor device, semiconductor device, and exposure apparatus |
| US8537296B2 (en) | 2008-06-11 | 2013-09-17 | Samsung Display Co., Ltd. | Display device wherein a thickness of a first insulating layer is greater than a thickness of a first conductor and wherein the first insulating layer completely covers lateral side surfaces of the first conductor |
| US20160329361A1 (en) * | 2014-01-27 | 2016-11-10 | Shenzhen China Star Optoelectronics Technology Co., Ltd | Pixel structure, manufacturing method thereof and display panel |
| CN109873037A (zh) * | 2019-03-20 | 2019-06-11 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、显示装置 |
| WO2020187237A1 (zh) * | 2019-03-20 | 2020-09-24 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法和显示装置 |
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