KR100631458B1 - 박막 트랜지스터, 박막 트랜지스터의 제조 방법 - Google Patents

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Abstract

본 발명은 효율의 저하나 표시 불량의 발생을 방지할 수 있는 액티브 매트릭스 방식의 표시 장치를 제공한다.
TFT(106)의 게이트 전극(11) 및 보조 용량(CS)의 보조 용량 전극(12)의 단면 형상은 사각형을 이루고 있다. 게이트 전극(11) 및 보조 용량 전극(12)의 양 측벽부에는 SOG막으로 이루어진 사이드월 스페이서(13)가 설치되어 있다. 따라서, 게이트 전극(11)의 단면 형상을 중앙부가 평탄하고 양단부가 경사진 테이퍼 형상으로 할 필요가 없으므로, 테이퍼 형상에 기인하는 소자 특성의 오차를 회피할 수 있다. 또한, 사이드월 스페이서(13)가 설치되어 있기 때문에, 게이트 전극(11)의 양단의 모서리 부분 상에 위치하는 게이트 절연막(80)의 단차 피복성이 양호하게 되고, 그 부분의 게이트 절연막(80)의 막 두께가 얇게 되는 것을 방지할 수 있으므로, 게이트 전극(11)과 다결정 실리콘막(81) 사이의 절연 내압을 충분히 확보할 수 있다.

Description

박막 트랜지스터, 박막 트랜지스터의 제조 방법{THIN FILM TRANSISTOR AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터, 박막 트랜지스터의 제조 방법에 관한 것이다.
근래, 박막 트랜지스터(TFT ; Thin Film Transistor)를 사용한 액티브 매트릭스 방식의 액정 디스플레이(LCD; Liquid Crystal Display)가 고화질의 표시 장치로서 주목되고 있다.
액티브 매트릭스 방식은 매트릭스로 배치된 각 화소에 화소 구동 소자(active element)와 신호 축적 소자(화소 용량)를 집적하고, 각 화소에 1종의 기억 동작을 행하여 액정을 준스태틱으로 구동하는 방식이다. 즉, 화소 구동 소자는 주사 신호에 의해 온/오프 상태가 전환되는 스위치로서 기능한다. 그리고, 온 상태에 있는 화소 구동 소자를 통해 데이터 신호(표시 신호)가 표시 전극에 전달되고, 액정의 구동이 행해진다. 그 후, 화소 구동 소자가 오프 상태가 되면, 표시 전극에 인가된 데이터 신호는 전하의 상태로 신호 축적 소자에 축적되고, 다음에 화소 구동 소자가 온 상태가 될 때까지 계속해서 액정의 구동이 행해진다. 그 때문에, 주사선수가 증대하여 1개의 화소에 할당되는 구동 시간이 적게 되어도 액정의 구동이 영향을 받지 않고, 콘트라스트가 저하하지도 않는다.
화소 구동 소자로서는 일반적으로 TFT가 사용된다. TFT에서는 절연 기판 상에 형성된 반도체 박막이 능동층으로서 사용된다. 능동층으로서 일반적인 것은 비정질 실리콘막 및 다결정 실리콘막이다. 능동층으로서 비정질 실리콘막을 이용한 TFT는 비정질 실리콘 TFT라 칭하고, 다결정 실리콘막을 이용한 TFT는 다결정 실리콘 TFT라 칭한다. 다결정 실리콘 TFT는 비정질 실리콘 TFT에 비해 이동도가 크고 구동 능력이 높다라는 이점이 있다. 그 때문에, 다결정 실리콘 TFT는 화소 구동 소자로서 뿐만 아니라 논리 회로를 구성하는 소자로서도 사용될 수 있다. 따라서, 다결정 실리콘 TFT를 사용하면, 화소만 아니라, 그 주변에 배치되어 있는 주변 구동 회로부까지를 동일 기판 상에 일체화하여 형성할 수 있다. 즉, 화소부에 배치된 화소 구동 소자로서의 다결정 실리콘 TFT와, 주변 구동 회로부를 구성하는 다결정 실리콘 TFT를 동일한 공정으로 형성할 수 있다.
도 6에 일반적인 액티브 매트릭스 방식의 LCD의 블럭 구성을 나타낸다.
화소부(액정 패널: 101)에는 각 주사선(게이트 배선: G1 … Gn, Gn+1 … Gm)과 각 데이터선(드레인 배선: D1 … Dn, Dn+1 … Dm)이 배치되어 있다. 각 게이트 배선(G1∼Gm)과 각 드레인 배선(D1∼Dm)은 각각 직교하고, 그 직교 부분에 화소(102)가 설치되어 있다. 그리고, 각 게이트 배선(G1∼Gm)은 게이트 드라이버(103)에 접속되고, 게이트 신호(주사 신호)가 인가되도록 되어 있다. 또한, 각 드레인 배선(D1∼Dm)은 드레인 드라이버(데이터 드라이버: 104)에 접속되고, 데이터 신호(비디오 신호)가 인가되도록 되어 있다. 이들 드라이버(103, 104)에 의해 주변 구동 회로부(105)가 구성되어 있다. 그리고, 각 드라이버(103, 104)중 적어도 어느 한쪽을 화소부(101)와 동일한 기판 상에 형성한 LCD는 일반적으로 드라이버 일체형(드라이버 내장형) LCD라 칭한다. 또한, 게이트 드라이버(103)가 화소부(101)의 양측에 설치되어 있는 경우도 있다. 또한, 드레인 드라이버(104)가 화소부(101)의 양측에 설치되어 있는 경우도 있다.
도 7에 게이트 배선(Gn)과 드레인 배선(Dn)과의 직교 부분에 설치되어 있는 화소(102)의 등가 회로를 나타낸다.
화소(102)는 화소 구동 소자로서의 TFT(106), 액정 셀(LC), 보조 용량(축적 용량 또는 부가 용량: SC)으로 구성되어 있다. 게이트 배선(Gn)에는 TFT(106)의 게이트가 접속되고, 드레인 배선(Dn)에는 TFT(106)의 드레인이 접속되어 있다. 그리고, TFT(106)의 소오스에는 액정 셀(LC)의 표시 전극(화소 전극)과 보조 용량(SC)이 접속되어 있다. 이 액정 셀(LC)과 보조 용량(SC)에 의해 상기 신호 축적 소자가 구성된다. 액정 셀(LC)의 공통 전극(표시 전극의 반대측 전극)에는 전압(Vcom)이 인가되어 있다. 한편, 보조 용량(SC)에 있어서 TFT의 소오스와 접속되는 측의 전극(이하, 축적 전극이라 칭함)과의 반대측 전극(이하, 보조 용량 전극이라 칭함)에는 정전압(VR)이 인가되어 있다. 이 액정 셀(LC)의 공통 전극은 문자와 같이 모든 화소(102)에 대하여 공통인 전극으로 되어 있다. 그리고, 액정 셀(LC)의 표시 전극과 공통 전극 사이에는 정전 용량이 형성되어 있다. 또, 보조 용량(SC)의 보조 용량 전극은 이웃하는 게이트 배선(Gn+1)과 접속되어 있는 경우도 있다.
이렇게 구성된 화소(102)에 있어서, 게이트 배선(Gn)을 정전압으로 하여 TFT(106)의 게이트에 정전압을 인가하면, TFT(106)가 온이 된다. 그러면, 드레인 배선(Dn)에 인가된 데이터 신호로 액정 셀(LC)의 정전 용량과 보조 용량(SC)이 충전된다. 반대로, 게이트 배선(Gn)을 부전압으로 하여 TFT(106)의 게이트에 부전압을 인가하면, TFT(106)가 오프가 되고, 그 시점에서 드레인 배선(Dn)에 인가되어 있던 전압이 액정 셀(LC)의 정전 용량과 보조 용량(SC)에 의해 유지된다. 이와 같이, 화소(102)로 기록하고자 하는 데이터 신호를 드레인 배선(D1∼Dm)에 제공하여 게이트 배선(G1∼Gm)의 전압을 제어함으로써, 화소(102)에 임의의 데이터 신호를 유지시켜 둘 수 있다. 그 화소(102)가 유지하고 있는 데이터 신호에 따라 액정 셀(LC)의 투과율이 변화하여, 화상이 표시된다.
여기서, 화소(102)의 특성으로서 중요한 것은, 기록 특성과 유지 특성이다. 기록 특성에 대하여 요구되는 것은 화소부(101)의 형태로부터 결정된 단위 시간내에 신호 축적 소자(액정 셀 LC 및 보조 용량SC)에 대하여 소망하는 비디오 신호 전압을 충분히 기록할 수 있는가라는 점이다. 또한, 유지 특성에 대하여 요구되는 것은 신호 축적 소자에 일단 기록된 비디오 신호 전압을 필요한 시간만큼 유지할 수 있는가라는 점이다.
보조 용량(SC)이 설치되어 있는 것은 신호 축적 소자의 정전 용량을 증대시켜 유지 특성을 향상시키기 때문이다. 즉, 액정 셀(LC)은 그 구조상, 정전 용량의 증대에는 한계가 있다. 그래서, 보조 용량(SC)에 의해 액정 셀(LC)의 정전 용량의 부족분을 보충하는 것이다.
도 8에 하부 전극 구조의 다결정 실리콘 TFT를 TFT(106)로서 사용한 투과형 구성을 갖는 종래의 LCD에서의 화소(102; 화소부(101))의 개략 단면을 나타낸다.
서로 대향하는 각 투과 절연 기판(71, 72) 사이에는 액정이 충전된 액정층(73)이 형성되어 있다. 투과 절연 기판(71)측에는 액정 셀(LC)의 표시 전극(74)이 설치되고, 투명 절연 기판(72)측에는 액정 셀(LC)의 공통 전극(75)이 설치되어 있으며, 각 전극(74, 75)은 액정층(73)을 끼워 대향하고 있다.
투명 절연 기판(71)에서의 액정층(73)측의 표면에는 게이트 배선(Gn)을 구성하는 TFT(106)의 게이트 전극(76)이 형성되어 있다. 게이트 전극(76) 및 투명 절연 기판(71) 상에는 하층의 실리콘 질화막(78)과 상층의 실리콘 산화막(79)의 2층 구조로 이루어진 게이트 절연막(80)이 형성되어 있다. 게이트 절연막(80) 상에는 TFT(106)의 능동층이 되는 다결정 실리콘막(81)이 형성되어 있다. 다결정 실리콘막(81)에는 TFT(106)의 드레인 영역(82) 및 소오스 영역(83)이 형성되어 있다. 또, TFT(106)는 LDD(Lightly Doped Drain) 구조를 갖고, 드레인 영역(82) 및 소오스 영역(83)은 각각 저농도 영역(82a, 83a) 및 고농도 영역(82b, 83b)으로 구성된다. 다결정 실리콘막(81)에서의 드레인 영역(82) 및 소오스 영역(83) 사이에는 채널 영역(93)이 형성되어 있다.
투명 절연 기판(71)에서 TFT(106)와 인접하는 부분에는 TFT(106)의 작성과 동시에 동일한 공정에서 보조 용량(SC)이 형성되어 있다. 투명 절연 기판(71)에서의 액정층(73)측의 표면에는 보조 용량(SC)의 보조 용량 전극(77)이 형성되어 있다. 보조 용량 전극(77) 상에는 유전체막(84)이 형성되고, 유전체막(84) 상에는 보조 용량(SC)의 축적 전극(85)이 형성되어 있다. 또, 보조 용량 전극(77)은 게이트 전극(76)과 동일한 구성으로 동일한 공정에서 형성된다. 또한, 유전체막(84)은 게이트 절연막(80)의 연장상에 있고, 게이트 절연막(80)과 동일한 구성으로 동일한 공정에서 형성된다. 그리고, 축적 전극(85)은 다결정 실리콘막(81)에 형성되고, TFT(106)의 소오스 영역(83)과 접속되어 있다.
다결정 실리콘막(81)에서의 채널 영역(93) 및 축적 전극(85) 상에는 각각 실리콘 산화막으로 이루어진 스토퍼층(94)이 형성되어 있다. 스토퍼층(94)을 포함하는 TFT(106) 및 보조 용량(SC) 상에는 하층의 실리콘 산화막(86)과 상층의 실리콘 질화막(87)의 2층 구조로 이루어진 층간 절연막(88)이 형성되어 있다. 드레인 영역(82)을 구성하는 고농도 영역(82b)은 층간 절연막(88)에 형성된 컨택트홀(89)을 통하여 드레인 배선(Dn)을 구성하는 드레인 전극(90)과 접속되어 있다. 드레인 전극(90) 및 층간 절연막(88) 상에는 평탄화 절연막(910)이 형성되어 있다. 평탄화 절연막(91) 상에는 표시 전극(74)이 형성되어 있다. 표시 전극(74)은 평탄화 절연막(91) 및 층간 절연막(88)에 형성된 컨택트홀(92)을 통하여 소오스 영역(83)을 구성하는 고농도 영역(83b)과 접속되어 있다. 또, 드레인 전극(90)은 하층의 몰리브덴층(90a)과 상층의 알루미 합금층(90b)의 2층 구조로 이루어진다. 또한, 표시 전극의 재질로서는 ITO(Indium Tin Oxide)가 사용된다.
투명 절연 기판(72)에서의 액정층(73)측의 표면에는 광의 삼원색인 적, 녹, 청(RGB; Red, Green, Blue)의 각 색의 컬러 필터(95)가 설치되어 있다. 각 색의 컬러 필터(95) 사이에는 차광막인 블랙 매트릭스(96)가 설치되어 있다. 표시 전극(74)의 상부에는 RGB중 어느 하나의 색의 컬러 필터(95)가 배치되어 있다. TFT(106)의 상부에는 블랙 매트릭스(96)가 배치되어 있다.
다음에, 상기와 같이 구성된 종래의 LCD에서의 화소(102; 화소부(101))의 제조 방법을 순차 설명한다.
공정 1(도 9a 참조) : 스퍼터법을 이용하여 투명 절연 기판(71) 상에 크롬막(61)을 형성한다.
공정 2(도9b 참조) : 크롬막(61) 상에 게이트 전극(76) 및 보조 용량 전극(77)을 형성하기 위한 레지스트 패턴(62)을 형성한다.
공정 3(도 9c 참조) : 레지스트 패턴(62)을 에칭용 마스크로 하는 습식 에칭법을 이용하여 크롬막(61)을 에칭함으로써, 크롬막(61)으로 이루어진 게이트 전극(76) 및 보조 용량 전극(77)을 형성한다.
이 때, 레지스트 패턴(62)의 양단부와 크롬막(61)과의 계면에 에칭액이 침입하기 때문에, 레지스트 패턴(62)의 양단부에 위치하는 크롬막(61)에는 언더 컷트(under cut: 61a)가 생긴다. 그 크롬막(61)에 생긴 언더 컷트(61a)에 의해 게이트 전극(76) 및 보조 용량 전극(77)의 단면 형상은 중앙부가 평탄하고 양단부가 경사진 테이퍼 형상이 된다. 이하의 설명에서는 게이트 전극(76)의 중앙이 평탄한 부분을 평탄부(76a)라 칭하고, 경사진 양단부를 테이퍼부(76b)라 칭한다.
공정 4(도 9d 참조) : 플라즈마 CVD(Chemical Vapor Deposition)법을 이용하여 각 전극(76, 77) 및 투명 절연 기판(71) 상에 실리콘 질화막(78), 실리콘 산화막(79), 비정질 실리콘막(63)을 연속적으로 형성한다. 그 결과, 각 막(78, 79)으로 이루어진 게이트 절연막(80)이 형성되고, 그 위에 비정질 실리콘막(63)이 형성된 디바이스 구조가 얻어진다.
다음에, 어닐링(처리 온도 : 400℃ 정도)을 행하고, 비정질 실리콘막(63) 중에 취입된 수소를 제거하는 탈수소 처리를 행한다.
계속해서, 비정질 실리콘막(63)의 표면에 엑시머 레이저 광을 조사함으로써 비정질 실리콘막(63)을 가열하여 결정화시키고, 다결정 실리콘막(81)을 형성한다. 이와 같이, 엑시머 레이저 광을 이용한 레이저 어닐링법을 ELA(Excimer Laser Anneal)법이라 칭하고 있다.
그 후, 다결정 실리콘막(81)에 드레인 영역(82) 및 소오스 영역(83)을 형성하고, 도 8에 나타낸 각 부재를 형성함으로써, 각 화소(102)로 이루어진 화소부(101)가 완성된다.
그런데, 게이트 전극(76)에 테이퍼부(76b)를 설치하는 것은 게이트 절연막(80) 및 유전체막(84)의 절연 내압을 확보하기 위함이다. 즉, 게이트 전극(76)에 테이퍼부(76b)가 없을 경우에는 게이트 전극(76)의 단부에 전해 집중이 발생하기 쉽게 된다. 또한, 게이트 전극(76)에 테이퍼부(76b)가 없을 경우에는 게이트 전극(76)의 양단의 모서리 부분 상에 위치하는 게이트 절연막(80)의 단차 피복성이 악화되고, 그 부분의 게이트 절연막(80)의 막 두께가 얇게 된다. 그 결과, 게이트 전극(76)의 단부에서의 게이트 절연막(80)의 절연 내압이 저하될 우려가 있다. 게이트 전극(76)에 테이퍼부(76b)를 설치하면, 게이트 전극(76)의 단부의 전해 집중이 완화되고, 게이트 전극(76)의 단부의 게이트 절연막(80)의 단차 피복성이 양호하게 되며, 그 부분에서의 게이트 절연막(80)의 막 두께가 얇게 되는 것을 방지할 수 있다.
게이트 전극(76)은 열전도율이 높은 크롬막(61)으로 형성되어 있다. 그 때문에, ELA법을 행할 때에 게이트 전극(76)으로부터의 발열때문에, 게이트 전극(76) 상에 형성된 비정질 실리콘막(63)의 어닐 도달 온도는 투명 절연 기판(71) 상에 형성된 비정질 실리콘막(63)의 온도에 비해 낮게 된다. 또한, 게이트 전극(76)의 단면 형상은 테이퍼 형상을 이루고, 중앙의 평탄부(76a)와 양단의 경사진 테이퍼부(76b)를 구비하고 있다. 게이트 전극(76)의 테이퍼부(76b)로부터의 열의 전달도는 평탄부(76a)에 비해 감소하기 때문에, 테이퍼부(76b) 상에 형성된 비정질 실리콘막(63)의 어닐 도달 온도는 평탄부(76a) 상에 비해 높게 된다.
즉, 게이트 전극(76) 상에 형성된 비정질 실리콘막(63)에는 투명 절연 기판(71) 상에 형성된 비정질 실리콘막(63)에 비해 높은 레이저 결정화 에너지가 필요하게 된다. 그리고, 게이트 전극(76) 상에 있어서 평탄부(76a) 상에 형성된 비정질 실리콘막(63)에는 테이퍼부(76b) 상에 형성된 비정질 실리콘막(63)에 비해 보다 높은 레이저 결정화 에너지가 필요하게 된다. 즉, 비정질 실리콘막(63)에 필요한 레이저 결정화 에너지는 투명 절연 기판(71) 상 → 테이퍼부(76b) 상 → 평탄부(76a) 상의 순서로 작아진다.
ELA 시의 레이저 조사 에너지가 높은 만큼 다결정 실리콘막(81)의 그레인 크기(결정 입결)는 크게 된다. 그 때문에, 게이트 전극(76) 상에 형성된 다결정 실리콘막(81)은 투명 절연 기판(71) 상에 형성된 다결정 실리콘막(81)에 비해 그 그레인 크기가 작아진다. 그리고, 게이트 전극(76) 상에서 평탄부(76a) 상에 형성된 다결정 실리콘막(81)은 테이퍼부(76b) 상에 형성된 다결정 실리콘막(81)에 비해 그 그레인 크기가 작아진다. 즉, 다결정 실리콘막(81)의 그레인 크기는 투명 절연 기판(71) 상 → 테이퍼부(76b) 상 → 평탄부(76a) 상의 순서로 작아진다.
여기서, 게이트 전극(76)의 평탄부(76a) 상에 형성된 다결정 실리콘막(81)은 채널 영역(93)에 대응한다. 또한, 게이트 전극(76)의 테이퍼부(76b) 상에 형성된 다결정 실리콘막(81)은 드레인 영역(82) 또는 소오스 영역(83)의 저농도 영역(82a, 83a)에 대응한다. 그리고, 투명 절연 기판(71) 상에 형성된 다결정 실리콘막(81)은 드레인 영역(82) 또는 소오스 영역(83)의 고농도 영역(82b, 83b)에 대응한다. 그 때문에, 다결정 실리콘막(81)의 그레인 크기는 고농도 영역(82b, 83b) → 저농도 영역(82a, 83a) → 채널 영역(93)의 순서로 작아진다.
상기 공정 3에서 설명한 바와 같이, 게이트 전극(76)의 테이퍼부(76b)는 습식 에칭법을 이용하여 형성된다. 그 때문에, 투명 절연 기판(71)의 면적이 크게 되면, 투명 절연 기판(71)의 중앙부와 단부에서는 에칭액의 온도가 다르게 되기 쉽고, 투명 절연 기판(71)의 각 부분에서의 에칭 조건을 일정하게 하기가 어렵게 된다. 그 결과, 크롬막(61)에 생기는 언더 컷트(61a)의 상태는 투명 절연 기판(71)의 각 부분마다 다르게 된다. 그러면, 투명 절연 기판(71)의 각 부분에 있어서 게이트 전극(76)의 테이퍼부(76b)의 외벽과 투명 절연 기판(71)이 이루는 각도(이하, 테이퍼 각도라 칭함: θ)에 오차가 생기게 된다.
게이트 전극(76)의 테이퍼 각도(θ)가 다를 경우에는 ELA법을 행할 때에 게이트 전극(76)의 테이퍼부(76b)를 따라서 이동되는 열도 다르게 된다. 그 때문에, 투명 절연 기판(71)의 각 부분에 있어서 테이퍼부(76b) 상에 형성된 비정질 실리콘막(63)의 어닐 도달 온도에 오차가 생긴다.
이와 같이, 투명 절연 기판(71) 상에 배치된 각 TFT(106)에 있어서, 테이퍼 각도(θ)에 오차가 생기면, 테이퍼부(76b)에 대응하는 다결정 실리콘막(81)의 그레인 크기에도 오차가 생긴다. 그 결과, 각 TFT(106)의 소자 특성이 불균일하게 되고, 화소부(101)에 표시 얼룩이 발생한다. 즉, 게이트 전극(76)의 테이퍼 각도(θ)의 오차는 화소부(101)의 표시 불량을 발생시키는 원인이 된다.
또, 게이트 전극(76)의 테이퍼 각도(θ)의 오차에 의한 다결정 실리콘막(81)의 그레인 크기의 오차의 원인으로는 상기한 테이퍼부(76b)의 열전도율의 국소적인 차이 이외에도, (1) 테이퍼부(76b)의 외벽의 경사에 의한 ELA 에너지 밀도의 감쇠, (2) 비정질 실리콘막(63; 다결정 실리콘막(81))과 게이트 절연막(80)과의 계면 상태의 국소적인 변화 등이 고려된다.
본 발명은 상기 문제점을 해결하기 위해 이루어진 것으로, 이하의 목적을 갖는 것이다.
1> 소자 특성의 균일화를 도모할 수 있는 박막 트랜지스터를 제공한다.
2> 소자 특성의 균일화를 도모할 수 있는 박막 트랜지스터의 제조 방법을 제공한다.
3> 표시 불량의 발생을 방지할 수 있는 액티브 매트릭스 방식의 표시 장치를 제공한다.
청구항 제1항에 기재의 발명은, 절연 기판 상에 형성된 게이트 전극, 게이트 전극의 양 측벽부에 형성된 사이드월 스페이서, 절연 기판과 게이트 전극 및 사이드월 스페이서 상에 형성된 게이트 절연막, 및 게이트 절연막 상에 형성된 능동층으로서의 다결정 실리콘막을 구비한 하부 게이트 구조를 갖는 것을 그 요지로 한다.
청구항 제2항에 기재의 발명은, 절연 기판 상에 형성된 게이트 전극, 게이트 전극의 양 측벽부에 형성된 평탄화 절연막, 절연 기판과 게이트 전극 및 평탄화 절연막 상에 형성된 게이트 절연막, 및 게이트 절연막 상에 형성된 능동층으로서의 다결정 실리콘막을 구비한 하부 게이트 구조를 갖고, 게이트 전극 및 평탄화 절연막의 표면이 매끄럽게 이어진 것을 그 요지로 한다.
청구항 제3항에 기재의 발명은, 절연 기판 상에 형성된 게이트 전극, 절연 기판 및 게이트 전극 상에 형성된 게이트 절연막, 및 게이트 절연막 상에 형성된 능동층으로서의 다결정 실리콘막을 구비한 하부 전극을 갖고, 게이트 전극의 단면 형상은 중앙부가 평탄하고 양단부가 경사진 테이퍼 형상을 이루며, 그 게이트 전극의 경사진 테이퍼부와 절연 기판이 이루는 각도가 5 ∼ 40°의 범위내에 있는 것을 그 요지로 한다.
청구항 제4항에 기재의 발명은, 절연 기판 상에 게이트 전극을 형성하는 공정, 게이트 전극의 양 측벽부에 사이드월 스페이서를 형성하는 공정, 절연 기판과 게이트 전극 및 사이드월 스페이서 상에 게이트 절연막을 형성하는 공정, 게이트 절연막 상에 비정질 실리콘막을 형성하는 공정, 및 비정질 실리콘막의 표면에 레이저 광을 조사함으로써 비정질 실리콘막을 가열하여 결정화시킴으로써, 능동층이 되는 다결정 실리콘막을 형성하는 공정을 구비한 것을 그 요지로 한다.
청구항 제5항에 기재의 발명은, 절연 기판 상에 게이트 전극을 형성하는 공정, 게이트 전극의 양 측벽부에 평탄화 절연막을 형성하고, 게이트 전극과 평탄화 절연막이 연속된 표면을 평탄화하는 공정, 절연 기판과 게이트 전극 및 평탄화 절연막 상에 게이트 절연막을 형성하는 공정, 게이트 절연막 상에 비정질 실리콘막을 형성하는 공정, 및 비정질 실리콘막의 표면에 레이저 광을 조사함으로써 비정질 실리콘막을 가열하여 결정화시킴으로써, 능동층이 되는 다결정 실리콘막을 형성하는 공정을 구비한 것을 그 요지로 한다.
(발명의 실시 형태)
이하, 본 발명을 구체화한 각 실시 형태를 도면에 따라 설명한다. 또, 각 실시 형태에 있어서 도 6 ∼ 도 9에 나타낸 종래의 형태와 동일한 구성 부재에 대해서는 부호를 같게 하여 그 상세한 설명을 생략한다.
제1 실시 형태
도 1에 하부 게이트 구조의 다결정 실리콘 TFT를 TFT(106)로서 사용한 투과형 구성을 갖는 제1 실시 형태의 LCD에서의 화소(102; 화소부(101))의 개략 단면을 나타낸다.
본 실시 형태에 있어서, 도 8에 나타낸 종래의 형태와 다른 것은 이하의 점이다.
[1] TFT(106)의 게이트 전극(11) 및 보조 용량(SC)의 보조 용량 전극(12)의 단면 형상은 사각형을 이루고 있고, 종래 형태와 같은 테이퍼부는 설치되어 있지 않다.
[2] 게이트 전극(11) 및 보조 용량 전극(12)의 양 측벽부에는 SOG(Spin On Glass)막으로 이루어진 사이드월 스페이서(13)가 설치되어 있다. 또, SOG란 실리콘 화합물을 유기 용체로 용해한 용액, 및 그 용액으로부터 형성되는 이산화 실리콘을 주성분으로 하는 막의 총칭이다.
다음에, 본 실시 형태의 제조 방법을 순차 설명한다.
공정 1(도 2a 참조) : 스퍼터법을 이용하여 투명 절연 기판(71) 상에 크롬막(61)을 형성한다.
공정 2(도 2b 참조) : 크롬막(61) 상에 게이트 전극(11) 및 보조 용량 전극(12)을 형성하기 위한 레지스트 패턴(14)을 형성한다.
공정 3(도 2c 참조) : 레지스트 패턴(14)을 에칭용 마스크로 하는 이방성 에칭법을 이용하여 크롬막(61)을 에칭함으로써, 크롬막(61)으로 이루어진 게이트 전극(11) 및 보조 용량 전극(12)을 형성한다.
공정 4(도 2d 참조) : 게이트 전극(11) 및 보조 용량 전극(12)의 양 측벽부에 SOG막으로 이루어진 사이드월 스페이서(13)를 형성한다. 즉, 실리콘 화합물을 유기 용제로 용해한 용액을 투명 절연 기판(71) 상에 적하하여, 투명 절연 기판(71)을 회전시킨다. 이 때, 적하되는 용액의 양과 투명 절연 기판(71)의 회전 속도를 최적화하려면, 게이트 전극(11) 및 보조 용량 전극(12)의 양 측벽부에만 해당 용액의 피막으로 이루어진 사이드월 스페이서(13)를 형성할 수 있다. 또한, 각 전극(11, 12)마다 사이드월 스페이서(13)의 폭(W)을 균일하게 할 수 있다. 계속해서, 어닐을 행하여 유기 용제를 증발시킴과 동시에 실리콘 화합물의 중합 반응을 진행시킴으로써, 경질의 사이드월 스페이서(13)를 형성한다.
공정 5(도 2e 참조) : 플라즈마 CVD법을 이용하여 각 전극(11, 12)과 사이드월 스페이서(13) 및 투명 절연 기판(71) 상에 실리콘 질화막(78), 실리콘 산화막(79), 비정질 실리콘막(63)을 연속적으로 형성한다. 그 결과, 각 막(78, 79)으로 이루어진 게이트 절연막(80)이 형성되고, 그 위에 비정질 실리콘막(63)이 형성된다.
다음에, 어닐(처리 온도; 400℃ 정도)을 행하여 비정질 실리콘막(63) 중에 취입된 수소를 제거하는 탈수소 처리를 행한다.
계속해서, ELA법을 이용하여 비정질 실리콘막(63)의 표면에 엑시머 레이저 광을 조사함으로써, 비정질 실리콘막(63)을 가열하여 결정화시키고, 다결정 실리콘막(81)을 형성한다. 이 때, 빔 형상의 엑시머 레이저 광을 펄스 조사하고, 그 레이저 빔의 조사 면적은 150×0.3mm 정도로 한다. 그리고, 레이저 빔의 위치를 어긋나게 하면서 투명 절연 기판(71) 상의 비정질 실리콘막(63)의 전면(全面)에 조사한다.
그 후, 다결정 실리콘막(81)에 드레인 영역(82) 및 소오스 영역(83)을 형성하고, 도 1에 나타낸 각 부재를 형성함으로써, 각 화소(102)로 이루어진 화소부(101)를 완성한다.
이와 같이 본 실시 형태에 의하면, 이하의 작용 및 효과를 얻을 수 있다.
(1) 게이트(11)의 단면 형상은 사각형을 이루고 있고, 종래 형태의 게이트 전극(76)과 같은 테이퍼부(76B)는 설치되어 있지 않다. 따라서, 상기한 테이퍼부(76b)에 기인하는 문제(테이퍼 각도(θ)에 오차가 생기면, ELA시에 부여 온도의 오차를 초래하고, 테이퍼부(76b) 상에 대응하는 다결정 실리콘막(81)의 그레인 크기에도 오차가 생김)를 회피할 수 있다.
(2) 상기 (1)로부터, 투명 절연 기판(71) 상에 배치된 각 TFT(106)에 있어서, 각 TFT(106)의 소자 특성의 균일화를 도모할 수 있게 되고, 화소부(101)의 표시 불량의 발생을 방지할 수 있다.
(3) 게이트 전극(11)의 양 측벽부에 사이드월 스페이서(13)가 설치되어 있다. 그 때문에, 게이트 전극(11)의 양단의 모서리 부분 상에 위치하는 게이트 절연막(80)의 단차 피복성이 양호하게 되고, 그 부분의 게이트 절연막(80)의 막 두께가 얇게 되는 것을 방지할 수 있다. 따라서, 종래 형태의 게이트 전극(76)과 같은 테이퍼부(76b)를 설치하지 않아도 게이트 전극(11)과 다결정 실리콘막(81) 사이의 절연 내압을 충분히 확보할 수 있다.
(4) SOG막에는, 일반식 (1)로 나타낸 바와 같이 실리콘 화합물 중에 유기 성분을 포함하지 않은 무기 SOG막과, 일반식 (2)로 나타낸 바와 같이 실리콘 화합물 중에 유기 성분을 포함하는 유기 SOG막이 있다.
[SiO2]n …(1)
[RXSiOY]n …(2)
(n, X, Y; 정수, R; 알킬기 또는 아릴기)
무기 SOG막은 수분 및 수산기를 다량으로 함유하고 있는데다가 흡습성(吸濕性)이 높고, CVD법으로 형성된 실리콘 산화막에 비해 취약하고, 막 두께를 0.5㎛ 이상으로 하면 열처리시에 크랙이 발생하기 쉽다라는 결함이 있다.
한편, 유기 SOG막은 분자 구조상 알킬기 또는 아릴기로 결합이 끝나는 부분이 있기 때문에, 열처리시에 크랙의 발생이 억제되고, 막 두께를 0.5 ∼ 1㎛ 정도로 할 수 있다. 따라서, 유기 SOG막을 사용하면, 게이트 전극(11) 및 보조 용량 전극(12)의 높이(즉, 크롬막(61)의 막 두께)가 클 경우에도 각 전극(11, 12)의 높이에 맞는 사이드월 스페이서(13)를 형성할 수 있다.
제2 실시 형태
도 3에 하부 게이트 구조의 다결정 실리콘 TFT를 TFT(106)로서 사용한 투과형 구성을 갖는 제2 실시 형태의 LCD에서의 화소(102; 화소부(101))의 개략 단면을 나타낸다.
본 실시 형태에서 도 8에 나타낸 종래의 형태와 다른 점은 이하와 같다.
[1] TFT(106)의 게이트 전극(21) 및 보조 용량(SC)의 보조 용량 전극(22)의 단면 형상은 사각형을 이루고 있고, 종래의 형태와 같은 테이퍼부는 설치되어 있지 않다.
[2] 게이트 전극(21) 및 보조 용량 전극(22) 사이에는 전역에 평탄화 절연막(23)이 형성되어 있다. 즉, 평탄화 절연막(23)은 게이트 전극(21)의 양 측벽부에 형성되고, 각 전극(21, 22) 및 평탄화 절연막(23)의 표면은 매끄럽게 이어져 있다.
[3] 다결정 실리콘막(81)의 막 두께는 균일하게 되어 있고, 상기 [2]와 같이 다결정 실리콘막(81)의 하측(각 전극(21, 22) 및 평탄화 절연막(23))이 평탄화되어 있기 때문에, 다결정 실리콘막(81)의 표면도 평탄화되어 있다.
다음에, 본 실시 형태의 제조 방법을 순차 설명한다.
공정 1(도 4a 참조) : CVD을 이용하여 투명 절연 기판(71) 상에 평탄화 절연막(23)을 형성한다. 또, 평탄화 절연막(23)으로서는 실리콘 산화막이나 실리콘 질화막 등이 있다.
공정 2(도 4b 참조) : 평탄화 절연막(23) 상에 게이트 전극(21) 및 보조 용량 전극(22)을 형성하기 위한 레지스트 패턴(24)을 형성한다.
공정 3(도 4c 참조) : 레지스트 패턴(24)을 에칭용 마스크로 하는 이방성 에칭법을 이용하여 평탄화 절연막(23)을 에칭함으로써, 평탄화 절연막(23)에 오목부(23a)를 형성하여, 그 오목부(23a)로부터 투명 절연 기판(71)을 노출시킨다.
다음에, 스퍼터법을 이용하여 평탄화 절연막(23) 및 오목부(23a)로부터 노출된 투명 절연 기판(71) 상에 크롬막(61)을 형성하고, 평탄화 절연막(23)의 오목부(23a)를 크롬막(61)으로 매립한다.
공정 4(도 4d 참조) : 전면 에치백법을 이용하여 평탄화 절연막(23) 상에 형성된 크롬막(61)을 제거함으로써, 평탄화 절연막(23) 및 크롬막(61)으로 이루어진 디바이스 표면을 평탄화한다. 그 결과, 평탄화 절연막(23)의 오목부(23a)에 매립된 크롬막(61)으로 이루어진 게이트 전극(21) 및 보조 용량 전극(22)이 형성된다.
공정 5(도 4e 참조) : 플라즈마 CVD법을 이용하여 각 전극(21, 22) 및 평탄화 절연막(23) 상에 실리콘 질화막(78), 실리콘 산화막(79), 비정질 실리콘막(63)을 연속적으로 형성한다. 그 결과, 각 막(78, 79)으로 이루어진 게이트 절연막(80)이 형성되고, 그 위에 비정질 실리콘막(63)이 형성된 디바이스 구조가 얻어진다. 여기서, 각 전극(21, 22)과 평탄화 절연막(23)의 연속한 표면이 평탄화되어 있기 때문에, 그 위에 균일한 막 두께로 형성된 각 막(78, 79, 63)의 표면도 모두 평탄화된다.
다음에, 어닐(처리 온도 : 400℃ 정도)을 행하여 비정질 실리콘막(63)중에 취입된 수소를 제거하는 탈수소 처리를 행한다.
계속해서, ELA법을 이용하여 비정질 실리콘막(63)의 표면에 엑시머 레이저 광을 조사함으로써, 비정질 실리콘막(63)을 가열하여 결정화시키고, 다결정 실리콘막(81)을 형성한다.
그 후, 다결정 실리콘막(81)에 드레인 영역(82) 및 소오스 영역(83)을 형성하고, 도 3에 나타낸 각 부재를 형성함으로써, 각 화소(102)로부터 화소부(101)를 완성한다.
이와 같이 본 실시 형태에 의하면, 이하의 작용 및 효과를 얻을 수 있다.
{1} 게이트 전극(21)의 단면 형상은 사각형을 이루고 있고, 종래 형태의 게이트 전극(76)과 같은 테이퍼부(76b)는 설치되어 있지 않다. 따라서, 상기한 테이퍼부(76b)에 기인하는 문제를 회피할 수 있게 되고, 제1 실시 형태의 상기 (2)와 같은 작용 및 효과를 얻을 수 있다.
{2} 비정질 실리콘막(63)의 표면이 평탄화되어 있으므로, 비정질 실리콘막(63)이 전면에 대하여 엑시머 레이저 광을 균일하게 조사하기가 용이하게 된다. 따라서, 비정질 실리콘막(63)의 각 부분에 부여되는 ELA 에너지를 균일화하기 쉽고, 상기 {1}의 작용 및 효과를 더욱 높일 수 있다.
{3} 각 전극(21, 22)과 평탄화 절연막(23)의 연속한 표면이 평탄화되어 있으므로, 게이트 절연막(80)의 표면도 평탄화되고, 그 막 두께는 균일화되어 부분적으로 얇게 되는 것이 없다. 따라서, 종래 형태의 게이트 전극(76)과 같은 테이퍼부(76b)를 설치하지 않아도 게이트 전극(21)과 다결정 실리콘막(81) 사이의 절연 내압을 충분히 확보할 수 있다.
제3 실시 형태
도 5에 하부 게이트 구조의 다결정 실리콘 TFT를 TFT(106)로서 사용한 투과형 구성을 갖는 제3 실시 형태의 LCD에서의 화소(102; 화소부(101))의 개략 단면을 나타낸다.
본 실시 형태에서 도 8에 나타낸 종래의 형태와 다른 점은, 게이트 전극(76)의 테이퍼 각도(θ)를 5 ∼ 40°의 범위로 설정한 점이다. 이 범위내에서 게이트 전극(76)의 테이퍼 각도(θ)에 오차가 생겨도 테이퍼부(76b)에 대응하는 다결정 실리콘막(81)의 그레인 크기는 균일하여 오차가 생기지 않는 것이 실험에 의해 확인되었다. 따라서, 본 실시 형태에 의하면, 제1 실시 형태의 상기 (2)와 같은 작용 및 효과를 얻을 수 있다.
여기서, 게이트 전극(76)의 테이퍼 각도(θ)는 5 ∼ 40°의 범위내로, 바람직하게는 10 ∼ 30°의 범위로 설정하면 된다. 이 범위보다 크게 되면, 게이트의 단차 피복성이 악화되어 게이트 절연 내압이 저하하는 경향이 있다. 반대로 작게 되면, 게이트 절연 내압은 충분히 확보되지만, 테이퍼부(76b)의 면적이 증대하여 이에 따른 다결정 실리콘막(81)의 막질의 오차에 의한 디바이스 특성의 불균일화가 증대하는 경향이 있다.
또, 상기 각 실시 형태는 이하와 같이 변경해도 되고, 그 경우에도 동일한 작용 및 효과를 얻을 수 있다.
[1] 제1 실시 형태의 공정 4에서 SOG막을 사용하지 않고, CVD법을 사용하여 각 전극(11, 12) 및 투명 절연 기판(71) 상에 실리콘 산화막을 형성하고, 다음에 전면 에치백법을 사용하여 해당 실리콘 산화막으로 이루어진 사이드월 스페이서를 형성한다. 이 경우, 실리콘 산화막을 실리콘 질화막 등의 적절한 막으로 대치해도 된다.
[2] 제1 실시 형태의 공정 4에서 SOG막을 사용하지 않고, PVD(Physical Vapor Deposition)법을 사용하여 각 전극(11, 12) 및 투명 절연 기판(71) 상에 적절한 막(고융점 금속을 포함하는 각종 금속막, 실리콘 산화막, 실리콘 질화막 등)을 형성하고, 다음에 전면 에치백법을 사용하여 해당 막으로 이루어진 사이드월 스페이서를 형성한다.
[3] 제1 실시 형태의 공정 4에서 SOG막을 그 외의 도포막(폴리이미드계 수지막, 아크릴계 수지막, 에폭시계 수지막 등)으로 대치할 수 있다.
또, 제1 실시 형태 및 상기 [1] ∼ [3]에서 상기 막 또는 도포막의 도전성이나 열전도성에 대하여 특히 고려할 필요는 없다.
[4] 제2 실시 형태의 공정 1에서 CVD법을 사용하지 않고, PVD법을 사용하여 평탄화 절연막(23; 실리콘 산화막, 실리콘 질화막 등)을 형성한다.
[5] 제2 실시 형태에 있어서, 우선 각 전극(21, 22)을 형성하고, 다음에 CVD법 또는 PVD법을 사용하여 각 전극(21, 22) 및 투명 절연 기판(71) 상에 평탄화 절연막(23)을 형성한다. 계속해서, 전면 에치백법을 사용하여 각 전극(21, 22) 상에 형성된 평탄화 절연막(23)을 제거함으로써, 디바이스 표면을 평탄화한다.
[6] 제2 실시 형태에 있어서, 우선 각 전극(21, 22)을 형성하고, 다음에 스핀코드법을 사용하여 각 전극(21, 22) 및 투명 절연 기판(71) 상에 도포막(SOG막, 폴리이미드계 수지막, 아크릴계 수지막, 에폭시계 수지막 등)을 도포하고, 각 전극(21, 22) 사이를 도포막으로 매립함으로써, 이들 표면을 평탄화한다.
또, 제2 실시 형태 및 상기 [4] ∼ [6]에 있어서, 평탄화 절연막(23)은 크롬막(61)으로 이루어진 게이트 전극(11) 및 보조 용량 전극(12)에 비해 열전도가 충분히 낮기 때문에, 평탄화 절연막(23)의 열전도성에 대하여 특히 고려할 필요는 없다.
[7] 게이트 전극(11, 21, 76) 및 보조 용량 전극(12, 22, 77)을 크롬막(61) 이외의 고융점 금속(몰리브덴, 텅스텐, 탄탈, 하프늄, 질코늄, 니오브, 티탄, 바나늄, 레늄, 이리듐, 오스뮴, 로듐 등) 단체(單體)의 막이나 고융점 금속 합금막, 또는 복수층의 고융점 금속막으로 형성한다.
[8] TFT(106)를 LDD 구조가 아닌 SD(Single Drain) 구조로 한다. 또한, TFT(106)를 싱글 게이트 구조가 아닌 더블 게이트 구조로 한다.
[9] 보조 용량(SC)을 생략한다.
[10] 투명 절연 기판(71)을 세라믹 기판이나 실리콘 산화막 등의 절연층으로 대치하고, LCD가 아닌 밀착형 이미지 센서나 삼차원 IC 등에 적용한다.
[11] TFT(106)를 일렉트로루미네센스 소자를 화소에 사용한 액티브 매트릭스 방식의 표시 장치에서의 화소 구동 소자에 적용한다.
이상, 각 실시 형태에 대하여 설명했지만, 각 실시 형태로부터 파악할 수 있는 청구항 이외의 기술적 사상에 대하여 이하에 그들의 효과와 함께 기재한다.
◎ 청구항 제4항 또는 청구항 제5항에 기재의 박막 트랜지스터의 제조 방법에 있어서, 상기 레이저 광은 엑시머 레이저 광인 표시 장치의 제조 방법.
이렇게 하면, 효율적인 결정화를 행할 수 있다.
청구항 제1항 내지 제3항 중 어느 하나의 항에 기재의 발명에 의하면, 소자 특성의 균일화를 도모할 수 있는 박막 트랜지스터를 제공할 수 있다.
청구항 제1항에 기재의 발명에 의하면, 게이트 전극의 양 측벽부에 사이드월 스페이서가 설치되어 있기 때문에, 게이트 전극의 양단의 모서리 부분 상에 위치하는 게이트 절연막의 단차 피복성이 양호하게 되고, 그 부분의 게이트 절연막의 막 두께가 얇게 되는 것을 방지할 수 있다. 따라서, 게이트 전극과 다결정 실리콘막 사이의 절연 내압을 충분히 확보할 수 있다. 또한, 절연 내압을 충분히 확보하기 위해 게이트 전극의 단면 형상을 중앙부가 평탄하고 양단부가 경사진 테이퍼 형상으로 할 필요가 없기 때문에, 테이퍼 형상에 기인하는 소자 특성의 오차를 회피할 수 있다.
청구항 제2항에 기재의 발명에 의하면, 게이트 전극 및 평탄화 절연막의 표면이 매끄럽게 이어져 있기 때문에, 게이트 절연막의 표면도 평탄화되고, 그 막 두께는 균일화되어 부분적으로 얇게 되는 일이 없다. 따라서, 청구항 제1항에 기재의 발명과 동일한 작용 및 효과를 얻을 수 있다.
청구항 제3항에 기재의 발명에 의하면, 게이트 전극의 경사진 테이퍼부와 절연 기판이 이루는 각도가 5 ∼ 40°의 범위내에 있으므로, 테이퍼 형상에 기인하는 소자 특성의 오차를 회피할 수 있다.
청구항 제4항 또는 제5항에 기재의 발명에 의하면, 소자 특성의 균일화를 도모할 수 있는 박막 트랜지스터의 제조 방법을 제공할 수 있다.
청구항 제4항에 기재의 발명에 의하면, 청구항 제1항에 기재의 발명과 동일한 작용 및 효과를 얻을 수 있다.
청구항 제5항에 기재의 발명에 의하면, 청구항 제2항에 기재의 발명과 동일한 작용 및 효과를 얻을 수 있다.
도 1은 제1 실시 형태의 화소의 개략 단면도.
도 2는 제1 실시 형태의 제조 공정을 설명하기 위한 개략 단면도.
도 3은 제2 실시 형태의 화소의 개략 단면도.
도 4는 제2 실시 형태의 제조 공정을 설명하기 위한 개략 단면도.
도 5는 제3 실시 형태의 화소의 개략 단면도.
도 6은 액티브 매트릭스 방식의 LCD의 블럭 구성도.
도 7은 화소의 등가 회로도.
도 8은 종래 형태의 화소의 개략 단면도.
도 9는 종래 형태의 제조 공정을 설명하기 위한 개략 단면도.
<도면의 주요 부분에 대한 부호의 설명>
76, 11, 21 : 게이트 전극
13 : 사이드월 스페이서
23 : 평탄화 절연막
63 : 비정질 실리콘막
71 : 투명 절연 기판
80 : 게이트 절연막
81 : 다결정 실리콘막
82 : 드레인 영역
83 : 소오스 영역
93 : 채널 영역
101 : 화소부
106 : TFT

Claims (4)

  1. 절연 기판 상에 형성된 게이트 전극, 및 상기 게이트 전극과 동층에 형성된 보조 용량의 일방의 전극인 보조 용량 전극과,
    SOG막, 폴리이미드계 수지막, 아크릴계 수지막, 에폭시계 수지막중 어느 하나로 이루어지고, 상기 게이트 전극과 상기 보조 용량의 양 측벽부에 형성된 사이드월 스페이서와,
    상기 절연 기판, 상기 게이트 전극, 상기 보조 용량, 및 상기 사이드월 스페이서 상에 형성된 게이트 절연막과,
    상기 게이트 절연막 상에 형성된 능동층으로서의 다결정 실리콘막
    을 구비한 하부 게이트 구조를 포함하는 박막 트랜지스터.
  2. 절연 기판 상에 형성된 게이트 전극, 및 상기 게이트 전극과 동층에 형성된 보조 용량의 일방의 전극인 보조 용량 전극과,
    SOG막, 폴리이미드계 수지막, 아크릴계 수지막, 에폭시계 수지막중 어느 하나로 이루어지고, 상기 게이트 전극과 상기 보조 용량 전극 사이에 형성된 평탄화 절연막과,
    상기 절연 기판, 상기 게이트 전극, 상기 보조 용량 전극, 및 상기 평탄화 절연막 상에 형성된 게이트 절연막과,
    상기 게이트 절연막 상에 형성된 능동층으로서의 다결정 실리콘막
    을 구비한 하부 게이트 구조를 갖고,
    상기 게이트 전극, 상기 보조 용량 전극, 및 상기 평탄화 절연막의 표면이 매끄럽게 이어진 박막 트랜지스터.
  3. 절연 기판 상에 게이트 전극과 보조 용량의 일방의 전극인 보조 용량 전극을 동층에 형성하는 공정과,
    상기 게이트 전극과 상기 보조 용량 전극의 양 측벽부에 SOG막, 폴리이미드계 수지막, 아크릴계 수지막, 에폭시계 수지막중 어느 하나로 이루어진 사이드월 스페이서를 형성하는 공정,
    상기 절연 기판, 상기 게이트 전극, 상기 보조 용량 전극, 및 상기 사이드월 스페이서 상에 게이트 절연막을 형성하는 공정,
    상기 게이트 절연막 상에 비정질 실리콘막을 형성하는 공정, 및
    상기 비정질 실리콘막의 표면에 레이저 광을 조사함으로써 비정질 실리콘막을 가열하여 결정화시켜, 능동층이 되는 다결정 실리콘막을 형성하는 공정
    을 구비한 박막 트랜지스터의 제조 방법.
  4. 절연 기판 상에 게이트 전극과 보조 용량의 일방의 전극인 보조 용량 전극을 동층에 형성하는 공정,
    상기 게이트 전극과 상기 보조 용량 전극 간에 SOG막, 폴리이미드계 수지막, 아크릴계 수지막, 에폭시계 수지막중 어느 하나로 이루어진 평탄화 절연막을 형성하고, 상기 게이트 전극, 상기 보조 용량 전극, 및 상기 평탄화 절연막이 연속된 표면을 평탄화하는 공정,
    상기 절연 기판, 상기 게이트 전극, 상기 보조 용량 전극, 및 상기 평탄화 절연막 상에 게이트 절연막을 형성하는 공정,
    게이트 절연막 상에 비정질 실리콘막을 형성하는 공정, 및
    상기 비정질 실리콘막의 표면에 레이저 광을 조사함으로써 비정질 실리콘막을 가열하여 결정화시켜, 능동층이 되는 다결정 실리콘막을 형성하는 공정
    을 구비한 박막 트랜지스터의 제조 방법.
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