KR102430573B1 - 박막 트랜지스터 및 이를 포함한 백플레인 기판 - Google Patents

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Abstract

본 발명은 게이트 전극의 위치를 변경하고 게이트 전극의 테이퍼를 조정하여 액티브층의 결정화시 발생되는 단선을 해결한 박막 트랜지스터 및 이를 포함한 백플레인 기판에 관한 것으로, 본 발명의 박막 트랜지스터는 기판 상에, 평탄부와 그 양단에 경사부를 가지며, 경사부의 가로(a) 대 높이(h)의 비(h/a)가 1.192 이하인 게이트 전극과, 상기 게이트 전극을 덮으며, 상기 기판 상에 위치한 게이트 절연막과, 상기 게이트 절연막 상에, 상기 게이트 전극에 대응된 다결정 실리콘의 액티브층 및 상기 액티브층 양단과 접속된 소오스 전극 및 드레인 전극을 포함한다.

Description

박막 트랜지스터 및 이를 포함한 백플레인 기판 {Thin Film Transistor and Backplane Substrate including the Same}
본 발명의 박막 트랜지스터에 관한 것으로, 특히, 게이트 전극의 위치를 변경하고 게이트 전극의 테이퍼를 조정하여 액티브층의 결정화시 발생되는 단선을 해결한 박막 트랜지스터 및 이를 포함한 백플레인 기판에 관한 것이다.
이동통신 단말기, 노트북 컴퓨터와 같은 각종 휴대용 전자 기기가 발전함에 따라 이에 적용할 수 있는 평판 표시 장치(Flat Panel Display Device)에 대한 요구가 증대되고 있다.
평판 표시 장치로는 액정 표시 장치(Liquid Crystal Display Device), 플라즈마 표시 장치(Plasma Display Panel device), 전계 방출 표시 장치(Field Emission Display Device), 유기 또는 무기 발광 표시 장치(Organic or Inorganic Light Emitting Diode Display Device) 등이 연구되고 있다. 이러한 평판 표시 장치 중에서 액정 표시 장치 및 유기 발광 표시 장치는 양산 기술의 발전, 구동수단의 용이성, 저전력 소비, 고화질 및 대화면 구현의 장점으로 적용 분야가 확대되고 있다.
또한, 이러한 평판 표시 장치는 복수개의 화소를 매트릭스상으로 구비하며, 각 화소를 개별적으로 제어할 수 있는 TFT(Thin Film Transistor: 박막 트랜지스터)를 화소 내에 하나 이상 구비한다.
그리고, 박막 트랜지스터는 게이트 전극의 위치에 따라 탑 게이트 구조와 바텀 게이트 구조로 구분된다.
도 1은 일반적인 탑 게이트 구조의 TFT의 게이트 전극 형성 후를 나타낸 단면도이다.
일반적인 탑 게이트 구조의 TFT(Thin Film Transistor)는 먼저, 기판(10) 상에, 비정질 실리콘(amorphous)층을 형성하고, 이를 엑시머 레이저(eximer laser)를 이용하여 결정화하여 다결정 실리콘(poly-silicon)화 한다.
이어, 결정화된 다결정 실리콘 상에 감광막(미도시)을 도포하고, 상기 감광막을 노광 및 현상하여, 감광막 패턴을 형성하고, 감광막 패턴을 마스크로 하여 상기 다결정 실리콘을 식각하여, 도 1과 같이, 각 화소별 필요 부위에 액티브층(20)을 남긴다.
그런데, 결정화는 400℃ 이상의 온도에서 진행되고, 이 과정에서, 액티브층(20) 내에서 성장된 그레인과 그레인이 만나 돌출되는 부위가 발생한다. 그리고, 이러한 돌출 부위는 최종 형성된 박막 트랜지스터에서, 턴온시에 필드(field)가 집중되어 브레이크다운 전압이 낮아지는 문제가 있어, 누설 전류의 원인이 된다. 또한, 제조 공정 중 상기 돌출 부위는 정전기성 불량에 취약해 수율을 낮추는 요인이 된다. 특히, 향후 저소비전력 및 슬림니스(slimness) 구조를 위해 게이트 절연막이 얇아지는 것이 요구될 때, 이러한 약점은 더욱 부각된다.
한편, 상기 액티브층(20)을 형성한 후에는, 차례로 게이트 절연막(30) 및 게이트 전극(40)을 형성한다. 이 경우, 액티브층(20)의 돌출 부위를 덮는 게이트 절연막(30) 및 게이트 전극(40)은 하부의 액티브층(20)의 표면이 갖는 돌출 부위의 표면의 영향을 받아 각각의 계면 또한 요철을 갖게 된다.
상기 액티브층(20)은 게이트 전극(40)과 중첩된 부위에 채널이 형성된다. 상기 액티브층(20)이 게이트 전극(40)과 게이트 절연막(30)을 개재하고 있는데, 상기 채널을 갖는 액티브층(20)의 표면이 돌출 부분을 갖기 때문에, 상기 액티브층(20)과 게이트 전극(40) 사이에서 계면이 되는 상기 액티브층(20)의 표면의 비균일성으로 핫 캐리어 스트레스(HCS: Hot Carrier Stress)가 높아 신뢰성 저하 문제가 있다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 게이트 전극의 위치를 변경하고 게이트 전극의 테이퍼를 조정하여 액티브층의 결정화시 발생되는 단선을 해결한 박막 트랜지스터 및 이를 포함한 백플레인 기판을 제공하는 데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 박막 트랜지스터는 기판 상에, 평탄부와 그 주변에 경사부를 가지며, 경사부의 가로(a) 대 높이(h)의 비(h/a)가 1.192 이하인 게이트 전극과, 상기 게이트 전극을 덮으며, 상기 기판 상에 위치한 게이트 절연막과, 상기 게이트 절연막 상에, 상기 게이트 전극에 대응된 다결정 실리콘의 액티브층 및 상기 액티브층 양단과 접속된 소오스 전극 및 드레인 전극을 포함한다.
상기 경사부와 상기 기판 사이의 각도는 2° 내지 50°인 것이 바람직하며, 이 때, 상기 게이트 전극의 평탄부의 두께는, 상기 경사부의 높이(h)에 상당하며, 1000Å 이상일 수 있다.
상기 게이트 절연막 및 액티브층은 상기 게이트 전극의 평탄부 및 경사부 상에 상기 게이트 전극이 상기 기판에 대해 갖는 각도를 따른다.
경우에 따라, 상기 경사부는, 상기 기판 상에 인접하여 상기 기판면에 대해 제 1 각도를 갖는 제 1 두께부와, 상기 제 1 두께부 상에 상기 기판면에 대해 제 2 각도를 갖는 제 2 두께부를 포함할 수 있다. 그리고, 상기 제 1 각도가 상기 제 2 각도보다 클 수 있다. 이 경우, 상기 제 1 두께부는 상기 게이트 전극의 평탄부의 두께의 1/2 이하일 수 있다. 또한, 상기 제 2 두께부는 상기 기판면에 대해 2° 내지 50°의 각도를 갖는 것이 바람직하다.
또한, 본 발명의 백플레인 기판은 매트릭스 상으로 구분된 복수개의 화소를 갖는 기판과, 상기 기판 상의 각 화소별로, 평탄부와 그 주변에 경사부를 가지며, 경사부의 가로(a) 대 높이(h)의 비(h/a)가 1.192 이하인 게이트 전극과, 상기 게이트 전극을 덮으며, 상기 기판 상에 위치한 게이트 절연막과, 상기 게이트 절연막 상에, 상기 게이트 전극에 대응된 다결정 실리콘의 액티브층 및 상기 액티브층 양단과 접속된 소오스 전극 및 드레인 전극을 포함하여 이루어질 수 있다.
본 발명의 박막 트랜지스터 및 이를 포함한 백플레인 기판은 다음과 같은 효과가 있다.
첫째, 게이트 전극 상부에 채널을 포함한 액티브층을 형성하여, 레이저 결정화 후 액티브층의 냉각 과정에서, 액티브층 표면에 돌출 부위가 발생하여도 게이트 전극에 인접한 액티브층과 게이트 절연막 계면쪽에 채널이 발생하기에, 핫캐리어 스트레스가 높지 않고, 이에 따라 BV(Breakdown Voltage) 열화가 적어 소자의 신뢰성을 확보할 수 있다. 따라서, 이러한 구성을 포함하는 박막 트랜지스터를 표시 장치의 백플레인 기판의 각 화소에 배치시 표시 장치의 전체 성능 향상을 기대할 수 있다.
둘째, 게이트 전극을 액티브층 하부에 구성하여, 광 전류 발생을 방지하기 위해 구비되는 차광층이나 바텀 차광 금속층의 생략이 가능하다. 이에 따라 마스크 저감이 가능하며, 최종적으로 수율 향상을 기대할 수 있다.
셋째, 배선의 저항 감소를 위해 게이트 전극이 일정 수준의 두께 이상 요구되는 구조에서는 하측에 형성된 게이트 전극의 경사를 따라 상부의 게이트 절연막 및 액티브층이 형성되는데, 게이트 전극의 경사부를 낮은 경사로 형성함으로써 경사부에 대응된 액티브층에서 다결정 실리콘의 단선을 방지할 수 있다.
넷째, 게이트 전극의 낮은 경사의 경사부를 형성함에 있어 복수개의 금속층을 형성하거나 별도의 마스크 추가없이도, 식각 과정에서, 감광막의 애슁 정도와 식각 선택비를 조절하여 저경사 테이퍼 및 경사부의 이중 테이퍼 구현이 가능하여 공정 상의 부담이 적다.
도 1은 일반적인 탑 게이트 구조의 TFT의 게이트 전극 형성 후를 나타낸 단면도
도 2는 바텀 게이트 구조의 TFT의 액티브층 결정화 후를 나타낸 단면도
도 3은 바텀 게이트 구조의 TFT의 액티브층 결정화 후 냉각시 액티브층 단선을 나타낸 단면도
도 4는 도 3의 액티브층 단선을 찍은 SEM도
도 5a 및 도 5b는 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 실리콘층 형성 직후를 나타낸 평면도 및 평면도 I~I'선상을 자른 단면도
도 6은 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 실리콘층의 레이저 결정화 후를 나타낸 단면도
도 7은 본 발명의 제 1 실시예에 따른 박막 트랜지스터를 나타낸 단면도
도 8a 내지 도 8c는 각각 게이트 전극의 경사부 각도를 45°, 30°, 10°로 하였을 때, 도 6의 결정화 후 상태를 찍은 SEM도
도 9a 내지 도 9d는 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 게이트 전극 형성 방법을 나타낸 공정 단면
도 10a 및 도 10b는 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 실리콘층의 형성 직후를 나타낸 평면도 및 평면도 II~II'선상을 자른 단면도
도 11은 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 실리콘층의 레이저 결정화 후를 나타낸 단면도
도 12는 본 발명의 제 2 실시예에 따른 박막 트랜지스터를 나타낸 단면도
도 13a 내지 도 13b는 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 게이트 전극 형성 후 및 그 상부에 액티브층 형성 후를 나타낸 SEM도
도 14a 내지 도 14c는 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 게이트 전극 형성 방법을 나타낸 공정 단면도
이하, 첨부된 도면을 참조하여 본 발명의 박막 트랜지스터 및 이를 포함한 백플레인 기판을 상세히 설명하면 다음과 같다.
앞서 일반적인 탑 게이트 구조의 박막 트랜지스터가 액티브층의 표면에서 돌출 부위가 발생하고, 이로 인해 핫 캐리어 스트레스가 높고, 돌출 부위의 근처의 채널 형성 및 필드가 집중되어 BV(Breakdown voltage) 특성이 열화되는 문제가 있음을 살펴보았다.
이러한 문제가 탑 게이트 구조의 구조적인 문제점임을 고려하여, 액티브층으로 다결정 실리콘(poly-silicon)을 적용하는 구조에서, 최근 바텀 게이트 방식으로 연구개발이 이루어지고 있다.
도 2는 바텀 게이트 구조의 TFT의 액티브층 결정화 후를 나타낸 단면도이다.
도 2와 같이, 바텀 게이트 구조의 박막 트랜지스터(TFT)는 기판(100) 상에 게이트 전극(110)을 형성하고, 이어, 게이트 절연막(120)과 비정질 실리콘층을 PECVD(Plasma Enhanced Chemical Vapor Deposition)으로 연속 증착하고, 이후에 엑시머 레이저 조사에 의한 결정화를 진행하여 다결정 실리콘(130)을 형성한다.
여기서, 결정화 과정이 비정질 실리콘층의 증착 이후에 이루어지기 때문에, 상기 게이트 절연막(120)과 비정질 실리콘층의 형성은 중간에 여타의 어닐링(annealing) 과정없이, 바로 연속 증착이 가능하다. 따라서, 결정화시 그레인이 만나는 부위에 대응되어, 다결정 실리콘(130) 표면에 돌출 부위가 발생하여도, 채널은 게이트 전극(110) 상측에 있는 다결정 실리콘(130)과 게이트 절연막(120) 사이의 평탄한 계면에 발생하기 때문에, 탑 게이트 구조에서 발생된 필드 집중 현상은 발생하지 않는다.
또한, 채널 구성이 게이트 전극(110) 상부에서 이루어지기 때문에, 설계 자유도가 높아, 고해상도 구조에 유리하다. 또한, 액정 패널의 백플레인(backplane)에서는, 백라이트로부터 들어오는 광을 상기 게이트 전극(110)이 일차적으로 막아주어, 광전류(photo current) 방지를 위해 액티브층 하측에 요구되는 차광층을 제거할 수 있고, 패시브 방식의 유기 발광 표시 장치의 백플레인에서는, 바텀 차광 금속층(Bottom Shield Metal layer)을 생략할 수 있어, 마스크를 저감할 수 있다.
단, 바텀 게이트 방식에 있어서, 엑시머 레이저 조사로 다결정 실리콘화할 때, 액상의 실리콘이 냉각되며 중력 및 표면 장력에 의해 결정질 덩어리끼리 뭉치는 집괴 현상(agglomeration)이 발생한다. 이 과정에서, 평탄한 표면은 관계없지만, 게이트 전극의 양단과 같이 테이퍼를 갖는 부위가 있기 때문에, 그 양단으로 결정질 덩어리가 이동하여, 결과적으로, 다결정 실리콘이 게이트 전극의 경사부위에서 소실되는 현상이 발생할 수 있다.
도 3은 바텀 게이트 구조의 TFT의 결정화 후 냉각시 액티브층 단선을 나타낸 단면도이며, 도 4는 도 3의 액티브층 단선을 찍은 SEM도이다.
도 3에서는, 냉각 후 테이퍼에서 소실로 액티브층(130a) 단선을 단면으로 나타내고 있으며, 도 4는 이를 SEM도로 찍은 것으로, 게이트 전극(110)의 테이퍼를 따른 게이트 절연막의 측면에서 액티브층의 단선이 발생됨을 나타내고 있다. 상기 액티브층은 결정화 후 냉각화된 다결정 실리콘이다.
본 발명은 하기와 같이, 레이저 결정화로 다결정 실리콘을 형성하는 바텀 게이트 구조의 테이퍼에서 나타나는 결함을 방지한 것이다.
*제 1 실시예*
도 5a 및 도 5b는 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 실리콘층 형성 직후를 나타낸 평면도 및 평면도 I~I'선상을 자른 단면도이다. 도 6은 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 실리콘층의 레이저 결정화 후를 나타낸 단면도이다. 또한, 도 7은 본 발명의 제 1 실시예에 따른 박막 트랜지스터를 나타낸 단면도이다.
도 7과 같이, 본 발명의 제 1 실시예에 따른 박막 트랜지스터는 기판(200)상에, 평탄부(210a)와 그 주변에 경사부(210b)를 가지며, 경사부의 가로(a) 대 높이(h)의 비(h/a)가 1.192 이하인 게이트 전극(210)과, 상기 게이트 전극(210)을 덮으며, 상기 기판(200) 상에 위치한 게이트 절연막(220)과, 상기 게이트 절연막(220) 상에, 상기 게이트 전극(210)에 대응된 다결정 실리콘의 액티브층(230) 및 상기 액티브층(230) 양단과 접속된 소오스 전극(250) 및 드레인 전극(260)을 포함한다.
한편, 상기 경사부(210b)의 가로(a) 대 높이(h)의 비는 설계 시점에서, 대략 1 이하로 하는 것이 바람직하나, 최종 산물에서 편차 10% 정도를 감안하여, 약 1.192까지 가능할 수 있다. 이를 경사부의 각도로 환산하면, 설계시점에서는 45˚ 이하를 타겟으로 하나, 편차를 감안하면, 약 50˚까지의 경사가 발생됨을 고려할 수 있다.
상기 액티브층(230)은 양단은 도핑되어 소오스 영역(230b) 및 드레인 영역(230c)으로 정의되며, 상기 소오스 전극(250)/드레인 전극(260)과의 접속 영역이 된다.
그리고, 상기 액티브층(230)의 소오스 영역(230b) 및 드레인 영역(230c) 사이는 진성 영역으로 박막 트랜지스터의 채널 영역으로 이용된다.
상기 액티브층(230)과 상기 소오스 전극(250) 및 드레인 전극(260)의 층간은 접속부를 제외하여 층간 절연막(240)이 위치한다.
한편, 본 발명의 제 1 실시예에 따른 박막 트랜지스터는 게이트 전극(210)의 테이퍼(taper)를 낮추는 것을 특징으로 하는 것으로, 도 5a 및 도 5b와 같이, 경사부(210b)와 상기 기판(100) 표면이 갖는 각도는 2° 내지 50°인 것이 바람직하다. 여기서, 경사부(210b)가 상기 기판(200) 표면에 대해 갖는 각도는 최종 산물에서 공정 편차의 범위에서 변경될 수도 있다. 상기 경사부(210b)가 저경사를 갖는 이유는, 비정질 실리콘(2300)을 상기 게이트 전극(210)의 표면 상에 증착시 상기 게이트 전극(210)의 평탄부(210a)에서는 평탄하게, 경사부(210b)에서는 낮은 경사로 완만한 증착이 가능하다. 또한, 도 6과 같이, 레이저 조사로 약 400℃ 내외에서 결정화가 진행된 후 냉각 과정에서 다결정 실리콘(2300a)의 표면 상의 돌출 부위가 발생하고, 결정질화된 성분끼리 부분적인 집괴 현상이 있더라도, 경사부(210b)에 대응된 다결정 실리콘(2300a)이 완만하게 증착되어 있기 때문에, 다결정 실리콘(2300a)의 단선은 발생되지 않는다.
한편, 도 6의 다결정 실리콘(2300a)의 레이저 조사 후, 냉각까지 진행된 상태이고, 실제 박막 트랜지스터나 이를 이용한 백플레인 기판의 경우, 상기 다결정 실리콘(2300a)은 패터닝하여 일정 부분만 액티브층(도 5a 및 도 5b의 230)으로 남긴다.
이하, 게이트 전극(210)의 경사부를 낮은 테이퍼로 하였을 때, 다결정 실리콘의 경사부에서 단선이 발생하지 않은 점을 입증하는 실험을 살펴본다.
도 8a 내지 도 8c는 각각 게이트 전극의 경사부 각도를 45°, 30°, 10°로 하였을 때, 도 6의 결정화 후 상태를 찍은 SEM도이다.
도 8a 내지 도 8c는 비정질 실리콘을 결정화하는 레이저 조사하고, 이어 냉각까지 진행한 후의 게이트 전극 상부를 나타낸 것으로, 게이트 전극의 경사부 타겟 각도를 45°이하인 조건을 유지하였을 때, 다결정 실리콘 경사부에서 단선이 발생되지 않은 점을 나타낸 것이다. 실제 최종 산물에서 남아있는 게이트 전극의 경사부는 공정적 편차로 약 50°이하로 나타날 수 있다.
최근까지의 바텀 게이트 구조에 있어서, 단차 부위를 줄이고자 하는 취지에서 고테이퍼를 유지하되 게이트(전극)의 두께를 1000 Å 미만으로 하는 연구가 있었으나, 이 구조의 경우, 게이트(전극) 두께가 1000 Å 이상으로 할 경우, 게이트 전극의 경사부의 다결정 실리콘층에서 단선이 발생될 가능성이 높았다. 앞서 설명한 도 4는, 게이트 전극의 경사부에 고테이퍼를 유지한 경우로, 기판에 대해 게이트 전극 경사부가 약 65°일 때를 나타내며, 이 경우, 게이트 전극 경사부 상에 위치한 다결정 실리콘의 단선 현상이 관찰된 점을 나타낸다.
본 발명의 박막 트랜지스터는 게이트 전극의 경사부 각도를 낮게 하여, 이러한 문제점을 해결한 것이다.
이하, 본 발명의 저경사를 갖는 게이트 전극의 형성 방법을 설명한다.
도 9a 내지 도 9d는 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 게이트 전극 형성 방법을 나타낸 공정 단면이다.
도 9a와 같이, 먼저, 기판(200) 상에 금속을 증착하고, 제 1 감광막 패턴(215)을 이용하여 상기 금속을 습식각 또는 건식각하여, 제 1 게이트 패턴층(2100A)을 형성한다. 여기서, 상기 제 1 감광막 패턴(215)이 갖는 폭은 형성하고자 하는 평탄부와 그 주변의 경사부에 대응되는 'b'의 폭(도 5a 참조)을 갖는다. 그리고, 기판(200) 상에 증착한 금속의 두께 'h'는 1000Å 이상이며, 동일한 금속 혹은 동일한 금속 합금을 스퍼터링 등의 방식으로 형성한 것으로 형성된 금속은 단일층이다.
도 9b와 같이, 식각 장치 내의 산소(O2) 함량을 늘리며, 상기 제 1 감광막 패턴을 애슁(ashing)하여 일차적으로 폭을 줄여 제 2 감광막 패턴(215A)을 형성하고, 동일 과정에서 제 1 게이트 패턴층(2100A)의 측부에서 식각을 진행하여, 1차 경사를 갖는 제 2 게이트 패턴(2100B)을 형성한다.
이어, 도 9c와 같이, 식각 장치 내의 산소(O2) 함량을 늘리며, 상기 제 2 감광막 패턴을 애슁(ashing)하여 다시 이차적으로 폭을 줄여 제 3 감광막 패턴(215B)을 형성하고, 동일 과정에서 제 1 게이트 패턴층(2100B)의 측부에서 식각을 진행하여, 2차 경사를 갖는 제 3 게이트 패턴(2100C)을 형성한다. 이 과정에서 이용되는 건식각 플라즈마는 감광막 성분이 게이트 전극 형성용 금속보다 식각 선택비가 큰 것으로, 상대적으로 애슁 및 식각 과정에서 제 3 감광막 패턴(215)의 제거 폭이 더 클 수 있고, 또한, 제 3 게이트 패턴(2100C)의 하단부 폭을 도 9a 과정에서, 형성된 폭 'b'의 수준으로 유지할 수 있다. 그리고, 형성된 상기 제 3 게이트 패턴(2100C)은 하부와 상부가 경사가 다른 테이퍼를 가질 수 있다.
이어, 도 9d와 같이, 도 9c의 조건과 동일 조건으로 시간을 증가시키면, 제 3 감광막 패턴(215B)의 하부에서 식각되어 최종 게이트 전극(210)의 형상은 평탄부 주변에서, 1차 테이퍼보다 낮은 저경사의 제 2 테이퍼로 균일한 경사부를 갖게 된다.
한편, 도 9a 내지 도 9d의 과정은 동일한 플라즈마 식각 장비에서 진행될 수 있으며, 감광막 패턴의 애슁이 필요할 때는 산소량을 늘리고, 애슁된 감광막 패턴 하부의 게이트 패턴층의 금속 식각은 감광막 성분의 식각 선택비가 금속 식각 선택비보다 높은 건식각 플라즈마를 이용하여, 바로 건식각 플라즈마를 맞는 상측부터 천천히 식각되어 저경사의 테이퍼를 갖도록 식각이 이루어지게 한다.
또한, 상기 건식각 플라즈마는 감광막 패턴 상측에서 기판(200)으로 공급되는 것이 바람직하다.
상술한 방법에 의해 게이트 전극(210)은 이중층이나 이종(異種)의 금속으로 나누어 형성하지 않고, 1회 증착 공정 이후, 감광막 및 식각 선택비 등을 조정하여, 저단차의 경사부를 갖는 단일층으로 형성될 수 있다.
* 제 2 실시예*
도 10a 및 도 10b는 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 실리콘층의 형성 직후를 나타낸 평면도 및 평면도 II~II'선상을 자른 단면도이며, 도 11은 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 실리콘층의 레이저 결정화 후를 나타낸 단면도이다. 도 12는 본 발명의 제 2 실시예에 따른 박막 트랜지스터를 나타낸 단면도이다.
도 12와 같이, 본 발명의 제 2 실시예에 따른 박막 트랜지스터는 기판(300)상에, 평탄부(310a)와 그 주변에 경사부(310b)를 가지며, 경사부(310b)의 가로(a) 대 높이(h)의 비(h/a)가 1.192 이하인 게이트 전극(310)과, 상기 게이트 전극(310)을 덮으며, 상기 기판(300) 상에 위치한 게이트 절연막(320)과, 상기 게이트 절연막(320) 상에, 상기 게이트 전극(210)에 대응된 다결정 실리콘의 액티브층(330) 및 상기 액티브층(330) 양단과 접속된 소오스 전극(350) 및 드레인 전극(360)을 포함한다.
여기서, 제 1 실시예와 다른 점은 도 10a 및 도 10b와 같이, 상기 게이트 전극(310)의 경사부(310b)가 이중 테이퍼를 갖는 것이다.
즉, 경사부(310b)는, 상기 기판(300) 상에 인접하여 상기 기판(300)면에 대해 제 1 각도(Θ1)를 갖는 제 1 두께(h1)의 제 1 두께부(310b')와, 상기 제 1 두께부(310b') 상에 상기 기판(300)면에 대해 제 2 각도(Θ2)를 가지며, 제 2 두께(h2)의 제 2 두께부(310b'')를 포함한다. 상기 제 2 두께부(310b'')의 할 수 있다. 그리고, 상기 제 1 각도(Θ1)가 상기 제 2 각도(Θ2) 보다 높은 것이 바람직한 것으로, 경사부(310b)의 상측의 식각도가 높다. 또한, 이 경우, 상기 제 2 각도(Θ2)는 2° 내지 50°의 각도로, 상기 제 2 각도(Θ2)를 갖는 제 2 두께부(310b'')가 상기 경사부(310b) 전체 두께의 반 이상 차지한다. 따라서, 상기 제 1 두께부(310b')는 경사부(310b) 전체 두께의 반 이하이며, 또한 상기 게이트 전극(310)의 평탄부의 두께(h)의 1/2 이하일 수 있다.
설명하지 않은 상기 액티브층(330)은 양단은 도핑되어 소오스 영역(330b) 및 드레인 영역(330c)으로 정의되며, 상기 소오스 전극(350)/드레인 전극(360)과의 접속 영역이 된다.
그리고, 상기 액티브층(330)의 소오스 영역(330b) 및 드레인 영역(330c) 사이는 진성 영역으로 박막 트랜지스터의 채널 영역으로 이용된다.
상기 액티브층(330)과 상기 소오스 전극(350)/드레인 전극(360)의 층간은 접속부를 제외하여 층간 절연막(340)이 위치한다.
도 13a 및 도 13b는 각각 게이트 전극의 경사부를 이중 단차로 형성한 직후 및 그 상부에 실리콘층 형성 후 결정화 후 상태를 SEM이다.
도 10a, 도 10b 및 도 13a와 같이, 게이트 전극(310) 형성 직후에는, 게이트 전극(310)을 패터닝하기 위해 이용된 감광막 패턴(315B)이 남아있으며, 대략 게이트 전극(310)의 평탄부(310a)에 상당하여 그 폭이 남아있다. 또한, 상기 게이트 전극(310)의 평탄부(310a) 주변의 경사부(310b)가 'a'의 폭으로 남아 있으며, 상기 경사부(310b) 내에 높은 경사의 제 1 두께부(310b') 및 낮은 경사의 제 2 두께부(310b'')가 구비된다.
이러한 게이트 전극(310) 상측의 감광막 패턴(315B)을 현상으로 제거한 후, 상기 기판(300) 상에 게이트 전극(310) 상측을 덮도록 게이트 절연막(320) 및 비정질 실리콘층(3300)을 연속적으로 증착한다.
이후, 상기 레이저를 조사하여 상기 비정질 실리콘을 결정화하고 이를 냉각하여, 도 11과 같이, 다결정 실리콘(3300a)화한다. 냉각 과정에서 결정질의 다결정 실리콘끼리 뭉쳐지는 집괴 현상이 있어도 경사부의 주된 낮은 테이퍼로 도 13b와 같이, 경사부에서도 다결정 실리콘(3300a)의 거의 손실이 없게 되고, 이에 따라 단선이 발생하지 않게 된다.
한편, 상기 다결정 실리콘(3300a)은 이후, 특정 형상으로 패터닝과 패터닝된 양단에 도핑을 행한 후, 도 12의 소오스 영역(330b) 및 드레인 영역(330c)과 그 사이에 진성 영역(330a)의 채널을 갖는 액티브층(310)으로 이용된다.
이하, 본 발명의 경사부의 이중 단차를 갖는 게이트 전극의 형성 방법을 설명한다.
도 14a 내지 도 14c는 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 게이트 전극 형성 방법을 나타낸 공정 단면도이다.
도 14a와 같이, 먼저, 기판(300) 상에 금속을 증착하고, 제 1 감광막 패턴(315)을 이용하여 상기 금속을 습식각 또는 건식각하여, 제 1 게이트 패턴층(3100A)을 형성한다. 여기서, 상기 제 1 감광막 패턴(315)이 갖는 폭은 형성하고자 하는 평탄부와 그 주변의 경사부에 대응되는 'b'의 폭(도 10a 참조)을 갖는다. 그리고, 기판(300) 상에 증착한 금속의 두께 'h'는 1000Å 이상이며, 기판(300) 상에 증착된 금속은 동일한 금속 혹은 동일한 금속 합금을 스퍼터링 등의 방식으로 형성한 것으,로 형성된 금속은 단일층이다.
도 14b와 같이, 식각 장치 내의 산소(O2) 함량을 늘리며, 상기 제 1 감광막 패턴을 애슁(ashing)하여 일차적으로 폭을 줄여 제 2 감광막 패턴(315A)을 형성하고, 동일 과정에서 제 1 게이트 패턴층(3100A)의 측부에서 식각을 진행하여, 제 1 두께부에 경사에 상당한 1차 경사를 갖는 제 2 게이트 패턴(3100B)을 형성한다.
이 경우, 상기 제 2 게이트 패턴(3100B)의 상측이 하측에서보다 더 제거된 이유는 상기 제 1 감광막 패턴(315)제 2 감광막 패턴(310A)으로 애슁되며, 그 폭이 줄었기 때문이며, 식각 장치의 상측에서 들어오는 건식각 플라즈마의 반응량이 바로 제 2 감광막 패턴(310A)이 노출된 상측에서 크기 때문이다.
이어, 도 14c와 같이, 식각 장치 내의 산소(O2) 함량을 늘리며, 상기 제 2 감광막 패턴을 애슁(ashing)하여 다시 이차적으로 폭을 줄여 제 3 감광막 패턴(315B)을 형성하고, 동일 과정에서 제 1 게이트 패턴층(3100B)의 측부에서 식각을 진행하여, 2차 경사를 갖는 제 3 게이트 패턴(3100C)을 형성한다. 이 과정에서 이용되는 건식각 플라즈마는 감광막 성분의 식각 선택비가 게이트 전극 형성용 금속보의 식각 선택비보다 큰 것으로, 상대적으로 애슁 및 식각 과정에서 제 3 감광막 패턴(215)의 제거 폭이 더 클 수 있고, 또한, 제 3 게이트 패턴(2100C)의 하단부 폭을 도 14a 과정에서, 형성된 폭 'b'의 수준으로 유지할 수 있다. 그리고, 형성된 상기 제 3 게이트 패턴(2100C)은 경사부의 제 1 두께부(310b')와 그 상부의 제 2 두께부(310b'')에서의 경사가 경사가 다른 테이퍼를 가질 수 있다.
그리고, 최종 형성된 제 3 게이트 패턴(2100C)은 본 발명의 제 2 실시예에서 이용하는 평탄부와 그 주변의 이중 경사를 갖는 경사부(310b)를 갖는 도 12의 게이트 전극(310)이 된다.
한편, 도 14a 내지 도 14c의 과정은 동일한 플라즈마 식각 장비에서 진행될 수 있으며, 감광막 패턴의 애슁이 필요할 때는 산소량을 늘리고, 애슁된 감광막 패턴 하부의 게이트 패턴층의 금속 식각은 감광막 성분의 식각 선택비가 금속 식각 선택비가 높은 건식각 플라즈마를 이용하여, 상측의 식각이 보다 잘 이루어지게 한다.
상술한 방법에 의해 게이트 전극(310)은 이중층이나 이종(異種)의 금속으로 나누어 형성하지 않고, 1회 증착 공정 이후, 감광막 및 식각 선택비 등을 조정하여, 저단차의 제 2 두께부(310b'') 및 이보다 낮은 두께의 제 1 두께부(310b')를 포함한 경사부가 있는 단일층으로 형성될 수 있다.
한편, 상술한 제 1 실시예 및 제 2 실시예로 형성된 박막 트랜지스터를 기판 상에 매트릭스상으로 구분된 화소에 하나 이상 구비하여 백플레인 기판을 형성할 수 있다. 예를 들어, 액정 패널의 경우, 각 화소에서 상술한 저단차의 경사부를 갖는 게이트 전극 상에 레이저로 조사되어 결정화된 다결정 실리콘의 액티브층을 구비한 형태로 박막 트랜지스터가 하나씩 구비되며, 액티브층 양단에 접속된 소오스 전극 및 드레인 전극 중 드레인 전극과 연결된 화소 전극을 더 구비하여, 각 화소의 박막 트랜지스터의 선택 구동으로 화소별 계조 표현으로 표시를 수행할 수 있다.
또한, 유기 발광 표시 패널의 경우에는, 각 화소에서 상술한 저단차의 경사부를 갖는 게이트 전극 상에 레이저로 조사되어 결정화된 다결정 실리콘의 액티브층을 구비한 형태로 박막 트랜지스터가 2개 이상 구비되며, 액티브층 양단에 접속된 소오스 전극 및 드레인 전극 중 드레인 전극과 연결되며, 2개의 전극과 그 사이에 유기 발광층을 구비된 유기 발광 다이오드를 더 구비하여, 각 화소의 박막 트랜지스터의 선택 구동으로 화소별 계조 표현으로 표시를 수행할 수 있다. 이 경우, 드레인 전극이 유기 발광 다이오드의 제 1 전극을 기능을 대신할 수도 있다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
200, 300: 기판 210, 310: 게이트 전극
210a, 310a: 평탄부 310, 210b: 평탄부
220, 320: 게이트 절연막 2300, 3300: 비정질 실리콘
230, 330: 액티브층 240, 340: 층간 절연막
250, 350: 소오스 전극 260, 360: 드레인 전극

Claims (10)

  1. 기판 상에, 평탄부와 그 주변에 경사부를 가지며, 경사부의 가로(a) 대 높이(h)의 비(h/a)가 1.192 이하인 게이트 전극;
    상기 게이트 전극을 덮으며, 상기 기판 상에 위치한 게이트 절연막;
    상기 게이트 절연막 상에, 상기 게이트 전극에 대응된 다결정 실리콘의 액티브층; 및
    상기 게이트 전극과 비중첩하며 상기 액티브층 양단에 각각 접속된 소오스 전극 및 드레인 전극을 포함하고,
    상기 경사부는, 상기 기판 상에 인접하여 상기 기판의 표면에 대해 제 1 각도를 갖는 제 1 두께부와, 상기 제 1 두께부 상에 상기 기판의 표면에 대해 상기 제 1 각도보다 작은 제 2 각도를 갖는 제 2 두께부를 포함한 박막 트랜지스터.
  2. 삭제
  3. 제 1항에 있어서,
    상기 게이트 전극의 평탄부의 두께는, 상기 경사부의 높이(h)에 상당하며, 1000Å 이상인 박막 트랜지스터.
  4. 제 1항에 있어서,
    상기 액티브층은 상기 게이트 전극보다 큰 폭으로, 상기 액티브층의 에지보다 더 외측까지 구비되고,
    상기 게이트 절연막 및 상기 액티브층은 상기 게이트 전극의 평탄부 및 경사부 상에 상기 게이트 전극이 상기 기판에 대해 갖는 각도를 따른 박막 트랜지스터.
  5. 삭제
  6. 삭제
  7. 제 1항에 있어서,
    상기 제 1 두께부는 상기 게이트 전극의 평탄부의 두께의 1/2 이하인 박막 트랜지스터.
  8. 제 7항에 있어서,
    상기 제 2 두께부는 상기 기판의 표면에 대해 2° 내지 50°의 각도를 갖는 박막 트랜지스터.
  9. 매트릭스 상으로 구분된 복수개의 화소를 갖는 기판;
    상기 기판 상의 각 화소별로, 평탄부와 그 주변에 경사부를 가지며, 경사부의 가로(a) 대 높이(h)의 비(h/a)가 1.192 이하인 게이트 전극;
    상기 게이트 전극을 덮으며, 상기 기판 상에 위치한 게이트 절연막;
    상기 게이트 절연막 상에, 상기 게이트 전극에 대응된 다결정 실리콘의 액티브층; 및
    상기 게이트 전극과 비중첩하며 상기 액티브층 양단에 각각 접속된 소오스 전극 및 드레인 전극을 포함하고,
    상기 경사부는, 상기 기판 상에 인접하여 상기 기판의 표면에 대해 제 1 각도를 갖는 제 1 두께부와, 상기 제 1 두께부 상에 상기 기판의 표면에 대해 상기 제 1 각도보다 작은 제 2 각도를 갖는 제 2 두께부를 포함한 백플레인 기판.
  10. 제 1항에 있어서,
    상기 액티브층은 상기 게이트 절연막과 접하지 않는 상면에 결정 돌기를 포함한 박막 트랜지스터.
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