JPH11111997A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH11111997A JPH11111997A JP27277197A JP27277197A JPH11111997A JP H11111997 A JPH11111997 A JP H11111997A JP 27277197 A JP27277197 A JP 27277197A JP 27277197 A JP27277197 A JP 27277197A JP H11111997 A JPH11111997 A JP H11111997A
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Abstract
(57)【要約】
【課題】 ボトムゲート型薄膜トランジスタの、ゲート
電極上を被覆するシリコン膜の段切れを防止する。 【解決手段】 透明基板２１上に断面が透明基板２１側
で広がる台形状を成すゲート電極２２が配置される。ゲ
ート電極２２を被って膜厚Ｔ1が５００Åの窒化シリコ
ン膜２３が積層され、この窒化シリコン膜２３上に、膜
厚Ｔ2が１３００Åの酸化シリコン膜２４が積層され
る。窒化シリコン膜２３及び酸化シリコン膜２４からな
るゲート絶縁膜上に活性領域となる多結晶シリコン膜２
５が積層される。ゲート電極２２の側壁と基板２１表面
とが交差する角度を２０度以下とする。
電極上を被覆するシリコン膜の段切れを防止する。 【解決手段】 透明基板２１上に断面が透明基板２１側
で広がる台形状を成すゲート電極２２が配置される。ゲ
ート電極２２を被って膜厚Ｔ1が５００Åの窒化シリコ
ン膜２３が積層され、この窒化シリコン膜２３上に、膜
厚Ｔ2が１３００Åの酸化シリコン膜２４が積層され
る。窒化シリコン膜２３及び酸化シリコン膜２４からな
るゲート絶縁膜上に活性領域となる多結晶シリコン膜２
５が積層される。ゲート電極２２の側壁と基板２１表面
とが交差する角度を２０度以下とする。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス方式の表示パネルの画素表示用スイッチング素子に
適したボトムゲート型の薄膜トランジスタに関する。
クス方式の表示パネルの画素表示用スイッチング素子に
適したボトムゲート型の薄膜トランジスタに関する。
【０００２】
【従来の技術】図４は、ボトムゲート型の薄膜トランジ
スタの構造を示す断面図である。絶縁性の透明基板１の
表面に、タングステンやクロム等の高融点金属からなる
ゲート電極２が配置される。このゲート電極２は、両端
部が透明基板１側で広くなるテーパー形状を成す。ゲー
ト電極２が配置された透明基板１上には、窒化シリコン
膜３を介して酸化シリコン膜４が積層される。窒化シリ
コン膜３は、透明基板１に含まれる不純物が後述する活
性領域に浸入するのを阻止し、酸化シリコン膜４は、窒
化シリコン膜３と共にゲート絶縁膜として働く。酸化シ
リコン膜４上には、ゲート電極２を横断して多結晶シリ
コン膜５が積層される。この多結晶シリコン膜５が、薄
膜トランジスタの活性領域となる。
スタの構造を示す断面図である。絶縁性の透明基板１の
表面に、タングステンやクロム等の高融点金属からなる
ゲート電極２が配置される。このゲート電極２は、両端
部が透明基板１側で広くなるテーパー形状を成す。ゲー
ト電極２が配置された透明基板１上には、窒化シリコン
膜３を介して酸化シリコン膜４が積層される。窒化シリ
コン膜３は、透明基板１に含まれる不純物が後述する活
性領域に浸入するのを阻止し、酸化シリコン膜４は、窒
化シリコン膜３と共にゲート絶縁膜として働く。酸化シ
リコン膜４上には、ゲート電極２を横断して多結晶シリ
コン膜５が積層される。この多結晶シリコン膜５が、薄
膜トランジスタの活性領域となる。
【０００３】多結晶シリコン膜５上には、酸化シリコン
等の絶縁材料からなるストッパ６が配置される。このス
トッパ６に被われた多結晶シリコン膜５がチャネル領域
５ｃとなり、その他の多結晶シリコン膜５がソース領域
５ｓ及びドレイン領域５ｄとなる。ストッパ６が形成さ
れた多結晶シリコン膜５上には、酸化シリコン膜７及び
窒化シリコン膜８が積層される。この酸化シリコン膜７
及び窒化シリコン膜８は、ソース領域５ｓ及びドレイン
領域５ｄを含む多結晶シリコン膜５を保護する層間絶縁
膜となる。
等の絶縁材料からなるストッパ６が配置される。このス
トッパ６に被われた多結晶シリコン膜５がチャネル領域
５ｃとなり、その他の多結晶シリコン膜５がソース領域
５ｓ及びドレイン領域５ｄとなる。ストッパ６が形成さ
れた多結晶シリコン膜５上には、酸化シリコン膜７及び
窒化シリコン膜８が積層される。この酸化シリコン膜７
及び窒化シリコン膜８は、ソース領域５ｓ及びドレイン
領域５ｄを含む多結晶シリコン膜５を保護する層間絶縁
膜となる。
【０００４】ソース領域５ｓ及びドレイン領域５ｄ上の
酸化シリコン膜７及び窒化シリコン膜８の所定箇所に
は、コンタクトホール９が形成される。このコンタクト
ホール９部分に、ソース領域５ｓ及びドレイン領域５ｄ
に接続されるソース電極１０ｓ及びドレイン電極１０ｄ
が配置される。ソース電極１０ｓ及びドレイン電極１０
ｄが配置された窒化シリコン膜８上には、可視光に対し
て透明なアクリル樹脂層１１が積層される。このアクリ
ル樹脂層１１は、ゲート電極２やストッパ６により生じ
る凹凸を埋めて表面を平坦化する。
酸化シリコン膜７及び窒化シリコン膜８の所定箇所に
は、コンタクトホール９が形成される。このコンタクト
ホール９部分に、ソース領域５ｓ及びドレイン領域５ｄ
に接続されるソース電極１０ｓ及びドレイン電極１０ｄ
が配置される。ソース電極１０ｓ及びドレイン電極１０
ｄが配置された窒化シリコン膜８上には、可視光に対し
て透明なアクリル樹脂層１１が積層される。このアクリ
ル樹脂層１１は、ゲート電極２やストッパ６により生じ
る凹凸を埋めて表面を平坦化する。
【０００５】ソース電極１０ｓ上のアクリル樹脂層１１
には、コンタクトホール１２が形成される。そして、こ
のコンタクトホール１２を通してアルミニウム配線１０
に接続されるＩＴＯ（酸化インジウムすず）等からなる
透明電極１３が、アクリル樹脂層１１上に広がるように
配置される。この透明電極１３が、液晶表示パネルの表
示電極を構成する。
には、コンタクトホール１２が形成される。そして、こ
のコンタクトホール１２を通してアルミニウム配線１０
に接続されるＩＴＯ（酸化インジウムすず）等からなる
透明電極１３が、アクリル樹脂層１１上に広がるように
配置される。この透明電極１３が、液晶表示パネルの表
示電極を構成する。
【０００６】以上の薄膜トランジスタは、表示電極と共
に透明基板１上に複数個が行列配置され、ゲート電極２
に印加される走査制御信号に応答して、ドレイン電極１
０ｄに供給される映像情報を表示電極にそれぞれ印加す
る。ところで、多結晶シリコン膜５は、薄膜トランジス
タの活性領域として機能するように、結晶粒径が十分な
大きさに形成される。多結晶シリコン膜５の結晶粒径を
大きく形成する方法としては、エキシマレーザーを用い
たレーザーアニール法が知られている。このレーザーア
ニール法は、ゲート絶縁膜となる酸化シリコン膜４上に
非晶質状態のシリコンを積層し、そのシリコンにエキシ
マレーザーを照射してシリコンを一旦融解させることに
より、シリコンを結晶化させるものである。このような
レーザーアニール法を用いれば、透明基板１の温度を高
くする必要がないため、透明基板１として融点の低いガ
ラス基板を採用できるようになる。
に透明基板１上に複数個が行列配置され、ゲート電極２
に印加される走査制御信号に応答して、ドレイン電極１
０ｄに供給される映像情報を表示電極にそれぞれ印加す
る。ところで、多結晶シリコン膜５は、薄膜トランジス
タの活性領域として機能するように、結晶粒径が十分な
大きさに形成される。多結晶シリコン膜５の結晶粒径を
大きく形成する方法としては、エキシマレーザーを用い
たレーザーアニール法が知られている。このレーザーア
ニール法は、ゲート絶縁膜となる酸化シリコン膜４上に
非晶質状態のシリコンを積層し、そのシリコンにエキシ
マレーザーを照射してシリコンを一旦融解させることに
より、シリコンを結晶化させるものである。このような
レーザーアニール法を用いれば、透明基板１の温度を高
くする必要がないため、透明基板１として融点の低いガ
ラス基板を採用できるようになる。
【０００７】
【発明が解決しようとする課題】活性層となるシリコン
膜５は、ゲート電極２によって生じる段差を跨るように
して積層される。このとき、ゲート電極２は、断面が台
形状に形成されているものの、この段差部分において多
結晶シリコン膜５の段切れが生じやすくなっている。即
ち、ゲート電極２として用いるクロム（Ｃｒ）は熱放熱
性が高く、逆にガラス基板１は放熱性が悪いので、多結
晶シリコン膜をエキシマレーザで加熱・溶融した後再結
晶化するときに、ゲート電極２上の多結晶シリコン膜５
と基板１上の多結晶シリコン膜５とでは再結晶化の速度
が異なり、これらの差が、多結晶シリコンの粒径に差を
生じさせ、ゲート電極２の側壁近傍で多結晶シリコン膜
５を段切れさせるものと考えられる。このため、チャネ
ル領域５ｃとソース・ドレイン領域５ｓ、５ｄとの導通
が途切れることにより、薄膜トランジスタの製造歩留ま
りを大きく低下させる要因になっていた。
膜５は、ゲート電極２によって生じる段差を跨るように
して積層される。このとき、ゲート電極２は、断面が台
形状に形成されているものの、この段差部分において多
結晶シリコン膜５の段切れが生じやすくなっている。即
ち、ゲート電極２として用いるクロム（Ｃｒ）は熱放熱
性が高く、逆にガラス基板１は放熱性が悪いので、多結
晶シリコン膜をエキシマレーザで加熱・溶融した後再結
晶化するときに、ゲート電極２上の多結晶シリコン膜５
と基板１上の多結晶シリコン膜５とでは再結晶化の速度
が異なり、これらの差が、多結晶シリコンの粒径に差を
生じさせ、ゲート電極２の側壁近傍で多結晶シリコン膜
５を段切れさせるものと考えられる。このため、チャネ
ル領域５ｃとソース・ドレイン領域５ｓ、５ｄとの導通
が途切れることにより、薄膜トランジスタの製造歩留ま
りを大きく低下させる要因になっていた。
【０００８】そこで本発明は、ゲート電極側部で多結晶
シリコン膜が段切れしないようにすることを目的とす
る。
シリコン膜が段切れしないようにすることを目的とす
る。
【０００９】
【課題を解決するための手段】本発明の薄膜トランジス
タは、基板と、前記基板の表面に配置されるゲート電極
と、前記基板上に前記ゲート電極を被って積層されるゲ
ート絶縁膜と、前記ゲート電極を跨って前記ゲート絶縁
膜上に積層される半導体膜と、前記半導体膜上に積層さ
れる層間絶縁膜と、を備え、前記ゲート電極は、前記基
板に接する側で幅を広くすると共に、前記ゲート電極
は、その側壁と基板とが成す角度が少なくとも２０度以
下の角度を有することを特徴としている。
タは、基板と、前記基板の表面に配置されるゲート電極
と、前記基板上に前記ゲート電極を被って積層されるゲ
ート絶縁膜と、前記ゲート電極を跨って前記ゲート絶縁
膜上に積層される半導体膜と、前記半導体膜上に積層さ
れる層間絶縁膜と、を備え、前記ゲート電極は、前記基
板に接する側で幅を広くすると共に、前記ゲート電極
は、その側壁と基板とが成す角度が少なくとも２０度以
下の角度を有することを特徴としている。
【００１０】本発明によれば、ゲート電極の側壁をなだ
らかにしたことにより、多結晶シリコン膜の段差被覆性
が改善され、、また放熱性の高いゲート電極から放熱性
の悪い基板表面までがなだらかに形成されることに伴っ
て、再結晶化時の多結晶シリコン膜の温度分布の差がな
だらかになる。これにより、多結晶シリコン膜の段切れ
の発生を低減することができる。
らかにしたことにより、多結晶シリコン膜の段差被覆性
が改善され、、また放熱性の高いゲート電極から放熱性
の悪い基板表面までがなだらかに形成されることに伴っ
て、再結晶化時の多結晶シリコン膜の温度分布の差がな
だらかになる。これにより、多結晶シリコン膜の段切れ
の発生を低減することができる。
【００１１】
【発明の実施の形態】図１（Ａ）は、本発明の薄膜トラ
ンジスタの構造を示す断面図、同じく図１（Ｂ）は、ゲ
ート電極の拡大断面図である。ノンアルカリガラス等の
透明基板２１の表面にクロム（Ｃｒ）などの高融点金属
から成るゲート電極２２が配置される。このゲート電極
２２は、断面が透明基板２１側で広くなる台形状を成
し、トランジスタの形成領域を横切るように延在され
る。ここで、ゲート電極２１の断面形状は、図１（Ｂ）
に示すように側壁と底面（透明基板２１の表面）との交
差角度θが２０°以下であり、膜厚が７００〜１３００
Å程度である。膜厚の上限は、結晶粒径の差が小さくな
るようにできるだけ小さい方が好ましく、膜厚の下限
は、ゲート電極２２が持つ抵抗値（配線抵抗）が小さく
なるようにできるだけ大きいことが好ましい。
ンジスタの構造を示す断面図、同じく図１（Ｂ）は、ゲ
ート電極の拡大断面図である。ノンアルカリガラス等の
透明基板２１の表面にクロム（Ｃｒ）などの高融点金属
から成るゲート電極２２が配置される。このゲート電極
２２は、断面が透明基板２１側で広くなる台形状を成
し、トランジスタの形成領域を横切るように延在され
る。ここで、ゲート電極２１の断面形状は、図１（Ｂ）
に示すように側壁と底面（透明基板２１の表面）との交
差角度θが２０°以下であり、膜厚が７００〜１３００
Å程度である。膜厚の上限は、結晶粒径の差が小さくな
るようにできるだけ小さい方が好ましく、膜厚の下限
は、ゲート電極２２が持つ抵抗値（配線抵抗）が小さく
なるようにできるだけ大きいことが好ましい。
【００１２】ゲート電極２２が配置された透明基板２１
上には、ゲート電極２２を被うようにして窒化シリコン
膜２３が、５００〜１５００Åの膜厚で積層される。こ
の窒化シリコン膜２３は、透明基板２１からの不純物イ
オンの析出を阻止するものである。そして、窒化シリコ
ン膜２３上には、酸化シリコン膜２４が、１０００〜２
０００Åの膜厚に積層される。これらの窒化シリコン膜
２３及び酸化シリコン膜２４によりゲート絶縁膜が構成
される。
上には、ゲート電極２２を被うようにして窒化シリコン
膜２３が、５００〜１５００Åの膜厚で積層される。こ
の窒化シリコン膜２３は、透明基板２１からの不純物イ
オンの析出を阻止するものである。そして、窒化シリコ
ン膜２３上には、酸化シリコン膜２４が、１０００〜２
０００Åの膜厚に積層される。これらの窒化シリコン膜
２３及び酸化シリコン膜２４によりゲート絶縁膜が構成
される。
【００１３】窒化シリコン膜２３及び酸化シリコン膜２
４からなるゲート絶縁膜上には、ゲート電極２１に重な
るようにして、活性領域となる半導体膜としての多結晶
シリコン膜２５が積層される。この多結晶シリコン膜２
５は、ゲート電極２２を跨ぐようにして、島状に形成さ
れる。そして、多結晶シリコン膜２５上には、酸化シリ
コンからなるストッパ２６が配置される。このストッパ
２６に被われた多結晶シリコン膜２５がチャネル領域２
５ｃとなり、その他の多結晶シリコン膜２５がソース領
域２５ｓ及びドレイン領域２５ｄとなる。ストッパ２６
が形成された多結晶シリコン膜２５上には、酸化シリコ
ン膜２７及び窒化シリコン膜２８の２層からなる層間絶
縁膜が積層される。酸化シリコン膜２７は、多結晶シリ
コン膜２５と窒化シリコン膜２８との接触を防止し、窒
化シリコン膜２８は、製造過程において、多結晶シリコ
ン膜２５に対して水素イオンを供給する。
４からなるゲート絶縁膜上には、ゲート電極２１に重な
るようにして、活性領域となる半導体膜としての多結晶
シリコン膜２５が積層される。この多結晶シリコン膜２
５は、ゲート電極２２を跨ぐようにして、島状に形成さ
れる。そして、多結晶シリコン膜２５上には、酸化シリ
コンからなるストッパ２６が配置される。このストッパ
２６に被われた多結晶シリコン膜２５がチャネル領域２
５ｃとなり、その他の多結晶シリコン膜２５がソース領
域２５ｓ及びドレイン領域２５ｄとなる。ストッパ２６
が形成された多結晶シリコン膜２５上には、酸化シリコ
ン膜２７及び窒化シリコン膜２８の２層からなる層間絶
縁膜が積層される。酸化シリコン膜２７は、多結晶シリ
コン膜２５と窒化シリコン膜２８との接触を防止し、窒
化シリコン膜２８は、製造過程において、多結晶シリコ
ン膜２５に対して水素イオンを供給する。
【００１４】層間絶縁膜には、多結晶シリコン膜２５に
達するコンタクトホール２９が設けられる。そして、こ
のコンタクトホール２９部分に、ドレイン領域２５ｄに
接続されるドレイン電極３０が配置される。また、窒化
シリコン膜２８上には、ドレイン電極３０を被って表面
を平坦にするアクリル樹脂層３１が積層される。さら
に、アクリル樹脂層３１にソース領域２５ｓに達するコ
ンタクトホール３２が設けられ、ソース領域２５ｓに接
続される透明電極３３が、アクリル樹脂層３１上に広が
るように配置される。この透明電極３３は、例えばＩＴ
Ｏ（酸化インジウムすず）から成る。
達するコンタクトホール２９が設けられる。そして、こ
のコンタクトホール２９部分に、ドレイン領域２５ｄに
接続されるドレイン電極３０が配置される。また、窒化
シリコン膜２８上には、ドレイン電極３０を被って表面
を平坦にするアクリル樹脂層３１が積層される。さら
に、アクリル樹脂層３１にソース領域２５ｓに達するコ
ンタクトホール３２が設けられ、ソース領域２５ｓに接
続される透明電極３３が、アクリル樹脂層３１上に広が
るように配置される。この透明電極３３は、例えばＩＴ
Ｏ（酸化インジウムすず）から成る。
【００１５】以上の薄膜トランジスタにおいては、ゲー
ト電極２２側壁の角度θを２０度以下としたことによ
り、ゲート電極２２の側壁における多結晶シリコン膜２
５の段切れを大幅に低減することができた。測定によれ
ば、角度θが４５度以上の角度でもって構成した従来の
場合と比較して、多結晶シリコン膜２５の接触不良に起
因する不良率が、約３０％から約１％に低減された。
ト電極２２側壁の角度θを２０度以下としたことによ
り、ゲート電極２２の側壁における多結晶シリコン膜２
５の段切れを大幅に低減することができた。測定によれ
ば、角度θが４５度以上の角度でもって構成した従来の
場合と比較して、多結晶シリコン膜２５の接触不良に起
因する不良率が、約３０％から約１％に低減された。
【００１６】図２（ａ）〜（ｃ）及び図３（ｄ）〜
（ｆ）は、本発明の薄膜トランジスタの製造方法を説明
する工程別の断面図である。これらの図においては、図
１と同一部分を示している。 （ａ）第１工程 絶縁性の透明基板２１上に、クロムやモリブデン等の高
融点金属をスパッタ法により７００〜１３００Åの膜厚
に積層し、高融点金属膜３４を形成する。この高融点金
属膜３４の上にレジストマスク３５を形成し、該レジス
トマスク３５によって高融点金属膜２４を所定の形状に
パターニングし、ゲート電極２２を形成する。このパタ
ーニング処理では、硝酸系のウェットエッチャントを用
いたテーパーエッチングによって、ゲート電極２２の断
面が透明基板２１側で広がるテーパー形状に形成され
る。このとき、ゲート電極２２の側壁と底面（透明基板
２１の表面）との交差角度は、２０°以下とする。テー
パーエッチングの方法としては、エッチングマスクとな
るレジストマスク３５と高融点金属膜３４との密着性を
低下させる方法、高融点金属膜３４の表面にエッチング
レートの速い膜を形成しておく方法などがあげられる
（図２（Ａ）参照）。 （ｂ）第２工程 透明基板２１上に、プラズマＣＶＤ法により窒化シリコ
ンを５００〜１５００Åの膜厚に積層する。これによ
り、透明基板２１からの不純物イオンの析出を阻止する
窒化シリコン膜２３が形成される。続いて、窒化シリコ
ン膜２３上に、プラズマＣＶＤ法により酸化シリコンを
１０００〜２０００Åの膜厚に積層する。これにより、
窒化シリコン膜２３と共にゲート絶縁膜となる酸化シリ
コン膜２４が形成される。そして、酸化シリコン膜２３
上に、プラズマＣＶＤ法によりシリコンを４００〜８０
０Åの膜厚に積層し、非晶質のシリコン膜２５'を形成
する。以上の窒化シリコン膜２３、酸化シリコン膜２４
及び非晶質シリコン膜２５'は、同一装置により連続し
て形成することができる。さらに、エキシマレーザーを
シリコン膜２５'に照射し、非晶質状態のシリコンが融
解するまで加熱する。これにより、シリコンが結晶化
し、多結晶シリコン膜２５となる（図２（Ｂ）参照）。 （ｃ）第３工程 多結晶シリコン膜２５上に酸化シリコンを１０００〜２
０００Åの膜厚に積層し、酸化シリコン膜３６を形成す
る。そして、この酸化シリコン膜３６をゲート電極２２
の形状に合わせてパターニングし、ゲート電極２２に重
なるストッパ２６を形成する。このストッパ２６の形成
においては、酸化シリコン膜３６を被ってレジスト層を
形成し、そのレジスト層を透明基板２１側からゲート電
極２２をマスクとして露光することにより、マスクずれ
をなくすことができる（図２（Ｃ）参照）。 （ｄ）第４工程 ストッパ２６が形成された多結晶シリコン膜２５に対
し、形成すべきトランジスタのタイプに対応するＰ型あ
るいはＮ型のイオンを注入する。即ち、Ｐチャネル型の
トランジスタを形成する場合には、ボロン等のＰ型イオ
ンを注入し、Ｎチャネル型のトランジスタを形成する場
合には、リン等のＮ型イオンを注入する。この注入によ
り、ストッパ２６で被われた領域を除いて多結晶シリコ
ン膜２５にＰ型あるいはＮ型の導電性を示す領域が形成
される。これらの領域が、ストッパ２６の両側でソース
領域２５ｓ及びドレイン領域２５ｄとなる（図２（Ｄ）
参照）。 （ｅ）第５工程 ソース領域２５ｓ及びドレイン領域２５ｄが形成された
多結晶シリコン膜２５にエキシマレーザーを照射し、シ
リコンが融解しない程度に加熱する。これにより、ソー
ス領域２５ｓ及びドレイン領域２５ｄ内の不純物イオン
が活性化される。そして、ストッパ２６（ゲート電極２
２）の両側に所定の幅を残して多結晶シリコン膜２５を
島状にパターニングし、トランジスタを分離独立させる
（図３（Ａ）参照）。 （ｆ）第６工程 多結晶シリコン膜２５上にプラズマＣＶＤ法により酸化
シリコンを１０００〜２０００Åの膜厚に積層し、連続
して、窒化シリコンを２０００〜３０００Åの膜厚に積
層する。これにより、酸化シリコン膜２７及び窒化シリ
コン膜２８の２層からなる層間絶縁膜が形成される。酸
化シリコン膜２７及び窒化シリコン膜２８を形成した
後、窒素雰囲気中で３５０〜４５０℃程度で加熱し、窒
化シリコン膜２８内に含まれる水素イオンを多結晶シリ
コン膜２５へ導入する。ソース領域２５ｓ及びドレイン
領域２５ｄに対応して、酸化シリコン膜２７及び窒化シ
リコン膜２８を貫通するコンタクトホール２９を形成す
る（図３（Ｂ）参照）。 （ｇ）第７工程 層間絶縁膜に形成したコンタクトホール２９部分に、ア
ルミニウム等の金属からなるドレイン電極３０を形成す
る。このドレイン電極３０の形成は、例えば、コンタク
トホール２９が形成された窒化シリコン膜２８上にスパ
ッタリングしたアルミニウムをパターニングすることで
形成される（図３（Ｃ）参照）。 （ｈ）第８工程 続いて、ドレイン電極３０が形成された窒化シリコン膜
２８上にアクリル樹脂溶液を塗布し、焼成してアクリル
樹脂層３１を形成する。このアクリル樹脂層３１は、ス
トッパ２６やドレイン電極３０による凹凸を埋めて表面
を平坦化する。さらに、ソース領域２５ｓ上にアクリル
樹脂層３１を貫通するコンタクトホール３２を形成し、
このコンタクトホール３２部分に、ソース領域２５ｓに
接続されるＩＴＯ等からなる透明電極３３を形成する。
この透明電極３３の形成は、例えば、コンタクトホール
３２が形成されたアクリル樹脂層３１上にスパッタリン
グしたＩＴＯをパターニングすることで形成される（図
１参照）。
（ｆ）は、本発明の薄膜トランジスタの製造方法を説明
する工程別の断面図である。これらの図においては、図
１と同一部分を示している。 （ａ）第１工程 絶縁性の透明基板２１上に、クロムやモリブデン等の高
融点金属をスパッタ法により７００〜１３００Åの膜厚
に積層し、高融点金属膜３４を形成する。この高融点金
属膜３４の上にレジストマスク３５を形成し、該レジス
トマスク３５によって高融点金属膜２４を所定の形状に
パターニングし、ゲート電極２２を形成する。このパタ
ーニング処理では、硝酸系のウェットエッチャントを用
いたテーパーエッチングによって、ゲート電極２２の断
面が透明基板２１側で広がるテーパー形状に形成され
る。このとき、ゲート電極２２の側壁と底面（透明基板
２１の表面）との交差角度は、２０°以下とする。テー
パーエッチングの方法としては、エッチングマスクとな
るレジストマスク３５と高融点金属膜３４との密着性を
低下させる方法、高融点金属膜３４の表面にエッチング
レートの速い膜を形成しておく方法などがあげられる
（図２（Ａ）参照）。 （ｂ）第２工程 透明基板２１上に、プラズマＣＶＤ法により窒化シリコ
ンを５００〜１５００Åの膜厚に積層する。これによ
り、透明基板２１からの不純物イオンの析出を阻止する
窒化シリコン膜２３が形成される。続いて、窒化シリコ
ン膜２３上に、プラズマＣＶＤ法により酸化シリコンを
１０００〜２０００Åの膜厚に積層する。これにより、
窒化シリコン膜２３と共にゲート絶縁膜となる酸化シリ
コン膜２４が形成される。そして、酸化シリコン膜２３
上に、プラズマＣＶＤ法によりシリコンを４００〜８０
０Åの膜厚に積層し、非晶質のシリコン膜２５'を形成
する。以上の窒化シリコン膜２３、酸化シリコン膜２４
及び非晶質シリコン膜２５'は、同一装置により連続し
て形成することができる。さらに、エキシマレーザーを
シリコン膜２５'に照射し、非晶質状態のシリコンが融
解するまで加熱する。これにより、シリコンが結晶化
し、多結晶シリコン膜２５となる（図２（Ｂ）参照）。 （ｃ）第３工程 多結晶シリコン膜２５上に酸化シリコンを１０００〜２
０００Åの膜厚に積層し、酸化シリコン膜３６を形成す
る。そして、この酸化シリコン膜３６をゲート電極２２
の形状に合わせてパターニングし、ゲート電極２２に重
なるストッパ２６を形成する。このストッパ２６の形成
においては、酸化シリコン膜３６を被ってレジスト層を
形成し、そのレジスト層を透明基板２１側からゲート電
極２２をマスクとして露光することにより、マスクずれ
をなくすことができる（図２（Ｃ）参照）。 （ｄ）第４工程 ストッパ２６が形成された多結晶シリコン膜２５に対
し、形成すべきトランジスタのタイプに対応するＰ型あ
るいはＮ型のイオンを注入する。即ち、Ｐチャネル型の
トランジスタを形成する場合には、ボロン等のＰ型イオ
ンを注入し、Ｎチャネル型のトランジスタを形成する場
合には、リン等のＮ型イオンを注入する。この注入によ
り、ストッパ２６で被われた領域を除いて多結晶シリコ
ン膜２５にＰ型あるいはＮ型の導電性を示す領域が形成
される。これらの領域が、ストッパ２６の両側でソース
領域２５ｓ及びドレイン領域２５ｄとなる（図２（Ｄ）
参照）。 （ｅ）第５工程 ソース領域２５ｓ及びドレイン領域２５ｄが形成された
多結晶シリコン膜２５にエキシマレーザーを照射し、シ
リコンが融解しない程度に加熱する。これにより、ソー
ス領域２５ｓ及びドレイン領域２５ｄ内の不純物イオン
が活性化される。そして、ストッパ２６（ゲート電極２
２）の両側に所定の幅を残して多結晶シリコン膜２５を
島状にパターニングし、トランジスタを分離独立させる
（図３（Ａ）参照）。 （ｆ）第６工程 多結晶シリコン膜２５上にプラズマＣＶＤ法により酸化
シリコンを１０００〜２０００Åの膜厚に積層し、連続
して、窒化シリコンを２０００〜３０００Åの膜厚に積
層する。これにより、酸化シリコン膜２７及び窒化シリ
コン膜２８の２層からなる層間絶縁膜が形成される。酸
化シリコン膜２７及び窒化シリコン膜２８を形成した
後、窒素雰囲気中で３５０〜４５０℃程度で加熱し、窒
化シリコン膜２８内に含まれる水素イオンを多結晶シリ
コン膜２５へ導入する。ソース領域２５ｓ及びドレイン
領域２５ｄに対応して、酸化シリコン膜２７及び窒化シ
リコン膜２８を貫通するコンタクトホール２９を形成す
る（図３（Ｂ）参照）。 （ｇ）第７工程 層間絶縁膜に形成したコンタクトホール２９部分に、ア
ルミニウム等の金属からなるドレイン電極３０を形成す
る。このドレイン電極３０の形成は、例えば、コンタク
トホール２９が形成された窒化シリコン膜２８上にスパ
ッタリングしたアルミニウムをパターニングすることで
形成される（図３（Ｃ）参照）。 （ｈ）第８工程 続いて、ドレイン電極３０が形成された窒化シリコン膜
２８上にアクリル樹脂溶液を塗布し、焼成してアクリル
樹脂層３１を形成する。このアクリル樹脂層３１は、ス
トッパ２６やドレイン電極３０による凹凸を埋めて表面
を平坦化する。さらに、ソース領域２５ｓ上にアクリル
樹脂層３１を貫通するコンタクトホール３２を形成し、
このコンタクトホール３２部分に、ソース領域２５ｓに
接続されるＩＴＯ等からなる透明電極３３を形成する。
この透明電極３３の形成は、例えば、コンタクトホール
３２が形成されたアクリル樹脂層３１上にスパッタリン
グしたＩＴＯをパターニングすることで形成される（図
１参照）。
【００１７】以上の第１乃至第８工程により、図１に示
す構造を有するボトムゲート型の薄膜トランジスタが形
成される。
す構造を有するボトムゲート型の薄膜トランジスタが形
成される。
【００１８】
【発明の効果】本発明によれば、ゲート電極の側壁の傾
きをなだらかにしたことにより、多結晶シリコン膜２５
の段切れ不良率を大幅に低減することができる。従っ
て、製造歩留まりの向上と共に、信頼性の向上が望め
る。
きをなだらかにしたことにより、多結晶シリコン膜２５
の段切れ不良率を大幅に低減することができる。従っ
て、製造歩留まりの向上と共に、信頼性の向上が望め
る。
【図１】本発明の薄膜トランジスタの構造を示す断面図
である。
である。
【図２】本発明の薄膜トランジスタの製造方法を示す断
面図である。
面図である。
【図３】本発明の薄膜トランジスタの製造方法を示す断
面図である。
面図である。
【図４】従来の薄膜トランジスタの構造を示す断面図で
ある。
ある。
１、２１ 透明基板 ２、２２ ゲート電極 ３、８、２３、２８ 窒化シリコン膜 ４、７、２４、２７ 酸化シリコン膜 ５、２５ 多結晶シリコン膜 ５ｃ、２５ｃ チャネル領域 ５ｓ、２５ｓ ソース領域 ５ｄ、２５ｄ ドレイン領域 ６、２６ ストッパ ９、１２、２９、３２ コンタクトホール １０ｓ、３０ｓ ソース電極 １０ｄ、３０ｄ ドレイン電極 １１、３１ アクリル樹脂層 １２、３３ 透明電極
Claims (2)
- 【請求項１】 絶縁性の基板と、前記基板の表面に配置
されるゲート電極と、前記基板上に前記ゲート電極を被
って積層されるゲート絶縁膜と、前記ゲート電極を跨っ
て前記ゲート絶縁膜上に積層される半導体膜と、前記半
導体膜上に積層される層間絶縁膜と、を備え、 前記ゲート電極は、前記基板に接する側で幅を広くして
その側壁が傾斜すると共に、前記基板表面と前記ゲート
電極の側壁とが成す角度が２０度以下であることを特徴
とする薄膜トランジスタ。 - 【請求項２】 前記ゲート電極は、８００〜１２００Å
の膜厚を有する事を特徴とする請求項１に記載の薄膜ト
ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27277197A JPH11111997A (ja) | 1997-10-06 | 1997-10-06 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27277197A JPH11111997A (ja) | 1997-10-06 | 1997-10-06 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11111997A true JPH11111997A (ja) | 1999-04-23 |
Family
ID=17518523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27277197A Pending JPH11111997A (ja) | 1997-10-06 | 1997-10-06 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11111997A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016219802A (ja) * | 2015-05-14 | 2016-12-22 | エルジー ディスプレイ カンパニー リミテッド | 薄膜トランジスタ及びそれを含む表示装置のバックプレーン基板 |
-
1997
- 1997-10-06 JP JP27277197A patent/JPH11111997A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016219802A (ja) * | 2015-05-14 | 2016-12-22 | エルジー ディスプレイ カンパニー リミテッド | 薄膜トランジスタ及びそれを含む表示装置のバックプレーン基板 |
| US10636888B2 (en) | 2015-05-14 | 2020-04-28 | Lg Display Co., Ltd. | Thin film transistor and backplane substrate of a display device including the same |
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