JPH11109414A - 液晶表示装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 アクティブマトリクス方式の液晶表示装置の
画素表示電極の寄生容量を低減する。 【解決手段】 透明基板１上に行走査線２及び列信号線
１２が互いに交差するように配置され、その交点に、ス
イッチング素子としての薄膜トランジスタが形成され
る。画素表示電極１５'を形成する際、エッチングマス
クとなるレジストパターン２７の端部を行走査線２また
は列信号線１２に重なるように形成する。レジストパタ
ーン２７と行走査線２または列信号線１２とが重なる幅
ｄ１は、エッチング処理の際に画素表示電極１５'の側
壁がエッチングされて後退する幅ｄ２よりも狭くなるよ
うに設定している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アクティブマトリ
クス方式の液晶表示装置の製造方法、特に、画素表示電
極の形成方法に関する。

【０００２】

【従来の技術】アクティブマトリクス方式の液晶表示装
置は、複数の表示画素が基板上に行列配置され、各行毎
に行走査線が配置されると共に、各列毎に列信号線が配
置される。各表示画素は、液晶に印加する電界を制御す
る画素表示電極と、スイッチング素子として働く薄膜ト
ランジスタとを有している。そして、各薄膜トランジス
タが、各列信号線に与えられる映像信号を行走査線の選
択制御に応答して各画素表示電極に伝えるように構成さ
れる。

【０００３】図７は、アクティブマトリクス方式の液晶
表示装置の薄膜トランジスタ部分を示す平面図であり、
図８は、図７のＸ−Ｘ線の断面図である。絶縁性の透明
基板１の表面に、タングステンやクロム等の高融点金属
からなる行走査線２が、一定の間隔で行方向に延在して
配置される。ゲート電極３は、行走査線２に連続し、後
述する列信号線１２に隣接して配置される。このゲート
電極３の断面は、透明基板１側で幅を広くする台形状を
成している。行走査線２及びゲート電極３が配置された
透明基板１上には、窒化シリコン膜４を介して酸化シリ
コン膜５が積層される。窒化シリコン膜４は、透明基板
１に含まれる不純物が後述する活性領域に浸入するのを
阻止し、酸化シリコン膜５は、ゲート絶縁膜として働
く。酸化シリコン膜５上には、ゲート電極３を横断して
多結晶シリコン膜６が積層される。この多結晶シリコン
膜６が、薄膜トランジスタの活性領域となる。

【０００４】多結晶シリコン膜６上には、酸化シリコン
等の絶縁材料からなるストッパ７が配置される。このス
トッパ７に被われた多結晶シリコン膜６がチャネル領域
６ｃとなり、その他の多結晶シリコン膜６がソース領域
６ｓ及びドレイン領域６ｄとなる。ストッパ７が形成さ
れた多結晶シリコン膜６上には、酸化シリコン膜８及び
窒化シリコン膜９が積層される。この酸化シリコン膜８
及び窒化シリコン膜９は、ソース領域６ｓ及びドレイン
領域６ｄを含む多結晶シリコン膜６を保護する層間絶縁
膜となる。

【０００５】ソース領域６ｓ及びドレイン領域６ｄ上の
酸化シリコン膜８及び窒化シリコン膜９の所定箇所に
は、コンタクトホール１０が形成される。このコンタク
トホール１０部分に、ソース領域６ｓ及びドレイン領域
６ｄに接続されるソース電極１１ｓ及びドレイン電極１
１ｄが配置される。ドレイン電極１１ｄは、行走査線２
と交差する方向、即ち、列方向に延在して配置され、列
信号線１２を構成する。ソース電極１１ｓ及びドレイン
電極１１ｄが配置された窒化シリコン膜９上には、可視
光に対して透明なアクリル樹脂層１３が積層される。こ
のアクリル樹脂層１３は、ゲート電極３やストッパ７に
より生じる凹凸を埋めて表面を平坦化する。

【０００６】ソース電極１１ｓ上のアクリル樹脂層１３
には、コンタクトホール１２が形成される。そして、こ
のコンタクトホール１２を通してソース電極１１ｓに接
続されるＩＴＯ（酸化インジウムすず）等からなる画素
表示電極１５が、アクリル樹脂層１３上に広がり、それ
ぞれ端部が行走査線２及び列信号線１２に重なるように
配置される。この画素表示電極１５が、液晶表示装置の
画素表示電極を構成する。

【０００７】以上の薄膜トランジスタは、表示電極と共
に透明基板１上に複数個が行列配置され、行走査線２に
印加される走査制御信号に応答して、列信号線１２に供
給される映像情報を表示電極にそれぞれ印加する。

【０００８】

【発明が解決しようとする課題】画素表示電極１５を行
走査線２または列信号線１２に重畳して配置した場合、
画素表示電極１５と行走査線２または列信号線１２との
間に容量が形成される。このため、画素表示電極１５の
寄生容量が増大し、列信号線１２に印加される映像情報
に対する電位変動の応答速度が劣化する。従って、映像
情報が高速で変化するとき、その変化に追従できず、表
示画面に残像が生じるおそれがある。

【０００９】また、画素表示電極１５を行走査線２及び
列信号線１２から離して配置した場合、画素表示電極１
５と行走査線２または列信号線１２との間に形成される
容量は小さくなるが、画素表示電極１５で被われていな
い領域が広くなる。画素表示電極である画素表示電極１
５で被われていない領域は、液晶に印加する電界を制御
できないため、このような領域が広くなることは、表示
装置としての表示能力の低下を招く。

【００１０】そこで本発明は、画素表示電極の寄生容量
を大きくすることなく、画素表示電極で被われない領域
を可能な限り狭くすることを目的とする。

【００１１】

【課題を解決するための手段】本発明の薄膜トランジス
タの製造方法は、基板の一主面上に行方向に連続する複
数の行走査線を形成する工程と、前記複数の行走査線と
交差して列方向に連続する複数の列信号線を形成する工
程と、前記複数の行走査線にゲートが接続されて前記複
数の列信号線にドレインが接続される複数の薄膜トラン
ジスタを前記複数の行走査線と前記複数の列信号線との
各交点に形成する工程と、前記複数の薄膜トランジスタ
のドレインにそれぞれ接続される複数の画素表示電極を
形成する工程と、を有するものであって、前記複数の画
素表示電極を形成する工程は、前記複数の行走査線、前
記複数の列信号線及び前記複数の薄膜トランジスタを被
って一様に導電膜を形成する第１の工程と、前記複数の
行走査線及び前記複数の列信号線の各間隙を被うと共
に、前記複数の行走査線あるいは前記複数の列信号線の
少なくとも一方に重なるマスクパターンを形成する第２
の工程と、前記導電膜を前記マスクパターンに応じて等
方的にエッチングする第３の工程と、を含み、前記マス
クパターンと前記複数の行走査線あるいは前記複数の列
信号線との重畳部の幅が、前記第３の工程で前記導電膜
が前記マスクパターンに平行な方向にエッチングされる
幅よりも狭く形成されることを特徴としている。

【００１２】本発明によれば、画素表示電極を形成する
ためのマスクパターンを行走査線または列信号線に重畳
させながらも、その重畳部分の幅をエッチングの際の側
壁のエッチング幅よりも狭くしたことで、画素表示電極
の完成時には、行走査線または列信号線との重畳部分が
なくなる。また、画素表示電極は、行走査線または列信
号線に重畳するマスクパターンに応じて形成されるもの
であり、重畳部分の幅とエッチングの際の側壁のエッチ
ング幅との差を小さくすることによって、画素表示電極
と行走査線または列信号線との間隙を最小とすることが
可能になる。

【００１３】

【発明の実施の形態】図１は、本発明の第１の実施形態
を説明する平面図であり、図２は、そのＸ−Ｘ線の断面
図である。これらの図において、アクリル樹脂層１３よ
りも下の部分の構造自体は、図７及び図８に示す構造と
同一である。透明基板１の表面に、複数の行走査線２が
配置され、この行走査線２に交差して複数の列信号線１
２が配置される。そして、行走査信号２と列信号線１２
との各交点に、ゲートが行走査線２に接続されてドレイ
ンが列信号線１２に接続された薄膜トランジスタが配置
される。この薄膜トランジスタは、行走査線２２に連続
するゲート電極２３、ゲート電極２３上にゲート絶縁膜
を介して積層される多結晶シリコン膜６及び多結晶シリ
コン膜６を被う層間絶縁膜より構成される。この薄膜ト
ランジスタは、行走査線２及び列信号線１２と共にアク
リル樹脂層１３によって被われる。

【００１４】本発明の特徴とするところは、アクリル樹
脂層１３上に画素表示電極１５'を形成する際、エッチ
ングマスクとなるレジストパターン２７の端部を行走査
線２または列信号線１２に重なるように形成することに
ある。このとき、レジストパターン２７と行走査線２ま
たは列信号線１２とが重なる幅ｄ１は、エッチング処理
の際に画素表示電極１５'の側壁がエッチングされて後
退する幅ｄ２よりも狭くなるように設定している。即
ち、酸系のエッチング液によりＩＴＯ膜をエッチングし
て画素表示電極１５'を形成する場合、エッチングが等
方的に進むため、エッチングマスクとなるレジストパタ
ーン２７よりも画素表示電極１５'は小さく形成され
る。この画素表示電極１５'とレジストパターン２７と
の差の分だけレジストパターン２７を行選択線２または
列信号線１２に重なるように形成することで、画素表示
電極１５'と行選択線２または列信号線１２との重なり
をなくし、かつ、画素表示電極１５'と行選択線２また
は列信号線１２との間隙を最小にすることができる。

【００１５】図３（ａ）〜（ｃ）及び図４（ｄ）〜
（ｆ）は、本発明の液晶表示装置の製造方法を説明する
工程別の断面図である。これらの図においては、図２と
同一部分を示している。 （ａ）第１工程 絶縁性の透明基板１上に、クロムやモリブデン等の高融
点金属をスパッタ法により積層し、高融点金属膜２１を
形成する。この高融点金属膜２１上に、所定の形状を有
するレジスト層２２を形成し、このレジスト層２２をマ
スクとしてエッチングすることで、行走査線２と共にゲ
ート電極３を形成する。このエッチング処理では、テー
パーエッチングによって、ゲート電極３の両端部が透明
基板１側で広くなるようなテーパー形状に形成される。 （ｂ）第２工程 透明基板１上に、プラズマＣＶＤ法により窒化シリコン
を積層し、連続して、酸化シリコンを積層する。これに
より、透明基板１からの不純物イオンの析出を阻止する
窒化シリコン膜４及びゲート絶縁膜となる酸化シリコン
膜５が形成される。そして、酸化シリコン膜５上に、同
じくプラズマＣＶＤ法によりシリコンを積層し、非晶質
のシリコン膜６'を形成する。そして、熱処理によって
シリコン膜２５'中の水素を膜外へ排出して水素濃度を
１％以下にした後、そのシリコン膜６'にエキシマレー
ザーを照射し、非晶質状態のシリコンが融解するまで加
熱する。これにより、シリコンが結晶化し、多結晶シリ
コン膜６となる。 （ｃ）第３工程 多結晶シリコン膜６上に酸化シリコンを積層し、酸化シ
リコン膜２３を形成する。この酸化シリコン膜２３上
に、ゲート電極３の形状に対応したレジストパターン２
４を形成し、このレジストパターン２４をマスクとして
酸化シリコン膜２３をエッチングすることにより、ゲー
ト電極３に重なるストッパ７を形成する。レジストパタ
ーン２４の形成においては、酸化シリコン膜２３を被っ
て形成したレジスト層を透明基板側からゲート電極３を
マスクとして露光することにより、マスクずれをなくす
ことができる。そして、ストッパ７が形成された多結晶
シリコン膜６に対し、形成すべきトランジスタのタイプ
に対応するＰ型あるいはＮ型のイオンを注入する。即
ち、Ｐチャネル型のトランジスタを形成する場合には、
ボロン等のＰ型イオンを注入し、Ｎチャネル型のトラン
ジスタを形成する場合には、リン等のＮ型イオンを注入
する。この注入により、ストッパ７で被われた領域を除
いて多結晶シリコン膜６にＰ型あるいはＮ型の導電性を
示す領域が形成される。これらの領域が、ストッパ７の
両側でソース領域６ｓ及びドレイン領域６ｄとなる。 （ｄ）第４工程 ソース領域６ｓ及びドレイン領域６ｄが形成された多結
晶シリコン膜６にエキシマレーザーを照射し、シリコン
が融解しない程度に加熱する。これにより、ソース領域
６ｓ及びドレイン領域６ｄ内の不純物イオンが活性化さ
れる。そして、ストッパ７（ゲート電極３）の両側に所
定の幅だけ広がるレジストパターン２５を形成し、この
レジストパターン２５をマスクとして多結晶シリコン膜
６をエッチングし、トランジスタを分離独立させる。 （ｅ）第５工程 多結晶シリコン膜６上にプラズマＣＶＤ法により酸化シ
リコンを積層し、連続して、窒化シリコンを積層する。
これにより、酸化シリコン膜８及び窒化シリコン膜９の
２層からなる層間絶縁膜が形成される。酸化シリコン膜
８及び窒化シリコン膜９を形成した後、窒素雰囲気中で
加熱し、窒化シリコン膜９内に含まれる水素を多結晶シ
リコン膜６へ導入する。これにより、多結晶シリコン膜
６内の結晶欠陥が水素で埋められる。水素による多結晶
シリコン膜６内の結晶欠陥の保障が完了した後には、ソ
ース領域６ｓ及びドレイン領域６ｄに対応して、酸化シ
リコン膜８及び窒化シリコン膜９を貫通するコンタクト
ホール１０を形成し、このコンタクトホール１０部分
に、アルミニウム等の金属からなるソース電極１１ｓ及
びドレイン電極１１ｄを形成する。このソース電極１１
ｓ及びドレイン電極１１ｄの形成は、例えば、コンタク
トホール１０が形成された窒化シリコン膜９上にスパッ
タリングしたアルミニウムをパターニングすることで形
成される。 （ｆ）第６工程 ソース電極１１ｓ及びドレイン電極１１ｄが形成された
窒化シリコン膜９上にアクリル樹脂溶液を塗布し、焼成
してアクリル樹脂層１３を形成する。このアクリル樹脂
層１３は、ストッパ７やソース電極１１ｓ、ドレイン電
極１１ｄによる凹凸を埋めて表面を平坦化する。そし
て、ソース電極１１ｓ上にアクリル樹脂層１３を貫通す
るコンタクトホール１４を形成する。

【００１６】コンタクトホール１４部分を被うように、
アクリル樹脂層１３上にスパッタ法によりＩＴＯを積層
し、ＩＴＯ膜２６形成する。このＩＴＯ膜２６は、例え
ば、約８００Åの膜厚に形成される。そして、ＩＴＯ膜
２６上に行走査線２及び列信号線１２（ドレイン電極１
１ｄ）部分を除いた領域を被うレジストパターン２７を
形成する。このレジストパターン２７は、次のエッチン
グ処理の際に画素表示電極１５'の側壁が後退する分よ
りも少ない幅だけ行走査線２及び列信号線１２（ドレイ
ン電極１１ｄ）に重なって形成される。この画素表示電
極１５'の形成においては、ＩＴＯ膜２６の膜厚が約８
００Åのとき、レジストパターン２７に対して１μｍ程
度後退することが確認されており、レジストパターン２
７と行走査線２あるいは列信号線１２との重なりの幅
は、最大で１μｍとすればよい。

【００１７】レジストパターン２７をマスクとしてＩＴ
Ｏ膜２６をエッチングし、画素表示電極１５'を形成す
る。この画素表示電極１５'の形成においては、酸系の
エッチング液を用いたウェットエッチングにより、レジ
ストパターン２７と行走査線２または列信号線１２との
重畳部分よりも広い幅でＩＴＯ膜２６がアクリル樹脂層
１３に平行な方向にエッチングされる。これにより、画
素表示電極１５'は、行走査線２及び列信号線１２に重
なることなく、かつ、行走査線２及び列信号線１２との
間隙を広くすることなく形成される。

【００１８】以上の第１乃至第６工程により、図２に示
す構造を有するボトムゲート型の薄膜トランジスタが形
成される。図５は、本発明の第２の実施形態を説明する
平面図であり、図６は、そのＸ−Ｘ線の断面図である。
これらの図においては、薄膜トランジスタをトップゲー
ト型とした場合を示している。

【００１９】絶縁性の透明基板３１の表面に、窒化シリ
コン膜３２及び酸化シリコン膜３３が積層される。窒化
シリコン膜３２は、透明基板３１に含まれるナトリウム
等の不純物イオンの析出を防止し、酸化シリコン膜３３
は、活性領域となる多結晶シリコン膜３４の積層を可能
にする。酸化シリコン膜３３上の所定の領域に、薄膜ト
ランジスタの活性領域となる半導体膜としての多結晶シ
リコン膜３４が積層される。

【００２０】多結晶シリコン膜３４が積層された酸化シ
リコン膜３３上に、ゲート絶縁膜となる酸化シリコン膜
３５が積層される。そして、酸化シリコン膜３５上に、
タングステンやクロム等の高融点金属からなる行走査線
３６が配置される。行走査線３６は、多結晶シリコン膜
３４に隣接して行方向に延在し、複数本が一定の間隔で
互いに平行に配置される。さらに、行走査線３６に連続
し、多結晶シリコン膜３４と交差してゲート電極３７が
配置される。このゲート電極３７に被われた多結晶シリ
コン膜３４がチャネル領域３４ｃとなり、その他の多結
晶シリコン膜３４がソース領域３４ｓ及びドレイン領域
３４ｄとなる。ゲート電極３７が配置された酸化シリコ
ン膜３５上に、酸化シリコン膜３８及び窒化シリコン膜
３９が積層される。この酸化シリコン膜３８及び窒化シ
リコン膜３９により、多結晶シリコン膜３４を保護する
層間絶縁膜が形成される。層間絶縁膜には、多結晶シリ
コン膜３４に達するコンタクトホール４０が設けられ、
ソース領域３４ｓ及びドレイン領域３４ｄに接続される
ソース電極４１ｓ及びドレイン電極４１ｄが配置され
る。この内、ドレイン電極４１ｄは、行走査線３６と交
差する方向に延在し、列信号線４２を構成する。

【００２１】窒化シリコン膜３９上に、ソース電極４１
ｓ及びドレイン電極４１ｄを被って表面を平坦にするア
クリル樹脂層４３が積層される。さらに、アクリル樹脂
層４１にソース電極４１ｓに達するコンタクトホール４
４が設けられ、ソース電極４１ｓに接続される画素表示
電極４５が、アクリル樹脂層４３上に広がるように配置
される。画素表示電極４５の形成においては、図１及び
図２の場合と同様に、端部が行走査線３６または列信号
線４２に重なるように形成されるレジストパターン５１
をエッチングマスクとして形成される。このとき、レジ
ストパターン５１と行走査線３６または列信号線４２と
が重なる幅ｄ１は、エッチング処理の際に画素表示電極
４５の側壁がエッチングされて後退する幅ｄ２よりも狭
く設定される。従って、画素表示電極４５と行選択線３
６または列信号線４２との重なりをなくし、かつ、画素
表示電極４５と行選択線３６または列信号線４２との間
隙を最小にすることができる。

【００２２】尚、上述の実施形態においては、薄膜トラ
ンジスタを被う平坦化層をアクリル樹脂で形成した場合
を例示したが、平坦化層は、アクリル樹脂の他にも光学
的に透明で表面を平坦化する材料であれば採用すること
ができる。例えば、塗布ガラス(SOG:Spin On Glass)等
を採用することができる。

【００２３】

【発明の効果】本発明によれば、画素表示電極と行走査
線あるいは列信号線との間に形成される容量を低減でき
ると共に、画素表示電極と行走査線あるいは列信号線と
の間隙を最小とすることができる。従って、画素表示電
極の寄生容量を低減して電極の電位変動の応答速度を向
上することができ、表示画面上に残像が表れるのを防止
することができる。同時に、画素表示電極で被われてい
ない領域が小さくなり、表示画面の画質の低下を防止す
ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を説明する平面図であ
る。

【図２】図１のＸ−Ｘ線の断面図である。

【図３】薄膜トランジスタの製造方法の前半工程を説明
する工程別の断面図である。

【図４】薄膜トランジスタの製造方法の後半工程を説明
する工程別の断面図である。

【図５】本発明の第２の実施形態を説明する平面図であ
る。

【図６】図５のＸ−Ｘ線の断面図である。

【図７】従来の液晶表示装置の薄膜トランジスタ部分を
示す平面図である。

【図８】図７のＸ−Ｘ線の断面図である。

【符号の説明】

１、３１ 透明基板 ２、３６ 行走査線 ３、３７ ゲート電極 ４、９、３２、３９ 窒化シリコン膜 ５、８、３３、３５、３８ 酸化シリコン膜 ６、３４ 多結晶シリコン膜 ６ｃ、３４ｃ チャネル領域 ６ｓ、３４ｓ ソース領域 ６ｄ、３４ｄ ドレイン領域 ７ ストッパ １０、１４、４０、４４ コンタクトホール １１ｓ、４１ｓ ソース電極 １１ｄ、４１ｄ ドレイン電極 １２、４２ 列信号線 １３、４３ アクリル樹脂層 １５、４５ 画素表示電極 ２７、５１ レジストパターン

Claims (4)

【特許請求の範囲】
1. 【請求項１】 基板の一主面上に行方向に連続する複数
   の行走査線を形成する工程と、前記複数の行走査線と交
   差して列方向に連続する複数の列信号線を形成する工程
   と、前記複数の行走査線にゲートが接続されて前記複数
   の列信号線にドレインが接続される複数の薄膜トランジ
   スタを前記複数の行走査線と前記複数の列信号線との各
   交点に形成する工程と、前記複数の薄膜トランジスタの
   ドレインにそれぞれ接続される複数の画素表示電極を形
   成する工程と、を有する液晶表示装置の製造方法におい
   て、前記画素表示電極を形成する工程は、前記複数の行
   走査線、前記複数の列信号線及び前記複数の薄膜トラン
   ジスタを被って一様に導電膜を形成する第１の工程と、
   前記複数の行走査線及び前記複数の列信号線の各間隙を
   被うと共に、前記複数の行走査線あるいは前記複数の列
   信号線の少なくとも一方に重なるマスクパターンを形成
   する第２の工程と、前記導電膜を前記マスクパターンに
   応じて等方的にエッチングする第３の工程と、を含み、
   前記マスクパターンと前記複数の行走査線あるいは前記
   複数の列信号線との重畳部の幅が、前記第３の工程で前
   記導電膜が前記マスクパターンに平行な方向にエッチン
   グされる幅よりも狭く形成されることを特徴とする液晶
   表示装置の製造方法。
2. 【請求項２】 前記薄膜トランジスタを形成する工程の
   第１の工程は、前記複数の行走査線、前記複数の列信号
   線及び前記複数の薄膜トランジスタを被って表面を平坦
   化する透明樹脂層を形成した後、この樹脂層上に導電膜
   を形成することを特徴とする請求項１に記載の液晶表示
   装置の製造方法。
3. 【請求項３】 前記複数の薄膜トランジスタを形成する
   工程は、基板の一主面上に前記複数の行走査線に連続す
   る複数のゲート電極を形成する第１の工程と、前記基板
   上に前記ゲート電極を被ってゲート絶縁膜を積層し、こ
   のゲート絶縁膜上に半導体膜を積層する第２の工程と、
   前記半導体膜上に層間絶縁膜を積層する第３の工程と、
   を含むことを特徴とする請求項１に記載の液晶表示装置
   の製造方法。
4. 【請求項４】 前記複数の薄膜トランジスタを形成する
   工程は、基板の一主面上に半導体膜を形成する第１の工
   程と、前記半導体膜上にゲート絶縁膜を積層し、このゲ
   ート絶縁膜上に前記複数の行走査線に連続する複数のゲ
   ート電極を形成する第２の工程と、前記ゲート絶縁膜上
   に前記ゲート電極を被って層間絶縁膜を積層する第３の
   工程と、を含むことを特徴とする請求項１に記載の液晶
   表示装置の製造方法。