JPH11121751A - 薄膜半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 エキシマレーザの走査方向とトランジスタの
チャネル幅方向とを合致させることによりシリコン膜の
段切れ不良を防止した薄膜半導体装置を得る。 【解決手段】 透明基板１の表面に、複数の行走査線２
が配置され、この行走査線２に交差して複数の列信号線
１２が配置される。行走査信号２と列信号線１２との各
交点に、ゲートが行走査線２に接続されてドレインが列
信号線１２に接続された薄膜トランジスタが配置され
る。この薄膜トランジスタは、行走査線２２に連続する
ゲート電極３、ゲート電極３上にゲート絶縁膜を介して
積層される多結晶シリコン膜６より構成される。多結晶
シリコン膜６を多結晶化するためのエキシマレーザＥＬ
の走査方向を、チャネル幅方向ＧＷに一致させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アクティブマトリ
クス方式の液晶表示装置等に用いられる薄膜トランジス
タの製造方法に関する。

【０００２】

【従来の技術】アクティブマトリクス方式の液晶表示装
置は、複数の表示画素が基板上に行列配置され、各行毎
に行走査線が配置されると共に、各列毎に列信号線が配
置される。各表示画素は、液晶に印加する電界を制御す
る画素表示電極と、スイッチング素子として働く薄膜ト
ランジスタとを有している。そして、各薄膜トランジス
タが、各列信号線に与えられる映像信号を行走査線の選
択制御に応答して各画素表示電極に伝えるように構成さ
れる。

【０００３】図５は、アクティブマトリクス方式の液晶
表示装置の薄膜トランジスタ部分を示す平面図であり、
図６は、図５のＡＡ線の断面図である。絶縁性の透明基
板１の表面に、タングステンやクロム等の高融点金属か
らなる行走査線２が、一定の間隔で行方向に延在して配
置される。ゲート電極３は、行走査線２に連続し、後述
する列信号線１２に隣接して配置される。このゲート電
極３の断面は、透明基板１側で幅を広くする台形状を成
している。行走査線２及びゲート電極３が配置された透
明基板１上には、窒化シリコン膜４を介して酸化シリコ
ン膜５が積層される。窒化シリコン膜４は、透明基板１
に含まれる不純物が後述する活性領域に浸入するのを阻
止し、酸化シリコン膜５は、ゲート絶縁膜として働く。
酸化シリコン膜５上には、ゲート電極３を横断して多結
晶シリコン膜６が積層される。この多結晶シリコン膜６
が、薄膜トランジスタの活性領域となる。

【０００４】多結晶シリコン膜６上には、酸化シリコン
等の絶縁材料からなるストッパ７が配置される。このス
トッパ７に被われた多結晶シリコン膜６がチャネル領域
６ｃとなり、その他の多結晶シリコン膜６がソース領域
６ｓ及びドレイン領域６ｄとなる。ストッパ７が形成さ
れた多結晶シリコン膜６上には、酸化シリコン膜８及び
窒化シリコン膜９が積層される。この酸化シリコン膜８
及び窒化シリコン膜９は、ソース領域６ｓ及びドレイン
領域６ｄを含む多結晶シリコン膜６を保護する層間絶縁
膜となる。

【０００５】ソース領域６ｓ及びドレイン領域６ｄ上の
酸化シリコン膜８及び窒化シリコン膜９の所定箇所に
は、コンタクトホール１０が形成される。このコンタク
トホール１０部分に、ソース領域６ｓ及びドレイン領域
６ｄに接続されるソース電極１１ｓ及びドレイン電極１
１ｄが配置される。ドレイン電極１１ｄは、行走査線２
と交差する方向、即ち、列方向に延在して配置され、列
信号線１２を構成する。ソース電極１１ｓ及びドレイン
電極１１ｄが配置された窒化シリコン膜９上には、可視
光に対して透明なアクリル樹脂層１３が積層される。こ
のアクリル樹脂層１３は、ゲート電極３やストッパ７に
より生じる凹凸を埋めて表面を平坦化する。

【０００６】ソース電極１１ｓ上のアクリル樹脂層１３
には、コンタクトホール１４が形成される。そして、こ
のコンタクトホール１４を通してソース電極１１ｓに接
続されるＩＴＯ（酸化インジウムすず）等からなる画素
表示電極１５が、アクリル樹脂層１３上に広がり、それ
ぞれ端部が行走査線２及び列信号線１２に重なるように
配置される。この画素表示電極１５が、液晶表示装置の
画素表示電極を構成する。

【０００７】以上の薄膜トランジスタは、表示電極と共
に透明基板１上に複数個が行列配置され、行走査線２に
印加される走査制御信号に応答して、列信号線１２に供
給される映像情報を表示電極にそれぞれ印加する。とこ
ろで、多結晶シリコン膜６は、薄膜トランジスタの活性
領域として機能するように、結晶粒径が十分な大きさに
形成される。多結晶シリコン膜６の結晶粒径を大きく形
成する方法としては、エキシマレーザーを用いたレーザ
ーアニール法が知られている。このレーザーアニール法
は、ゲート絶縁膜となる酸化シリコン膜５上に非晶質状
態のシリコンを積層し、そのシリコンにエキシマレーザ
ーを照射してシリコンを一旦融解させることにより、シ
リコンを結晶化させるものである。

【０００８】この時のエキシマレーザーＥＬは、発振器
から出力されたパルス状のレーザービームを線幅Ｘの細
長い矩形形状に整形して出力したものである。パルス状
であることから、基板１全体に広がるシリコン膜６をア
ニールする時には、図５に示すように、エキシマレーザ
ＥＬ１を照射した後、所定ピッチｔでずらして次のエキ
シマレーザＥＬ２を照射するというように、互いに端部
が重なるように断続的にずらしながら、基板全体を加熱
している。そして、エキシマレーザＥＬをずらしていく
方向（走査方向）は、ＴＦＴのチャネル幅方向ＧＷに直
角でチャネル長方向ＧＬに平行となるように走査してい
た。このようなレーザーアニール法を用いれば、透明基
板１の温度を高くする必要がないため、透明基板１とし
て融点の低いガラス基板を採用できるようになる。

【０００９】

【発明が解決しようとする課題】エキシマレーザＥＬ
は、定常状態においては図７に示すように均等な照射エ
ネルギー分布となるように整形されているが、その短辺
方向及び長辺方向にある程度のばらつきを持っており、
更には装置の状態によって符号１６で示したような異常
な出力分布で照射されることがある。この様な異常分布
では、異常エネルギー１６が照射されたシリコン膜６の
加熱・溶融・再結晶の状態が他とは異なるので、パター
ニング前のシリコン膜６にエキシマレーザＥＬの線幅Ｘ
よりも更に細長い領域で結晶化不良領域１８（図５参
照）を生じてしまう。

【００１０】特にボトムゲート型ＴＦＴの場合、活性層
となるシリコン膜５がゲート電極３によって生じる段差
を跨るようにして積層されるので、この段差部分（図５
符号１９）においてシリコン膜の再結晶化時に段切れが
生じやすくなっている。そして、斯かる段差部分に前記
結晶化不良領域１８が重なると、チャネル幅ＧＷ方向全
てのシリコン膜６が段切れを生じ、チャネル領域６ｃと
ソース・ドレイン領域６ｓ、６ｄとの導通が途切れるの
で薄膜トランジスタの製造歩留まりを大きく低下させる
要因になっていた。

【００１１】そこで本発明は、ゲート電極３の段差部分
に結晶化不良領域１８が重なっても導通を確保できる、
薄膜半導体装置の製造方法を提供することを目的とす
る。

【００１２】

【課題を解決するための手段】本発明は、前述の課題に
鑑み成されたもので、基板上にゲート電極を形成し、前
記ゲート電極の上にゲート絶縁膜を挟んで半導体層を形
成し、矩形のレーザビームを一定間隔でずらしながらパ
ルス状に照射することにより、前記半導体層をアニール
して多結晶化し、前記ゲート電極と前記半導体膜とが重
畳する部分の前記半導体層をチャネルとして薄膜トラン
ジスタを構成するに際して、前記レーザビームをずらす
方向を、前記チャネルのチャネル幅ＧＷ方向と一致させ
ることを第１の骨子とするものである。

【００１３】

【発明の実施の形態】図１と図２は、本発明の第１の実
施形態を説明する図である。これらの図において構造自
体は、図５及び図６に示す構造と同一であり、図２は、
図１のＡＡ線断面図に相当する。透明基板１の表面に、
複数の行走査線２が配置され、この行走査線２に交差し
て複数の列信号線１２が配置される。そして、行走査線
２と列信号線１２との各交点に、ゲートが行走査線２に
接続されてドレインが列信号線１２に接続された薄膜ト
ランジスタが配置される。この薄膜トランジスタは、行
走査線１２に連続するゲート電極３、ゲート電極３上に
ゲート絶縁膜を介して積層される多結晶シリコン膜６及
び多結晶シリコン膜６を被う層間絶縁膜より構成され
る。ゲート電極３と多結晶シリコン膜６とが重なった領
域がチャネル領域６ｃであり、該チャネル領域６ｃの、
電流が流れる方向の距離（ゲート電極３の線幅に等し
い）がチャネル長Ｌ、これと直交するチャネルの距離
（多結晶シリコン膜６の線幅に等しい）がチャネル幅Ｗ
である。この薄膜トランジスタは、例えばチャネル幅Ｗ
×チャネル長Ｌが、６．５μｍ×６．０μｍで構成され
る。

【００１４】ゲート電極３と多結晶シリコン膜６等から
なる薄膜トランジスタは、行走査線２及び列信号線１２
と共にアクリル樹脂層１３によって被われる。そして、
ソース電極１１ｓ上のアクリル樹脂層１３には、コンタ
クトホール１４が形成され、コンタクトホール１４を通
してソース電極１１ｓに接続されるＩＴＯ（酸化インジ
ウムすず）等からなる画素表示電極１５が、アクリル樹
脂層１３上に広がり、それぞれ端部が行走査線２及び列
信号線１２に重なるように配置される。この画素表示電
極１５が、液晶表示装置の画素表示電極を構成する。

【００１５】本発明の特徴とするところは、斯かるパタ
ーン構成としたときに、シリコン膜を多結晶化するため
のレーザアニール工程で、エキシマレーザーＥＬの走査
方向を薄膜トランジスタのチャネル幅方向ＧＷに一致さ
せたことにある。エキシマレーザＥＬは、短辺（線幅
Ｘ）が０．１〜０．７ｍｍ、長辺が１００〜３００ｍｍ
の細長い領域に整形されており、例えば２０μｍのピッ
チｔでチャネル幅ＧＷ方向（走査方向）にずらしながら
断続的に重ねて照射する。

【００１６】そして、エキシマレーザＥＬの走査方向を
チャネル幅方向ＧＷに合致させたことにより、例えば結
晶化不良領域１８がゲート電極３に重なった状態でもゲ
ート電極３全体が結晶化不良領域１８内に収まる可能性
が少なくなり、シリコン膜６の一部が段切れを生じても
残る部分でチャネル領域６ｃとソース・ドレイン領域６
ｓ、６ｄとの導通を保つことが可能になる。

【００１７】図３（Ａ）〜（Ｄ）は、その製造方法を説
明する為の工程別の断面図である。これらの図は図５と
同じ箇所を示している。 （ａ）第１工程 絶縁性の透明基板１上に、クロムやモリブデン等の高融
点金属をスパッタ法により積層する。この高融点金属膜
を選択的にエッチングすることで、行走査線２と共にゲ
ート電極３を形成する。プラズマＣＶＤ法により窒化シ
リコン膜４及びゲート絶縁膜となる酸化シリコン膜５を
連続的に形成する。更に酸化シリコン膜５上に、同じく
プラズマＣＶＤ法によりシリコンを積層して、非晶質の
シリコン膜６'を形成する。そして、そのシリコン膜６'
にエキシマレーザーＥＬを照射し、非晶質状態のシリコ
ンが融解するまで加熱する。この時の走査方向を薄膜ト
ランジスタのチャネル幅方向ＧＷに平行とする。これに
より、シリコンが結晶化し、多結晶シリコン膜６となる
（図３（ａ）参照）。 （ｂ）第２工程 多結晶シリコン膜６上に酸化シリコン膜を積層し、透明
基板側からゲート電極３をマスクとした裏面露光により
ゲート電極３の形状に対応したレジストパターンを形成
し、酸化シリコン膜をエッチングすることによりゲート
電極３に重なるストッパ７を形成する。そして、ストッ
パ７が形成された多結晶シリコン膜６に対して形成すべ
きトランジスタのタイプに対応するＰ型あるいはＮ型の
イオンを注入し、ストッパ７で被われた領域を除いて多
結晶シリコン膜６にＰ型あるいはＮ型の導電性を示す領
域を形成する。これらの領域が、ストッパ７の両側でソ
ース領域６ｓ及びドレイン領域６ｄとなる（図３（ｂ）
参照）。 （ｃ）第３工程 ソース領域６ｓ及びドレイン領域６ｄが形成された多結
晶シリコン膜６にエキシマレーザーを照射し、シリコン
が融解しない程度に加熱する。これにより、ソース領域
６ｓ及びドレイン領域６ｄ内の不純物イオンが活性化さ
れる。そして、ストッパ７（ゲート電極３）の両側に所
定の幅だけ広がるレジストパターンを形成し、このレジ
ストパターンをマスクとして多結晶シリコン膜６をエッ
チングし、トランジスタを分離独立させる（図３（ｃ）
参照）。 （ｄ）第４工程 多結晶シリコン膜６上にプラズマＣＶＤ法により酸化シ
リコン膜８及び窒化シリコン膜９の２層からなる層間絶
縁膜を連続的に形成する。ソース領域６ｓ及びドレイン
領域６ｄに対応して、酸化シリコン膜８及び窒化シリコ
ン膜９を貫通するコンタクトホール１０を形成し、この
コンタクトホール１０部分に、アルミニウム等の金属か
らなるソース電極１１ｓ及び列信号線１２となるドレイ
ン電極１１ｄを形成する（図３（ｄ）参照）。 （ｅ）第５工程 ソース電極１１ｓ及びドレイン電極１１ｄが形成された
窒化シリコン膜９上にアクリル樹脂溶液を塗布し、焼成
してアクリル樹脂層１３を形成する。このアクリル樹脂
層１３は、ストッパ７やソース電極１１ｓ、ドレイン電
極１１ｄによる凹凸を埋めて表面を平坦化する。そし
て、ソース電極１１ｓ上にアクリル樹脂層１３を貫通す
るコンタクトホール１４を形成する。コンタクトホール
１４部分を被うように、アクリル樹脂層１３上にスパッ
タ法によりＩＴＯ膜２６を形成し、これをエッチングす
る。

【００１８】以上の第１乃至第５工程により、図５に示
す構造を有するボトムゲート型の薄膜トランジスタが形
成される。図４（Ａ）は、斯かる薄膜トランジスタをス
イッチング素子として構成した、アクティブマトリクス
方式の液晶表示装置の概略構成を示す平面図である。透
明基板１の中央部分に表示部２１が設けられ、該表示部
２１に走査信号が印可される行信号線２と原画信号が印
可される列信号線１２がマトリクス状にほぼ同一ピッチ
で配置され、両者の交差部に、ポリシリコン半導体膜を
活性層とするＴＦＴと、ＩＴＯ（Indium-Tin-Oxide）膜
等から成る透明な表示電極、及び補助容量等から成る表
示画素２２が配置されている。基板１の周縁部、即ち表
示部２１の周辺には、これに沿うようにして列信号線１
２を駆動するドレインドライバーＤＤと、行信号線２を
駆動するゲートドライバーＧＤが配置されている。基板
１の１辺には接続端子２３が配置され、接続端子２３か
らは各ドライバ回路に各種の信号と電源電圧を供給する
ためのアルミニウム電極配線２４が、基板１の周縁部に
沿うようにして延在している。尚、表示部２１を拡大表
示したのが図１に対応する。

【００１９】アニール時において、エキシマレーザＥＬ
の長辺は、少なくとも基板１の大きさよりも長くしてい
る。ゲートドライバーＧＤ及びドレインドライバーＤＤ
を構成するＣＭＯＳ−ＴＦＴは、図５に示したゲート電
極３とシリコン膜６からなる表示部２１用の薄膜トラン
ジスタと同様の構造で形成されており、但し表示部用ト
ランジスタよりはチャネル幅Ｗとチャネル長Ｌが極めて
大きく形成されている。例えば、チャネル長Ｌが５〜７
μｍ、チャネル幅Ｗが２０〜７００μｍの大きさで構成
される。その為、表示部２４のＴＦＴと同じ理由で導通
不良が生じる確率は少ない。

【００２０】段切れによる導通不良の確率を更に低減す
るには、図４（Ｂ）に示すようにゲートドライバーＧＤ
及びドレインドライバーＤＤを構成するＣＭＯＳ−ＴＦ
Ｔのチャネル幅方向を、表示部２４のＴＦＴのチャネル
幅ＧＷ方向に合致させるようにする。または、図４
（Ｃ）に示すように、ゲートドライバーＧＤ及びドレイ
ンドライバーＤＤを構成するＣＭＯＳ−ＴＦＴのどちら
か一方あるいは両方をチャネル幅ＧＷ方向に対して４５
度程度傾けるようにして全体のパターン設計を行えばよ
い。

【００２１】

【発明の効果】以上の説明からも明らかなように、エキ
シマレーザＥＬの走査方向とゲート電極３のチャネル幅
方向ＧＷとを合致させるようにアニール処理を行うこと
により、ゲート電極３側部での多結晶シリコン膜６の段
切れに起因する不良発生の確率を大幅に減じ、薄膜半導
体装置の製造歩留まりを大幅に向上できる利点を有す
る。

【図面の簡単な説明】

【図１】本発明の薄膜半導体装置を示す平面図である。

【図２】本発明の薄膜半導体装置を示す断面図である。

【図３】製造工程を説明するための断面図である。

【図４】液晶表示装置の概略構成を示す平面図である。

【図５】従来の走査方向を説明する平面図である。

【図６】図５のＡＡ線断面図である。

【図７】従来例を説明するための図である。

【符号の説明】 １ 透明基板 ２ 行走査線 ３ ゲート電極 ６ シリコン膜 ６ｃ チャネル領域 ６ｓ ソース領域 ６ｄ ドレイン領域 １２ 列走査線 ＥＬ エキシマレーザ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 基板上にゲート電極を形成し、 前記ゲート電極の上にゲート絶縁膜を挟んで半導体層を
   形成し、 矩形のレーザビームを一定間隔でずらしながらパルス状
   に照射することにより、前記半導体層をアニールして多
   結晶化し、 前記ゲート電極と前記半導体膜とが重畳する部分の前記
   半導体層をチャネルとして薄膜トランジスタを構成す
   る、薄膜半導体装置の製造方法であって、 前記レーザビームをずらす方向を、前記チャネルのチャ
   ネル幅方向と一致させることを特徴とする薄膜半導体装
   置の製造方法。
2. 【請求項２】 前記薄膜トランジスタが、所定の範囲内
   に同一の向きで多数個縦横に配置されていることを特徴
   とする請求項１記載の薄膜半導体装置の製造方法。
3. 【請求項３】 前記薄膜トランジスタが、アクティブマ
   トリクス型液晶表示装置の液晶駆動素子であることを特
   徴とする請求項１記載の薄膜半導体装置の製造方法。