KR20010062476A - 박막 반도체 장치 및 표시 장치와 그 제조 방법 - Google Patents
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Abstract
박막 반도체 장치에 형성된 배선의 단절(段切) 불량을 방지하는 동시에 전기 저항을 낮춘다.
박막 반도체 장치는 보텀 게이트형의 박막 트랜지스터(TFT)를 절연성의 기판 상에 집적 형성한 것이며, 기판에 형성된 하측의 게이트 배선(2)과, 게이트 배선(2)과 동전위(同電位)이며 또한 동시에 패터닝된 게이트 전극(5)과, 게이트 배선(2) 및 게이트 전극(5) 상에 형성된 절연막과, 절연막 상에 형성되어 박막 트랜지스터(TFT)의 소자 영역을 구성하는 반도체 박막(4)과, 반도체 박막(4) 상에 형성된 층간막과, 층간막 상에 형성된 콘택트 홀을 통해 박막 트랜지스터(TFT)에 접속하는 상측의 신호 배선(3)을 포함한다. 여기에서, 게이트 배선(2)은 그 두께가 게이트 전극(5)보다 크고, 전기 저항을 낮게 억제하고 있다. 또, 게이트 배선(2)은 표층(SL)이 내층(IL)을 피복한 계단 구조로 되어 있어, 단절의 원인이 되는 단차(段差)를 완화하고 있다.
Description
본 발명은 박막 반도체 장치 및 표시 장치와 그 제조 방법에 관한 것이다. 보다 상세하게는, 박막 반도체 장치에 집적 형성되는 보텀 게이트(bottom gate)형의 박막 트랜지스터의 게이트 전극 및 게이트 배선 구조에 관한 것이다.
보텀 게이트 구조의 박막 트랜지스터(TFT)를 집적 형성한 박막 반도체 장치나 표시 장치는, 예를 들면 일본국 특개평 11(1999)-153808호 공보, 특개평 11-258633호 공보, 특개평 11-259016호 공보 등에 개시되어 있다. 이 종류의 박막 반도체 장치는 절연성의 기판에 형성된 게이트 배선이나 보조 용량 배선 등의 하측배선과, 이것과 동전위(同電位)이며 또한 동시에 패터닝된 게이트 전극과, 하측 배선 및 게이트 전극 상에 형성된 게이트 절연막과, 게이트 절연막 상에 형성되어 박막 트랜지스터의 소자 영역을 구성하는 반도체 박막과, 반도체 박막 상에 형성된 층간 절연막과, 층간 절연막 상에 형성되어 콘택트 홀을 통해 박막 트랜지스터에 접속하는 신호 배선 등의 상측 배선을 포함하고 있다.
보텀 게이트 구조의 박막 트랜지스터는 게이트 전극 상에 게이트 절연막을 통해 반도체 박막을 겹친 적층으로 되어 있다. 여기에서, 반도체 박막은 레이저광의 조사에 의해 결정화된 다결정 실리콘 등으로 이루어진다. 이른바, 레이저 어닐은 비교적 저온에서 특성이 양호한 다결정 실리콘이 얻어지기 때문에, 저온 다결정 실리콘 박막 트랜지스터를 제조하는 데 중요한 프로세스 기술로 되어 있다. 단, 레이저광을 조사하면 기판은 순간적이지만 1000℃를 초과하는 고온으로 되기 때문에, 게이트 전극이나 게이트 배선 등은 내열성이 우수한 고융점 금속이 사용된다. 그러나, 고융점 금속을 사용하면, 표시 장치의 화면 사이즈의 대형화나 고정세화에 따라, 게이트 배선의 전기 저항이 문제로 되어 있다. 전기 저항이 높으면 게이트 배선의 시정수(時定數)가 증대화하여, 게이트 펄스의 전달 지연을 초래하기 때문에, 화면의 좌우에 셰이딩(shading) 등이 나타나 표시 특성의 저하를 초래한다. 이 때문에, 될 수 있는 한, 전기 저항이 낮은 금속 재료가 사용된다. 또한, 화면의 대형화가 진행되면, 전기 저항을 낮추기 위해 게이트 배선의 막 두께를 크게 할 필요가 있다.
그러나, 제조 기술의 관점에서 보면, 게이트 배선의 막 두께가 두꺼워 질수록 게이트 절연막의 스텝 커버리지가 나빠져, 층간 단락(短絡)의 원인으로도 되고 있다. 즉, 게이트 배선의 막 두께가 커지면 절연성의 기판 표면에 큰 단차가 생긴다. 이 단차는 얇은 게이트 절연막에 따라서는 평탄화될 수 없다. 그 위에 반도체 박막이나 신호 배선이 형성되면, 스텝 커버리지가 충분하지 않은 부분에서, 하측 배선과 상측 배선 사이에 단락 결함이 생긴다. 이 층간 단락은 양호한 품질의 대형 표시 장치를 고수율로 제조하는 데 커다란 장해로 되어 있었다. 종래의 제조 기술에서는, 화면의 대형화에 따른 게이트 배선의 저저항화의 필요성과, 수율의 향상에 필요한 게이트 배선의 박막화를 양립시키는 것이 곤란했었다.
일반적으로, 게이트 전극은 게이트 배선이나 보조 용량 배선 등의 하측 배선과 동층(同層)의 재료로 형성되어 있다. 게이트 배선의 두께가 커지면 게이트 전극의 두께도 필연적으로 증대한다. 게이트 배선의 후막화(厚膜化)는 레이저 어닐에 의한 반도체 박막의 결정화에 악영향을 주고 있다. 게이트 전극의 막 두께가 증대되면, 열역학적(熱力學的)으로는 레이저광의 조사 시 실리콘층에 대한 흡열부(吸熱部)로 되는 금속의 열용량이 늘어나게 되어, 효율적으로 실리콘을 가열하는 것이 곤란하게 된다. 실리콘으로부터의 방열량을 보충하기 위해 과잉의 에너지를 공급하면, 결정화된 실리콘의 박막에 결함이 생기는 등의 문제가 발생한다.
도 1은 본 발명에 관한 박막 반도체 장치의 실시 형태를 나타낸 개략도이다.
도 2는 도 1에 나타낸 박막 반도체 장치의 단면도이다.
도 3은 박막 반도체 장치의 참고예를 나타낸 개략도이다.
도 4는 본 발명에 관한 표시 장치의 일례를 나타낸 개략적인 사시도이다.
도 5는 본 발명에 관한 표시 장치의 다른 예를 나타낸 단면도이다.
전술한 종래 기술의 과제를 해결하기 위해 이하의 제1 수단을 강구했다. 즉, 박막 트랜지스터를 절연성의 기판 상에 집적 형성한 박막 반도체 장치로서, 상기기판에 형성된 하측 배선과, 상기 하측 배선과 동전위(同電位)이며 또한 동시에 패터닝된 게이트 전극과, 상기 하측 배선 및 게이트 전극 상에 형성된 절연막과, 상기 절연막 상에 형성되어 박막 트랜지스터의 소자 영역을 구성하는 반도체 박막과, 상기 반도체 박막 상에 형성된 층간막과, 상기 층간막 상에 형성되어 콘택트 홀을 통해 박막 트랜지스터에 접속되는 상측 배선을 포함하고, 상기 게이트 전극은 그 두께가 상기 하측 배선보다 작은 것을 특징으로 한다. 구체적으로는, 상기 게이트 전극 및 하측 배선은 모두 층 구조를 가지며, 상기 게이트 전극을 구성하는 층의 수가 상기 하측 배선을 구성하는 층의 수보다 적다. 더욱 구체적으로는, 상기 게이트 전극은 표층만으로 이루어지는 단층 구조를 가지며, 상기 하측 배선은 상기 표층의 아래에 내층을 겹친 다층 구조를 가진다. 이 경우, 내층은 표층과 비교하여 전기 저항이 낮은 금속으로 이루어지고, 표층은 내층과 비교하여 융점이 높은 금속으로 이루어진다. 예를 들면, 내층은 알루미늄을 주체로 하는 금속으로 이루어지고, 표층은 몰리브덴, 탄탈, 텅스텐 및 크롬으로부터 선택된 금속으로 이루어진다. 바람직하게는, 상기 반도체 박막은 레이저광의 조사(照射)에 의해 결정화된 다결정 실리콘으로 이루어진다.
또, 전술한 종래 기술의 과제를 해결하기 위해, 이하의 제2 수단을 강구했다. 즉, 박막 트랜지스터를 절연성의 기판 상에 집적 형성한 박막 반도체 장치로서, 상기 기판에 형성된 하측 배선과, 상기 하측 배선에 접속된 게이트 전극과, 상기 하측 배선 및 게이트 전극 상에 형성된 절연막과, 상기 절연막 상에 형성되어 박막 트랜지스터의 소자 영역을 구성하는 반도체 박막과, 상기 반도체 박막 상에형성된 층간막과, 상기 층간막 상에 형성되어 콘택트 홀을 통해 박막 트랜지스터에 접속되는 상측 배선을 포함하고, 상기 하측 배선은 제1 배선층에 최소한 제2 배선층을 겹친 다층 구조를 가지고, 제2 배선층의 폭 치수를 제1 배선층의 폭 치수보다 크게 설정하여, 제2 배선층이 제1 배선층을 덮고, 제1 배선층의 단부(端部)로부터 폭 방향의 외측으로 여유를 가진 제2 배선층의 단부까지의 치수가 제2 배선층의 두께 치수보다 큰 것을 특징으로 한다. 바람직하게는, 제1 배선층은 제2 배선층과 비교하여 전기 저항이 낮은 금속으로 이루어지고, 제2 배선층은 제1 배선층과 비교하여 융점이 높은 금속으로 이루어진다. 예를 들면, 제1 배선층은 알루미늄을 주체로 하는 금속으로 이루어지고, 제2 배선층은 몰리브덴, 탄탈, 텅스텐 및 크롬으로부터 선택된 금속으로 이루어진다. 응용예에서는, 상기 하측 배선은 제1 배선층에 최소한 제2 배선층을 겹친 다층 구조를 가지는 데 대하여, 상기 게이트 전극은 제2 배선층만으로 이루어지는 단층 구조를 가진다. 또, 상기 반도체 박막은 레이저광의 조사에 의해 결정화된 다결정 실리콘으로 이루어진다.
제1 수단에 의하면, 보텀 게이트형 박막 트랜지스트의 게이트 전극은 그 두께가 게이트 배선이나 보조 용량 배선 등의 하측 배선보다 작게 설정되어 있다. 게이트 전극이 얇은 만큼 레이저광을 조사했을 때의 방열량이 적어지기 때문에, 레이저광의 에너지를 유효하게 반도체 박막의 결정화에 이용할 수 있다. 한편, 게이트 배선이나 보조 용량 배선 등의 하측 배선은 충분한 두께를 취하므로 전기 저항을 낮게 억제할 수 있어, 화면이 대형화되어도 시정수의 증대화를 방지하는 것이 가능하다. 또, 본 발명의 제2 수단에 의하면, 게이트 배선이나 용량 배선 등의 하측 배선은 비교적 저저항의 제1 배선층 상에 내열성이 우수한 제2 배선층을 겹친 다층 구조를 가진다. 제2 배선층(표층)의 폭 치수를 제1 배선층(내층)의 폭 치수보다 크게 설정하여, 표층이 내층을 완전히 덮도록 하고 있다. 또한, 내층의 단부(端部)로부터 폭 방향의 외측으로 나온 표층의 단부까지의 치수가 표층의 두께 치수보다 크게 설정되어 있다. 이와 같이, 표층과 내층을 겹쳐 단면(斷面) 구조를 계단형으로 함으로써 하측 배선의 단차를 완화하여, 층간 단락을 방지하는 것이 가능하게 된다. 층간 단락을 억제함으로써 수율의 개선이 예상된다. 나아가, 내층으로서 비교적 저저항의 금속 재료를 사용함으로써 하측 배선 전체의 전기 저항을 억제하는 것이 가능하다.
이하, 도면을 참조하여 본 발명의 실시 형태를 상세히 설명한다. 도 1은 본 발명에 관한 박막 반도체 장치의 실시 형태의 일례를 나타낸 개략도이다. 그리고, 본 박막 반도체 장치는 보텀 게이트 구조의 박막 트랜지스터에 더하여 화소 전극을 포함하고 있으며, 이른바 액티브 매트릭스형 표시 장치의 구동 기판으로서 사용된다. (A)는 특히, 1화소분의 평면도를 나타내고 있다. 도시하는 바와 같이, 본 박막 반도체 장치는 유리 등으로 이루어지는 절연성의 기판 상에 보텀 게이트 구조의 박막 트랜지스터(TFT)를 집적 형성한 것이다. 기판의 표면에는, 행 방향(X 방향)에 따라 게이트 배선(2)이나 보조 용량 배선(20)을 포함하는 하측 배선이 형성되어 있다. 또, 게이트 전극(5)이 게이트 배선(2)과 동전위이며 또한 동시에 패터닝되어 있다. 본 실시 형태의 경우, 박막 트랜지스터는 더블 게이트 구조를 가지며, 게이트 전극(5)은 2개로 되어 있다. 게이트 배선(2), 보조 용량 배선(20) 및 게이트 전극(5)을 피복하도록 절연막이 형성되어 있다. 특히, 게이트 전극(5) 상에 형성된 절연막의 부분이 게이트 절연막으로 된다. 또한, 절연막 상에 박막 트랜지스터(TFT)의 소자 영역을 구성하는 반도체 박막(4)이 형성되어 있다. 본 실시 형태의 경우, 반도체 박막(4)은 레이저 광의 조사에 의해 결정화된 다결정 실리콘으로 이루어진다. 반도체 박막(4)의 일부는 보조 용량 배선(20)의 아래로 연장되어 있으며, 보조 용량(Cs)을 형성한다. 반도체 박막(4) 상에는, 층간 절연막을 통해 열(列) 모양의 신호 배선(3)을 포함하는 상측 배선이 형성되어 있다. 신호 배선(3)은 층간 절연막에 개구된 소스측 콘택트 홀을 통해 박막 트랜지스터(TFT)의 소스 영역에 전기 용접되어 있다. 이상의 설명에서 명백한 바와 같이, 신호 배선(3)은 열 방향(Y 방향)으로 연장되고, 게이트 배선(2)은 행 방향(X 방향)으로 연장되어 있다. 양 배선의 교차부는 박막 트랜지스터(TFT)가 형성된다. 또한, 신호 배선(3) 상에는, 평탄화층을 통해 화소 전극(10)이 형성되어 있다. 이 화소 전극(10)은 콘택트 홀을 통해 박막 트랜지스터(TFT)의 드레인 영역에 전기 접속되어 있다. 투과형의 표시 장치를 만드는 경우에는, 화소 전극(10)은 ITO 등의 투명 도전막을 사용한다. 반사형 표시 장치의 경우에는, 화소 전극(10)으로서 알루미늄이나 은 등의 금속 재료를 사용한다.
(B)는 (A)에 나타낸 Y-Y' 방향에 따른 단면도이며, 특히 게이트 전극(5), 게이트 배선(2) 및 보조 용량 배선(20)의 부분만을 나타내고 있다. 도면에서 명백한 바와 같이, 게이트 전극(5)은 그 두께가 게이트 배선(2)이나 보조 용량 배선(20) 등의 하측 배선보다 작게 설정되어 있다. 이에 따라, 반도체 박막(4)을 레이저광으로 조사할 때 방열량이 적게 되어, 레이저광의 에너지를 효율적으로 반도체 박막(4)의 결정화에 이용할 수 있다. 본 실시 형태에서는, 게이트 전극(5) 및 게이트 배선(2)은 모두 층 구조를 가지며, 게이트 전극(5)을 구성하는 층의 수가 게이트 배선(2)이나 보조 용량 배선(20) 등의 하측 배선을 구성하는 층의 수보다 적다. 본 실시 형태에서는 특히, 게이트 전극(5)은 표층(SL)만으로 이루어지는 단층 구조를 가지며, 게이트 배선(2)이나 보조 용량 배선(20) 등의 하측 배선은 표층(SL)의 아래에 내층(IL)을 겹친 다층 구조를 가진다. 구체적으로는, 내층(IL)은 표층(SL)과 비교하여 전기 저항이 낮은 금속으로 이루어지며, 표층(SL)은 내층(IL)과 비교하여 융점이 높은 금속으로 이루어지며 내층(IL)을 보호하고 있다. 예들 들면, 내층(IL)은 알루미늄을 주체로 하는 금속으로 이루어지고, 표층(SL)은 몰리브덴, 탄탈, 텅스텐 및 크롬에서 선택된 금속으로 이루어진다. 내층(IL)은 알루미늄의 순금속 또는 알루미늄에 실시콘을 포화(飽和)할 때까지 첨가한 합금이 사용된다. 이와 같이, 전기 저항이 낮은 내층(IL)에 고융점 금속 등으로 이루어지는 표층(SL)을 겹친 다층 구조를 게이트 배선(2)에 사용함으로써 배선 저항의 상승을 방지하여 대화면화에 대응하는 것이 가능하게 된다.
계속해서, 본 발명의 다른 특징을 설명한다. 전술한 바와 같이, 게이트 배선(2)이나 보조 용량 배선(20) 등의 하측 배선은 제1 배선층(내층(IL))에 최소한 제2 배선층(표층(SL))을 겹친 다층 구조를 가지고 있다. 여기에서, 제2 배선층인 표층(SL)의 폭 치수를 제1 배선층인 내층(IL)의 폭 치수보다 크게 설정하여, 표층(SL)이 내층(IL)을 완전히 피복하고 있다. 그리고, 내층(IL)의 단부로부터 폭방향의 외측으로 여유를 가진 표층(SL)의 단부까지의 치수(w)가 표층(SL)의 두께 치수(t)보다 커지도록(w > t) 설정되어 있다. 이에 따라, 게이트 배선(2) 및 보조 용량 배선(20)의 단면 형상은 완만한 계단을 이루도록 되어, 이들 하측 배선의 단차를 대폭 완화하는 것이 가능하다. 이 때문에, 절연막의 스텝 커버리지가 양호하게 되어, 하측 배선과 상측 배선 사이의 층간 단락을 유효하게 방지할 수 있어, 수율의 향상에 크게 공헌할 수 있다.
본 실시 형태는 특히, 레이저 어닐을 이용하여 결정화된 다결정 실리콘을 사용한 박막 트랜지스터를 대상으로 하고 있다. 그 밖에, 대화면용으로 선행 개발된 표시 장치는 다결정 실리콘 박막 트랜지스터에 대신하여 비정질 실리콘 박막 트랜지스터를 집적 형성하고 있다. 비정질 실리콘 박막 트랜지스터도 일반적으로 보텀 게이트 구조가 채용되고 있으며, 게이트 배선의 저저항화도 화면의 대형화에 따라 필요하게 되어 있다. 비정질 실리콘 박막 트랜지스터 어레이에서는, 예를 들면 알루미늄 또는 알루미늄 합금의 단층을 게이트 배선에 사용하고, 그 표면을 양극 산화(酸化)함으로써 알루미늄 특유의 힐럭(hillock)을 억제하고 있다. 또는, 알루미늄 내지 알루미늄 합금으로 이루어지는 제1 배선층 상에 고융점 금속으로 이루어지는 제2 배선층을 연속 성막하고, 일괄하여 패터닝하고 있다. 이 경우에는, 고융점 금속으로 이루어지는 제2 배선층이 알루미늄으로 이루어지는 제1 배선층을 완전히 피복한 구조로는 되지 않고, 또 단면 형상도 계단적으로는 되어 있지 않다. 또한, 게이트 전극과 게이트 배선을 동시에 패터닝하기 때문에, 그 두께도 동일하게 되어 있다. 비정질 실리콘 박막 트랜지스터 어레이에서는 다결정 실리콘 박막 트랜지스터와 달리 레이저 어닐에 의한 반도체 박막의 결정화를 전제로 하지 않기 때문에, 게이트 전극의 두께는 게이트 배선의 두께와 동일하게 두껍게 되어 있다.
도 2는 도 1에 나타낸 X-X선에 따른 단면도이다. 이 단면도를 참조하여 본 발명에 관한 박막 반도체 장치의 제조 방법을 상세히 설명한다. 먼저, 유리 등으로 이루어지는 투명이며 절연성의 기판(1) 상에 알루미늄을, 예를 들면 50nm의 두께로 성막하고, 소정의 형상으로 패터닝하여 제1 배선층(내층)으로 한다. 다음에, 금속 몰리브덴을, 예를 들면 스퍼터링으로 50nm의 두께로 성막하고, 소정의 형상으로 패터닝하여 제2 배선층(표층(SL))으로 한다. 도시하는 바와 같이, 게이트 전극(5)의 부분은 표층(SL)만으로 구성되고, 박막화되어 있다. 단면도에는 나타나 있지 않지만, 게이트 배선이나 보조 용량 배선은 내층과 표층(SL)을 겹친 다층 구조로 되어 있다. 이 다층 구조의 부분에서는, 표층(SL)의 폭 치수가 내층의 폭 치수보다 예를 들면 2㎛ 정도 굵게 한 패턴으로 되어 있다. 50㎛의 두께를 가지는 금속 알루미늄과 동일하게 50㎛의 두께를 가지는 금속 몰리브덴의 적층은 시트 저항이 0.7Ω/□이다. 이 시트 저항은 200nm의 두께를 가지는 몰리브덴으로 이루어지는 단층 배선의 시트 저항과 거의 동일하다. 몰리브덴으로 이루어지는 단층 구조에 대신하여 몰리브덴과 알루미늄의 다층 구조를 채용함으로써, 시트 저항을 유지하면서 막 두께를 반감화(半減化)하는 것이 가능하다. 또, 50nm 두께의 내층과 50nm 두께의 표층은 계단형으로 겹쳐져 있기 때문에, 하측 배선의 단차가 완화되고, 절연막의 커버리지가 양호하게 되어, 층간 단락을 거의 없게 할 수 있다.
계속해서, 게이트 전극(5)을 피복하도록, 예를 들면 플라스마 CVD법으로SiO2를, 예를 들면 150nm의 두께로 퇴적하여 게이트 절연막(12)으로 한다. 그 위에, 동일하게 플라스마 CVD법으로 비정질 실리콘을, 예를 들면 50nm의 두께로 연속 성막한다. 성막 후, 예를 들면 400℃에서 2시간 정도 어닐하여, 비정질 실리콘에 함유되어 있던 수소를 제거한다. 계속해서 파장이, 예를 들면 308nm의 엑시머 레이저광을, 예를 들면 400mJ/㎠의 에너지 밀도로 조사하여, 비정질 실리콘을 다결정 실리콘으로 전환한다. 이에 따라, 다결정 실리콘으로 이루어지는 반도체 박막(4)이 얻어진다. 이 단계에서, 반도체 박막(4)을 패터닝하여, 박막 트랜지스터의 소자 영역 및 보조 용량의 소자 영역으로 한다. 본 실시예에서는, 게이트 전극(5)을 박막화하고 있기 때문에, 종래와 비교하여 비정질 실리콘을 결정화시키기 위해 필요한 레이저광의 에너지 밀도를 낮게 억제하는 것이 가능하다. 예를 들면, 게이트 전극(5)이 막 두께 200nm의 몰리브덴인 것과 비교하여, 막 두께가 50nm의 몰리브덴을 사용한 경우에는, 레이저광의 에너지 밀도를 40mJ/㎠ 정도 저하시킬 수 있었다.
그 후, CVD법으로 SiO2를 200nm의 두께로 성막한다. 게이트 전극(5)을 마스크로서 셀프 얼라인먼트에 의해 이 SiO2를 패터닝하여, 게이트 전극(5) 상에 위치하는 반도체 박막(4)의 부분을 피복하도록 스토퍼막(13)을 형성한다. 이 스토퍼막(13)을 마스크로서, 예를 들면 불순물 인(燐)을 1 ×1013/㎠의 도즈량으로 이온 주입하여, 박막 트랜지스터의 LDD 영역을 형성한다. 또한, 스토퍼막(13) 및 그 주변을 포토레지스트로 마스크한 후, 불순물 인을 1 ×1015/㎠ 정도의 고(高)도즈량으로 이온 주입하여, 박막 트랜지스터의 소스 영역(S) 및 드레인 영역(D)을 형성한다. 이에 따라, LDD 구조의 n 채널형 박막 트랜지스터가 얻어진다. 그리고, p 채널형 박막 트랜지스터를 작성하는 경우에는, 불순물로서 인에 대신하여 보론(boron)을, 예를 들면 1 ×1014/㎠의 도즈량으로 주입하면 된다. 이후, 자외선 램프를 사용한 어닐에 의해, 반도체 박막(4)에 주입된 불순물을 활성화한다. 그리고, SiO2등으로 이루어지는 층간 절연막(14)을 형성한 후, 다시 그 위에 SiN 등으로 이루어지는 패시베이션(passivation)막(15)을 형성한다. 이들 절연막(14, 15)에 콘택트 홀을 개구한 후, 예를 들면 Al로 이루어지는 신호 배선(3) 등의 상측 배선을 형성한다. 상측 배선 상에 아크릴 수지 등으로 이루어지는 평탄화용의 절연층(90)을 형성한다. 이 절연층(90)에 콘택트 홀을 개구한 후, ITO 등의 투명 도전막으로 이루어지는 화소 전극(10)을 절연층(90) 상에 형성한다. 이상에 의해, 액티브 매트릭스형 표시 장치의 구동 기판에 사용되는 박막 반도체 장치가 완성된다.
도 3은 단층 구조의 게이트 배선(2)이나 보조 용량 배선(20)을 형성한 종래의 박막 반도체 장치를 참고예로서 나타낸 것이다. (A)는 1화소분의 평면도를 나타내고, (B)는 (A)에 나타낸 Y-Y'선에 따른 단면도이다. 그리고, 이해를 용이하게 하기 위해, 도 1에 나타낸 본 발명의 실시 형태와 대응하는 부분에는 대응하는 참조 번호를 붙이고 있다. 도면에서 명백한 바와 같이, 게이트 배선(2), 보조 용량 배선(20) 및 게이트 전극(5)은 모두 공통의 단층으로 이루어진다. (B)에 나타낸 바와 같이, 게이트 배선(2), 게이트 전극(5) 및 보조 용량 배선(20)은 그 두께(T)가 공통으로 되어 있다. 이 참고예에서는, 금속 몰리브덴을 200nm의 두께로 퇴적한 후, 하측 배선 및 게이트 전극의 형상으로 패터닝하고 있다.
도 4는 본 발명에 관한 박막 반도체 장치를 사용하여 조립된 액티브 매트릭스형 표시 장치의 일례를 나타낸 개략적인 사시도이다. 도시하는 바와 같이, 본 표시 장치는 한 쌍의 절연 기판(101, 102)과 양자 사이에 지지된 전기 광학 물질(103)을 구비한 패널 구조를 가진다. 전기 광학 물질(103)로서는 TN액정을 비롯한 액정 재료가 널리 사용되고 있다. 하측의 절연 기판(101)에는 화소 어레이부(104)와 구동 회로부가 집적 형성되어 있다. TFT로 형성되는 구동 회로부는 수직 구동 회로(105)와 수평 구동 회로(106)로 나누어져 있다. 또, 절연 기판(101)의 주변부 상단에는 외부 접속용의 단자부(107)가 형성되어 있다. 단자부(107)는 배선(108)을 통해 수직 구동 회로(105) 및 수평 구동 회로(106)에 접속되어 있다. 화소 어레이부(104)에는 행 모양의 게이트 배선(109)과 열 모양의 신호 배선(110)이 형성되어 있다. 양 배선의 교차부에는 화소 전극(111)과 이것을 구동하는 박막 트랜지스터(112)가 형성되어 있다. 박막 트랜지스터(112)의 게이트 전극은 대응하는 게이트 배선(109)으로부터 연장된 것이며, 드레인 영역은 대응하는 화소 전극(111)에 접속되고, 소스 영역은 대응하는 신호 배선(110)에 접속되어 있다. 게이트 배선(109)은 수직 구동 회로(105)에 접속되는 한편, 신호 배선(110)은 수평 구동 회로(106)에 접속되어 있다. 화소 전극(111)을 스위칭 구동하는 박막 트랜지스터(112) 및 수직 구동 회로(105)와 수평 구동 회로(106)에 포함되는 박막트랜지스터는 본 발명에 따라 작성된 것이다. 그리고, 상측 기판(102)의 내표면에는 도시하지 않지만, 예를 들면 ITO로 이루어지는 대향 전극이 형성되어 있다.
도 5는 본 발명에 관한 표시 장치의 다른 실시예를 나타낸 개략적인 부분 단면도이다. 본 실시예는 화소로서 유기 일렉트로루미네선스 소자(OLED; organic light emitting diode)를 사용하고 있다. OLED는 양극(A), 유기층(210) 및 음극(K) 을 차례로 겹친 것이다. 양극(A)은 화소마다 분리되어 있으며, 예를 들면 크롬으로 이루어지고 기본적으로 광 반사성이다. 음극(K)은 화소 간에서 공통 접속되어 있고, 예를 들면 금속층(211)과 투명 도전층(212)의 적층 구조이며, 기본적으로 광 투과성이다. 이러한 구성을 가지는 OLED의 양극(A)/음극(K) 간에 순(順) 방향의 전압(10V 정도)을 인가하면, 전자나 정공(正孔) 등 캐리어의 주입이 일어나 발광이 관측된다. OLED의 동작은 양극(A)으로부터 주입된 정공과 음극(K)으로부터 주입된 전자에 의해 형성된 여기자(勵起子)에 의한 발광으로 생각된다.
한편, OLED를 구동하는 박막 트랜지스터(TFT)는 유리 등으로 이루어지는 기판(1) 상에 본원의 방법에 의해 형성된 게이트 전극(5)과, 그 상면에 겹쳐진 게이트 절연막(12)과, 이 게이트 절연막(12)을 통해 게이트 전극(5)의 상방에 겹쳐진 반도체 박막(4)으로 이루어진다. 이 반도체 박막(4)은, 예를 들면 레이저 어닐에 의해 다결정화된 실리콘 박막으로 이루어진다. 박막 트랜지스터(TFT)는 OLED에 공급되는 전류의 통로로 되는 소스 영역(S), 채널 영역(Ch) 및 드레인 영역(D)을 구비하고 있다. 채널 영역(Ch)은 바로 게이트 전극(5)의 직상(直上)에 위치한다. 이 보텀 게이트 구조를 가지는 박막 트랜지스터(TFT)는 층간 절연막(14)에 의해 피복되어 있고, 그 위에는 신호 배선(3) 및 드레인 전극(200)이 형성되어 있다. 이들 위에는 다른 층간 절연막(91)을 통해 전술한 OLED가 성막되어 있다. 이 OLED의 양극(A)은 드레인 전극(200)을 통해 박막 트랜지스터(TFT)에 전기 접속되어 있다.
이상 설명한 바와 같이, 본 발명의 제1면에 의하면, 보텀 게이트 구조를 가지는 박막 트랜지스터에서, 게이트 전극은 그 두께가 게이트 배선보다 작게 설정되어 있다. 따라서, 반도체 박막을 레이저 어닐로 결정화할 때, 레이저광의 에너지가 게이트 전극측에 방산되지 않아 유효 활용할 수 있다. 한편, 게이트 전극을 얇게 한 채 게이트 배선은 충분히 두께를 확보할 수 있으므로, 저저항화가 가능하게 되어 대형 표시 장치에도 충분히 대응할 수 있다. 또, 본 발명의 제2면에 의하면, 게이트 배선은 내층에 표층을 겹친 다층 구조를 가지며, 표층의 폭 치수를 내층의 폭 치수보다 크게 설정하여 표층이 내층을 완전히 덮고, 또한 내층의 단부로부터 폭 방향의 외측으로 여유를 가진 표층의 단부까지의 치수가 표층의 두께 치수보다 크게 설정되어 있다. 이와 같은 다층 구조를 채용함으로써, 종래의 단층 구조와 비교하여 전기 저항을 올리지 않고 박막화가 가능하게 되는 동시에, 단면 형상이 계단적으로 되기 때문에 층간 단락 등의 결함이 발생하기 어렵게 되어, 수율의 향상에 연결된다.
Claims (37)
- 박막 트랜지스터를 절연성의 기판 상에 집적 형성한 박막 반도체 장치로서,상기 기판에 형성된 하측 배선과, 상기 하측 배선과 동전위(同電位)이며 또한 동시에 패터닝된 게이트 전극과, 상기 하측 배선 및 게이트 전극 상에 형성된 절연막과, 상기 절연막 상에 형성되어 박막 트랜지스터의 소자 영역을 구성하는 반도체 박막과, 상기 반도체 박막 상에 형성된 층간막과, 상기 층간막 상에 형성되어 콘택트 홀을 통해 박막 트랜지스터에 접속되는 상측 배선을 포함하고,상기 게이트 전극은 그 두께가 상기 하측 배선보다 작은 것을 특징으로 하는 박막 반도체 장치.
- 제1항에 있어서,상기 게이트 전극 및 하측 배선은 모두 층 구조를 가지며, 상기 게이트 전극을 구성하는 층의 수가 상기 하측 배선을 구성하는 층의 수보다 적은 것을 특징으로 하는 박막 반도체 장치.
- 제2항에 있어서,상기 게이트 전극은 표층만으로 이루어지는 단층 구조를 가지며, 상기 하측 배선은 상기 표층의 아래에 내층을 겹친 다층 구조를 가지는 것을 특징으로 하는 박막 반도체 장치.
- 제3항에 있어서,상기 내층은 상기 표층과 비교하여 전기 저항이 낮은 금속으로 이루어지고, 상기 표층은 상기 내층과 비교하여 융점이 높은 금속으로 이루어지는 것을 특징으로 하는 박막 반도체 장치.
- 제4항에 있어서,상기 내층은 알루미늄을 주체로 하는 금속으로 이루어지고, 상기 표층은 몰리브덴, 탄탈, 텅스텐 및 크롬으로부터 선택된 금속으로 이루어지는 것을 특징으로 하는 박막 반도체 장치.
- 제1항에 있어서,상기 반도체 박막은 레이저광의 조사(照射)에 의해 결정화된 다결정 실리콘으로 이루어지는 것을 특징으로 하는 박막 반도체 장치.
- 박막 트랜지스터를 절연성의 기판 상에 집적 형성한 박막 반도체 장치로서,상기 기판에 형성된 하측 배선과, 상기 하측 배선에 접속된 게이트 전극과, 상기 하측 배선 및 게이트 전극 상에 형성된 절연막과, 상기 절연막 상에 형성되어 박막 트랜지스터의 소자 영역을 구성하는 반도체 박막과, 상기 반도체 박막 상에 형성된 층간막과, 상기 층간막 상에 형성되어 콘택트 홀을 통해 박막 트랜지스터에접속되는 상측 배선을 포함하고,상기 하측 배선은 제1 배선층에 최소한 제2 배선층을 겹친 다층 구조를 가지며,상기 제2 배선층의 폭 치수를 상기 제1 배선층의 폭 치수보다 크게 설정하여, 상기 제2 배선층이 상기 제1 배선층을 덮고,상기 제1 배선층의 단부(端部)로부터 폭 방향의 외측으로 여유를 가진 상기 제2 배선층의 단부까지의 치수가 상기 제2 배선층의 두께 치수보다 큰 것을 특징으로 하는 박막 반도체 장치.
- 제7항에 있어서,상기 제1 배선층은 상기 제2 배선층과 비교하여 전기 저항이 낮은 금속으로 이루어지고, 상기 제2 배선층은 상기 제1 배선층과 비교하여 융점이 높은 금속으로 이루어지는 것을 특징으로 하는 박막 반도체 장치.
- 제8항에 있어서,상기 제1 배선층은 알루미늄을 주체로 하는 금속으로 이루어지고, 상기 제2 배선층은 몰리브덴, 탄탈, 텅스텐 및 크롬으로부터 선택된 금속으로 이루어지는 것을 특징으로 하는 박막 반도체 장치.
- 제7항에 있어서,상기 하측 배선은 상기 제1 배선층에 최소한 상기 제2 배선층을 겹친 다층 구조를 가지는 데 대하여, 상기 게이트 전극은 상기 제2 배선층만으로 이루어지는 단층 구조를 가지는 것을 특징으로 하는 박막 반도체 장치.
- 제7항에 있어서,상기 반도체 박막은 레이저광의 조사에 의해 결정화된 다결정 실리콘으로 이루어지는 것을 특징으로 하는 박막 반도체 장치.
- 매트릭스형으로 배열한 화소와, 각 화소를 구동하는 박막 트랜지스터를 절연성의 기판 상에 집적 형성한 표시장치로서,상기 기판에 형성된 하측 배선과, 상기 하측 배선과 동전위이며 또한 동시에 패터닝된 게이트 전극과, 상기 하측 배선 및 게이트 전극 상에 형성된 절연막과, 상기 절연막 상에 형성되어 박막 트랜지스터의 소자 영역을 구성하는 반도체 박막과, 상기 반도체 박막 상에 형성된 층간막과, 상기 층간막 상에 형성되어 콘택트 홀을 통해 박막 트랜지스터에 접속하는 상측 배선을 포함하고,상기 게이트 전극은 그 두께가 상기 하측 배선보다 작은 것을 특징으로 하는 표시 장치.
- 제12항에 있어서,상기 게이트 전극 및 하측 배선은 모두 층 구조를 가지며, 상기 게이트 전극을 구성하는 층의 수가 상기 하측 배선을 구성하는 층의 수보다 적은 것을 특징으로 하는 표시장치.
- 제13항에 있어서,상기 게이트 전극은 표층만으로 이루어지는 단층 구조를 가지며, 상기 하측 배선은 상기 표층의 아래에 내층을 겹친 다층 구조를 가지는 것을 특징으로 하는 표시 장치.
- 제14항에 있어서,상기 내층은 상기 표층과 비교하여 전기 저항이 낮은 금속으로 이루어지고, 상기 표층은 상기 내층과 비교하여 융점이 높은 금속으로 이루어지는 것을 특징으로 하는 표시 장치.
- 제15항에 있어서,상기 내층은 알루미늄을 주체로 하는 금속으로 이루어지고, 상기 표층은 몰리브덴, 탄탈, 텅스텐 및 크롬으로부터 선택된 금속으로 이루어지는 것을 특징으로 하는 표시 장치.
- 제12항에 있어서,상기 반도체 박막은 레이저광의 조사에 의해 결정화된 다결정 실리콘으로 이루어지는 것을 특징으로 하는 표시 장치.
- 제17항에 있어서,매트릭스형으로 배열한 각 화소를 구동하는 상기 박막 트랜지스터에 더하여, 상기 기판에는 동일하게 다결정 실리콘의 박막 트랜지스터가 집적 형성되어 있으며, 주변 회로를 구성하고 있는 것을 특징으로 하는 표시 장치.
- 매트릭스형의 화소와, 각 화소를 구동하는 박막 트랜지스터를 절연성의 기판 상에 집적 형성한 표시장치로서,상기 기판에 형성된 하측 배선과, 상기 하측 배선에 접속한 게이트 전극과, 상기 하측 배선 및 게이트 전극 상에 형성된 절연막과, 상기 절연막 상에 형성되어 박막 트랜지스터의 소자 영역을 구성하는 반도체 박막과, 상기 반도체 박막 상에 형성된 층간막과, 상기 층간막 상에 형성되어 콘택트 홀을 통해 박막 트랜지스터에 접속하는 상측 배선을 포함하고,상기 하측 배선은 제1 배선층에 최소한 제2 배선층을 겹친 다층 구조를 가지며,상기 제2 배선층의 폭 치수는 상기 제1 배선층의 폭 치수보다 크게 설정되어, 상기 제2 배선층이 상기 제1 배선층을 덮고,상기 제1 배선층의 단부로부터 폭 방향의 외측으로 여유를 가진 상기 제2 배선층의 단부까지의 치수가 상기 제2 배선층의 두께 치수보다 큰 것을 특징으로 하는 표시 장치.
- 제19항에 있어서,상기 제1 배선층은 상기 제2 배선층과 비교하여 전기 저항이 낮은 금속으로 이루어지고, 상기 제2 배선층은 상기 제1 배선층과 비교하여 융점이 높은 금속으로 이루어지는 것을 특징으로 하는 표시 장치.
- 제20항에 있어서,상기 제1 배선층은 알루미늄을 주체로 하는 금속으로 이루어지고, 상기 제2 배선층은 몰리브덴, 탄탈, 텅스텐 및 크롬으로부터 선택된 금속으로 이루어지는 것을 특징으로 하는 표시 장치.
- 제19항에 있어서,상기 하측 배선은 상기 제1 배선층에 최소한 상기 제2 배선층을 겹친 다층 구조를 가지는 데 대하여, 상기 게이트 전극은 상기 제2 배선층만으로 이루어지는 단층 구조를 가지는 것을 특징으로 하는 표시 장치.
- 제19항에 있어서,상기 반도체 박막은 레이저광의 조사에 의해 결정화된 다결정 실리콘으로 이루어지는 것을 특징으로 하는 표시 장치.
- 제23항에 있어서,매트릭스형으로 배열한 각 화소를 구동하는 상기 박막 트랜지스터에 더하여, 상기 기판에는 동일하게 다결정 실리콘의 박막 트랜지스터가 집적 형성되어 있으며, 주변 회로를 구성하고 있는 것을 특징으로 하는 표시 장치.
- 매트릭스형으로 배열된 화소와, 각 화소를 구동하는 박막 트랜지스터를 절연성의 기판 상에 집적 형성하는 표시장치의 제조 방법으로서,상기 기판 상에 배치되는 하측 배선과, 상기 하측 배선과 동전위이며 또한 동시에 패터닝되는 게이트 전극과, 상기 하측 배선 및 게이트 전극 상에 배치되는 절연막과, 상기 절연막 상에 배치되어 박막 트랜지스터의 소자 영역으로 되는 반도체 박막과, 상기 반도체 박막 상에 배치되는 층간막과, 상기 층간막 상에 배치되어 콘택트 홀을 통해 박막 트랜지스터에 접속하는 상측 배선을 차례로 형성하는 공정을 포함하고,상기 게이트 전극은 그 두께가 상기 하측 배선보다 작아지도록 형성하는 것을 특징으로 하는 표시 장치의 제조 방법.
- 제25항에 있어서,상기 게이트 전극 및 하측 배선은 모두 층 구조를 가지며, 상기 게이트 전극을 구성하는 층의 수가 상기 하측 배선을 구성하는 층의 수보다 적어지도록 형성하는 것을 특징으로 하는 표시 장치의 제조 방법.
- 제26항에 있어서,상기 게이트 전극은 표층만으로 이루어지는 단층 구조로 형성하고, 상기 하측 배선은 상기 표층의 아래에 내층을 겹친 다층 구조로 형성하는 것을 특징으로 하는 표시 장치의 제조 방법.
- 제27항에 있어서,상기 내층은 상기 표층과 비교하여 전기 저항이 낮은 금속으로 형성하고, 상기 표층은 상기 내층과 비교하여 융점이 높은 금속으로 형성하는 것을 특징으로 하는 표시 장치의 제조 방법.
- 제28항에 있어서,상기 내층은 알루미늄을 주체로 하는 금속으로 형성하고, 상기 표층은 몰리브덴, 탄탈, 텅스텐 및 크롬으로부터 선택된 금속으로 형성하는 것을 특징으로 하는 표시 장치의 제조 방법.
- 제25항에 있어서,상기 반도체 박막은 레이저광의 조사에 의해 결정화된 다결정 실리콘으로 형성하는 것을 특징으로 하는 표시 장치의 제조 방법.
- 제30항에 있어서,매트릭스형으로 배열한 각 화소를 구동하는 상기 박막 트랜지스터에 더하여, 상기 기판에는 동일하게 다결정 실리콘의 박막 트랜지스터를 집적 형성하여 주변 회로를 형성하는 것을 특징으로 하는 표시 장치의 제조 방법.
- 매트릭스형의 화소와, 각 화소를 구동하는 박막 트랜지스터를 절연성의 기판 상에 집적 형성하는 표시장치의 제조 방법으로서,상기 기판 상에 배치하는 하측 배선과, 상기 하측 배선에 접속하는 게이트 전극과, 상기 하측 배선 및 게이트 전극 상에 배치하는 절연막과, 상기 절연막 상에 배치되어 박막 트랜지스터의 소자 영역으로 되는 반도체 박막과, 상기 반도체 박막 상에 배치하는 층간막과, 상기 층간막 상에 배치하여 콘택트 홀을 통해 박막 트랜지스터에 접속하는 상측 배선을 차례로 형성하는 공정을 포함하고,상기 하측 배선은 제1 배선층에 최소한 제2 배선층을 겹친 다층 구조로 형성하고,상기 제2 배선층의 폭 치수를 상기 제1 배선층의 폭 치수보다 크게 형성하여, 상기 제2 배선층이 상기 제1 배선층을 덮고,상기 제1 배선층의 단부로부터 폭 방향의 외측으로 나온 제2 배선층의 단부까지의 치수가 제2 배선층의 두께 치수보다 커지도록 형성하는 것을 특징으로 하는 표시 장치의 제조 방법.
- 제32항에 있어서,상기 제1 배선층은 상기 제2 배선층과 비교하여 전기 저항이 낮은 금속으로 형성하고, 상기 제2 배선층은 상기 제1 배선층과 비교하여 융점이 높은 금속으로 형성하는 것을 특징으로 하는 표시 장치의 제조 방법.
- 제33항에 있어서,상기 제1 배선층은 알루미늄을 주체로 하는 금속으로 형성하고, 상기 제2 배선층은 몰리브덴, 탄탈, 텅스텐 및 크롬으로부터 선택된 금속으로 형성하는 것을 특징으로 하는 표시 장치의 제조 방법.
- 제32항에 있어서,상기 하측 배선은 상기 제1 배선층에 최소한 상기 제2 배선층을 겹친 다층 구조를 가지는 데 대하여, 상기 게이트 전극은 상기 제2 배선층만으로 이루어지는 단층 구조로 형성하는 것을 특징으로 하는 표시 장치의 제조 방법.
- 제32항에 있어서,상기 반도체 박막은 레이저광의 조사에 의해 결정화된 다결정 실리콘으로 형성하는 것을 특징으로 하는 표시 장치의 제조 방법.
- 제36항에 있어서,매트릭스형으로 배열한 각 화소를 구동하는 상기 박막 트랜지스터에 더하여, 상기 기판에는 동일하게 다결정 실리콘의 박막 트랜지스터를 집적 형성하여 주변 회로를 형성하는 것을 특징으로 하는 표시 장치의 제조 방법.
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