KR100605437B1 - 어레이 기판 및 평면 표시 장치 - Google Patents
어레이 기판 및 평면 표시 장치 Download PDFInfo
- Publication number
- KR100605437B1 KR100605437B1 KR1020040064647A KR20040064647A KR100605437B1 KR 100605437 B1 KR100605437 B1 KR 100605437B1 KR 1020040064647 A KR1020040064647 A KR 1020040064647A KR 20040064647 A KR20040064647 A KR 20040064647A KR 100605437 B1 KR100605437 B1 KR 100605437B1
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor layer
- insulating film
- gate electrode
- substrate
- polysilicon semiconductor
- Prior art date
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 136
- 239000004065 semiconductor Substances 0.000 claims abstract description 120
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 92
- 229920005591 polysilicon Polymers 0.000 claims abstract description 92
- 239000011521 glass Substances 0.000 claims abstract description 35
- 239000010408 film Substances 0.000 claims description 119
- 239000010409 thin film Substances 0.000 claims description 52
- 238000000034 method Methods 0.000 claims description 24
- 230000001681 protective effect Effects 0.000 claims description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 230000007547 defect Effects 0.000 abstract description 11
- 230000005611 electricity Effects 0.000 abstract description 9
- 238000004519 manufacturing process Methods 0.000 abstract description 9
- 230000003068 static effect Effects 0.000 abstract description 9
- 230000006378 damage Effects 0.000 abstract description 8
- 230000015556 catabolic process Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 115
- 239000004973 liquid crystal related substance Substances 0.000 description 26
- 239000003990 capacitor Substances 0.000 description 24
- 239000011229 interlayer Substances 0.000 description 18
- 238000003860 storage Methods 0.000 description 12
- 239000000463 material Substances 0.000 description 8
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000004090 dissolution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000002294 plasma sputter deposition Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Optics & Photonics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Mathematical Physics (AREA)
- Computer Hardware Design (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
- Electroluminescent Light Sources (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
제조 수율을 대폭 향상할 수 있는 어레이 기판을 제공한다. 유리 기판(3)의 표면에 형성한 더미 폴리실리콘 반도체층(25)을 폴리실리콘 반도체층(21)으로부터 절연한다. 폴리실리콘 반도체층(21) 및 더미 폴리실리콘 반도체층(25)을 포함하는 유리 기판(3) 위에 형성한 게이트 절연막 상에 게이트 전극 배선(11)을 형성한다. 게이트 전극 배선(11)을 폴리실리콘 반도체층(21) 및 더미 폴리실리콘 반도체층(25)에 중첩한다. 게이트 전극 배선(11)과의 사이의 용량이 더미 폴리실리콘 반도체층(25)에 의해 커진다. 게이트 전극 배선(11)을 형성한 후의 공정에서 발생하는 정전기에 의한 게이트 절연막의 전압 상승을 억제할 수 있다. 게이트 절연막의 정전기 파괴를 억제할 수 있고, 점 결함 발생을 억제할 수 있다.
게이트 절연막, 정전기 파괴, 폴리실리콘 반도체층, 용량
Description
도 1은 본 발명의 평면 표시 장치의 제1 실시예를 도시하는 설명 평면도.
도 2는 동상 평면 표시 장치를 테이블에 접지시켰을 때의 설명도.
도 3은 도 1의 a-a 단면도.
도 4는 동상 평면 표시 장치를 도시하는 설명 회로도.
도 5는 본 발명의 제2 실시예의 평면 표시 장치를 도시하는 설명 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 평면 표시 장치로서의 액정 표시 장치
2 : 어레이 기판
3 : 투광성 기판으로서의 유리 기판
8 : 박막 트랜지스터
11 : 게이트 전극 배선
13 : 화상 신호 배선
21 : 제1 반도체층으로서의 폴리실리콘 반도체층
25 : 제2 반도체층으로서의 더미 폴리실리콘 반도체층
31 : 게이트 절연막
35 : 절연막으로서의 층간 절연막
41 : 보호막으로서의 평탄화막
53 : 색층으로서의 컬러 필터
56 : 광 변조층으로서의 액정
본 발명은, 박막 트랜지스터를 구비한 어레이 기판 및 평면 표시 장치에 관한 것이다.
최근, 이 종류의 평면 표시 장치로서의 액정 표시 장치는, 박막 트랜지스터 기판으로서의 어레이 기판을 구비하고 있다. 이 어레이 기판은, 절연성의 기판을 구비하고 있고, 이 기판 상에는 복수의 화소가 매트릭스 형상으로 형성되어 있다. 이들 복수의 화소 각각에는, 화소 전극, 축적 용량 및 박막 트랜지스터 각각이 배치되어 있다.
그리고, 어레이 기판의 기판 상에는, 폴리실리콘막이 섬 형상으로 적층되어 있다. 이 폴리실리콘막을 포함하는 기판 상에는, 게이트 절연막이 적층되어 있다. 또한, 이 폴리실리콘막을 개재한 게이트 절연막 상에는, 게이트 전극 배선으로서의 주사선이 적층되어 있다. 게다가, 이 주사선으로부터 이격된 게이트 절연막 상에는, 공통 용량 배선으로서의 보조 용량선이 적층되어 있다.
또한, 이들 주사선 및 보조 용량선을 포함하는 게이트 절연막 상에는, 층간 절연막이 적층되어 있다. 이 층간 절연막 상에는, 폴리실리콘막에 컨택트홀을 통 하여 전기적으로 접속된 화상 신호 배선으로서의 신호선이 적층되어 있다.
또한, 이 어레이 기판의 신호선측에는, 절연성의 기판 상에 형성된 색층으로서의 컬러 필터를 구비한 대향 기판이 대향하여 배치되어 있다. 또한, 이들 어레이 기판과 대향 기판과의 사이에는 액정이 개삽되고 밀봉되어 액정 표시 장치로 된 구성이 알려져 있다(예를 들면, 특허 문헌1 참조).
<특허 문헌1>
일본 특개2000-187248호 공보(제4∼6페이지, 도 1∼도 3)
그러나, 상술한 액정 표시 장치에서는, 대량의 데이터를 표시하기 위해 매우 많은 화소를 필요로 한다. 특히, 이 액정 표시 장치를 퍼스널 컴퓨터에 이용하는 대표적인 화면으로서, RGB 3색을 각각 3개의 화소로 구성한 경우에는, 수백만의 화소를 어레이 기판의 기판 상에 만들어 넣을 필요가 있다.
최근에는, 액정 표시 장치의 표시에 대한 요구는 해마다 고도의 것이 되어, 이 액정 표시 장치의 화소의 불량에 의한 점 결함을 가능한 한 없애는 것이 요구되고 있다. 그런데, 제조 현장에서는 점 결함이 전혀 없는 액정 표시 장치를 높은 수율로 만드는 것은 매우 곤란하며, 점 결함이 적은 구조나 제조 방법을 제공하는 것이 매우 중요하다.
그리고, 액정 표시 장치의 화소의 점 결함을 발생하는 큰 원인 중 하나로는, 이 액정 표시 장치의 어레이 기판을 작성할 때의 정전기 파괴가 존재한다. 이 정전기 파괴는, 어레이 기판의 기판 상에, 박막 트랜지스터용으로서 패턴화된 폴리실 리콘막, 주사선 및 보조 용량선 각각을 형성한 단계에서, 이들 폴리실리콘막과 주사선과의 사이에 게이트 절연막이 개재되어 있다.
이 후, 이 주사선을 포함하는 게이트 절연막 상에 플라즈마 CVD 장치 등에 의한 플라즈마 CVD법으로써 층간 절연막을 적층시켜 성막시킨다. 그러면, 종종, 이 층간 절연막의 성막 중이나 성막 후의 이동 시에 정전기 파괴에 의한 박막 트랜지스터의 특성 이상이 발생하는 문제를 갖고 있다.
본 발명은, 이러한 점을 감안하여 이루어진 것으로, 정전기에 의한 점 결함 발생을 억제할 수 있어, 수율을 향상할 수 있는 어레이 기판 및 평면 표시 장치를 제공하는 것을 목적으로 한다.
본 발명은, 투광성 기판과, 제1 반도체층, 게이트 절연막 및 게이트 전극 배선을 구비하고, 상기 투광성 기판의 일 주면에 형성된 박막 트랜지스터와, 상기 투광성 기판의 일 주면에 형성되고, 상기 제1 반도체층으로부터 절연된 제2 반도체층을 구비하고, 상기 게이트 전극 배선은, 상기 게이트 절연막을 개재하여 상기 제1 반도체층 및 제2 반도체층 각각에 중첩되는 것이다.
그리고, 투광성 기판의 일 주면에 박막 트랜지스터를 형성함과 함께, 이 박막 트랜지스터의 제1 반도체층으로부터 절연시켜 제2 반도체층을 투광성 기판의 일 주면에 형성한다. 또한, 이 박막 트랜지스터의 게이트 절연막을 개재하여 제1 반도체층 및 제2 반도체층 각각에, 박막 트랜지스터의 게이트 전극 배선을 중첩한다. 그 결과, 이 게이트 전극 배선과의 사이의 용량이 제1 반도체층으로부터 절연된 제 2 반도체층에 의해 커지기 때문에, 이 게이트 전극 배선을 형성한 후의 공정에서 발생할 수 있는 정전기에 의한 게이트 절연막의 전압 상승을 억제할 수 있다. 따라서, 게이트 전극 배선을 형성한 후의 공정에서 발생할 수 있는 정전기에 의한 게이트 절연막의 정전기 파괴가 억제되어, 점 결함 발생이 억제되므로, 수율을 향상할 수 있다.
이하, 본 발명의 액정 표시 장치의 제1 실시예의 구성을 도 1 내지 도 4를 참조하여 설명한다.
도 1 내지 도 4에서, 참조 부호 1은 평면 표시 장치로서의 액정 표시 장치(1)로서, 이 액정 표시 장치(1)는, 톱 게이트 타입의 박막 트랜지스터(Thin Film Transistor : TFT) 방식이다. 그리고, 이 액정 표시 장치(1)는, 박막 트랜지스터 기판으로서의 대략 구 형상의 평판 형상의 어레이 기판(2)을 구비하고 있다. 이 어레이 기판(2)은, 대략 투명한 구 형상의 평판 형상의 절연성제 기판으로서의 투광성 기판인 유리 기판(3)을 갖고 있다. 또, 이 유리 기판(3)으로서는, 예를 들면 #1737 유리 기판(코닝사 제조) 등이 이용된다.
또한, 이 유리 기판(3)의 일 주면인 표면 상의 중앙부에는, 화면부(4)가 형성되어 있다. 그리고, 이 유리 기판(3) 상의 화면부(4)에는, 표시 도트로서의 복수의 화소(5)가 매트릭스 형상으로 형성되어 배치되어 있다. 이들 화소(5) 각각에는, 화소 전극(6), 축적 용량(7) 및 박막 트랜지스터(8)가 배치되어 있다.
또한, 유리 기판(3)의 표면에는, 주사선으로서의 복수의 게이트 전극 배선(11)이, 이 유리 기판(3)의 폭 방향을 따라 배치되어 있다. 이들 복수의 게이트 전극 배선(11)은, 몰리브덴(Mo) 합금으로써 구성되어 있고, 유리 기판(3)의 가로 방향을 향하여 등간격으로 평행하게 이격되어 있다. 또한, 이들 복수의 게이트 전극 배선(11)은, 박막 트랜지스터(8)에 전기적으로 접속되어 있다.
또한, 이들 복수의 게이트 전극 배선(11) 사이의 각각에는, 보조 용량선으로서의 복수의 공통 용량 배선(12)이, 유리 기판(3)의 가로 방향을 따라 배치되어 있다. 이들 복수의 공통 용량 배선(12)은, 유리 기판(3)의 가로 방향을 향하여 등간격으로 평행하게 이격되어 있다. 또한, 이들 복수의 공통 용량 배선(12)은, 축적 용량(7)에 전기적으로 접속되어 있다. 또한, 이들 복수의 공통 용량 배선(12)은, 박막 트랜지스터(8)에 전기적으로 접속되어 있다.
또한, 유리 기판(3)의 표면에는, 신호선인 복수의 화상 신호 배선(13)이, 이 유리 기판(3)의 세로 방향을 따라 배치되어 있다. 이들 복수의 화상 신호 배선(13)은, 알루미늄(Al)과 고융점 금속과의 적층막으로써 구성되어 있고, 유리 기판(3)의 세로 방향을 향하여 등간격으로 이격되어 있다.
한편, 이 유리 기판(3)의 주연부에는, 이 유리 기판(3)의 가로 방향을 따른 일측 모서리에 형성된 주변 구동 회로로서의 가늘고 긴 구 형상의 평판 형상의 Y 드라이버 회로(게이트 드라이버 회로 : 14)가 배치되어 있다. 이 Y 드라이버 회로(14)는, 유리 기판(3)의 세로 방향을 따라 형성되어 있고, 이 유리 기판(3) 상의 게이트 전극 배선(11) 각각의 일단부가 전기적으로 접속되어 있다.
또한, 이 유리 기판(3)의 세로 방향을 따른 일단에는, 주변 구동 회로로서의 가늘고 긴 구 형상의 평판 형상의 X 드라이버 회로(화상 신호 회로 : 15)가 배치되 어 있다. 이 X 드라이버 회로(15)는, 유리 기판(3)의 가로 방향을 따라 형성되어 있고, 이 유리 기판(3) 상의 화상 신호 배선(13) 각각의 일단부가 전기적으로 접속되어 있다.
또한, 상기 공통 용량 배선(12)은, 하나로 합쳐서 드라이버 회로(16)에 각각이 전기적으로 접속되어 있다.
한편, 이 유리 기판(3)의 표면에는, 실리콘 질화막이나 산화 실리콘막 등으로 구성된 도시하지 않은 언더코팅층이 적층되어 성막되어 있다. 이 언더코팅층 상에는, 스위칭 소자로서의 화소 트랜지스터인 박막 트랜지스터(8)가 1 화소 구성 요소로서 배치되어 있다. 그리고, 이들 박막 트랜지스터(8)는, 언더코팅층 상에 형성된 제1 반도체층으로서의 다결정 반도체층인 폴리실리콘 반도체층(21)을 구비하고 있다.
이 폴리실리콘 반도체층(21)은, 비정질 반도체로서의 비정질 실리콘(a-Si)을 엑시머 레이저 용해 결정화인 어닐링에 의해 작성된 폴리실리콘(p-Si) 박막이다. 또한, 이 폴리실리콘 반도체층(21)은, 박막 트랜지스터(8)용의 반도체층 패턴으로서, 이 폴리실리콘 반도체층(21)의 중앙부에 형성된 활성층으로서의 채널 영역(22)을 갖고 있다. 이 채널 영역(22)의 양측에는, 소스 영역(23) 및 드레인 영역(24) 각각이 형성되어 있다.
또한, 이 폴리실리콘 반도체층(21)으로부터 이격된 언더코팅층 상에는, 제2 반도체층으로서의 다결정 반도체층인 가늘고 긴 대략 구 형상의 더미 폴리실리콘 반도체층(25)이 적층되어 성막되어 있다. 이 더미 폴리실리콘 반도체층(25)은, 실 제로는 박막 트랜지스터(8)로서 사용하지 않는 더미의 반도체층 패턴으로서, 폴리실리콘 반도체층(21)과 마찬가지로 폴리실리콘 박막으로써 구성되어 있다. 또한, 이 더미 폴리실리콘 반도체층(25)은, 폴리실리콘 반도체층(21)과 동일 공정에서 동일 재료로써 형성되어 있다.
또한, 이 더미 폴리실리콘 반도체층(25)은, 어레이 기판(2)의 각 화소(5)마다 형성되어 있고, 이들 각 화소(5)의 폴리실리콘 반도체층(21)에 대하여 전기적으로 절연되어 있다. 또한, 이 더미 폴리실리콘 반도체층(25)은, 화상 신호 배선(13)의 폭 치수보다 작은 폭 치수를 갖고 있다. 즉, 이 더미 폴리실리콘 반도체층(25)은, 도 1에 도시한 바와 같이, 화상 신호 배선(13)의 하방에, 이 화상 신호 배선(13)을 따라 형성되어 있다.
따라서, 이 더미 폴리실리콘 반도체층(25)은, 화상 신호 배선(13)에 의해 폭 방향인 가로 방향 및 길이 방향인 세로 방향 각각에서 피복되어 감추어져 있다.
또한, 이 더미 폴리실리콘 반도체층(25)의 세로 방향을 따른 일단인 선단측의 일측부에는, 선단측을 향하여 끝이 가는 형상으로 경사진 경사부(26)가 형성되어 있다. 이 경사부(26)는, 박막 트랜지스터(8)의 폴리실리콘 반도체층(21)에 대향한 일측 모서리에 형성되어 있다. 그리고, 이 경사부(26)의 선단부는, 게이트 전극 배선(11)과 화상 신호 배선(13)과의 교점에 대향하고 있으며, 이들 게이트 전극 배선(11) 및 화상 신호 배선(13) 각각에 서로 중첩하고 있다.
그리고, 각 박막 트랜지스터(8)의 채널 영역(22), 소스 영역(23) 및 드레인 영역(24)의 각각을 포함하는 언더코팅층 상에는, 절연성을 갖는 실리콘 산화막인 게이트 절연막(31)이 적층되어 성막되어 있다. 이 게이트 절연막(31)은, 플라즈마 화학 증착(Chemical Vapor Deposition : CVD)법에 의한 막 두께 150㎚의 산화 규소막으로 구성되어 있다. 또한, 이 게이트 절연막(31)은, 폴리실리콘 반도체층(21) 상에 배치되어 있다.
또한, 각 박막 트랜지스터(8)의 채널 영역(22)에 대향한 게이트 절연막(31) 상에는, 한쌍의 가늘고 긴 구 형상의 게이트 전극(32)이 적층되어 성막되어 있다. 이들 게이트 전극(32)은, 채널 영역(22)의 길이 방향을 향하여 이격되어 배치되어 있다. 또한, 이들 게이트 전극(32) 각각은, 게이트 절연막(31)을 개재하여 각 박막 트랜지스터(8)의 채널 영역(22)에 대향하고 있다. 또한, 이들 게이트 전극(32)은, 도 1에 도시한 바와 같이, 게이트 전극 배선(11)의 일측 모서리에 일체적으로 접속되어, 이 게이트 전극 배선(11)의 일부를 구성한다. 즉, 이들 게이트 전극(32)은, 각 게이트 전극 배선(11)의 일측 모서리로부터 수직으로 돌출된 가늘고 긴 구 형상의 평판 형상으로 형성되어 있다.
여기서, 이들 각 게이트 전극 배선(11) 각각은, 게이트 절연막(31)을 개재하여, 즉 이 게이트 절연막(31)을 삽입하여 폴리실리콘 반도체층(21) 및 더미 폴리실리콘 반도체층(25) 각각에 대하여 경사부(26)의 일부가 중첩되어 있다. 따라서, 이들 각 게이트 전극 배선(11)은, 더미 폴리실리콘 반도체층(25)의 폭 방향을 따른 길이 방향을 갖고 있다. 또한, 이들 각 게이트 전극 배선(11)은, 더미 폴리실리콘 반도체층(25)의 경사부(26)의 선단 근방에서, 이 더미 폴리실리콘 반도체층(25) 상에 중첩되어 있다. 또한, 이들 각 게이트 전극 배선(11)은, 게이트 절연막(31) 상 에 형성되어 있다.
이 때, 도 2에 도시한 바와 같이, 어레이 기판(2)의 유리 기판(3)에서의 박막 트랜지스터(8)의 작성면인 표면을 상측을 향하여, 이 유리 기판(3)을 도체인 테이블(33)에 두고 접지(Ground : GND)시킨다. 이 상태에서, 이 유리 기판(3)을 개재한 폴리실리콘 반도체층(21)과 테이블(33)과의 사이에서 형성되는 용량을 Ca로 하고, 게이트 절연막(31)을 개재한 폴리실리콘 반도체층(21)과 게이트 전극 배선(11)과의 사이에서 형성되는 용량을 Cb로 한다. 또한, 유리 기판(3)을 개재한 더미 폴리실리콘 반도체층(25)과 테이블(33)과의 사이에서 형성되는 용량을 Cc로 하고, 게이트 절연막(31)을 개재한 더미 폴리실리콘 반도체층(25)과 게이트 전극 배선(11)과의 사이에서 형성되는 용량을 Cd로 한다. 이 상태에서, 더미 폴리실리콘 반도체층(25)은, Ca/(Ca+Cb)<Cc/(Cc+Cd)되는 관계를 충족시키도록 구성되어 있다.
또한, 게이트 전극(32)으로부터 이격된 게이트 절연막(31) 상에는, 보조 용량을 축적시키는 화소 보조 용량으로서의 축적 용량(7)이 적층되어 있다. 이 축적 용량(7)은, 게이트 절연막(31) 상에 적층되어 성막된 공통 용량 배선(12)을 구비하고 있다. 이 공통 용량 배선(12)은, 박막 트랜지스터(8)의 게이트 전극(32)에 대하여 전기적으로 절연되어 있고, 각 게이트 전극 배선(11)에 직교하고 있다. 여기서, 이들 공통 용량 배선(12)은, 게이트 전극 배선(11)과 동일 공정에서 동일 재료로써 형성되어 있다.
그리고, 이 공통 용량 배선(12) 및 게이트 전극(32)을 포함하는 게이트 절연막(31) 상에는, 층간 절연막(35)이 적층되어 성막되어 있다. 이 층간 절연막(35) 은, 플라즈마 CVD법에 의한 막 두께 350㎚의 질화 규소와 막 두께 450㎚의 산화 규소와의 적층막으로써 구성되어 있다. 또한, 이들 층간 절연막(35) 및 게이트 절연막(31)에는, 이들 층간 절연막(35) 및 게이트 절연막(31)의 각각을 관통한 도통부로서의 복수의 컨택트홀(36, 37)이 개구되어 형성되어 있다.
여기서, 이들 컨택트홀(36, 37)은, 박막 트랜지스터(8)의 게이트 전극(32)의 양측에 위치하는, 이 박막 트랜지스터(8)의 소스 영역(23) 및 드레인 영역(24) 상에 형성되어 있다. 그리고, 컨택트홀(36)은, 박막 트랜지스터(8)의 소스 영역(23)에 연통하여 개구하고 있다. 또한, 컨택트홀(37)은, 박막 트랜지스터(8)의 드레인 영역(24)에 연통하여 개구하고 있다.
그리고, 이 박막트랜지스터(8)의 소스 영역(23)에 연통한 컨택트홀(36)을 포함하는 층간 절연막(35) 상에는, 이 박막 트랜지스터(8)의 소스 전극으로서 기능하는 화상 신호 배선(13)이 적층되어 형성되어 있다. 이 화상 신호 배선(13)은, 컨택트홀(36)을 통하여 박막 트랜지스터(8)의 소스 영역(23)에 전기적으로 접속되어 도통되고 있다.
또한, 이 박막 트랜지스터(8)의 드레인 영역(24)에 연통한 컨택트홀(37)을 포함하는 층간 절연막(35) 상에는, 신호선으로서의 드레인 전극(39)이 적층되어 형성되어 있다. 이 드레인 전극(39)은, 축적 용량(7)의 공통 용량 배선(12)에 대향하고 있으며, 층간 절연막(35)을 개재한 공통 용량 배선(12)과의 사이에서 보조 용량을 축적시킨다. 또한, 이 드레인 전극(39)은, 컨택트홀(37)을 통하여 박막 트랜지스터(8)의 드레인 영역(24)에 전기적으로 접속되어 도통되어 있다. 또한, 이 드 레인 전극(39)은, 화상 신호 배선(13)과 동일 공정에서 동일 재료로써 형성되어 있다.
여기서, 이들 화상 신호 배선(13), 드레인 전극(39), 폴리실리콘 반도체층(21), 게이트 전극 배선(11), 게이트 절연막(31) 및 층간 절연막(35)으로 각 박막 트랜지스터(8)가 구성되어 있다.
한편, 이들 화상 신호 배선(13) 및 드레인 전극(39)을 포함하는 층간 절연막(35) 상에는, 보호막으로서의 평탄화막(41)이 적층되어 성막되어 있다. 이 평탄화막(41)에는, 이 평탄화막(41)을 관통한 도통부로서의 컨택트홀(42)이 개구되어 형성되어 있다. 이 컨택트홀(42)은, 박막 트랜지스터(8)의 드레인 전극(39)에 연통하여 개구하고 있다.
그리고, 이 컨택트홀(42)을 포함하는 평탄화막(41) 상에는, ITO 박막인 화소 전극(6)이 적층되어 성막되어 있다. 이 화소 전극(6)은, 컨택트홀(42)을 통하여 드레인 전극(39)에 전기적으로 접속되어 도통되어 있다. 여기서, 이 화소 전극(6)은, 어느 하나의 박막 트랜지스터(8)에 의해 제어된다. 또한, 이 화소 전극(6)을 포함한 평탄화막(41) 상에는, 배향막(43)이 적층되어 성막되어 있다.
한편, 어레이 기판(2)의 표면에는, 구 형상의 평판 형상의 대향 기판(51)이 대향하여 배치되어 있다. 이 대향 기판(51)은, 대략 투명한 구 형상의 평판 형상의 절연 기판으로서의 투광성 기판인 유리 기판(52)을 구비하고 있다. 이 유리 기판(52)에서의 어레이 기판(2)에 대향한 측의 일 주면인 표면에는, 1조의 색 단위, 예를 들면 적(Red : R), 녹(Green : G) 및 청(Blue : B)의 3개의 도트가 반복 배치 되어 구성된 색층인 복수의 컬러 필터(53)가 적층되어 있다. 이들 컬러 필터(53)는, 어레이 기판(2)에 대향 기판(51)을 대향시켰을 때에, 이 어레이 기판(2)의 각 화소(5)마다, 즉 이들 각 화소(5)의 더미 폴리실리콘 반도체층(25) 각각에 대향하도록 형성되어 있다.
또한, 이들 컬러 필터(53)의 표면에는, 구 형상의 평판 형상의 대향 전극(54)이 적층되어 형성되어 있다. 이 대향 전극(54)은, 대향 기판(51)의 표면과 어레이 기판(2)의 표면을 대향시켰을 때에, 이 어레이 기판(2)의 유리 기판(3)의 화면부(4) 전체에 걸쳐 대향하는 구 형상의 전극이다. 또한, 이 대향 전극(54) 상에는 배향막(55)이 적층되어 성막되어 있다.
그리고, 이 대향 기판(51)은, 이 대향 기판(51)의 배향막(55)을 어레이 기판(2)의 배향막(43)에 대향시킨 상태에서, 이 대향 기판(51)에 어레이 기판(2)이 부착되어 있다. 즉, 이 어레이 기판(2)의 화소 전극(6)은, 대향 기판(51)의 대향 전극(54)에 대향하여 배치되어 있다. 또한, 이들 대향 기판(51)의 배향막(55)과 어레이 기판(2)의 배향막(43)과의 사이에는, 광 변조층으로서의 액정층으로서 액정(56)이 삽입되어 개삽되어 밀봉되어 있다.
이어서, 상기 제1 실시예의 어레이 기판의 제조 방법을 설명한다.
우선, 유리 기판(3) 상에 언더코팅층을 적층시킨 후, 이 언더코팅층 상에 플라즈마 CVD법에 의해 도시하지 않은 비정질 실리콘막을 성막한다.
이 후, 이 비정질 실리콘막에 엑시머 레이저빔을 조사하여 레이저 어닐링하고, 이 비정질 실리콘막을 엑시머 레이저 용해 결정화하여 폴리실리콘 박막으로 한 다.
이어서, 이 폴리실리콘 박막을 도핑하고나서 포토리소그래피 공정에 의해 섬 형상으로 하여, 폴리실리콘 반도체층(21) 패턴 및 더미 폴리실리콘 반도체층(25) 패턴 각각을 동일한 공정 또한 동일한 재료로 형성한다.
또한, 플라즈마 CVD법으로써, 각 섬 형상의 폴리실리콘 반도체층(21) 패턴 및 더미 폴리실리콘 반도체층(25) 패턴의 각각을 포함하는 언더코팅층에, 막 두께 150㎚의 산화 규소막을 성막하여 게이트 절연막(31)을 형성한다.
이어서, 이 게이트 절연막(31) 상에, 몰리브덴(Mo) 합금으로써 구성된 도시하지 않은 도전층을 성막한 후, 이 도전층을 에칭하여 각 박막 트랜지스터(8)의 게이트 전극(32)으로 되는 게이트 전극 배선(11) 및 공통 용량 배선(12)의 각각을 형성한다.
이 상태에서, 게이트 전극(32)을 마스크로 하여, 폴리실리콘 반도체층(21)에서의 박막 트랜지스터(8)의 소스 영역(23) 및 드레인 영역(24)으로 되는 부분의 각각을 도핑하여 P형 혹은 N형으로 한다.
이 후, 각 박막 트랜지스터(8)의 게이트 전극 배선(11) 및 축적 용량(7)의 공통 용량 배선(12)을 포함하는 게이트 절연막(31) 상에, 플라즈마 CVD법으로써 막 두께 350㎚의 질화 규소와 막 두께 450㎚의 산화 규소와의 적층막을 성막하여 층간 절연막(35)을 형성한다.
이어서, 포토리소그래피 공정에서, 각 박막 트랜지스터(8)의 소스 영역(23) 및 드레인 영역(24) 각각에 연통하는 컨택트홀(36, 37)을 형성한다.
이 후, 이들 컨택트홀(36, 37) 각각을 포함하는 층간 절연막(35) 상에, 알루미늄(Al)과 고융점 금속과의 적층막을 성막하여(적층 구조는 도시 생략) 도전층을 형성한 후, 이 도전층을 포토리소그래피 공정에서 에칭하여, 소스 전극으로서 기능하는 화상 신호 배선(13) 및 드레인 전극(39)의 각각을 형성한다.
또한, 이들 화상 신호 배선(13) 및 드레인 전극(39)을 포함하는 층간 절연막(35) 상의 전면에 평탄화막(41)을 성막한다.
이어서, 포토리소그래피 공정에서, 이 평탄화막(41)을 에칭하여, 이 평탄화막(41)에 드레인 전극(39)에 도통하는 컨택트홀(42)을 형성한다.
이 후, 이 컨택트홀(42)을 포함하는 평탄화막(41) 상에 투명 도전막을 스퍼터하여 화소 전극(6)을 형성한 후, 포토리소그래피 공정 및 에칭 공정을 하여, 이 화소 전극(6)을 화소 형상으로 패터닝한다.
이어서, 이 각 화소 전극(6)을 포함하는 평탄화막(41) 상에 배향막(43)을 형성하여 어레이 기판(2)을 제조한 후, 이 어레이 기판(2)의 유리 기판(3) 상인 화면부(4)의 주연부에 Y 드라이버 회로(14), X 드라이버 회로(15) 및 드라이버 회로(16)를 만들어 넣는다.
이 후, 이 어레이 기판(2)의 배향막(43)측에 대향 기판(51)의 배향막(55)측을 대향시키고, 이 어레이 기판(2)을 대향 기판(51)에 부착한 후, 이들 어레이 기판(2)과 대향 기판(51)과의 사이에 액정(56)을 개삽시켜 밀봉한다.
또한, 이들 어레이 기판(2) 및 대향 기판(51)에 도시하지 않은 시스템 회로나 편광판, 백 라이트 등의 여러가지 부재를 조합하여 액정 표시 장치(1)로 한다.
상술한 바와 같이, 상기 제1 실시예에 따르면, 정전기 파괴의 원인으로 되는 대전 발생 공정, 특히 플라즈마 CVD나 스퍼터 등의 게이트 전극 배선(11)을 형성한 후의 플라즈마 공정에서는, 박막 트랜지스터(8)의 게이트 전극(32)과 폴리실리콘 반도체층(21)과의 사이에 전하가 저장된다. 이 때, 게이트 전극 배선(11)과 테이블(33)과의 사이에서도 용량이 저장되지만, 도 2에 도시한 바와 같이, 이 테이블(33)과 게이트 전극 배선(11)과 폴리실리콘 반도체층(21)과 각각의 사이에서 복수의 용량이 저장되는 결합 상태로 되어 있다.
이 때, 게이트 전극 배선(11)과 테이블(33)과의 사이의 용량을 단순히 크게 하는 것만이라면, 이 게이트 전극 배선(11) 그 자체의 면적을 크게 하면 되지만, 이 경우에는, 이 게이트 전극 배선(11)에의 전하 유입량 자체가 증대하므로, 정전기 파괴를 억제하는 효과가 없다.
따라서, 어레이 기판(2)의 언더코팅층 상에 더미 폴리실리콘 반도체층(25)을 형성하여, 이 더미 폴리실리콘 반도체층(25)을 폴리실리콘 반도체층(21)으로부터 절연시킴과 함께, 이 더미 폴리실리콘 반도체층(25)을 게이트 전극 배선(11)과 화상 신호 배선(13)과의 교점에 대향시켜, 이들 게이트 전극 배선(11) 및 화상 신호 배선(13)의 각각에 중첩했다.
그 결과, 이 더미 폴리실리콘 반도체층(25)에 의해 게이트 전극 배선(11)과 테이블(33)과의 사이에 축적되는 용량이 커진다. 따라서, 동일한 양의 전하가 게이트 전극(32)에 축적한 경우라도, V=Q/C의 관계로부터 용량이 클수록, 종래 이 게이트 전극(32)을 포함하는 게이트 전극 배선(11)을 형성한 후의 공정에서 발생하였 던 정전기에 기인한 게이트 절연막(31)의 전압 상승을 억제할 수 있다.
이 때문에, 결과적으로 게이트 절연막(31)에의 전압 상승을 억제할 수 있으므로, 게이트 전극 배선(11)을 형성한 후의 공정에서 발생할 수 있는 정전기에 의한 이 게이트 절연막(31)의 정전기 파괴를 억제할 수 있다. 따라서, 게이트 전극 배선(11)을 형성한 후의 공정, 특히 층간 절연막(35)을 형성하는 공정에서 발생하였던 정전기에 기인하는 어레이 기판(2)의 각 화소(5)에서의 점 결함 발생, 즉 트랜지스터 손상을 감소할 수 있다. 따라서, 이 어레이 기판(2)을 구비한 액정 표시 장치(1)의 제조 수율을 대폭 향상할 수 있다.
또한, 어레이 기판(2)의 표면을 위로 하여, 이 어레이 기판(2)을 테이블(33) 상에 둔 상태에서, 폴리실리콘 반도체층(21)과 테이블(33)과의 사이의 용량을 Ca로 하고, 폴리실리콘 반도체층(21)과 게이트 전극 배선(11)과의 사이의 용량을 Cb로 하고, 더미 폴리 실리콘 반도체층(25)과 테이블(33)과의 사이의 용량을 Cc로 하고, 더미 폴리실리콘 반도체층(25)과 게이트 전극 배선(11)과의 사이의 용량을 Cd로 한 경우에, Ca/(Ca+Cb)<Cc/(Cc+Cd)로 되는 관계를 충족하도록, 더미 폴리실리콘 반도체층(25)의 면적, 및 이 더미 폴리실리콘 반도체층(25)과 게이트 전극 배선(11)과의 중첩 면적을 결정했다.
그 결과, 어레이 기판(2)의 각 화소(5)의 박막 트랜지스터(8)의 폴리실리콘 반도체층(21)과 게이트 전극 배선(11)과의 사이의 게이트 절연막(31)에 부과되는 전압보다도, 이들 각 화소(5)의 더미 폴리실리콘 반도체층(25)과 게이트 전극 배선(11)과의 사이의 게이트 절연막(31)에 부과되는 전압이 커진다. 이 때문에, 만약 정전기 파괴가 발생할 정도의 전하가, 이들 폴리 실리콘 반도체층(21) 및 더미 폴리실리콘 반도체층(25)과 게이트 전극 배선(11)과의 사이의 게이트 절연막(31)에 축적된 경우에도, 이 폴리실리콘 반도체층(21)과 게이트 전극 배선(11)과의 사이의 게이트 절연막(31)보다도 먼저, 더미 폴리실리콘 반도체층(25)과 게이트 전극 배선(11)과의 사이의 게이트 절연막(31)이 우선적으로 파괴되어, 이들 더미 폴리실리콘 반도체층(25)과 게이트 전극 배선(11)과의 사이의 전하가 분산된다. 따라서, 액정 표시 장치(1)로서 필요한 박막 트랜지스터(8)를 구성하는 폴리실리콘 반도체층(21)이 보호될 확률이 높아진다.
또한, 이들 박막 트랜지스터(8)를 구성하는 폴리실리콘 반도체층(21)과 더미 폴리실리콘 반도체층(25)을 동일한 공정에서 동일한 재료로 형성했다. 이 때문에, 이 더미 폴리실리콘 반도체층(25)을 어레이 기판(2)에 형성해도, 이 어레이 기판(2)을 제조할 때의 제조 공정이 증가하지 않는다. 그 결과, 이 더미 폴리실리콘 반도체층(25)을 효율적이고 또한 염가로 어레이 기판(2)에 만들어 넣을 수 있으므로, 이 더미 폴리실리콘 반도체층(25)이 형성된 어레이 기판(2)의 제조성을 향상할 수 있다.
또한, 이 더미 폴리실리콘 반도체층(25)이, 이 더미 폴리실리콘 반도체층(25)이 형성된 후에 형성되는 화상 신호 배선(13)에 의해 피복되는 구성으로 하였다. 그 결과, 이 더미 폴리실리콘 반도체층(25)에 의해 화소 전극(6)의 일부가 피복되지 않게 된다. 따라서, 이 더미 폴리실리콘 반도체층(25)이 화소 전극(6)의 광 이용 효율에 영향을 주지 않는다. 이 때문에, 이 더미 폴리실리콘 반도체층 (25)을 형성한 것에 의한 어레이 기판(2)의 각 화소(5)의 개구율의 저하를 간단한 구성으로 확실하게 방지할 수 있다.
또, 상기 제1 실시예에서는, 각 더미 폴리실리콘 반도체층(25)의 각각을 화상 신호 배선(13)으로써 피복하였지만, 도 5에 도시하는 제2 실시예와 같이, 이들 더미 폴리실리콘 반도체층(25)을 화소 신호 배선(13)으로부터 돌출시켜 비어져 나오게 하여, 이들 더미 폴리실리콘 반도체층(25)의 면적을 크게 할 수도 있다. 그 결과, 이들 더미 폴리실리콘 반도체층(25)과 테이블(33)과의 사이에 축적되는 용량이 더 커진다. 따라서, 게이트 전극 배선(11)을 형성한 후의 공정에서 발생할 수 있는 정전기에 기인한 어레이 기판(2)의 각 화소(5)의 점 결함을 더 감소할 수 있다. 따라서, 이 어레이 기판(2)을 구비한 액정 표시 장치(1)의 제조 수율을 더 대폭 향상할 수 있다.
이 때, 더미 폴리실리콘 반도체층(25)은, 어레이 기판(2)의 RGB의 각 화소(5)에서 동일한 형상으로 할 필요는 없다. 그 때문에, 도 5에 도시한 바와 같이, 1세트의 색 단위, 즉 RGB의 각 화소(5) 중 B(청)의 화소(5)의 영역에, 더미 폴리실리콘 반도체층(25)을 돌출시켜 비어져 나오게 하여, 이들 RGB의 각 화소(5)를 1개의 단위로 하여 최적화해도 된다.
또한, 상기 각 실시예에서는, 어레이 기판(2)과 대향 기판(51)과의 사이에 광 변조층으로서 액정(56)을 밀봉시킨 액정 표시 장치(1)에 대하여 설명했지만, 예를 들면 광 변조층을 액정 재료를 대신하여 유기 발광 재료로서의 일렉트로 루미네센스(ElectroLuminescence : EL) 재료로 한 유기 자기 발광형 표시 장치, 즉 일렉 트로루미네센스 표시 장치 등의, 어떤 평면 표시 장치라도 대응시켜 이용할 수 있다.
또한, 어레이 기판(2)의 유리 기판(3)의 화면부(4)의 주연부에 Y 드라이버 회로(14), X 드라이버 회로(15) 및 드라이버 회로(16) 등의 주변 구동 회로를 만들어 넣었지만, 이들 Y 드라이버 회로(14), X 드라이버 회로(15) 및 드라이버 회로(16) 등의 주변 구동 회로를 어레이 기판(2)과 별개로 형성하여, 이 어레이 기판(2)에 접속시켜도 된다.
본 발명에 따르면, 게이트 전극 배선과의 사이의 용량이 제2 반도체층에 의해 커지므로, 이 게이트 전극 배선을 형성한 후의 공정에서 발생할 수 있는 정전기에 의한 게이트 절연막의 전압 상승을 억제할 수 있어서, 이 게이트 절연막의 정전기 파괴를 억제할 수 있기 때문에, 점 결함 발생을 억제할 수 있어, 수율을 향상할 수 있다.
Claims (8)
- 투광성 기판과,제1 반도체층, 게이트 절연막 및 게이트 전극 배선을 구비하고, 상기 투광성 기판의 일 주면에 형성된 박막 트랜지스터와,상기 투광성 기판의 일 주면에 형성되고, 상기 제1 반도체층으로부터 절연된 제2 반도체층을 구비하며,상기 게이트 전극 배선은, 상기 게이트 절연막을 개재하여 상기 제1 반도체층 및 제2 반도체층 각각에 중첩되어 있는 것을 특징으로 한 어레이 기판.
- 제1항에 있어서,제1 반도체층 및 제2 반도체층은, 동일 공정에서 형성되어 있는 것을 특징으로 한 어레이 기판.
- 제1항 또는 제2항에 있어서,게이트 절연막은, 제1 반도체층을 포함하는 투광성 기판의 일 주면에 형성되고,게이트 전극 배선은, 상기 게이트 절연막의 일 주면에 형성되어 있는 것을 특징으로 한 어레이 기판.
- 제3항에 있어서,게이트 전극 배선을 포함하는 게이트 절연막의 일 주면에, 플라즈마 화학 증착법으로 형성된 절연막을 구비하고,투광성 기판은, 유리 기판이고,제1 반도체층 및 제2 반도체층 각각은, 폴리실리콘막인 것을 특징으로 한 어레이 기판.
- 제4항에 있어서,제2 반도체층을 개재한 절연막의 일 주면에 형성된 화상 신호 배선을 구비한 것을 특징으로 한 어레이 기판.
- 제5항에 있어서,화상 신호 배선을 포함하는 절연막의 일 주면에 형성된 보호막과,상기 보호막의 일 주면에 형성된 복수의 색층을 구비하고,제2 반도체층은, 상기 색층마다 형성되어 있는 것을 특징으로 한 어레이 기판.
- 제1항 또는 제2항에 있어서,상기 투광성 기판을 개재한 제1 반도체층과의 사이의 용량을 Ca로 하고,게이트 절연막을 개재한 상기 제1 반도체층과 게이트 전극 배선과의 사이의 용량을 Cb로 하고,상기 투광성 기판을 개재한 상기 제2 반도체층과의 사이의 용량을 Cc로 하고,상기 게이트 절연막을 개재한 상기 제2 반도체층과 상기 게이트 전극 배선과의 사이의 용량을 Cd로 한 경우에,Ca/(Ca+Cb)<Cc/(Cc+Cd)인 것을 특징으로 한 어레이 기판.
- 제1항 또는 제2항의 어레이 기판과,상기 어레이 기판의 일 주면에 대향하여 형성된 광 변조층을 구비한 것을 특징으로 한 평면 표시 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2003-00294584 | 2003-08-18 | ||
| JP2003294584A JP4381063B2 (ja) | 2003-08-18 | 2003-08-18 | アレイ基板および平面表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050020645A KR20050020645A (ko) | 2005-03-04 |
| KR100605437B1 true KR100605437B1 (ko) | 2006-07-28 |
Family
ID=34191047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040064647A KR100605437B1 (ko) | 2003-08-18 | 2004-08-17 | 어레이 기판 및 평면 표시 장치 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7064351B2 (ko) |
| JP (1) | JP4381063B2 (ko) |
| KR (1) | KR100605437B1 (ko) |
| CN (1) | CN1328621C (ko) |
| SG (1) | SG109547A1 (ko) |
| TW (1) | TWI249855B (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4988258B2 (ja) * | 2006-06-27 | 2012-08-01 | 三菱電機株式会社 | 液晶表示装置及びその駆動方法 |
| GB2466213B (en) * | 2008-12-12 | 2013-03-06 | Cmosis Nv | Pixel array with shared readout circuitry |
| KR101362467B1 (ko) * | 2012-07-10 | 2014-02-12 | 연세대학교 산학협력단 | 투명 전자파 차폐재 및 이를 포함하는 디스플레이 장치 |
| JP5997958B2 (ja) | 2012-07-23 | 2016-09-28 | 株式会社ジャパンディスプレイ | 表示装置及びアレイ基板 |
| US8937307B2 (en) * | 2012-08-10 | 2015-01-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| CN106684093B (zh) * | 2016-07-20 | 2019-07-12 | 京东方科技集团股份有限公司 | 显示基板及其制造方法、以及显示装置 |
| CN108490709B (zh) * | 2018-03-29 | 2021-06-01 | 武汉华星光电技术有限公司 | 阵列基板及其制作方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6195140B1 (en) * | 1997-07-28 | 2001-02-27 | Sharp Kabushiki Kaisha | Liquid crystal display in which at least one pixel includes both a transmissive region and a reflective region |
| JP3076030B2 (ja) | 1998-07-14 | 2000-08-14 | 東芝電子エンジニアリング株式会社 | アクティブマトリクス型液晶表示装置 |
| CN1139837C (zh) * | 1998-10-01 | 2004-02-25 | 三星电子株式会社 | 液晶显示器用薄膜晶体管阵列基板及其制造方法 |
| US6420758B1 (en) * | 1998-11-17 | 2002-07-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having an impurity region overlapping a gate electrode |
| NL1015202C2 (nl) * | 1999-05-20 | 2002-03-26 | Nec Corp | Actieve matrixvormige vloeiend-kristal displayinrichting. |
| US6885110B1 (en) * | 1999-09-08 | 2005-04-26 | Matsushita Electric Industrial Co., Ltd. | Electrical circuit board and TFT array substrate and liquid crystal display device utilizing the same |
| KR100620847B1 (ko) * | 2001-06-05 | 2006-09-13 | 엘지.필립스 엘시디 주식회사 | 액정표시장치의 어레이기판 및 그의 제조방법 |
| CN1236502C (zh) * | 2001-08-08 | 2006-01-11 | 瀚宇彩晶股份有限公司 | 薄膜晶体管阵列基板结构 |
| KR20030016051A (ko) * | 2001-08-20 | 2003-02-26 | 삼성전자주식회사 | 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 |
| US7102168B2 (en) * | 2001-12-24 | 2006-09-05 | Samsung Electronics Co., Ltd. | Thin film transistor array panel for display and manufacturing method thereof |
-
2003
- 2003-08-18 JP JP2003294584A patent/JP4381063B2/ja not_active Expired - Lifetime
-
2004
- 2004-07-16 SG SG200404390A patent/SG109547A1/en unknown
- 2004-07-21 TW TW093121763A patent/TWI249855B/zh active
- 2004-08-05 US US10/911,600 patent/US7064351B2/en active Active
- 2004-08-17 KR KR1020040064647A patent/KR100605437B1/ko active IP Right Grant
- 2004-08-18 CN CNB2004100642283A patent/CN1328621C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US7064351B2 (en) | 2006-06-20 |
| JP2005064338A (ja) | 2005-03-10 |
| KR20050020645A (ko) | 2005-03-04 |
| SG109547A1 (en) | 2005-03-30 |
| US20050042817A1 (en) | 2005-02-24 |
| JP4381063B2 (ja) | 2009-12-09 |
| CN1584686A (zh) | 2005-02-23 |
| TW200524165A (en) | 2005-07-16 |
| TWI249855B (en) | 2006-02-21 |
| CN1328621C (zh) | 2007-07-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4472961B2 (ja) | 表示装置用基板、液晶表示装置及び液晶表示装置の製造方法 | |
| JP3708637B2 (ja) | 液晶表示装置 | |
| JP5161263B2 (ja) | 平板表示装置及びその製造方法 | |
| JP3964223B2 (ja) | 薄膜トランジスタ装置 | |
| US20080083927A1 (en) | Display device and method of manufacturing the same | |
| JP5384088B2 (ja) | 表示装置 | |
| US7612377B2 (en) | Thin film transistor array panel with enhanced storage capacitors | |
| KR20070000546A (ko) | 누설전류를 줄일 수 있는 액정표시소자 및 그 제조방법 | |
| JP2007251100A (ja) | 電気光学装置、電子機器および半導体装置 | |
| KR100693236B1 (ko) | 반도체 소자 어레이 기판 및 그 제조 방법 | |
| KR101682092B1 (ko) | 박막 트랜지스터 표시판 및 이를 포함하는 액정 표시 장치 | |
| KR100605437B1 (ko) | 어레이 기판 및 평면 표시 장치 | |
| US20060118787A1 (en) | Electronic device with electrostatic discharge protection | |
| JP5324758B2 (ja) | 薄膜トランジスタ、表示装置、およびその製造方法 | |
| US20060065894A1 (en) | Thin film transistor array panel and manufacturing method thereof | |
| JP3799915B2 (ja) | 電気光学装置の製造方法並びに半導体基板及び電気光学装置 | |
| JP5221082B2 (ja) | Ｔｆｔ基板 | |
| KR100777850B1 (ko) | 어레이 기판 및 평면 표시 장치 | |
| JP2010156867A (ja) | 薄膜トランジスタ基板前駆体及び薄膜トランジスタ基板の製造方法 | |
| KR101534012B1 (ko) | 박막 트랜지스터 표시판, 그 제조 방법 및 액정 표시 장치 | |
| KR100854027B1 (ko) | 화상표시장치 | |
| JP2010165866A (ja) | 薄膜トランジスタ基板の製造方法 | |
| JP5090693B2 (ja) | 表示装置とその製造方法 | |
| JP2009224396A (ja) | 薄膜トランジスタ基板、およびその製造方法、並びに表示装置 | |
| JP2007052370A (ja) | 平面表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130712 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20140711 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20150710 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20160708 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20170707 Year of fee payment: 12 |