JP5090693B2 - 表示装置とその製造方法 - Google Patents

表示装置とその製造方法 Download PDF

Info

Publication number
JP5090693B2
JP5090693B2 JP2006238500A JP2006238500A JP5090693B2 JP 5090693 B2 JP5090693 B2 JP 5090693B2 JP 2006238500 A JP2006238500 A JP 2006238500A JP 2006238500 A JP2006238500 A JP 2006238500A JP 5090693 B2 JP5090693 B2 JP 5090693B2
Authority
JP
Japan
Prior art keywords
electrode
polycrystalline silicon
gate metal
metal electrode
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2006238500A
Other languages
English (en)
Other versions
JP2008058850A5 (ja
JP2008058850A (ja
Inventor
卓司 今村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2006238500A priority Critical patent/JP5090693B2/ja
Priority to KR1020070085931A priority patent/KR100903791B1/ko
Priority to TW096131801A priority patent/TW200818512A/zh
Priority to US11/847,873 priority patent/US20080054267A1/en
Priority to CNA2007101482660A priority patent/CN101140941A/zh
Publication of JP2008058850A publication Critical patent/JP2008058850A/ja
Publication of JP2008058850A5 publication Critical patent/JP2008058850A5/ja
Application granted granted Critical
Publication of JP5090693B2 publication Critical patent/JP5090693B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)

Description

本発明は、薄膜トランジスタをアレイ状に配列したアクティブマトリクス方式の表示装置及びその製造方法に関し、特に、表示領域内の画素を駆動する薄膜トランジスタと同時に形成されるキャパシタに関する。
近年の高度情報化社会の本格的な進展やマルチメディアシステムの急速な普及に伴い、液晶表示装置（ＬＣＤ：Liquid Crystal Display）や有機ＥＬ表示装置（ＥＬ：Electro Luminescence）などの重要性はますます増大している。これらの表示装置の画素の駆動方式としては、アレイ状に配列された、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を用いたアクティブマトリクス方式が広く採用されている。
一般に、ＴＦＴは、ガラス等の絶縁基板上に島状のシリコンを形成し、島状シリコンの上にゲート絶縁膜及びゲート電極を形成することによって製造される。ＴＦＴの回路形成と同時にキャパシタも形成される。
図７及び図８はそれぞれ従来の表示装置の一部であるキャパシタ部の平面図及び断面図である。図７及び図８に示すように、絶縁基板１１１の上に下地膜として、シリコン窒化膜１１３及びシリコン酸化膜１１４が形成されている。そして、シリコン酸化膜１１４上の所定の位置に多結晶シリコン電極１１８が形成されている。多結晶シリコン電極１１８の上にゲート絶縁膜１１６が形成されている。そして、ゲート絶縁膜１１６上の多結晶シリコン電極と対向する位置に、ゲートメタル電極１１７が形成されている。ここで、多結晶シリコン電極１１８は、多結晶シリコン膜にイオン注入法あるいはイオンドーピング法によって不純物を導入し、導体として使用することが多い。この場合、多結晶シリコン電極１１８を一方の電極とし、ゲートメタル電極１１７を他方の電極としてキャパシタが構成されている。多結晶シリコン電極１１８の縁部はゲートメタル電極１１７よりも上面視で外側に位置している。
すなわち、多結晶シリコン電極１１８がゲートメタル電極１１７よりも大きく、その縁部がゲートメタル電極１１７の縁部より上面視で外側に位置しているため、多結晶シリコン電極１１８からの漏れ電流が多く、不安定な保持特性を示していた。これにより、良好な回路性能を出すことができないといった問題が生じる。
従来、このような漏れ電流を低減することを目的とした技術が特許文献１に開示されている。特許文献１に記載の半導体装置及びその製造方法並びに有機ＥＬディスプレイパネルによれば、島状シリコンを第１の熱酸化膜及び第２の熱酸化膜からなる２層の熱酸化膜で覆うことにより、島状シリコンの端部における２層の熱酸化膜の合計膜厚を、島状シリコンの上面における２層の熱酸化膜の合計膜厚の７０％以上とする。このことにより、リーク電流の低減を図っている。すなわち、従来技術においては、熱酸化膜を多層化することで上記問題解決を図るものである。
特開２００２−７６３４６号公報
しかしながら、従来技術では熱酸化膜を多層化するために製造工数が多いという問題点があった。従って本発明の目的は、上記問題点を解決するものであり、簡単な構成で多結晶シリコン電極からの漏れ電流を低減することができる表示装置及びその製造方法を提供することである。
上述した課題を解決するために、本発明にかかる表示装置は、絶縁基板と、前記絶縁基板上に形成された多結晶シリコン電極と、前記多結晶シリコン電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に前記多結晶シリコン電極と対向する位置に形成されたゲートメタル電極とを有し、前記ゲートメタル電極は、該ゲートメタル電極の端部に形成された凹部よりなる開口部を有し、上面視で、前記開口部の形成部を除いて前記多結晶シリコン電極の縁部の全部を覆うように形成され、前記開口部に前記多結晶シリコン電極と配線層を接続するコンタクトホールが形成されているものである。
また、本発明にかかる表示装置の製造方法は、基板上に多結晶シリコン薄膜を形成する工程と、前記多結晶シリコン薄膜上に前記ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に導電膜を形成し、パターニングしてゲートメタル電極を形成する工程と、前記ゲートメタル電極の端部に凹部よりなる開口部を形成する工程と、前記開口部に前記多結晶シリコン電極と配線層を接続するコンタクトホールを形成する工程とを有し、前記ゲートメタル電極を形成する工程では、上面視で、前記開口部の形成部を除いて前記多結晶シリコン電極の縁部の全部を前記ゲートメタル電極が覆うように形成することを特徴とするものである。
本発明によれば、簡単な構成により多結晶シリコン電極からの漏れ電流を少なくし、安定した保持特性を得ることができる表示装置とその製造方法を提供することができる。
以下、本実施の形態を適用した具体的な実施の形態について、添付図面に基づき詳細に説明する。以下の説明は、本発明の実施形態についてのものであり、本発明は以下の実施形態に限定されるものではない。
実施の形態１．
本実施の形態は、表示装置におけるキャパシタの上部電極を、下部電極の縁部を覆うように形成することで、漏れ電流の低減を図るものであるが、ここでは先ず一般的な表示装置の構成について説明しておく。表示装置は、絶縁基板の表示領域に設けられた複数の平行に設けられた走査信号線と、この走査信号線に交差するように設けられた複数の平行に設けられた表示信号線とを有する。隣接する走査信号線と表示信号線とで囲まれた領域が画素となり、よって、画素は表示領域にマトリクス状に配列される。また、絶縁基板には、前記走査信号線を駆動する走査信号駆動回路及び前記表示信号線を駆動する表示信号駆動回路とが設けられている。上記画素内には、少なくとも１つの薄膜トランジスタ（ＴＦＴ）及びキャパシタが形成されている。
図１は、ＴＦＴ及びキャパシタの構成を模式的に示す断面図である。ここでは、ＴＦＴのゲート電極５４が、多結晶シリコン層からなる半導体膜５２の上にあるトップゲート構造とし、ＴＦＴはｐチャネルＭＯＳＦＥＴとして説明する。図１においては、５１と５３は下地膜、５２は半導体膜、５０はゲート絶縁膜、５４はゲート電極、５５は層間絶縁膜、５６はソース電極、５７はドレイン電極、５８はパッシベーション膜、６２はコンタクトホール、７０はキャパシタ下部電極、７１はキャパシタ上部電極である。
絶縁基板４０としては、透明なガラス基板等を用いることができる。あるいは、Ａｌやステンレスなどの金属基板を用いてもよい。絶縁基板４０の上には、絶縁性の下地膜６０が形成されている。下地膜６０は、絶縁基板４０の略全面に形成されている。下地膜６０には透過性絶縁膜であるシリコン窒化膜５１や、シリコン酸化膜５３を用いることができる。もちろん、下地膜６０は、これらの積層構造としたが、一方のみの単層構造であってもよい。下地膜６０の上には、半導体膜５２が形成されている。この半導体膜５２は島状にパターニングされている。これにより、下地膜６０上の半導体膜５２は矩形状のパターンとなる。
半導体膜５２は、ソース領域５２１と、チャネル領域５２２と、ドレイン領域５２３とを備えている。チャネル領域５２２は、ソース領域５２１とドレイン領域５２３との間に配置されている。ソース領域５２１及びドレイン領域５２３は不純物を含んだ導電性領域であり、チャネル領域５２２を挟むように対向配置されている。ここで、チャネル領域５２２とは、ゲート電極にゲート電圧を印加した際に、チャネルが形成される領域を示す。この半導体膜５２は、例えば、多結晶のシリコン膜によって形成されている。なお、半導体膜５２のパターニング時に、半導体膜５２の端部をテーパ状に加工してもよい。これにより、半導体膜５２が後述するゲート絶縁膜５０によって確実に被覆される。従って、絶縁破壊等の不良を十分抑制することができる。
半導体膜５２の離隔した位置に、あるいはドレイン領域５２３と同一の島としてキャパシタの下部電極７０が形成されている。半導体膜５２の上には、ゲート絶縁膜５０が形成されている。ゲート絶縁膜５０は、半導体膜５２の全体を覆うように形成されている。従って、ゲート絶縁膜５０の下面と、半導体膜５２の上面とが接する。さらに、ゲート絶縁膜５０の上には、ゲート電極５４が形成されている。ゲート電極５４は、半導体膜５２のチャネル領域５２２の上に配置されている。すなわち、ゲート電極５４と半導体膜５２のチャネル領域５２２とは、ゲート絶縁膜５０を挟んで対向配置されている。このように、ゲート電極５４は、ゲート絶縁膜５０を介して半導体膜５２のチャネル領域５２２の対面に配置される。また、ゲート電極５４の離隔した位置で、ゲート絶縁膜５０を介してキャパシタの下部電極７０と対面した位置にキャパシタの上部電極７１が形成されている。
さらに、ゲート電極５４及びゲート絶縁膜５０の上には、層間絶縁膜５５が形成されている。層間絶縁膜５５はゲート電極５４を覆うように形成されている。層間絶縁膜５５及びゲート絶縁膜５０には、コンタクトホール６２が形成されている。コンタクトホール６２は、層間絶縁膜５５、及びゲート絶縁膜５０を貫通するように形成されている。これにより、コンタクトホール６２が半導体膜５２まで到達する。
このコンタクトホール６２には、ソース電極５６及びドレイン電極５７が埋設されている。ソース電極５６はソース領域５２１と接続されている。同様に、ドレイン電極５７はドレイン領域５２３と接続されている。
このように、ソース電極５６及びドレイン電極５７は層間絶縁膜５５の上から半導体膜５２まで形成されている。従って、ソース電極５６、及びドレイン電極５７は、層間絶縁膜の上に露出している。さらに、層間絶縁膜５５の上には、ソース電極５６、及びドレイン電極５７を覆うように、パッシベーション膜５８が形成されている。なお、パッシベーション膜５８には、ソース電極５６、及びドレイン電極５７に接続するためのスルーホール６３を形成してもよい。
次に、このように構成された表示装置におけるキャパシタの構成について図２（ｄ）、図３（ａ）及び図３（ｂ）を参照して説明する。図２（ｄ）は実施の形態１にかかる表示装置の一部であるキャパシタ部の断面図である。図３（ａ）は実施の形態１にかかる表示装置の一部であるキャパシタ部の平面図である。キャパシタの下部電極７０とキャパシタの上部電極７１からなるキャパシタに対して図２（ｄ）に示す構成を適用することができる。図３（ｂ）は、図３（ａ）のＡ−Ａ線における断面図であって、さらにパッシベーション膜まで形成したものである。
図２（ｄ）に示すように、絶縁基板１１上に、下地膜としてシリコン窒化膜１３及びシリコン酸化膜１４が形成されている。さらに、シリコン酸化膜１４上の所定の領域に多結晶シリコン電極１８が形成され、この多結晶シリコン電極１８の上にゲート絶縁膜１６が形成されている。さらに、そのゲート絶縁膜１６上に、多結晶シリコン電極１８と対向するようにゲートメタル電極１７が形成されている。このゲートメタル電極１７は、その端部が図３（ａ）に示すように、上面視で多結晶シリコン電極１８よりも外側に配置するように形成されている。ここで、ゲートメタル電極１７は、図１に示すキャパシタの上部電極７１に対応し、また、多結晶シリコン電極１８は、図１に示すキャパシタの下部電極７０に対応している。そして、図３（ｂ）に示すように、ゲートメタル電極１７の上に層間絶縁膜５５が形成されていて、多結晶シリコン電極１８の引き出し配線部と配線層をつなぐコンタクトホール６２が形成されている。層間絶縁膜５５の上に配線層５９が形成されていて、その上にパッシベーション膜５８が形成されている。
ここで、多結晶シリコン電極１８の端部から前記ゲートメタル電極１７の端部までの距離をＹ、多結晶シリコン電極１８の膜厚をａ、ゲート絶縁膜１６の膜厚をｂ、ゲートメタル電極１７の膜厚をｃとした場合、Ｙ≧（ａ＋ｂ＋ｃ）／２を満たすことが好ましい。この理由は、各膜厚の合計の１／２の和以上であれば、ゲートメタル電極１７により多結晶シリコン電極１８を十分被覆することができ、多結晶シリコン電極１８からの漏れ電流を低減することができるためである。このとき、各膜厚は、ｃ＞ａ、ｂの関係を満たすことが好ましい。ｃ＞ａ、ｂの関係を満たすことで多結晶シリコン電極１８の端部をより確実に被覆することができる。ここで、レーザアニールによりアモルファスシリコンから多結晶シリコンを得る際の照射エネルギーの制約から多結晶シリコン電極膜厚ａは、例えば５０〜１００ｎｍとなる。また、トランジスタ特性の制約からゲート絶縁膜１６の膜厚ｂは、例えば、５０〜１５０ｎｍとなる。さらに、トランジスタのソース・ドレイン領域を形成する際のイオンドーピングあるいはイオン注入のセルフアラインのマスクとして、及びゲート電極の抵抗値から、ゲートメタル電極１７の膜厚ｃは、例えば２００〜４００ｎｍとなる。よって、これらのデバイス特性及びプロセス上の制約等からｃ＞ａ、ｂを満たすことができる。
次に、このように構成された本実施の形態１にかかる表示装置の製造方法について図２を参照して説明する。ここでは、実施の形態１と直接関係するゲートメタル電極形成プロセスまでの説明とし、ゲートメタル電極形成以降のプロセスについては省略する。図２は表示装置の一部であるキャパシタ部の各製造工程における製造工程断面図である。
図２（ａ）に示すように、絶縁基板１１上に、下地膜としてシリコン窒化膜１３及びシリコン酸化膜１４を形成する。ここで、絶縁基板１１としては、一般にガラス基板が用いられ、特に融点の高い石英ガラス基板を使用することも可能である。また、下地膜としては、シリコン窒化膜１３又はシリコン酸化膜１４を単体で使用することも可能である。次に下地膜の上に、プラズマＣＶＤ法により、例えば厚さ５０〜７０ｎｍのアモルファスシリコン膜１２を形成する。
そして、エキシマレーザアニール等により、アモルファスシリコン膜１２を溶融し、冷却して固化することで多結晶シリコン膜を形成する。そして、この多結晶シリコン膜上に写真製版法でレジストパターンを形成した後、図２（ｂ）に示すように、ドライエッチングにより多結晶シリコン膜をパターンニングして多結晶シリコンパターン１５を形成する。このとき不要となったレジストは除去する。また、この工程で図１の半導体膜５２のパターンが形成される。
次に、図２（ｃ）に示すように、多結晶シリコンパターン１５の上にゲート絶縁膜１６を形成する。ゲート絶縁膜１６は例えばプラズマＣＶＤ法等により形成することができる。このゲート絶縁膜１６形成の後、写真製版法によりレジストパターンを形成する。そして、キャパシタの一方の電極となる多結晶シリコンパターン１５にイオン注入法、もしくはイオンドーピング法を用いてリン等の不純物を注入して多結晶シリコン電極１８を形成する。不純物注入後、不要になったレジストを除去する。また、この工程で図１の半導体膜５２に不純物が注入される。
そして、図２（ｄ）に示すように、前記ゲート絶縁膜１６上に多結晶シリコン電極と対向する位置に導電膜を形成する。次いで、写真製版法によりこの導電膜上にレジストパターンを形成し、不要な導電膜をエッチングにより除去してゲートメタル電極１７を形成する。また、この工程で図１のゲート電極５４が形成される。
ここで上述したように、従来の表示装置においては、キャパシタの一方の電極である多結晶シリコン電極１８よりも、キャパシタの他方の電極であるゲートメタル電極１７の方が上面視で内側に配置されていた。このような構成であると、多結晶シリコン電極からの漏れ電流が多く、不安定な保持特性を示すといった問題が生じる。
このため、本実施の形態においては、図３（ａ）に示すように、ゲートメタル電極１７の端部は上面視で多結晶シリコン電極１８の端部よりも外側に位置するように形成する。そして、多結晶シリコン電極１８の引き出し配線部以外をゲートメタル電極１７で覆う構造にすることにより、キャパシタの一方の電極である多結晶シリコン電極１８からの漏れ電流を低減し、安定した保持特性を得ることができる。
このように構成された本実施の形態においては、ゲートメタル電極１７の端部を上面視で多結晶シリコン電極１８の端部よりも外側に位置するように形成し、多結晶シリコン電極１８の引き出し配線部以外をゲートメタル電極１７で覆う構造にすることにより、極めて簡単な構成により多結晶シリコン電極１８からの漏れ電流を低減させることができる。このことにより、キャパシタの安定した保持特性を得ることができ、安定した表示特性を有する表示装置を提供することが可能となる。
実施の形態２．
本実施の形態２にかかる表示装置について図４を参照して説明する。図４は、実施の形態２にかかる表示装置の平面図である。図４に示す実施の形態２にかかる表示装置において、図２に示す実施の形態１と同一構成要素には同一の符号を付し、その詳細な説明は省略する。
図４に示す表示装置において、図３（ａ）に示す実施の形態１と異なる点は、多結晶シリコン電極１８の引き出し配線部だけをゲートメタル電極２７で覆わない構造とするのではなく、ゲートメタル電極２７が多結晶シリコン電極１８の四隅及び引き出し配線部以外を覆う構造とする点である。すなわち、本実施の形態では、多結晶シリコン電極１８の四隅と引き出し配線部とがゲートメタル電極２７によって覆われていない。
本実施の形態においても、ゲート絶縁膜までは実施の形態１と同様に形成する。その後、ゲートメタル電極２７を形成する。ここで、ゲートメタル電極２７を形成する際、多結晶シリコン電極１８の四隅以外を覆う形状にする。
このように構成された本実施の形態においては、ゲートメタル電極２７が多結晶シリコン電極１８の四隅以外を覆う構造にすることにより、多結晶シリコン電極１８隅の電界集中の発生を防ぎ、絶縁不良が引き起こされることを防止するため、表示装置における安定した保持特性及び絶縁特性を得られる。
実施の形態３．
本実施の形態３にかかる表示装置について図５（ａ）乃至図５（ｃ）を参照して説明する。図５（ａ）は、実施の形態３にかかる表示装置の平面図である。図５（ｂ）は、実施の形態３にかかる表示装置においてゲートメタル電極まで形成したものを示す断面図であって、図５（ａ）に示すＢ−Ｂ線における断面図である。そして、図５（ｃ）は図５（ｂ）にさらに配線層まで形成した場合を示す断面図を示す。図５（ａ）乃至図５（ｃ）に示す実施の形態３にかかる表示装置において、図２に示す実施の形態１と同一構成要素には同一の符号を付し、その詳細な説明は省略する。
図５（ａ）に示す表示装置において、図３（ａ）に示す実施の形態１と異なる点は、多結晶シリコン電極１８の引き出し配線部以外をゲートメタル電極１７で覆うのではなく、ゲートメタル電極３７ａに開口部３８ａを形成し、ここに多結晶シリコン電極１８と配線層とを接続するコンタクトホールを形成する点である。
すなわち、ゲート絶縁膜まで実施の形態１と同様に形成する。その後、図５（ｂ）に示すように、ゲートメタル電極を形成する際、ゲートメタル電極３７ａの一部に開口部３８ａを設ける。次に、図５（ｃ）に示すように、開口部３８ａを設けたゲートメタル電極３７ａの上に層間絶縁膜５５を形成する。そして、ゲートメタル電極３７ａの開口部３８ａに多結晶シリコン電極と配線層を接続するコンタクトホール６２を形成する。層間絶縁膜５５の上に配線層５９を形成する。このことにより、多結晶シリコン電極１８に配線層５９が接続される。配線層５９は、図１に示すソース電極５６及びドレイン電極５７と同時に形成され、ソース電極５６若しくはドレイン電極５７のいずれかと接続されている。このように構成することにより、多結晶シリコン電極１８の縁部全てをゲートメタル電極３７ａで覆うことができ、漏れ電流を少なくすることができる。
また、図５（ａ）乃至図５（ｃ）に示す表示装置の変形例を図６（ａ）乃至図６（ｃ）に示す。図６（ａ）は開口部をゲートメタル電極の縁部に形成した表示装置の断面図である。図６（ｂ）は開口部をゲートメタル電極の縁部に形成した表示装置のゲートメタル電極形成までを示す断面図であって、図６（ａ）のＣ−Ｃ線における断面図である。図６（ｃ）は、図６（ｂ）にさらにパッシベーション膜まで形成した表示装置を示す断面図である。
図６（ａ）に示すように、開口部をゲートメタル電極３７ｂの縁部に形成することも可能である。すなわち、ゲート絶縁膜まで実施の形態１と同様に形成する。その後、図６（ｂ）に示すように、ゲートメタル電極３７ｂを形成する際、ゲートメタル電極３７ｂの端部に凹部３８ｂを設ける。次に、図６（ｃ）に示すように、凹部３８ｂを設けたゲートメタル電極３７ｂの上に層間絶縁膜５５を形成する。そして、ゲートメタル電極３７ｂの凹部３８ｂに多結晶シリコン電極と配線層を接続するコンタクトホール６２を形成する。層間絶縁膜５５の上に配線層５９を形成する。このことにより、多結晶シリコン電極１８に配線層５９が接続される。この配線層５９は、図１に示すソース電極５６及びドレイン電極５７と同時に形成され、ソース電極５６若しくはドレイン電極５７のいずれかと接続されている。そして、配線層５９及び層間絶縁膜５５を覆うようにパッシベーション膜５８を形成する。
このように構成された本実施の形態においては、多結晶シリコン電極１８と配線層との電気的接続方法として、多結晶シリコン電極１８からそのまま引き出し配線を形成するのではなく、ゲートメタル電極３７ａ、３７ｂの一部に開口部３８ａ又は凹部３８ｂを形成し、その開口部３８ａ又は凹部３８ｂに多結晶シリコン電極１８と配線層を接続するコンタクトホールを形成することにより、漏れ電流を低減することができるキャパシタを得ることができる。
上述の実施の形態１乃至３で示したキャパシタ及びＴＦＴを有するＴＦＴアレイ基板は多結晶シリコン電極からの漏れ電流を少なくし、安定した保持特性を得ることができるという特徴を有しているため、表示装置に用いるのに好適である。具体的には、表示装置の表示領域内において、信号配線と走査線とが交差し、その交差部付近にキャパシタを備えたＴＦＴを配置して形成されるアクティブマトリクス型アレイ基板を備えた表示装置に用いることが可能である。
例えば、アレイ基板とカラーフィルタ基板とをシール材を介して貼り合わせ、そのアレイ基板とカラーフィルタ基板の間に液晶材料を封入することにより形成される液晶表示装置に適用することが可能である。また、アレイ基板上のドレイン電極上又はドレイン電極に接続された画素電極上に自発光材料と対向電極とを積層することにより形成されるＥＬ表示装置に適用することも可能である。さらに、表示領域だけでなく、表示領域の周辺に位置する駆動回路のＴＦＴにも適用することも可能であり、その場合は表示領域内のＴＦＴと同時に形成することができる。
なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
一般的な表示装置のＴＦＴとキャパシタ部の断面図である。 ゲートメタル電極形成までの表示装置の一部であるキャパシタ部の製造工程断面図である。 （ａ）は実施の形態１にかかる表示装置の一部であるキャパシタ部を示す平面図であり、（ｂ）は実施の形態１にかかる表示装置の一部であるキャパシタ部を示す断面図である。 実施の形態２にかかる多結晶シリコンパターンの隅をゲートメタル電極で覆わない構造のキャパシタ部を示す平面図である。 （ａ）は実施の形態３にかかるゲートメタル電極の一部を開口部にした構造のキャパシタ部を示す平面図であり、（ｂ）は実施の形態３にかかるゲートメタル電極の一部を開口部にした構造のキャパシタ部を示す断面図であり、（ｃ）は実施の形態３にかかるゲートメタル電極の一部を開口部にし、配線層まで形成したキャパシタ部を示す断面図である。 （ａ）は実施の形態３にかかるゲートメタル電極の一部を凹部にした構造のキャパシタ部を示す平面図であり、（ｂ）は実施の形態３にかかるゲートメタル電極の一部を凹部にした構造のキャパシタ部を示す断面図であり、（ｃ）は実施の形態３にかかるゲートメタル電極の一部を凹部にし、パッシベーション膜まで形成したキャパシタ部を示す断面図である。 従来の表示装置の一部であるキャパシタ部の平面図である。 従来の表示装置の一部であるキャパシタ部の断面図である。
符号の説明
１１ 絶縁基板、１２ アモルファスシリコン膜、１３ シリコン窒化膜、１４ シリコン酸化膜、１５ 多結晶シリコンパターン、１６ ゲート絶縁膜、１７ ゲートメタル電極、１８ 多結晶シリコン電極、２７ ゲートメタル電極、３７ａ ゲートメタル電極、３７ｂ ゲートメタル電極、３８ａ ゲートメタル電極の開口部、３８ｂ ゲートメタル電極の凹部、４０ 絶縁基板、５０ ゲート絶縁膜、５１ シリコン窒化膜、５２ 半導体膜、５２１ ソース領域、５２２ チャネル領域、５２３ ドレイン領域、５３ シリコン酸化膜、５４ ゲート電極、５５ 層間絶縁膜、５６ ソース電極、５７ ドレイン電極、５８ パッシベーション膜、５９ 配線層、６０ 下地膜、６２ コンタクトホール、６３ スルーホール、７０ キャパシタの下部電極、７１ キャパシタの上部電極、１１１ 絶縁基板、１１３ シリコン窒化膜、１１４ シリコン酸化膜、１１６ ゲート絶縁膜、１１７ ゲートメタル電極、１１８ 多結晶シリコン電極、ａ 多結晶シリコン電極膜厚、ｂ ゲート絶縁膜厚、ｃ ゲートメタル電極膜厚、Ｙ 多結晶シリコン電極端部からゲートメタル電極端部の距離

Claims (7)

  1. 絶縁基板と、前記絶縁基板上に形成された多結晶シリコン電極と、
    前記多結晶シリコン電極上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に前記多結晶シリコン電極と対向する位置に形成されたゲートメタル電極とを有し、
    前記ゲートメタル電極は、該ゲートメタル電極の端部に形成された凹部よりなる開口部を有し、上面視で、前記開口部の形成部を除いて前記多結晶シリコン電極の縁部の全部を覆うように形成され、
    前記開口部に前記多結晶シリコン電極と配線層を接続するコンタクトホールが形成されている表示装置。
  2. 前記ゲートメタル電極は、上面視で、前記多結晶シリコン電極の縁部の四隅および前記開口部の形成部以外を覆うように形成され、該ゲートメタル電極の端部が上面視で前記多結晶シリコン電極よりも外側まで延在して形成されている
    ことを特徴とする請求項１記載の表示装置。
  3. 前記多結晶シリコン電極端部から前記ゲートメタル電極端部の距離をＹ、多結晶シリコン電極膜厚をａ、ゲート絶縁膜厚をｂ、ゲートメタル電極膜厚をｃとした場合、Ｙ≧（ａ＋ｂ＋ｃ）／２を満たす
    ことを特徴とする請求項１又は２記載の表示装置。
  4. 前記多結晶シリコン電極端部から前記ゲートメタル電極端部の距離をＹ、多結晶シリコン電極膜厚をａ、ゲート絶縁膜厚をｂ、ゲートメタル電極膜厚をｃとした場合、ｃ＞ａ、ｂを満たす
    ことを特徴とする請求項３記載の表示装置。
  5. 前記絶縁基板と前記多結晶シリコン電極との間に下地膜を有する
    ことを特徴とする請求項１乃至４のいずれか１項記載の表示装置。
  6. 基板上に多結晶シリコン薄膜を形成する工程と、
    前記多結晶シリコン薄膜上に前記ゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に導電膜を形成し、パターニングしてゲートメタル電極を形成する工程と、
    前記ゲートメタル電極の端部に凹部よりなる開口部を形成する工程と、
    前記開口部に前記多結晶シリコン電極と配線層を接続するコンタクトホールを形成する工程とを有し、
    前記ゲートメタル電極を形成する工程では、上面視で、前記開口部の形成部を除いて前記多結晶シリコン電極の縁部の全部を前記ゲートメタル電極が覆うように形成することを特徴とする表示装置の製造方法。
  7. 前記ゲートメタル電極を形成する工程では、上面視で、前記多結晶シリコン電極の縁部の四隅および開口部の形成部以外を覆い、該ゲートメタル電極の端部が上面視で前記多結晶シリコン電極よりも外側まで延在するように、前記ゲートメタル電極を形成することを特徴とする請求項６記載の表示装置の製造方法。
JP2006238500A 2006-09-04 2006-09-04 表示装置とその製造方法 Active JP5090693B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2006238500A JP5090693B2 (ja) 2006-09-04 2006-09-04 表示装置とその製造方法
KR1020070085931A KR100903791B1 (ko) 2006-09-04 2007-08-27 표시 장치와 그 제조 방법
TW096131801A TW200818512A (en) 2006-09-04 2007-08-28 Display apparatus and manufacturing method of the same
US11/847,873 US20080054267A1 (en) 2006-09-04 2007-08-30 Display apparatus and manufacturing method of the same
CNA2007101482660A CN101140941A (zh) 2006-09-04 2007-09-04 显示装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006238500A JP5090693B2 (ja) 2006-09-04 2006-09-04 表示装置とその製造方法

Publications (3)

Publication Number Publication Date
JP2008058850A JP2008058850A (ja) 2008-03-13
JP2008058850A5 JP2008058850A5 (ja) 2009-10-01
JP5090693B2 true JP5090693B2 (ja) 2012-12-05

Family

ID=39150236

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006238500A Active JP5090693B2 (ja) 2006-09-04 2006-09-04 表示装置とその製造方法

Country Status (5)

Country Link
US (1) US20080054267A1 (ja)
JP (1) JP5090693B2 (ja)
KR (1) KR100903791B1 (ja)
CN (1) CN101140941A (ja)
TW (1) TW200818512A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8603870B2 (en) 1996-07-11 2013-12-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
TW548686B (en) * 1996-07-11 2003-08-21 Semiconductor Energy Lab CMOS semiconductor device and apparatus using the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06167722A (ja) * 1992-11-30 1994-06-14 Sharp Corp アクティブマトリクス基板及びその製造方法
JP3973787B2 (ja) * 1997-12-31 2007-09-12 三星電子株式会社 液晶表示装置及びその製造方法
JP3520842B2 (ja) 1999-07-16 2004-04-19 セイコーエプソン株式会社 電気光学装置、及びこれを用いた電子機器
JP2001223366A (ja) 2000-02-10 2001-08-17 Seiko Epson Corp アクティブマトリクス基板及びその製造方法、並びに電気光学装置
JP2002359252A (ja) * 2000-09-29 2002-12-13 Toshiba Corp 平面表示装置及びその製造方法
JP2002122881A (ja) * 2000-10-13 2002-04-26 Nec Corp 液晶表示装置及びその製造方法
US6825496B2 (en) * 2001-01-17 2004-11-30 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
KR100495701B1 (ko) * 2001-03-07 2005-06-14 삼성에스디아이 주식회사 유기 전계 발광 표시장치의 제조방법
JP2003036041A (ja) * 2001-07-23 2003-02-07 Toshiba Corp 平面表示装置
KR100566894B1 (ko) * 2001-11-02 2006-04-04 네오폴리((주)) Ｍｉｌｃ를 이용한 결정질 실리콘 ｔｆｔ 패널 및 제작방법
JP2005079283A (ja) * 2003-08-29 2005-03-24 Seiko Epson Corp 薄膜半導体装置及びその製造方法、電気光学装置、並びに電子機器
JP2006108149A (ja) * 2004-09-30 2006-04-20 Seiko Epson Corp 薄膜半導体装置、電気光学装置、電子機器、薄膜半導体装置の製造方法、及び薄膜電子装置

Also Published As

Publication number Publication date
KR20080021517A (ko) 2008-03-07
KR100903791B1 (ko) 2009-06-19
US20080054267A1 (en) 2008-03-06
TW200818512A (en) 2008-04-16
CN101140941A (zh) 2008-03-12
JP2008058850A (ja) 2008-03-13

Similar Documents

Publication Publication Date Title
TWI401802B (zh) 薄膜電晶體板及其製造方法
JP4084080B2 (ja) 薄膜トランジスタ基板の製造方法
JP2009124159A (ja) 薄膜トランジスタ
EP2001046A2 (en) Display device and method of manufacturing the same
JP5485517B2 (ja) 表示装置およびその製造方法
US20120199891A1 (en) Semiconductor device and method for manufacturing same
JP5384088B2 (ja) 表示装置
KR100831881B1 (ko) 박막 반도체 장치
JP2006163389A (ja) 薄膜トランジスタ液晶ディスプレイ、積層蓄積コンデンサ構造及びその形成方法
US7642141B2 (en) Manufacturing method for display device
TW201007951A (en) Display device and manufacturing method thereof
JP5241966B2 (ja) 半導体装置、ｔｆｔ基板、ならびに半導体装置およびｔｆｔ基板の製造方法
JP2019169606A (ja) アクティブマトリクス基板およびその製造方法
US20130077012A1 (en) Semiconductor device and method for manufacturing the same, and liquid crystal display device
US6646308B2 (en) Flat panel display device
US7335915B2 (en) Image displaying device and method for manufacturing same
JP2005057240A (ja) 薄膜半導体素子、及び薄膜半導体素子の製造方法
JP2005175381A (ja) 半導体素子、アレイ基板およびその製造方法
JP5090693B2 (ja) 表示装置とその製造方法
JP4381063B2 (ja) アレイ基板および平面表示装置
JP4441299B2 (ja) 表示装置の製造方法
US8309965B2 (en) Display device and manufacturing method thereof
JP2009117717A (ja) 半導体装置及びその製造方法
KR101172015B1 (ko) 박막 트랜지스터 기판 및 그 제조 방법
JP2007142059A (ja) 表示装置の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090818

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090818

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100727

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120130

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120207

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120329

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120911

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120913

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150921

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 5090693

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150921

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250