KR20080021517A - 표시 장치와 그 제조 방법 - Google Patents

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Abstract

간단한 구성에 의해 다결정 실리콘으로부터의 누설 전류를 적게 하여, 안정된 유지 특성을 얻을 수 있는 표시 장치 및 그 제조 방법을 제공하는 것이다. 본 발명에 따른 표시 장치는, 절연 기판(11)위에 형성된 바탕막이 되는 실리콘 산화막(13) 및 실리콘 질화막(14)과, 이 바탕막 위에 형성된 다결정 실리콘 전극(18)과, 다결정 실리콘 전극(18)위에 형성된 게이트 절연막(16)과, 게이트 절연막(16) 위에 다결정 실리콘 전극(18)과 대향하는 위치에 형성된 게이트 금속 전극(17)을 가지고 있다. 그리고, 게이트 금속 전극(17)은, 윗면에서 보아 다결정 실리콘 전극(18)의 가장자리부의 일부 또는 전부를 덮도록 형성되어 있는 것이다.
누설 전류, 절연 기판, 실리콘 산화막, 게이트 절연막

Description

표시 장치와 그 제조 방법{Display Device and Manufacturing Method Thereof}
본 발명은, 박막트랜지스터를 어레이 모양으로 배열한 액티브 매트릭스방식의 표시 장치 및 그 제조 방법에 관하며, 특히, 표시 영역 내의 화소를 구동하는 박막트랜지스터와 동시에 형성되는 커패시터에 관한 것이다.
최근의 고도정보화사회의 본격적인 진전이나 멀티미디어 시스템의 급속한 보급에 따라, 액정표시 장치(LCD:Liquid Crystal Display)나 유기 EL표시 장치(EL:Electro Luminescence)등의 중요성은 점점 증대하고 있다. 이들의 표시 장치의 화소의 구동방식으로서는, 어레이 모양으로 배열된, 박막트랜지스터(TFT:Thin Film Transistor)를 사용한 액티브 매트릭스 방식이 널리 채용되고 있다.
일반적으로, TFT는, 유리 등의 절연 기판 위에 섬 모양의 실리콘을 형성하고, 섬 모양 실리콘 위에 게이트 절연막 및 게이트 전극을 형성함으로써 제조된다. TFT의 회로 형성과 동시에 커패시터도 형성된다.
도 7 및 도 8은 각각 종래의 표시 장치의 일부인 커패시터부의 평면도 및 단 면도이다. 도 7 및 도 8에 나타내는 바와 같이 절연 기판(111) 위에 바탕막으로서 실리콘 질화막(113) 및 실리콘 산화막(114)이 형성되어 있다. 그리고, 실리콘 산화막(114)상의 소정의 위치에 다결정 실리콘 전극(118)이 형성되어 있다. 다결정 실리콘 전극(118) 위에 게이트 절연막(116)이 형성되어 있다. 그리고, 게이트 절연막(116) 위의 다결정 실리콘 전극(118)과 대향하는 위치에, 게이트 금속 전극(117)이 형성되어 있다. 여기에서, 다결정 실리콘 전극(118)은, 다결정 실리콘 막에 이온 주입법 혹은 이온 도핑법에 의해 불순물을 도입하여, 도체로서 사용하는 경우가 많다. 이 경우, 다결정 실리콘 전극(118)을 한쪽의 전극으로 하고, 게이트 금속 전극(117)을 다른 쪽의 전극으로 하여 커패시터가 구성되어 있다. 다결정 실리콘 전극(118)의 가장자리부는 게이트 금속 전극(117)보다도 윗면에서 보아 외측에 위치하고 있다.
즉, 다결정 실리콘 전극(118)이 게이트 금속 전극(117)보다도 크고, 그 가장자리부가 게이트 금속 전극(117)의 가장자리부보다 윗면에서 보아 외측에 위치하고 있기 때문에, 다결정 실리콘 전극(118)으로부터의 누설 전류가 많아 불안정한 유지 특성을 나타내고 있었다. 이에 따라 양호한 회로 성능을 발휘할 수 없다는 문제가 생긴다.
종래, 이러한 누설 전류를 저감하는 것을 목적으로 한 기술이 특허문헌 1에 개시되어 있다. 특허문헌 1에 기재된 반도체 장치 및 그 제조 방법 및 유기 EL디스플레이 패널에 의하면, 섬 모양 실리콘을 제1의 열산화막 및 제2의 열산화막으로 이루어지는 2층의 열산화막으로 피복함으로써, 섬 모양 실리콘의 단부에 있어서의 2층의 열산화막의 합계 막두께를 섬 모양 실리콘의 윗면에 있어서의 2층의 열산화막의 합계 막두께의 70％이상으로 한다. 이에 따라 리크 전류의 저감을 도모하고 있다. 즉, 종래기술에 있어서는, 열산화막을 다층화함으로써 상기 문제해결을 도모하는 것이다.
[특허문헌 1] 일본국 공개특허공보 특개2002-76346호
그러나, 종래기술에서는 열산화막을 다층화하기 위한 제조 공정수가 늘어난다는 문제가 있었다. 따라서 본 발명의 목적은, 상기 문제점을 해결하는 것이며, 간단한 구성으로 다결정 실리콘 전극에서의 누설 전류를 저감 할 수 있는 표시 장치 및 그 제조 방법을 제공하는 것이다.
전술한 과제를 해결하기 위해, 본 발명에 따른 표시 장치는, 절연 기판과, 상기 절연 기판 위에 형성된 다결정 실리콘 전극과, 상기 다결정 실리콘 전극 위에 형성된 게이트 절연막과, 상기 게이트 절연막 위에 상기 다결정 실리콘 전극과 대향하는 위치에 형성된 게이트 금속 전극을 가지고, 상기 게이트 금속 전극은, 윗면에서 보아 상기 다결정 실리콘 전극의 가장자리부의 일부 또는 전부를 덮는 것이다.
또한 본 발명에 따른 표시 장치의 제조 방법은, 기판 위에 다결정 실리콘 박막을 형성하는 공정과, 상기 다결정 실리콘 박막 위에 게이트 절연막을 형성하는 공정과, 상기 다결정 실리콘 박막에 불순물을 주입하여 다결정 실리콘 전극을 형성하는 공정과, 상기 게이트 절연막 위에 도전 막을 형성하고 패터닝하여 게이트 금속 전극을 형성하는 공정을 가지고, 상기 게이트 금속 전극을 형성하는 공정에서는 윗면에서 보아 상기 다결정 실리콘 전극의 가장자리부의 일부 또는 전부를 상기 게이트 금속 전극이 피복하도록 형성하는 공정을 가지는 것이다.
본 발명에 의하면, 간단한 구성에 의해 다결정 실리콘 전극으로부터의 누설 전류를 적게 하여, 안정된 유지 특성을 얻을 수 있는 표시 장치와 그 제조 방법을 제공할 수 있다.
이하, 본 실시예를 적용한 구체적인 실시예에 대해, 첨부된 도면에 근거하여 상세하게 설명한다. 이하의 설명은, 본 발명의 실시예에 관한 것이며, 본 발명은 이하의 실시예에 한정되는 것은 아니다.
실시예 1.
본 실시예는, 표시 장치에 있어서의 커패시터의 상부 전극을, 하부 전극의 가장자리부를 덮도록 형성하는 것으로, 누설 전류의 저감을 도모하는 것이지만, 여기에서는 우선 일반적인 표시 장치의 구성에 대하여 설명해 둔다. 표시 장치는, 절연 기판의 표시 영역에 설치된 복수의 평행하게 설치된 주사 신호 선과, 이 주사 신호 선에 교차하도록 설치된 복수의 평행하게 설치된 표시 신호 선을 가진다. 인접하는 주사 신호 선과 표시 신호 선으로 둘러싸인 영역이 화소가 되고, 화소는 표시 영역에 매트릭스 모양으로 배열된다. 또한 절연 기판에는, 상기 주사 신호 선을 구동하는 주사신호 구동회로 및 상기 표시 신호 선을 구동하는 표시신호 구동회로가 설치된다. 상기 화소 내에는, 적어도 하나의 박막트랜지스터(TFT) 및 커패시터가 형성되어 있다.
도 1은, TFT 및 커패시터의 구성을 모식적으로 나타내는 단면도이다. 여기에 서는, TFT의 게이트 전극(54)은 다결정 실리콘층으로 이루어지는 반도체막(52) 위에 있는 톱 게이트 구조로 하고, TFT는 p채널 MOSFET로서 설명한다. 도 1에 있어서는, 51과 53은 바탕막, 52은 반도체막, 50은 게이트 절연막, 54는 게이트 전극, 55는 층간 절연막, 56은 소스 전극, 57은 드레인 전극, 58은 패시베이션 막, 62는 콘택홀, 70은 커패시터 하부 전극, 71은 커패시터 상부 전극이다.
절연 기판(40)으로서는, 투명한 유리 기판 등을 사용할 수 있다. 혹은, Al이나 스테인레스 등의 금속기판을 사용해도 된다. 절연 기판(40) 위에는, 절연성의 바탕막(60)이 형성되어 있다. 바탕막(60)은, 절연 기판(40)의 대략 전체면에 형성되어 있다.
바탕막(60)에는 투과성 절연막인 실리콘 질화막(51)이나, 실리콘 산화막(53)을 사용할 수 있다. 물론, 바탕막(60)은, 이들의 적층구조로 했지만, 한쪽만의 단층 구조라도 된다. 바탕막(60) 위에는, 반도체막(52)이 형성되어 있다. 이 반도체막(52)은 섬 모양으로 패터닝 되어 있다. 이에 따라 바탕막(60)위의 반도체막(52)은 사각 모양의 패턴이 된다.
반도체막(52)은, 소스 영역(521)과, 채널 영역(522)과, 드레인 영역(523)을 구비하고 있다. 채널 영역(522)은, 소스 영역(521)과 드레인 영역(523) 사이에 배치되어 있다. 소스 영역(521) 및 드레인 영역(523)은 불순물을 포함한 도전성 영역이며, 채널 영역(522)을 끼우도록 형성되어 있다. 여기에서, 채널 영역(522)은, 게이트 전극에 게이트 전압을 인가했을 때, 채널이 형성되는 영역을 나타낸다. 이 반도체막(52)은, 예를 들면 다결정의 실리콘 막에 의해 형성되어 있다. 또한, 반도체 막(52)의 패터닝 시, 반도체막(52)의 단부를 테이퍼 모양으로 가공해도 된다. 이에 따라 반도체막(52)이 후술하는 게이트 절연막(50)에 의해 확실하게 피복된다. 따라서, 절연파괴 등의 불량을 충분히 억제할 수 있다.
반도체막(52)과 격리한 위치 혹은 드레인 영역(523)과 동일한 섬으로서 커패시터의 하부 전극(70)이 형성되어 있다. 반도체막(52) 위에는, 게이트 절연막(50)이 형성되어 있다. 게이트 절연막(50)은, 반도체막(52)의 전체를 덮도록 형성되어 있다. 따라서, 게이트 절연막(50)의 밑면과, 반도체막(52)의 윗면이 접촉한다. 또한, 게이트 절연막(50) 위에는, 게이트 전극(54)이 형성되어 있다. 게이트 전극(54)은, 반도체막(52)의 채널 영역(522) 위에 배치되어 있다. 즉, 게이트 전극(54)과 반도체막(52)의 채널 영역(522)은, 게이트 절연막(50)을 끼우고 대향 배치되어 있다. 또한 게이트 전극(54)과 격리한 위치이며, 게이트 절연막(50)을 통해 커패시터의 하부 전극(70)과 대향하는 위치에 커패시터의 상부 전극(71)이 형성되어 있다.
또한, 게이트 전극(54) 및 게이트 절연막(50) 위에는, 층간 절연막(55)이 형성되어 있다. 층간 절연막(55)은 게이트 전극(54)을 덮도록 형성되어 있다. 층간 절연막(55) 및 게이트 절연막(50)에는, 콘택홀(62)이 형성되어 있다. 콘택홀(62)은, 층간 절연막(55) 및 게이트 절연막(50)을 관통하도록 형성되어 있다. 이에 따라 콘택홀(62)이 반도체막(52)까지 도달한다.
이 콘택홀(62)에는, 소스 전극(56) 및 드레인 전극(57)이 매설되어 있다. 소스 전극(56)은 소스 영역(521)과 접속되어 있다. 또한 드레인 전극(57)은 드레인 영역(523)과 접속되어 있다.
이와 같이, 소스 전극(56) 및 드레인 전극(57)은 층간 절연막(55)위에서 반도체막(52)까지 형성되어 있다. 따라서, 소스 전극(56) 및 드레인 전극(57)은, 층간 절연막 위에 노출하고 있다. 또한, 층간 절연막(55) 위에는, 소스 전극(56) 및 드레인 전극(57)을 덮도록, 패시베이션 막(58)이 형성되어 있다. 또한, 패시베이션 막(58)에는, 소스 전극(56) 및 드레인 전극(57)에 접속하기 위한 스루홀(63)을 형성해도 좋다.
다음에 이와 같이 구성된 표시 장치에 있어서의 커패시터의 구성에 대해 도 2d, 도 3a 및 도 3b를 참조하여 설명한다. 도 2d는 실시예 1에 따른 표시 장치의 일부인 커패시터부의 단면도이다. 도 3a는 실시예 1에 따른 표시 장치의 일부인 커패시터부의 평면도이다. 커패시터의 하부 전극(70)과 커패시터의 상부 전극(71)으로 이루어지는 커패시터에 대하여 도 2d에 나타내는 구성을 적용할 수 있다. 도 3b는, 도 3a의 A-A선에 있어서의 단면도이며, 또한 패시베이션 막까지 형성한 것이다.
도 2d에 나타내는 바와 같이 절연 기판(11)위에, 바탕막으로서 실리콘 질화막(13) 및 실리콘 산화막(14)이 형성되어 있다. 또한, 실리콘 산화막(14)상의 소정의 영역에 다결정 실리콘 전극(18)이 형성되고, 이 다결정 실리콘 전극(18) 위에 게이트 절연막(16)이 형성되어 있다. 또한, 그 게이트 절연막(16)위에, 다결정 실리콘 전극(18)과 대향하도록 게이트 금속 전극(17)이 형성되어 있다. 이 게이트 금속 전극(17)은, 그 단부가 도 3a에 나타내는 바와 같이, 윗면에서 보아 다결정 실 리콘 전극(18)보다도 외측에 배치하도록 형성되어 있다. 여기에서, 게이트 금속 전극(17)은, 도 1에 나타내는 커패시터의 상부 전극(71)에 대응하고, 또한 다결정 실리콘 전극(18)은, 도 1에 나타내는 커패시터의 하부 전극(70)에 대응하고 있다. 그리고, 도 3b에 나타내는 바와 같이 게이트 금속 전극(17) 위에 층간 절연막(55)이 형성되고 있으며, 다결정 실리콘 전극(18)의 인출 배선부와 배선층을 연결하는 콘택홀(62)이 형성되고 있다. 층간 절연막(55) 위에 배선층(59)이 형성되어 있고, 그 위에 패시베이션 막(58)이 형성되고 있다.
여기에서, 다결정 실리콘 전극(18)의 단부로부터 상기 게이트 금속 전극(17)의 단부까지의 거리를 Y, 다결정 실리콘 전극(18)의 막두께를 a, 게이트 절연막(16)의 막두께를 b, 게이트 금속 전극(17)의 막두께를 c로 할 경우, Y≥(a+b+c)/2를 만족시키는 것이 바람직하다. 이 이유는, 다결정 실리콘 전극(18)의 단부로부터 상기 게이트 금속 전극(17)의 단부까지의 거리 Y가 각 막두께의 합계의 1/2의 합 이상이면, 게이트 금속 전극(17)에 의해 다결정 실리콘 전극(18)을 충분히 피복 할 수 있고, 다결정 실리콘 전극(18)으로부터의 누설 전류를 저감 할 수 있기 때문이다. 이 때, 각 막두께는, c > a, b의 관계를 충족시키는 것이 바람직하다. c > a, b의 관계를 충족시키는 것으로 다결정 실리콘 전극(18)의 단부를 더 확실하게 피복 할 수 있다. 여기에서, 레이저 어닐에 의해 아모퍼스 실리콘으로부터 다결정 실리콘을 얻을 때의 조사 에너지의 제약으로부터, 다결정 실리콘 전극 막두께 a는, 예를 들면 50∼100nm이 된다. 또한 트랜지스터 특성의 제약으로부터 게이트 절연막(16)의 막두께 b는, 예를 들면 50∼150nm이 된다. 또한, 트랜지스터의 소 스·드레인 영역을 형성할 때의 이온 도핑을 행하기 위해, 이온주입의 셀프 얼라인먼트의 마스크로 하기 때문에 게이트 전극의 저항값을 고려하여, 게이트 금속 전극(17)의 막두께 c는, 예를 들면 200∼400nm이 된다. 따라서, 이들의 디바이스 특성 및 프로세스상의 제약 등으로부터 c > a, b를 만족시킬 수 있다.
다음에 이와 같이 구성된 본 실시예 1에 따른 표시 장치의 제조 방법에 대해 도 2를 참조하여 설명한다. 여기에서는, 실시예 1과 직접 관계되는 게이트 금속 전극 형성 프로세스까지의 설명으로 하고, 게이트 금속 전극 형성 이후의 프로세스에 대해서는 생략한다. 도 2는 표시 장치의 일부인 커패시터부의 각 제조 공정에 있어서의 제조 공정단면도이다.
도 2a에 나타내는 바와 같이 절연 기판(11)위에, 바탕막으로서 실리콘 질화막(13) 및 실리콘 산화막(14)을 형성한다. 여기에서, 절연 기판(11)으로서는, 일반적으로 유리 기판이 이용되며, 특히 융점이 높은 석영유리 기판을 사용하는 것도 가능하다. 또한 바탕막으로서는, 실리콘 질화막(13) 또는 실리콘 산화막(14)을 단체로 사용하는 것도 가능하다. 다음에 바탕막 위에, 플라즈마 CVD법에 의해, 예를 들면 두께 50∼70nm의 아모퍼스 실리콘 막(12)을 형성한다.
그리고, 엑시머레이저 어닐 등에 의해, 아모퍼스 실리콘 막(12)을 용융하고, 냉각하여 고화하는 것으로 다결정 실리콘 막을 형성한다. 그리고, 이 다결정 실리콘 막 위에 사진제판법으로 레지스트 패턴을 형성한 후, 도 2b에 나타내는 바와 같이, 드라이에칭에 의해 다결정 실리콘 막을 패터닝하여 다결정 실리콘 패턴(15)을 형성한다. 이 때 불필요하게 된 레지스트는 제거한다. 또한 이 공정에서 도 1의 반 도체막(52)의 패턴이 형성된다.
다음에 도 2c에 나타내는 바와 같이, 다결정 실리콘 패턴(15) 위에 게이트 절연막(16)을 형성한다. 게이트 절연막(16)은 예를 들면 플라즈마 CVD법등에 의해 형성 할 수 있다. 이 게이트 절연막(16)형성 후, 사진제판법에 의해 레지스트 패턴을 형성한다. 그리고, 커패시터의 한쪽의 전극이 되는 다결정 실리콘 패턴(15)에 이온 주입법 혹은 이온 도핑법을 사용하여 인 등의 불순물을 주입하여 다결정 실리콘 전극(18)을 형성한다. 불순물 주입 후, 불필요하게 된 레지스트를 제거한다. 또한 이 공정에서 도 1의 반도체막(52)에 불순물이 주입된다.
그리고 도 2d에 나타내는 바와 같이, 게이트 절연막(16)위에 다결정 실리콘 전극과 대향하는 위치에 도전 막을 형성한다. 다음에 사진제판법에 의해 도전 막 위에 레지스트 패턴을 형성하고, 불필요한 도전 막을 에칭에 의해 제거하여 게이트 금속 전극(17)을 형성한다. 또한 이 공정에서 도 1의 게이트 전극(54)이 형성된다.
여기에서 상기한 바와 같이, 종래의 표시 장치에 있어서는, 커패시터의 한쪽의 전극인 다결정 실리콘 전극(18)보다도, 커패시터의 다른 쪽의 전극인 게이트 금속 전극(17)쪽이 윗면에서 보아 내측에 배치되고 있었다. 이러한 구성이면, 다결정 실리콘 전극으로부터의 누설 전류가 많아, 불안정한 유지 특성을 나타낸다는 문제가 생긴다.
이 때문에, 본 실시예에 있어서는, 도 3a에 나타내는 바와 같이 게이트 금속 전극(17)의 단부는 윗면에서 보아 다결정 실리콘 전극(18)의 단부보다도 외측에 위치하도록 형성한다. 그리고, 다결정 실리콘 전극(18)의 인출 배선부 이외를 게이트 금속 전극(17)으로 덮는 구조로 함으로써, 커패시터의 한쪽의 전극인 다결정 실리콘 전극(18)으로부터의 누설 전류를 저감하여, 안정된 유지 특성을 얻을 수 있다.
이와 같이 구성된 본 실시예에 있어서는, 게이트 금속 전극(17)의 단부를 윗면에서 보아 다결정 실리콘 전극(18)의 단부보다도 외측에 위치하도록 형성하고, 다결정 실리콘 전극(18)의 인출 배선부 이외를 게이트 금속 전극(17)으로 덮는 구조로 한다. 이에 따라 매우 간단한 구성에 의해 다결정 실리콘 전극(18)으로부터의 누설 전류를 저감시킬 수 있다. 또한 커패시터의 안정된 유지 특성을 얻을 수 있어, 안정된 표시 특성을 가지는 표시 장치를 제공하는 것이 가능해 진다.
실시예 2.
본 실시예 2에 따른 표시 장치에 대해 도 4를 참조하여 설명한다. 도 4는, 실시예 2에 따른 표시 장치의 평면도이다. 도 4에 나타내는 실시예 2에 따른 표시 장치에 있어서, 도 2에 나타내는 실시예 1과 동일 구성요소에는 동일한 부호를 붙여, 그 상세한 설명은 생략한다.
도 4에 나타내는 표시 장치에 있어서, 도 3a에 나타내는 실시예 1과 다른 점은, 다결정 실리콘 전극(18)의 인출 배선부만을 게이트 금속 전극(27)으로 덮지 않는 구조로 하는 것은 아니고, 게이트 금속 전극(27)이 다결정 실리콘 전극(18)의 네 귀퉁이 및 인출 배선부 이외를 덮는 구조로 하는 점이다. 즉, 본 실시예에서는, 다결정 실리콘 전극(18)의 네 귀퉁이와 인출 배선부가 게이트 금속 전극(27)에 의해 피복되지 않는다.
본 실시예에 있어서, 게이트 절연막(16)까지는 실시예 1과 동일하게 형성한 다. 그 후에 게이트 금속 전극(27)을 형성한다. 여기에서, 게이트 금속 전극(27)을 형성할 때, 다결정 실리콘 전극(18)의 네 귀퉁이 이외를 덮는 형상으로 한다.
이와 같이 구성된 본 실시예에 있어서는, 게이트 금속 전극(27)이 다결정 실리콘 전극(18)의 네 귀퉁이 이외를 덮는 구조로 함으로써, 다결정 실리콘 전극(18)구석의 전계 집중의 발생을 방지하여, 절연 불량이 야기되는 것을 방지한다. 이 때문에, 표시 장치에 있어서의 안정된 유지 특성 및 절연 특성을 얻을 수 있다.
실시예 3.
본 실시예 3에 따른 표시 장치에 대해 도 5a 내지 도 5c를 참조하여 설명한다. 도 5a는, 실시예 3에 따른 표시 장치의 평면도이다. 도 5b는, 실시예 3에 따른 표시 장치에 있어서 게이트 금속 전극까지 형성한 것을 나타내는 단면도이며, 도 5a에 나타내는 B-B선에 있어서의 단면도이다. 그리고, 도 5c는 도 5b에 또한 배선층까지 형성한 경우를 나타내는 단면도를 도시한다. 도 5a 내지 도 5c에 나타내는 실시예 3에 따른 표시 장치에 있어서, 도 2에 나타내는 실시예 1과 동일 구성 요소에는 동일한 부호를 붙여, 그 상세한 설명은 생략한다.
도 5a에 나타내는 표시 장치에 있어서, 도 3a에 나타내는 실시예 1과 다른 점은, 다결정 실리콘 전극(18)의 인출 배선부 이외를 게이트 금속 전극(17)으로 덮는 것은 아니고, 게이트 금속 전극(37a)에 개구부(38a)를 형성하고, 이 개구부(38a)에 다결정 실리콘 전극(18)과 배선층을 접속하는 콘택홀을 형성하는 점이다.
즉, 게이트 절연막(16)까지 실시예 1과 동일하게 형성한다. 그 후에 도 5b에 나타내는 바와 같이 게이트 금속 전극을 형성할 때, 게이트 금속 전극(37a)의 일부에 개구부(38a)를 설치한다. 다음에 도 5c에 나타내는 바와 같이 개구부(38a)를 설치한 게이트 금속 전극(37a) 위에 층간 절연막(55)을 형성한다. 그리고, 게이트 금속 전극(37a)의 개구부(38a)에 다결정 실리콘 전극과 배선층을 접속하는 콘택홀(62)을 형성한다. 층간 절연막(55) 위에 배선층(59)을 형성한다. 이에 따라, 다결정 실리콘 전극(18)에 배선층(59)이 접속된다. 배선층(59)은, 도 1에 나타내는 소스 전극(56) 및 드레인 전극(57)과 동시에 형성되고, 소스 전극(56) 혹은 드레인 전극(57)중 어느 하나와 접속되어 있다. 이와 같이 구성함으로써, 다결정 실리콘 전극(18)의 가장자리부 전부를 게이트 금속 전극(37a)으로 덮을 수 있어, 누설 전류를 적게 할 수 있다.
또한 도 5a 내지 도 5c에 나타내는 표시 장치의 변형 예를 도 6a 내지 도 6c에 나타낸다. 도 6a는 개구부를 게이트 금속 전극의 가장자리부에 형성한 표시 장치의 평면도이다. 도 6b는 개구부를 게이트 금속 전극의 가장자리부에 형성한 표시 장치의 게이트 금속 전극 형성까지를 나타내는 단면도이며, 도 6a의 C-C선에 있어서의 단면도이다. 도 6c는, 도 6b에 또한 패시베이션 막까지 형성한 표시 장치를 나타내는 단면도이다.
도 6a에 나타내는 바와 같이 개구부를 게이트 금속 전극(37b)의 가장자리부에 형성하는 것도 가능하다. 즉, 게이트 절연막까지 실시예 1과 마찬가지로 형성한다. 그 후에 도 6b에 나타내는 바와 같이 게이트 금속 전극(37b)을 형성할 때, 게이트 금속 전극(37b)의 단부에 오목부(38b)를 설치한다. 다음에 도 6c에 나타내는 바와 같이 오목부(38b)를 설치한 게이트 금속 전극(37b) 위에 층간 절연막(55)을 형성한다. 그리고, 게이트 금속 전극(37b)의 오목부(38b)에 다결정 실리콘 전극과 배선층을 접속하는 콘택홀(62)을 형성한다. 층간 절연막(55) 위에 배선층(59)을 형성한다. 이에 따라, 다결정 실리콘 전극(18)에 배선층(59)이 접속된다. 이 배선층(59)은, 도 1에 나타내는 소스 전극(56) 및 드레인 전극(57)과 동시에 형성되고, 소스 전극(56) 혹은 드레인 전극(57)중 어느 하나와 접속되어 있다. 그리고, 배선층(59) 및 층간 절연막(55)을 덮도록 패시베이션 막(58)을 형성한다.
이와 같이 구성된 본 실시예에 있어서는, 다결정 실리콘 전극(18)과 배선층과의 전기적 접속 방법으로서, 다결정 실리콘 전극(18)으로부터 그대로 인출 배선을 형성하는 것은 아니고, 게이트 금속 전극(37a)의 일부에 개구부(38a) 또는 게이트 금속 전극(37b)의 일부에 오목부(38b)를 형성한다. 그리고, 개구부(38a) 또는 오목부(38b)에 다결정 실리콘 전극(18)과 배선층을 접속하는 콘택홀을 형성한다. 이에 따라 누설 전류를 저감 할 수 있는 커패시터를 얻을 수 있다.
상기의 실시예 1 내지 3에서 나타낸 커패시터 및 TFT를 가지는 TFT어레이 기판은 다결정 실리콘 전극으로부터의 누설 전류를 적게 하여, 안정된 유지 특성을 얻을 수 있다는 특징을 가지고 있기 때문에, 표시 장치에 사용하는데도 적합하다. 구체적으로는, 표시 장치의 표시 영역 내에 있어서, 신호 배선과 주사선이 교차하고, 그 교차부 부근에 커패시터를 구비한 TFT를 배치하여 형성되는 액티브 매트릭스형 어레이 기판을 구비한 표시 장치에 사용하는 것이 가능하다.
예를 들면 어레이 기판과 칼라필터 기판을 씰재를 통해 서로 붙이고, 그 어 레이 기판과 칼라필터 기판 사이에 액정 재료를 봉입함으로써 형성되는 액정표시 장치에 적용하는 것이 가능하다. 또한 어레이 기판상의 드레인 전극상 또는 드레인 전극에 접속된 화소전극 위에 자발광 재료와 대향전극을 적층함으로써 형성되는 EL표시 장치에 적용하는 것도 가능하다. 또한, 표시 영역뿐만아니라, 표시 영역의 주변에 위치하는 구동회로의 TFT에도 적용하는 것도 가능하며, 그 경우는 표시 영역 내의 TFT와 동시에 형성할 수 있다.
또한, 본 발명은 전술한 실시예에만 한정되는 것은 아니고, 본 발명의 요지를 일탈하지 않는 범위에 있어서 여러가지의 변경이 가능한 것은 물론이다.
도 1은 일반적인 표시 장치의 TFT와 커패시터부의 단면도이다.
도 2는 게이트 금속 전극형성까지의 표시 장치의 일부인 커패시터부의 제조 공정단면도다.
도 3a는 실시예 1에 따른 표시 장치의 일부인 커패시터부를 나타내는 평면도이며, 도 3b는 실시예 1에 따른 표시 장치의 일부인 커패시터부를 나타내는 단면도이다.
도 4는 실시예 2에 따른 다결정 실리콘 패턴의 구석을 게이트 금속 전극으로 덮지 않는 구조의 커패시터부를 나타내는 평면도이다.
도 5a는 실시예 3에 따른 게이트 금속 전극의 일부를 개구부로 한 구조의 커패시터부를 나타내는 평면도이며, 도 5b는 실시예 3에 따른 게이트 금속 전극의 일부를 개구부로 한 구조의 커패시터부를 나타내는 단면도이며, 도 5c는 실시예 3에 따른 게이트 금속 전극의 일부를 개구부로 하여, 배선층까지 형성한 커패시터부를 나타내는 단면도이다.
도 6a는 실시예 3에 따른 게이트 금속 전극의 일부를 오목부로 한 구조의 커패시터부를 나타내는 평면도이며, 도 6b는 실시예 3에 따른 게이트 금속 전극의 일부를 오목부로 한 구조의 커패시터부를 나타내는 단면도이며, 도 6c는 실시예 3에 따른 게이트 금속 전극의 일부를 오목부로 하여, 패시베이션 막까지 형성한 커패시터부를 나타내는 단면도이다.
도 7은 종래의 표시 장치의 일부인 커패시터부의 평면도이다.
도 8은 종래의 표시 장치의 일부인 커패시터부의 단면도이다.
[부호의 설명]
11 : 절연 기판 12 : 아모퍼스 실리콘 막
13 : 실리콘 질화막 14 : 실리콘 산화막
15 : 다결정 실리콘 패턴 16 : 게이트 절연막
17 : 게이트 금속 전극 18 : 다결정 실리콘 전극
27 : 게이트 금속 전극 37a : 게이트 금속 전극
37b : 게이트 금속 전극 38a : 게이트 금속 전극의 개구부
38b : 게이트 금속 전극의 오목부 40 : 절연 기판
50 : 게이트 절연막 51 : 실리콘 질화막
52 : 반도체막 521 : 소스 영역
522 : 채널 영역 523 : 드레인 영역
53 : 실리콘 산화막 54 : 게이트 전극
55 : 층간 절연막 56 : 소스 전극
57 : 드레인 전극 58 : 패시베이션 막
59 : 배선층 60 : 바탕막
62 : 콘택홀 63 : 스루홀
70 : 커패시터의 하부 전극 71 : 커패시터의 상부 전극
111 : 절연 기판 113 : 실리콘 질화막
114 : 실리콘 산화막 116 : 게이트 절연막
117 : 게이트 금속 전극 118 : 다결정 실리콘 전극
a : 다결정 실리콘 전극 막두께 b : 게이트 절연 막두께
c : 게이트 금속 전극 막두께
Y : 다결정 실리콘 전극 단부로부터 게이트 금속 전극 단부의 거리

Claims (14)

  1. 절연 기판과,
    상기 절연 기판 위에 형성된 다결정 실리콘 전극과,
    상기 다결정 실리콘 전극 위에 형성된 게이트 절연막과,
    상기 게이트 절연막 위에 상기 다결정 실리콘 전극과 대향하는 위치에 형성된 게이트 금속 전극을 가지고,
    상기 게이트 금속 전극은, 윗면에서 보아 상기 다결정 실리콘 전극의 가장자리부의 일부 또는 전부를 덮도록 형성되어 있는 것을 특징으로 하는 표시 장치.
  2. 제 1항에 있어서,
    상기 다결정 실리콘 전극 단부로부터 상기 게이트 금속 전극 단부의 거리를 Y, 다결정 실리콘 전극 막두께를 a, 게이트 절연 막두께를 b, 게이트 금속 전극 막두께를 c로 했을 경우, Y≥（a+b+c)/2를 만족시키는 것을 특징으로 하는 표시 장치.
  3. 제 2항에 있어서,
    상기 다결정 실리콘 전극 단부로부터 상기 게이트 금속 전극 단부의 거리를 Y, 다결정 실리콘 전극 막두께를 a, 게이트 절연 막두께를 b, 게이트 금속 전극 막두께를 c로 했을 경우, c >a, b를 만족시키는 것을 특징으로 하는 표시 장치.
  4. 제 1항에 있어서,
    상기 게이트 금속 전극은, 상기 다결정 실리콘 전극의 인출 배선부 이외의 가장자리부를 덮는 것을 특징으로 하는 표시 장치.
  5. 제 4항에 있어서,
    상기 다결정 실리콘 전극 단부로부터 상기 게이트 금속 전극 단부의 거리를 Y, 다결정 실리콘 전극 막두께를 a, 게이트 절연 막두께를 b, 게이트 금속 전극 막두께를 c로 했을 경우, Y≥（a+b+c)/2를 만족시키는 것을 특징으로 하는 표시 장치.
  6. 제 1항에 있어서,
    상기 게이트 금속 전극은, 상기 다결정 실리콘 전극의 가장자리의 네 귀퉁이 이외를 덮는 것을 특징으로 하는 표시 장치.
  7. 제 6항에 있어서,
    상기 다결정 실리콘 전극 단부로부터 상기 게이트 금속 전극 단부의 거리를 Y, 다결정 실리콘 전극 막두께를 a, 게이트 절연 막두께를 b, 게이트 금속 전극 막두께를 c로 했을 경우, Y≥（a+b+c)/2를 만족시키는 것을 특징으로 하는 표시 장치.
  8. 제 1항에 있어서,
    상기 게이트 금속 전극은 개구부를 가지고, 상기 개구부에 상기 다결정 실리콘 전극과 배선층을 접속하는 콘택홀이 형성되어 있는 것을 특징으로 하는 표시 장치.
  9. 제 8항에 있어서,
    상기 다결정 실리콘 전극 단부로부터 상기 게이트 금속 전극 단부의 거리를 Y, 다결정 실리콘 전극 막두께를 a, 게이트 절연 막두께를 b, 게이트 금속 전극 막두께를 c로 했을 경우, Y≥（a+b+c)/2를 만족시키는 것을 특징으로 하는 표시 장치.
  10. 제 1항 내지 제 9항 중 어느 한 항에 있어서,
    상기 절연 기판과 상기 다결정 실리콘 전극 사이에 바탕막을 가지는 것을 특징으로 하는 표시 장치.
  11. 기판 위에 다결정 실리콘 박막을 형성하는 공정과,
    상기 다결정 실리콘 박막 위에 게이트 절연막을 형성하는 공정과,
    상기 다결정 실리콘 박막에 불순물을 주입하여 다결정 실리콘 전극을 형성하는 공정과,
    상기 게이트 절연막 위에 도전 막을 형성하고, 패터닝하여 게이트 금속 전극을 형성하는 공정을 가지고,
    상기 게이트 금속 전극을 형성하는 공정에서는, 윗면에서 보아 상기 다결정 실리콘 전극의 가장자리부의 일부 또는 전부를 상기 게이트 금속 전극이 덮도록 형성하는 것을 특징으로 하는 표시 장치의 제조방법.
  12. 제 11항에 있어서,
    상기 게이트 절연막을 형성하는 공정에서는 상기 다결정 실리콘 전극의 인출 배선부 이외의 가장자리부를 덮도록 상기 게이트 금속 전극을 형성하는 것을 특징 으로 하는 표시 장치의 제조방법.
  13. 제 11항 또는 제 12항에 있어서,
    상기 게이트 절연막을 형성하는 공정에서는 상기 다결정 실리콘 전극의 가장자리부의 네 귀퉁이 이외를 덮도록 상기 게이트 금속 전극을 형성하는 것을 특징으로 하는 표시 장치의 제조방법.
  14. 제 11항에 있어서,
    상기 게이트 금속 전극의 일부에 개구부를 형성하는 공정과,
    상기 개구부에 상기 게이트 금속 전극과 상기 다결정 실리콘 전극을 접속하는 콘택홀을 형성하는 공정을 더 가지는 것을 특징으로 하는 표시 장치의 제조방법.
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