JPH10135467A - 薄膜トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＴＦＴのオフ電流を低減する。ゲート電極５
の断線、短絡等を低減し、オフセット構造のＴＦＴの信
頼性、安定性を従来よりも向上させる。 【解決手段】 ガラス基板１上にバッファ層２を介して
多結晶シリコンから成る半導体層３が設けられる。この
半導体層３において、ソース領域３ａとチャネル部３ｃ
との間、ドレイン領域３ｂとチャネル部３ｃとの間に、
それぞれ高抵抗のオフセット部３ｄ、３ｅが設けられ
る。そして、半導体層３のチャネル部３ｃ上に、ゲート
絶縁膜４ａが設けられ、このゲート絶縁膜４ａ上に、該
ゲート絶縁膜４ａを覆うようにゲート絶縁膜４ｂが設け
られる。このゲート絶縁膜４ｂの表面は、例えばスピン
コート法により平坦化される。該ゲート絶縁膜４ｂは、
例えばポリイミド系の絶縁性樹脂で構成され、ゲート絶
縁膜４ａよりも比誘電率は低い。ゲート絶縁膜４ｂ上に
は、ゲート絶縁膜４ａを覆うようにゲート電極５が設け
られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜トランジスタ
（Thin Film Transistor）およびその製造方法に関する
ものであり、詳しくは、アクティブマトリクス型液晶デ
ィスプレイ（Active Matrix Liquid Crystal Displa
y）、イメージセンサ等に好適に備えられる薄膜トラン
ジスタおよびその製造方法に関するものである。

【０００２】

【従来の技術】近年、アクティブマトリクス型液晶ディ
スプレイは著しい発展を遂げており、この発展と共に高
性能、高信頼性を有する薄膜トランジスタの必要性が益
々増してきている。そこで、現在では、例えば多結晶シ
リコンを用いた薄膜トランジスタ（poly-Si ＴＦＴ）の
研究が盛んに行われており、薄膜トランジスタの高性能
化が図られている。

【０００３】多結晶シリコンを用いた薄膜トランジスタ
は、非晶質（アモルファス）シリコンを用いたものより
も大きな移動度が得られるため、アクティブマトリクス
型液晶ディスプレイあるいはイメージセンサ等において
駆動回路を同一基板上に同時に形成できるデバイスとし
て、現在最も注目を浴びている。しかし、この薄膜トラ
ンジスタにおいては、例えばそれを液晶表示装置等の画
素のスイッチング素子として用いた場合にオフ電流の大
きいことがしばしば問題となっている。

【０００４】このオフ電流を抑制する方法として、例え
ば薄膜トランジスタをオフセット構造、あるいはＬＤＤ
（Lightly-Doped Drain ）構造で構成する方法がある。
なお、オフセット構造とは、チャネル部にゲート電極と
オーバーラップしないオフセット部を設ける構造であ
る。一方、ＬＤＤ構造とは、ゲート電極近傍のソース／
ドレイン領域における不純物濃度を低下させるようにし
た構造である。

【０００５】ここで、オフセット構造の薄膜トランジス
タを図４に示す。この種の薄膜トランジスタでは、同図
に示すように、透明なガラス基板５１上にバッファ層５
２を介して多結晶シリコンから成る半導体層５３が形成
されている。この半導体層５３は、ソース領域５３ａ、
ドレイン領域５３ｂおよびチャネル部５３ｃを含んで構
成されていると共に、上記ソース領域５３ａ、ドレイン
領域５３ｂと上記チャネル部５３ｃとの間にそれぞれ、
高抵抗のオフセット部５３ｄ、５３ｅが設けられてい
る。

【０００６】そして、この半導体層５３上には、該半導
体層５３を覆うように、例えばＳｉＯ₂ から成るゲート
絶縁膜５４が形成されており、上記ゲート絶縁膜５４上
には、オフセット部５３ｄ、５３ｅとオーバーラップし
ないようにゲート電極５５が設けられている。そして、
ゲート電極５５を覆うようにして形成された層間絶縁膜
５６を貫通して、ソース領域５３ａ、ドレイン領域５３
ｂと接触するように、ソース電極５７ａ、ドレイン電極
５７ｂが設けられている。

【０００７】オフ電流の原因は、一般的にトランジスタ
がオフのとき、ソース電極５７ａ、ドレイン電極５７ｂ
間に印加された電圧が、ドレイン領域５３ｂとチャネル
部５３ｃとの境界部分に集中し、その接合部でトラップ
を介して漏れ電流が生じるためと考えられている。した
がって、上記のようなオフセット構造の薄膜トランジス
タは、このようにドレイン領域５３ｂとチャネル部５３
ｃとの間に設けられた高抵抗のオフセット部５３ｅで上
記接合部での電界を分散させることにより、オフ電流を
低減させることができるようになっている。なお、ＬＤ
Ｄ構造の薄膜トランジスタも、基本的には上記のオフセ
ット構造の場合と同様の考え方である。

【０００８】

【発明が解決しようとする課題】ところが、上記オフセ
ット構造の薄膜トランジスタでは、ゲート電極５５がオ
フセット部５３ｄ、５３ｅを覆っていないので、層間絶
縁膜５６中の電荷、またはプロセス中の帯電等により、
オフセット部５３ｄ、５３ｅの抵抗が容易に変化する。
また、オフセット部５３ｄ、５３ｅの抵抗は、半導体層
５３を構成する多結晶シリコン膜の膜質、およびソース
領域５３ａ、ドレイン領域５３ｂにおける不純物の拡散
の程度にも左右される。したがって、上記従来のオフセ
ット構造の薄膜トランジスタの構成では、オフセット部
５３ｄ、５３ｅの抵抗が安定せず、その結果、薄膜トラ
ンジスタの安定性が損なわれるという問題が生ずる。

【０００９】また、従来のようにアモルファスシリコン
を用いて薄膜トランジスタを構成した場合、ゲート配線
はフラットな基板面に最初の工程で作製される。したが
って、この場合、ゲート配線の段差部において断線、短
絡等の欠陥が生じにくく、段差部におけるゲート絶縁膜
の被覆性は大きな問題とはならなかった。また、従来の
場合、ゲート絶縁膜の膜厚を厚くする等、上記の欠陥に
対するプロセスマージンを大きく取ることができた。

【００１０】しかし、多結晶シリコンを用いて薄膜トラ
ンジスタを構成した場合、上記薄膜トランジスタは、図
４に示したように、ゲート電極５５を半導体層５３上部
に形成する、いわゆるトップゲート構造を取る。さら
に、上記の場合、動作電流を大きく取る必要性から、ゲ
ート絶縁膜５４はＳｉＮよりも誘電率の小さいＳｉＯ₂
で構成される。しかも、上記ゲート絶縁膜５４の膜厚は
１００〜２００ｎｍであり、これはアモルファスシリコ
ンを用いた場合の１／２〜１／３倍の厚さとなってい
る。

【００１１】このようにゲート絶縁膜５４が薄膜化され
ると、アモルファスシリコンを用いた場合に比べて電界
強度が２〜３倍強くなる。特に、半導体層５３のエッジ
部ではゲート絶縁膜５４の膜厚がより薄くなるため、電
界強度が最も強くなる。その結果、上記従来の構成で
は、ゲート電極５５と半導体層５３とが短絡したり、あ
るいはゲート電極５５が断線したりするという問題が生
ずる。また、ゲート絶縁膜５４中に電子やホールが注入
されて、しきい値電圧Ｖｔｈがシフトしたり、界面のト
ラップ準位によって薄膜トランジスタの特性が劣化した
り、あるいは経時的に絶縁耐圧が不足したりする等、薄
膜トランジスタの信頼性が損なわれるという問題が生ず
る。

【００１２】本発明は、上記の問題点を解決するために
なされたもので、その目的は、オフ電流を低減すると共
に、ゲート電極の断線、短絡等を低減し、オフセット構
造の信頼性、安定性を従来よりも向上させることのでき
る薄膜トランジスタおよびその製造方法を提供すること
にある。

【００１３】

【課題を解決するための手段】請求項１の発明に係る薄
膜トランジスタは、上記の課題を解決するために、絶縁
性基板上にチャネルとなる半導体層、ゲート絶縁層、ゲ
ート電極がこの順で積層された薄膜トランジスタにおい
て、上記ゲート絶縁層の少なくとも一部は、誘電率の異
なる２つ以上の絶縁膜が積層されて成り、該絶縁膜の少
なくとも１つは絶縁性樹脂から成ることを特徴としてい
る。

【００１４】上記の構成によれば、絶縁性基板上にチャ
ネルとなる半導体層、ゲート絶縁層、ゲート電極がこの
順で積層される。このとき、ゲート絶縁層の少なくとも
一部は、誘電率の異なる２つ以上の絶縁膜が積層されて
成っているので、上記半導体層内にゲート容量の異なる
領域が作り出される。つまり、チャネルの一部に高容量
部と低容量部とが作り出される。これにより、トランジ
スタのオフ時に、例えば上記の低容量部でチャネル端部
に集中する電界を分散させることができるようになる。
したがって、上記構成によれば、トランジスタのオフ時
に生じる漏れ電流、すなわち、オフ電流を低減すること
ができる。

【００１５】また、上記絶縁膜の少なくとも１つは絶縁
性樹脂から成っているので、上記絶縁膜の表面を容易に
平坦化することができる。これにより、半導体層のエッ
ジ部では絶縁膜の膜厚が厚くなり、外部電界の影響を受
けにくくなる。その結果、例えばゲート電極と半導体層
とが短絡したり、あるいはゲート電極が断線したりする
ようなことがなくなる。したがって、上記構成によれ
ば、上記のような各種欠陥の発生を防止することがで
き、薄膜トランジスタの信頼性を従来よりも向上させる
ことができる。

【００１６】請求項２の発明に係る薄膜トランジスタ
は、上記の課題を解決するために、請求項１の構成にお
いて、上記ゲート絶縁層は、少なくとも第１絶縁膜と第
２絶縁膜とを含む複数の絶縁膜が積層されて成り、上記
第１絶縁膜の少なくとも１つは所定のパターンに加工さ
れていると共に、上記第２絶縁膜および上記ゲート電極
が上記第１絶縁膜を覆うように形成されていることを特
徴としている。

【００１７】上記の構成によれば、上記第２絶縁膜およ
び上記ゲート電極が、所定のパターンで加工された上記
第１絶縁膜を覆うように形成されているので、例えばプ
ロセス中の帯電等により、半導体層において第１絶縁膜
がその上に形成されていない部分の抵抗が容易に変化す
るのを防止することができる。したがって、上記構成に
よれば、薄膜トランジスタの安定性を従来よりも向上さ
せることができる。

【００１８】請求項３の発明に係る薄膜トランジスタ
は、上記の課題を解決するために、請求項２の構成にお
いて、上記第２絶縁膜の誘電率は、上記第１絶縁膜の誘
電率よりも低いことを特徴としている。

【００１９】上記の構成によれば、上記第２絶縁膜の誘
電率は、上記第１絶縁膜の誘電率よりも低いので、半導
体層において第１絶縁膜がその上に形成されていない部
分は低容量部となる一方、該第１絶縁膜がその上に形成
された部分は高容量部となる。これにより、トランジス
タのオフ時に、例えば上記の低容量部でチャネル端部に
集中する電界を分散させることができる。したがって、
上記構成によれば、トランジスタのオフ時に生じる漏れ
電流、すなわち、オフ電流を低減させることができる。

【００２０】請求項４の発明に係る薄膜トランジスタの
製造方法は、上記の課題を解決するために、絶縁性基板
上にチャネルとなる半導体層を形成し、該半導体層を島
状にパターニングする工程と、上記半導体層上の一部に
第１絶縁膜を形成する工程と、絶縁性樹脂から成り、か
つ、上記第１絶縁膜とは誘電率の異なる第２絶縁膜を上
記第１絶縁膜を覆うように形成する工程と、上記第１絶
縁膜を覆うように上記第２絶縁膜上にゲート電極を形成
する工程とから成ることを特徴としている。

【００２１】上記の構成によれば、絶縁性基板上にチャ
ネルとなる半導体層が形成される。この半導体層が島状
にパターニングされると、上記半導体層上の一部に第１
絶縁膜が形成される。そして、上記第１絶縁膜とは誘電
率の異なる第２絶縁膜が、上記第１絶縁膜を覆うように
形成される。続いて、上記第１絶縁膜を覆うように上記
第２絶縁膜上にゲート電極が形成される。

【００２２】つまり、上記構成によれば、第１絶縁膜
と、該第１絶縁膜を覆うようにして形成される第２絶縁
膜とは誘電率が互いに異なっているので、上記半導体層
においてゲート容量の異なる領域が作り出される。つま
り、チャネルの一部に高容量部と低容量部とが作り出さ
れる。これにより、トランジスタのオフ時に、例えば上
記の低容量部でチャネル端部に集中する電界を分散させ
ることができる。したがって、上記構成によれば、上記
のような簡便なプロセスを用いてトランジスタのオフ時
に生じる漏れ電流、すなわち、オフ電流を低減させるこ
とができ、オフ特性に優れた薄膜トランジスタを得るこ
とができる。

【００２３】また、上記構成によれば、第２絶縁膜とし
て絶縁性樹脂を用いているので、上記第２絶縁膜の表面
を、例えばスピンコート法により容易に平坦化すること
ができる。これにより、半導体層のエッジ部では絶縁膜
の膜厚が厚くなり、電界の影響を受けにくくなる。その
結果、以降のプロセスで作製されるゲート電極等が断線
したりすることがなくなる。したがって、上記構成によ
れば、上記のような各種欠陥の発生を防止して、薄膜ト
ランジスタの信頼性を従来よりも向上させることができ
ると共に、上記薄膜トランジスタを高良品率で生産する
ことができる。

【００２４】また、上記構成によれば、第２絶縁膜およ
びゲート電極が第１絶縁膜を覆うように形成されるの
で、例えばプロセス中の帯電等により、半導体層におい
て第１絶縁膜がその上に形成されていない部分の抵抗が
容易に変化するのを防止することができる。したがっ
て、上記構成によれば、薄膜トランジスタの安定性を従
来よりも向上させることができる。

【００２５】

【発明の実施の形態】本発明の実施の一形態について図
１ないし図３に基づいて説明すれば、以下のとおりであ
る。

【００２６】本実施形態における薄膜トランジスタ（Th
in Film Transistor）は、図１に示すように、透明なガ
ラス基板１（絶縁性基板）上に、バッファ層２を介して
多結晶シリコン（poly-Si ）から成る半導体層３が形成
されている。この半導体層３は、ソース領域３ａ、ドレ
イン領域３ｂおよびチャネル部３ｃを含んで構成されて
いる。また、上記ソース領域３ａと上記チャネル部３ｃ
との間、上記ドレイン領域３ｂと上記チャネル部３ｃと
の間には、それぞれオフセット部３ｄ、３ｅが設けられ
ている。なお、このオフセット部３ｄ、３ｅには不純物
は注入されていない。

【００２７】上記半導体層３上にはゲート絶縁層４が形
成されている。このゲート絶縁層４の少なくとも一部
は、互いに誘電率の異なるゲート絶縁膜４ａ（第１絶縁
膜）とゲート絶縁膜４ｂ（第２絶縁膜）とから成ってい
る。

【００２８】つまり、本実施形態では、比誘電率ε１が
４．０の例えばＳｉＯ₂ から成るゲート絶縁膜４ａが所
定のパターンで、すなわち、上記半導体層３のチャネル
部３ｃ上に設けられている。なお、このゲート絶縁膜４
ａは上記のＳｉＯ₂ に限定されず、ＳｉＯ₂ 以外にも例
えばＳｉＮ、ＳｉＯＮでゲート絶縁膜４ａが構成されて
もよい。

【００２９】そして、上記ゲート絶縁膜４ａ上に、該ゲ
ート絶縁膜４ａを覆うようにゲート絶縁膜４ｂが設けら
れている。該ゲート絶縁膜４ｂは、本実施形態ではポリ
イミド系の絶縁性樹脂（比誘電率ε２＝３．０〜３．
３）で構成されている。つまり、ゲート絶縁膜４ｂは、
ゲート絶縁膜４ａよりも比誘電率が低くなっている。ま
た、上記ゲート絶縁膜４ｂの表面は、スピンコート法に
より平坦化されている。

【００３０】なお、上記のゲート絶縁膜４ｂは、ゲート
絶縁膜４ａよりも誘電率の低い材料であれば上記のポリ
イミド系樹脂に限定されない。上記のポリイミド系樹脂
以外にも、例えばアクリル系樹脂、ＢＣＢ樹脂等でゲー
ト絶縁膜４ｂを構成するようにしてもよい。また、本実
施形態では、２層のゲート絶縁膜４ａ、４ｂでゲート絶
縁層４を構成しているが、２層以上のゲート絶縁膜でゲ
ート絶縁層４を構成するようにしてもよい。

【００３１】平坦化されたゲート絶縁膜４ｂ上には、上
記ゲート絶縁膜４ａよりも一回り大きくなるように、つ
まり、ゲート絶縁膜４ａを覆うようにゲート電極５が設
けられている。そして、ゲート電極５を覆うようにして
形成された層間絶縁膜６を貫通して、ソース領域３ａ、
ドレイン領域３ｂと接触するように、ソース電極７ａ、
ドレイン電極７ｂがそれぞれ設けられている。

【００３２】上記の構成によれば、ゲート絶縁層４の少
なくとも一部は、誘電率の異なる少なくとも２つのゲー
ト絶縁膜４ａ、４ｂが積層されて成っているので、上記
半導体層３においてゲート容量の異なる領域が作り出さ
れる。本実施形態では、ゲート絶縁膜４ｂの誘電率が、
ゲート絶縁膜４ａの誘電率よりも低くなっているので、
半導体層３においてゲート絶縁膜４ａがその上に形成さ
れていない部分、すなわち、オフセット部３ｄ、３ｅは
低容量部となる一方、ゲート絶縁膜４ａがその上に形成
された部分、すなわち、チャネル部３ｃは高容量部とな
る。これにより、トランジスタのオフ時に、例えば上記
の低容量部でチャネル端部に集中する電界を分散させる
ことができるようになる。したがって、上記構成によれ
ば、トランジスタのオフ時に生じる漏れ電流、すなわ
ち、オフ電流を低減させることができる。

【００３３】また、上記ゲート絶縁膜４ｂは、例えばポ
リイミド系樹脂等の絶縁性樹脂から成っているので、上
記ゲート絶縁膜４ｂの表面を容易に平坦化することがで
きる。これにより、半導体層３のエッジ部ではゲート絶
縁膜４ｂの膜厚が厚くなり、電界の影響を受けにくくな
る。ましてや、ゲート電極５がシールド電極として働く
ため、半導体層３のエッジ部は上記ゲート電極５の電位
の影響のみを受け、外部電界の影響を受けにくくなる。
その結果、例えばゲート電極５と半導体層３とが短絡し
たり、あるいはゲート電極５、ソース電極７ａ、ドレイ
ン電極７ｂが断線したりするようなことがなくなる。し
たがって、上記構成によれば、上記のような各種欠陥の
発生を防止することができ、薄膜トランジスタの信頼性
を従来よりも向上させることができる。

【００３４】また、上記の構成によれば、上記ゲート絶
縁膜４ｂおよび上記ゲート電極５が、所定のパターンに
加工された上記ゲート絶縁膜４ａを覆うように形成され
ているので、例えば層間絶縁膜６中の電荷、プロセス中
の帯電等により、半導体層３においてゲート絶縁膜４ａ
がその上に形成されていない部分の抵抗、すなわち、オ
フセット部３ｄ、３ｅの抵抗が容易に変化するのを防止
することができる。したがって、上記構成によれば、薄
膜トランジスタの安定性を従来よりも向上させることが
できる。

【００３５】次に、上記した薄膜トランジスタの製造方
法について、図２に基づいて説明すれば、以下のとおり
である。なお、上記の説明で用いた部材と同一の機能を
有する部材には同一の部材番号を付記する。

【００３６】まず、図２（ａ）に示すように、透明なガ
ラス基板１上に、例えばＳｉＯ₂ から成る膜厚３００ｎ
ｍ〜５００ｎｍのバッファ層２を例えばスパッタリング
法で形成する。次に、該バッファ層２上に多結晶シリコ
ンから成る膜厚５０ｎｍの半導体層３を例えば化学気相
成長法（Chemical Vapor Deposition ）により形成す
る。この半導体層３の膜厚は、１０〜１００ｎｍ程度が
適当である。例えば上記の膜厚が１０ｎｍより薄いと、
後述のソース領域３ａ、ドレイン領域３ｂ（同図（ｅ）
参照）の抵抗が高くなり、ドライバ回路を形成するとき
に問題となる。

【００３７】次に、同図（ｂ）に示すように、半導体層
３をエッチングして島状にパターニング（アイランド
化）し、トランジスタとなる部分のみを残す。続いて、
同図（ｃ）に示すように、上記の半導体層３上に、例え
ばＳｉＯ₂ から成る膜厚８０ｎｍのゲート絶縁膜４ａを
例えばスパッタリング法により形成する。そして、後述
のチャネル部３ｃ（同図（ｅ）参照）上の部分のみが残
るように上記ゲート絶縁膜４ａをエッチングする。

【００３８】その後、同図（ｄ）に示すように、半導体
層３、ゲート絶縁膜４ａを覆うようにゲート絶縁膜４ｂ
を例えばスパッタリング法で形成する。このゲート絶縁
膜４ｂは、先述したようにゲート絶縁膜４ａよりも誘電
率の低い、例えばポリイミド系の樹脂で構成されてい
る。続いて、スピンコート法により上記ゲート絶縁膜４
ｂの表面を平坦化する。ここで、例えば４０００ｒｐｍ
の回転数でゲート絶縁膜４ｂをコーティングする場合、
ゲート絶縁膜４ａ上のゲート絶縁膜４ｂの膜厚が２０ｎ
ｍになるように液粘度を調整する。

【００３９】次に、同図（ｅ）に示すように、平坦化さ
れたゲート絶縁膜４ｂ上にゲート絶縁膜４ａを覆うよう
にゲート電極５を形成する。ゲート電極５は、例えばＡ
ｌまたはＡｌの合金等からなる。続いて、上記ゲート電
極５をマスクとして例えばリンイオン（Ｐ⁺ ）を注入
し、半導体層３にソース領域３ａ、ドレイン領域３ｂを
形成する。このとき、半導体層３におけるゲート絶縁膜
４ａの真下の部分が高容量部のチャネル部３ｃとなる。
一方、ソース領域３ａ、ドレイン領域３ｂとチャネル部
３ｃとの間がそれぞれ、低容量部のオフセット部３ｄ、
３ｅとなる。

【００４０】最後に、同図（ｆ）に示すように、上記ゲ
ート電極５を覆うように例えばＳｉＯ₂ からなる層間絶
縁膜６を形成する。そして、層間絶縁膜６を貫通するコ
ンタクトホールを形成した後、ソース領域３ａ、ドレイ
ン領域３ｂと接触するようにソース電極７ａ、ドレイン
電極７ｂをそれぞれ形成し、薄膜トランジスタを完成さ
せる。ソース電極７ａ、ドレイン電極７ｂは、例えばＴ
ｉ、Ｍｏ、またはＡｌ合金を積層したものからなる。

【００４１】ここで、図３に示すように、ゲート絶縁膜
４ａの容量をＣ１、ゲート絶縁膜４ａ上のゲート絶縁膜
４ｂの容量をＣ２、オフセット部３ｄ、３ｅ上のゲート
絶縁膜４ｂの容量をＣ２′、真空の誘電率をε、ゲート
絶縁膜４ａ、４ｂの比誘電率をそれぞれε１、ε２、ゲ
ート絶縁膜４ａの膜厚をＴ１、ゲート絶縁膜４ａ上のゲ
ート絶縁膜４ｂの膜厚をＴ２とすると、 Ｃ１＝ε１・ε／Ｔ１ Ｃ２＝ε２・ε／Ｔ２ Ｃ２′＝ε２・ε／（Ｔ１＋Ｔ２） である。したがって、チャネル部３ｃにおけるゲート容
量Ｃｃは、 Ｃｃ＝Ｃ１・Ｃ２／（Ｃ１＋Ｃ２） となり、一方、チャネル部３ｃの外側に形成されたオフ
セット部３ｄ、３ｅにおけるゲート容量Ｃｏは、 Ｃｏ＝Ｃ２′ となる。

【００４２】ここで、本実施形態のように、例えばε１
＝４．０、ε２＝３．０、Ｔ１＝８０ｎｍ、Ｔ２＝２０
ｎｍとした場合、オフセット部３ｄ、３ｅにおけるゲー
ト容量Ｃｏとチャネル部３ｃにおけるゲート容量Ｃｃと
の比率Ｃｏ／Ｃｃは、上述の式を用いて算出すると、 Ｃｏ／Ｃｃ＝４／５ となる。つまり、オフセット部３ｄ、３ｅにおけるゲー
ト容量Ｃｏは、チャネル部３ｃにおけるゲート容量Ｃｃ
よりも２割程度小さくなる。つまり、一定のゲート電圧
を印加しても、チャネル部３ｃ周辺部分に加わる電界は
２割程度小さくなる。

【００４３】上記の構成によれば、ゲート絶縁膜４ａ
と、該ゲート絶縁膜４ａを覆うようにして形成されるゲ
ート絶縁膜４ｂとは誘電率が互いに異なっているので、
上記半導体層３においてゲート容量の異なる領域が作り
出される。本実施形態では、ゲート絶縁膜４ｂの誘電率
が、ゲート絶縁膜４ａの誘電率よりも低くなっているの
で、半導体層３においてゲート絶縁膜４ａがその上に形
成されていない部分、すなわち、オフセット部３ｄ、３
ｅは低容量部となる一方、ゲート絶縁膜４ａがその上に
形成された部分、すなわち、チャネル部３ｃは高容量部
となる。

【００４４】これにより、トランジスタのオフ時に、例
えば上記の低容量部でチャネル端部に集中する電界を分
散させることができる。したがって、上記構成によれ
ば、上記のような簡便なプロセスを用いてトランジスタ
のオフ時に生じる漏れ電流、すなわち、オフ電流を低減
させることができ、オフ特性に優れた薄膜トランジスタ
を得ることができる。

【００４５】また、上記構成によれば、ゲート絶縁膜４
ｂとしてポリイミド系樹脂等の絶縁性樹脂を用いている
ので、上記ゲート絶縁膜４ｂの表面を、例えばスピンコ
ート法により容易に平坦化することができる。これによ
り、半導体層３のエッジ部ではゲート絶縁膜４ｂの膜厚
が厚くなるので、外部電界の影響を受けにくくなる。

【００４６】つまり、半導体層３は、従来から一般的に
テーパエッチされるようになっているが、テーパエッチ
を頻繁に使用していたのでは、半導体層３のエッジ部の
結晶性が悪くなって不安定となり、薄膜トランジスタの
信頼性、安定性に悪影響を及ぼす。

【００４７】ところが、上記構成によれば、スピンコー
ト法を用いてゲート絶縁膜４ｂの表面を平坦化している
ため、特に半導体層３のエッジ部では従来とは違ってゲ
ート絶縁膜４ｂの膜厚が厚くなり、電界の影響を受けに
くくなる。ましてや、ゲート電極５がシールド電極とし
て働くため、半導体層３のエッジ部は上記ゲート電極５
の電位の影響のみを受け、外部電界の影響を受けにくく
なる。また、特に薄膜トランジスタのオフ状態では、チ
ャネルが反転（例えばn-chＴＦＴではチャネルがp-chと
なる）状態で、通常の構造に比べてドレイン領域３ｂの
近傍での電界強度が軽減される。

【００４８】したがって、このように半導体層３のエッ
ジ部は外部電界の影響を受けにくくなるので、ゲート電
極５と半導体層３とが短絡したり、以降のプロセスで作
製されるゲート電極５、ソース電極７ａ、ドレイン電極
７ｂ等が断線したりすることがなくなる。したがって、
上記構成によれば、上記のような各種欠陥の発生を防止
して、薄膜トランジスタの信頼性を従来よりも向上させ
ることができると共に、上記薄膜トランジスタを高良品
率で生産することができる。

【００４９】また、上記構成によれば、ゲート絶縁膜４
ｂおよびゲート電極５がゲート絶縁膜４ａを覆うように
形成されるので、例えば層間絶縁膜６中の帯電、プロセ
ス中の帯電等により、半導体層３においてゲート絶縁膜
４ａがその上に形成されていない部分の抵抗、すなわ
ち、オフセット部３ｄ、３ｅの抵抗が容易に変化するの
を防止することができる。したがって、上記構成によれ
ば、薄膜トランジスタの安定性を従来よりも向上させる
ことができる。

【００５０】なお、本実施形態では、比誘電率ε１が
４．０のゲート絶縁膜４ａと、比誘電率ε２が３．０の
ゲート絶縁膜４ｂとを用いているが、ゲート絶縁膜４ａ
とゲート絶縁膜４ｂとにおける誘電率の差が大きくなる
ように、ゲート絶縁膜４ｂを選定すれば、上記のような
効果をさらに高めることができる。

【００５１】

【発明の効果】請求項１の発明に係る薄膜トランジスタ
は、以上のように、上記ゲート絶縁層の少なくとも一部
は、誘電率の異なる２つ以上の絶縁膜が積層されて成
り、該絶縁膜の少なくとも１つは絶縁性樹脂から成る構
成である。

【００５２】それゆえ、上記半導体層において高容量部
と低容量部とが作り出され、これにより、トランジスタ
のオフ時に、例えば上記の低容量部でチャネル端部に集
中する電界を分散させることができるようになる。した
がって、上記構成によれば、トランジスタのオフ時に生
じる漏れ電流、すなわち、オフ電流を低減させることが
できるという効果を奏する。

【００５３】また、上記絶縁膜の少なくとも１つは絶縁
性樹脂から成っているので、上記絶縁膜の表面を容易に
平坦化することができる。これにより、半導体層のエッ
ジ部では絶縁膜の膜厚が厚くなって外部電界の影響を受
けにくくなり、その結果、例えばゲート電極と半導体層
とが短絡したり、あるいはゲート電極が断線したりする
ようなことがなくなる。したがって、上記構成によれ
ば、上記のような各種欠陥の発生を防止することがで
き、薄膜トランジスタの信頼性を従来よりも向上させる
ことができるという効果を併せて奏する。

【００５４】請求項２の発明に係る薄膜トランジスタ
は、以上のように、請求項１の構成において、上記ゲー
ト絶縁層は、少なくとも第１絶縁膜と第２絶縁膜とを含
む複数の絶縁膜が積層されて成り、上記第１絶縁膜の少
なくとも１つは所定のパターンに加工されていると共
に、上記第２絶縁膜および上記ゲート電極が上記第１絶
縁膜を覆うように形成されている構成である。

【００５５】それゆえ、請求項１の構成による効果に加
えて、例えばプロセス中の帯電等により、半導体層にお
いて第１絶縁膜がその上に形成されていない部分の抵抗
が容易に変化するのを防止することができる。したがっ
て、上記構成によれば、薄膜トランジスタの安定性を従
来よりも向上させることができるという効果を奏する。

【００５６】請求項３の発明に係る薄膜トランジスタ
は、以上のように、請求項２の構成において、上記第２
絶縁膜の誘電率は、上記第１絶縁膜の誘電率よりも低い
構成である。

【００５７】それゆえ、半導体層において第１絶縁膜が
その上に形成されていない部分は低容量部となる一方、
該第１絶縁膜がその上に形成された部分は高容量部とな
る。これにより、トランジスタのオフ時に、例えば上記
の低容量部でチャネル端部に集中する電界を確実に分散
させることができる。したがって、上記構成によれば、
トランジスタのオフ時に生じる漏れ電流、すなわち、オ
フ電流を確実に低減させることができるという効果を奏
する。

【００５８】請求項４の発明に係る薄膜トランジスタの
製造方法は、以上のように、絶縁性基板上にチャネルと
なる半導体層を形成し、該半導体層を島状にパターニン
グする工程と、上記半導体層上の一部に第１絶縁膜を形
成する工程と、絶縁性樹脂から成り、かつ、上記第１絶
縁膜とは誘電率の異なる第２絶縁膜を上記第１絶縁膜を
覆うように形成する工程と、上記第１絶縁膜を覆うよう
に上記第２絶縁膜上にゲート電極を形成する工程とから
成る構成である。

【００５９】それゆえ、第１絶縁膜と、該第１絶縁膜を
覆うようにして形成される第２絶縁膜とは誘電率が互い
に異なっているので、上記半導体層において高容量部と
低容量部とが作り出される。これにより、トランジスタ
のオフ時に、例えば上記の低容量部でチャネル端部に集
中する電界を分散させることができる。したがって、上
記構成によれば、上記のような簡便なプロセスを用いて
トランジスタのオフ時に生じる漏れ電流、すなわち、オ
フ電流を低減させることができ、オフ特性に優れた薄膜
トランジスタを得ることができるという効果を奏する。

【００６０】また、上記構成によれば、第２絶縁膜とし
て絶縁性樹脂を用いているので、上記第２絶縁膜の表面
を、例えばスピンコート法により容易に平坦化すること
ができる。これにより、半導体層のエッジ部では絶縁膜
の膜厚が厚くなり、電界の影響を受けにくくなる。その
結果、以降のプロセスで作製されるゲート電極等が断線
したりすることがなくなる。したがって、上記構成によ
れば、上記のような各種欠陥の発生を防止して、薄膜ト
ランジスタの信頼性を従来よりも向上させることができ
ると共に、上記薄膜トランジスタを高良品率で生産する
ことができるという効果を奏する。

【００６１】また、上記構成によれば、第２絶縁膜およ
びゲート電極が第１絶縁膜を覆うように形成されるの
で、例えばプロセス中の帯電等により、半導体層におい
て第１絶縁膜がその上に形成されていない部分の抵抗が
容易に変化するのを防止することができる。したがっ
て、上記構成によれば、薄膜トランジスタの安定性を従
来よりも向上させることができるという効果を併せて奏
する。

【図面の簡単な説明】

【図１】本発明に係る薄膜トランジスタの一構成例を示
す断面図である。

【図２】（ａ）ないし（ｆ）は、上記薄膜トランジスタ
の製造工程を示す断面図である。

【図３】上記薄膜トランジスタにおいて、２つのゲート
絶縁膜の容量、膜厚を図式的に示した説明図である。

【図４】従来の薄膜トランジスタの一構成例を示す断面
図である。

【符号の説明】

１ ガラス基板（絶縁性基板） ３ 半導体層 ４ ゲート絶縁層 ４ａ ゲート絶縁膜（第１絶縁膜） ４ｂ ゲート絶縁膜（第２絶縁膜） ５ ゲート電極

Claims (4)

【特許請求の範囲】
1. 【請求項１】絶縁性基板上にチャネルとなる半導体層、
   ゲート絶縁層、ゲート電極がこの順で積層された薄膜ト
   ランジスタにおいて、 上記ゲート絶縁層の少なくとも一部は、誘電率の異なる
   ２つ以上の絶縁膜が積層されて成り、該絶縁膜の少なく
   とも１つは絶縁性樹脂から成ることを特徴とする薄膜ト
   ランジスタ。
2. 【請求項２】上記ゲート絶縁層は、少なくとも第１絶縁
   膜と第２絶縁膜とを含む複数の絶縁膜が積層されて成
   り、上記第１絶縁膜の少なくとも１つは所定のパターン
   に加工されていると共に、上記第２絶縁膜および上記ゲ
   ート電極が上記第１絶縁膜を覆うように形成されている
   ことを特徴とする請求項１に記載の薄膜トランジスタ。
3. 【請求項３】上記第２絶縁膜の誘電率は、上記第１絶縁
   膜の誘電率よりも低いことを特徴とする請求項２に記載
   の薄膜トランジスタ。
4. 【請求項４】絶縁性基板上にチャネルとなる半導体層を
   形成し、該半導体層を島状にパターニングする工程と、 上記半導体層上の一部に第１絶縁膜を形成する工程と、 絶縁性樹脂から成り、かつ、上記第１絶縁膜とは誘電率
   の異なる第２絶縁膜を上記第１絶縁膜を覆うように形成
   する工程と、 上記第１絶縁膜を覆うように上記第２絶縁膜上にゲート
   電極を形成する工程とから成ることを特徴とする薄膜ト
   ランジスタの製造方法。