KR100713985B1 - 박막트랜지스터 및 박막트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 가요성을 갖는 기판 상에 형성된 박막트랜지스터의 문턱 전압변동을 줄이기 위한 박막트랜지스터 및 박막트랜지스터 제조방법에 관한 것이다.
본 박막트랜지스터는 플렉서블 기판; 상기 기판 상에 형성되는 1.2 ~ 4.0의 저유전 상수를 갖는 버퍼층; 상기 버퍼층 상에 형성되는 반도체층; 상기 반도체층과 제1 절연층을 사이에 두고 형성되는 게이트 전극; 상기 반도체층과 상기 게이트 전극 상에 형성되는 제2 절연층; 상기 제2 절연층에 형성되는 콘택홀을 통해 상기 반도체층과 전기적으로 연결되는 소스 및 드레인 전극을 포함한다.
이에 따라, 박막트랜지스터의 문턱 전압변동을 줄여, 발광소자의 휘도, 그레이 스케일, 콘트라스트 등을 줄일 수 있다.
Description
도 1은 본 발명의 제1 실시예에 따른 박막트랜지스터의 측단면도이다.
도 2는 본 발명의 제2 실시예에 따른 박막트랜지스터의 측단면도이다.
도 3은 본 발명의 제3 실시예에 따른 박막트랜지스터의 측단면도이다.
도 4는 본 발명의 제4 실시예에 따른 박막트랜지스터의 측단면도이다.
♣ 도면의 주요 부분에 대한 구체적인 설명 ♣
100, 200, 300, 400 : 박막트랜지스터 110, 210, 310, 410 : 기판
120, 220, 320, 420 : 버퍼층 130, 230, 330, 430 : 반도체층
140, 240, 340, 440 : 제1 절연층 215, 415 : 확산방지층
150a, 250a, 350a, 450a : 게이트 전극
150b, 250b, 350b, 450b : 소스/드레인전극
160, 260, 360, 460 : 제2 절연층 370, 470 : 제3 절연층
본 발명은 박막트랜지스터 및 박막트랜지스터의 제조방법에 관한 것으로, 보다 구체적으로는, 저유전상수를 갖는 버퍼층을 형성함으로써 박막트랜지스터의 문턱전압 변동을 줄일 수 있는 박막트랜지스터 및 박막트랜지스터의 제조방법에 관한 것이다.
일반적으로, 가요성이 있는(flexible) 기판, 특히, 스테인리스 스틸(sus) 또는 티타늄(Ti) 등을 이용하여 형성된 금속 박막 상에 박막트랜지스터를 구현하기 위해서는, 금속 박막과 박막트랜지스터 사이에 절연가능한 층인 버퍼층이 필요하다. 이와 같이, 절연층으로서의 버퍼층이 금속 박막 상에 형성된 박막트랜지스터는 SOI(system on insulator)와 유사한 전기적 및 구조적 특성을 갖게 된다. 이때, 박막트랜지스터를 구성하는 반도체층은 비정질 실리콘층을 저온 가열하여 결정화한 폴리실리콘(LTPS : low temparature poly silicon)을 이용한다.
금속 박막 상에 저온 폴리실리콘을 이용하여 형성된 반도체층을 구비한 박막트랜지스터의 특성 중 하나는 금속 박막에 형성된 박막트랜지스터의 동작 기준을 정하기 위해 인가되는 전압 또는 전류인 바이어스(bias; 백 바이어스 포함)가 인가될 때, 보다 구체적으로, 동일한 임의의 신호를 처리할 경우에 바람직한 결과를 얻기 위하여 그 신호에 직류분 또는 일정 신호를 부가할 때, 박막트랜지스터의 문턱전압이 변화한다는 단점이 있지만, 이러한 바이어스를 효과적으로 이용하면 박막트 랜지스터의 문턱전압을 회로적으로 조정할 수 있다.
그러나, 전술한 박막트랜지스터의 구조에 있어서, 외부로부터 금속 박막에 의도하지 않은 전압이 인가되거나 또는 정전기 등으로 인해 금속 박막에 예상치 못한 전하가 쌓이게 되는 경우에는 박막트랜지스터의 초기 설계시에 제안된 문턱전압이 기준 설계치와 다르게 변화하게 된다는 문제점을 있다. 이와 같이, 박막트랜지스터의 문턱전압이 기준 설계치와 다르게 변화하는 경우에는, 화면 상에 표시되는 각 색상을 X, Y값으로 표시한 색좌표가 변화하게 될 뿐 아니라, 그레이 스케일(gray scale) 및 컨트라스트(contrast)가 변화하게 된다는 문제점을 갖는다.
따라서, 본 발명은 전술한 종래의 문제점들을 해결하기 위해 고안된 발명으로, 외부로부터 의도하지 않은 전압이 일시적 또는 순간적으로 유입됨으로써 발생할 수 있는 전기적 특성 변화(예를 들면, 박막트랜지스터의 문턱전압 변동)를 미연에 방지하여 전기적 특성 변화를 현저히 줄일 수 있는 박막트랜지스터 및 그 제조방법에 관한 것이다.
전술한 목적을 달성하기 위해, 본 발명의 일 측면에 따르면, 본 박막트랜지스터는 플렉서블 기판; 상기 기판 상에 형성되는 1.2 ~ 4.0의 저유전 상수를 갖는 버퍼층; 상기 버퍼층 상에 형성되는 반도체층; 상기 반도체층과 제1 절연층을 사이에 두고 형성되는 게이트 전극; 상기 반도체층과 상기 게이트 전극 상에 형성되는 제2 절연층; 상기 제2 절연층에 형성되는 콘택홀을 통해 상기 반도체층과 전기적으로 연결되는 소스 및 드레인 전극을 포함한다.
바람직하게, 상기 버퍼층은 1.2 보다 크고 3 이하의 저유전상수를 갖으며, 상기 버퍼층은 SiOC, Xerogels(nanoporous dielectrc), Silsesquioxanes(SOG) 및 SiOF 중 어느 하나를 이용한다. 상기 버퍼층의 두께는 0.3㎛ ~ 10㎛ 두께로 형성된다. 또한, 본 박막트랜지스터는 상기 기판과 상기 버퍼층 사이에 형성되는 확산방지층을 더 포함한다. 상기 확산방지층은 TiN을 이용한다.
본 박막트랜지스터는 상기 기판 하면에 형성되는 제3 절연층을 더 포함하며, 상기 제3 절연층은 SiO2 및 SiNx 중 적어도 어느 하나를 이용한다. 상기 기판은 금속 박막이다. 상기 금속 박막은 스테인리스 스틸(sus), 티타늄(Ti)을 이용한다.
본 발명의 다른 측면에 따르면, 본 박막트랜지스터 제조방법은 가요성을 갖는 기판 상에 1.2 ~ 4.0의 저유전 상수를 갖는 버퍼층을 형성하는 단계; 상기 버퍼층 상에 반도체층을 형성하는 단계; 상기 반도체층 상에 제1 절연층을 형성하는 단계; 상기 제1 절연층 상에 게이트 전극을 형성하기 위한 금속층을 적층하는 단계; 상기 반도체층과 상기 게이트 전극 상에 제2 절연층을 형성하는 단계; 및 상기 제2 절연층에 형성되는 콘택홀을 통해 상기 반도체층과 전기적으로 연결되는 소스 및 드레인 전극을 형성하는 단계를 포함한다.
바람직하게, 상기 기판과 상기 반도체층 사이에 확산방지층을 형성하는 단계를 더 포함한다. 상기 제1 절연층과 상기 제1 절연층 상에 형성된 상기 금속층을 동시에 패터닝하는 단계를 더 포함한다.
이하에서는 도면을 참조하여 본 발명의 실시 예에 따른 박막트랜지스터를 구체적으로 설명한다.
도 1은 본 발명의 일 실시 예에 따른 박막트랜지스터의 측단면도이다. 도 1을 참조하면, 본 박막트랜지스터(100)는 기판(110) 상에 형성된 버퍼층(120), 버퍼층(120) 상에 형성된 반도체층(130), 반도체층(130) 상에 형성된 제1 절연막(140), 제1 절연막(140) 상에 형성된 게이트 전극(150a), 반도체층(130)과 게이트 전극(150a) 상에 형성된 제2 절연막(160), 및 제2 절연막(160) 상에 형성된 콘택홀(160a)을 통해 반도체층(130)과 전기적으로 접속하는 소스/드레인전극(150b)을 포함한다.
본 실시예의 기판(110)은 플렉서블 가능한 소정 두께의 금속(이하, 금속 박막)으로 형성되는데, 이때, 금속 박막은 스테인리스 스틸(sus), 티타늄(Ti) 등을 이용하여 형성된다. 기판(110) 상에는 상대적으로 낮은 유전상수(low-k)를 갖는 버퍼층(120)이 증착된다.
이처럼, 기판(110)이 금속 박막으로 형성되는 경우, 금속 박막에 바이어스가 인가될 때, 반도체층(130)의 채널영역(130a) 내에 유도되는 전하의 양을 최소화하 기 위해서는 반도체층(130)과 금속 박막 사이에 형성된 버퍼층(120)의 충전용량을 최소화해야 한다. 이와 같이, 금속 박막으로 인가되는 전압에 의해 버퍼층(120)에 충전되는 충전용량을 줄이기 위한 방법으로, 본 발명에서는 낮은 유전상수를 갖는 버퍼층(120)을 형성한다. 본 실시예에서는 SiOC, Xerogels(nanoporous dielectrc), Silsesquioxanes(SOG), SiOF 등을 이용하여 대략 1.2 보다 크고 4 보다 적은 저유전상수를 갖는 버퍼층(120)을 형성한다. 이때, 버퍼층(120)은 대략 0.3㎛ ~ 10㎛ 범위의 두께로 금속 박막 상에 증착할 수 있으며, 일반적으로, 0.5㎛ ~ 5㎛ 두께로 형성할 수 있다.
기판(110) 상에는 비정질 실리콘층(미도시)이 형성되며, 이 비정질 실리콘층은 다양한 결정화방법 중 하나를 이용함으로써 폴리실리콘층으로 변환시킬 수 있다. 본 실시예에서는 엑시머 레이저 방법 등을 이용하여 저온 폴리실리콘층(LTPS: low temperature poly-silicon)을 형성한다. 결정화공정을 통해 형성된 폴리실리콘층을 패터닝함으로써, 반도체층(130)이 형성된다. 반도체층(130)은 채널영역(130a)과 소스/드레인 영역(130b)으로 이루어진다.
반도체층(130) 상에는 제1 절연막(160)이 형성되는데, 구체적으로, 제1 절연막(160)은 반도체층(130) 상에 형성되며, 제1 절연막(160) 상에는 게이트 전극(150a)이 형성된다. 이때, 게이트 전극(150a)은 제1 절연막(160) 상에 금속층(미도시)을 형성한 다음 제1 절연막(160)과 금속층을 동시에 패터닝하여 형성할 수 있다. 게이트 전극(150a)이 형성된 다음, 게이트 전극(150a)과 반도체층(130)을 포함한 버퍼층(120) 상에는 제2 절연막(160)이 형성된다. 제2 절연막(160)은, 일반 적으로, SiO2, SiN 등으로 형성된다. 제2 절연막(160)에는 반도체층(130)을 노출하기 위해 복수의 콘택홀(160a)이 형성되며, 콘택홀(160a)이 형성된 제2 절연막(160) 상에는 반도체층(130)과 전기적으로 연결되는 소스/드레인 전극(150b)이 형성된다.
전술한 제1 실시예를 통해 알 수 있듯이, 스테인리스 스틸(sus), 티타늄(Ti)과 같은 금속 박막에 전압이 인가되는 경우, 저유전상수를 갖는 물질로 형성된 버퍼층(120)에 의해 금속 박막과 반도체층(130) 사이에 충전되는 충전용량을 최소화시킬 수 있으므로, 박막트랜지스터의 전기적 특성변화를 최소화할 수 있다.
도 2는 본 발명의 제2 실시예에 따른 박막트랜지스터의 측단면도이다. 설명의 중복을 피하기 위해, 도 1의 제1 실시예의 구조와 동일한 구조에 대한 구체적인 설명은 생략한다.
도 2를 참조하면, 본 발명의 제2 실시예에 따른 박막트랜지스터(200)의 기판(210) 상에는 확산방지층(215)이 형성되며, 확산방지층(215) 상에는 버퍼층(220)이 형성된다. 버퍼층(220) 상에는 반도체층(230)이 형성되며, 반도체층(230) 상에는 제1 절연막(240)과, 게이트 전극(250a)이 형성되고, 게이트 전극(250a)과 반도체층(230) 상에는 복수의 콘택홀(260a)이 형성된 제2 절연막(260)이 형성된다. 제2 절연막(260) 상에는 콘택홀(260a)을 통해 반도체층(230)과 전기적으로 연결되는 소스/드레인 전극(250b)이 형성된다.
본 발명의 제2 실시예에서도 기판(210)은 스테인리스 스틸 및 티타늄을 이용 하여 형성된 금속 박막 형태이며, 버퍼층(220)은 저유전상수범위(1.2 ~ 4)의 유전물질인 SiOC, Xerogels(nanoporous dielectrc), Silsesquioxanes(SOG), SiOF 등을 이용하여, 0.3㎛ ~ 10㎛ 두께 범위로 형성될 수 있으며, 바람직하게는, 0.5㎛ ~ 5㎛ 두께로 형성된다.
한편, 본 제2 실시예에서는 기판(210)과 제1 버퍼층(220) 사이에 확산방지층(215)이 형성된다. 확산방지층(215)은 기판(110) 상에 형성된 비정질 실리콘층(미도시)을 다양한 결정화방법 중 하나(예를 들면, 엑시머 레이저 방법)를 이용하여 폴리실리콘층으로 변환시키는 과정에서, 불순물이 기판(210) 상에 확산되는 것을 방지할 수 있다. 또한, 금속 박막을 통해 외부 불순물이 버퍼층(220) 또는 반도체층(230)으로 유입되는 것을 방지할 수 있다. 여기서, 확산방지층(215)은 주석(Tin) 등으로 형성된다.
도 3은 본 발명의 제3 실시예에 따른 박막트랜지스터의 측단면도이다. 설명이 편의상, 도 1 및 도 2의 실시예에 개시된 구성요소와 동일한 구성요소에 대한 구체적인 설명은 생략한다. 도 3을 참조하면, 본 박막트랜지스터(300)는, 기판(310), 버퍼층(320), 반도체층(330), 제1 절연막(340), 게이트 전극(350a), 제2 절연막(360), 소스/드레인 전극(350b) 및 기판 하부에 형성되는 제3 절연막(370)을 포함한다.
제3 실시예에서도 기판(310)은 스테인리스 스틸, 티타늄을 이용한 플레서블 가능한 금속 박막으로 형성되며, 버퍼층(320)은 저유전상수범위(1.2 ~ 4)를 갖는 물질, 예를 들면, SiOC, SiOF, Xerogels(nanoporous dielectrc), Silsesquioxanes(SOG) 등을 이용하여, 0.3㎛ ~ 10㎛ 두께 범위로 형성될 수 있다. 제3 실시예에서는 기판(310)의 하면에 제3 절연막(370)이 형성된다. 제3 절연막(370)은 SiO2, SiNx 등으로 형성되며, 금속 박막으로 형성된 기판(310) 하면으로 외부에서 원하지 않거나 예상치 못했던 전압 및 외부 노이즈 등이 유입되는 것을 미리 방지할 수 있다.
도 4는 본 발명의 제4 실시예에 따른 박막트랜지스터의 측단면도이다. 설명의 중복을 피하기 위해, 제 1 내지 제3 실시예와 동일한 구성요소에 대한 구체적인 설명은 생략한다.
도 4를 참조하면, 박막트랜지스터(400)는 기판(410)과, 기판(410) 상에 형성되는 확산방지층(415), 확산방지층(415) 상에 형성되는 버퍼층(420), 버퍼층(420) 상에 형성되는 반도체층(430), 반도체층(430) 상에 형성되는 제1 절연막(440), 제1 절연막(440) 상에 형성되는 게이트 전극(450a), 게이트 전극(450a)과 반도체층(430) 상에 형성되는 제2 절연막(460), 제2 절연막(460) 상에 형성된 콘택홀(460a)을 통해 반도체층(430)과 전기적으로 연결되는 소스/드레인 전극(460b), 및 기판 (410) 하면에 형성되는 제3 절연막(470)을 포함한다.
기판(410)은 가요성이 있는 금속 박막으로 형성되며, 특히, 스테인리스 스틸, 티타늄을 이용하여 형성된다. 버퍼층(420)은 상대적으로 낮은 유전상수(low-k)를 갖는 유전물질을 이용하여 기판(410) 상에 증착된다. 전술한 실시예들과 마 찬가지로, 저유전상수를 갖는 버퍼층(420)을 형성하는 이유는 정전기에 의해 버퍼층(420)에 전기가 충전되는 현상 및 충전되는 충전용량을 줄이기 위한 것이다. 버퍼층(420)은 저유전상수(1.2 ~ 4 범위)의 유전물질, 예를 들면, SiOC, SiOF, Xerogels(nanoporous dielectrc), Silsesquioxanes(SOG) 등을 이용하여, 0.3㎛ ~ 10㎛ 두께 범위로 형성될 수 있다.
한편, 기판(410)과 버퍼층(420) 사이에는 확산방지층(415)이 형성된다. 이 확산방지층(415)은 비정질 실리콘층이 폴리실리콘으로 결정화될 때, 불순물이 기판 상에 확산되는 것을 방지하거나 금속 박막을 통해 외부 불순물이 버퍼층(420) 또는 반도체층(430)으로 유입되는 것을 미리 방지하기 위한 것으로, 주석(Tin) 등으로 형성된다. 또한, 금속 박막으로 형성된 기판(410) 하면에는 제3 절연막(470)이 형성되는데, 이 제3 절연막(470)은 SiO2, SiNx 등으로 형성된다. 제3 절연막(470)은 금속 박막으로 형성된 기판(410) 하면으로 외부에서 원하지 않거나 예상치 못했던 전압 및 외부 노이즈 등이 유입되는 것을 미리 방지할 수 있다.
전술한 제2 내지 제4 실시예를 통해서 알 수 있듯이, 스테인리스 스틸과 같은 금속 박막으로 이루어진 기판에 외부로부터 예상치 않았던 전압이나 노이즈 등이 인가되는 경우, 반도체층과 금속 박막 사이에 형성되어 있는 저유전상수를 갖는버퍼층에 의해, 이들 사이에 충전되는 충전용량을 최소화할 수 있다. 또한, 기판 상에 형성된 확산방지층이나 제3 절연막에 의해, 외부로부터 노이즈 및 불순물 등이 반도체층을 포함한 박막트랜지스터의 주요 구성요소에 유입되는 것을 사전에 방 지할 수 있다.
전술한 실시예에서는 저유전상수를 갖는 버퍼층을 형성함으로써 금속 박막과 반도체층 사이에 충전되는 충전용량을 조절하였으나, 이와 함께 버퍼층의 두께를 조절함으로써 충전용량을 조절할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지해여 한다. 또한, 본 발명의 기술분야에서 당업자는 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상과 같이, 본 발명에 의하면, 외부로부터 의도하지 않은 전압이 일시적 또는 순간적으로 유입됨으로써 발생할 수 있는 전기적 특성 변화(예를 들면, 박막트랜지스터의 문턱 전압 변동)를 미리 방지하여 전기적 특성 변화를 현저히 줄일 수 있다.
Claims (14)
- 플렉서블 기판;상기 플렉서블 기판 상에 형성되는 확산방지층;상기 확산방지층 상에 1.2 ~ 4.0의 저유전상수를 갖는 버퍼층;상기 버퍼층 상에 형성된 반도체층;상기 반도체층 상에 형성된 제 1 절연층;상기 제1 절연층을 사이에 두고 상기 반도체층 상에 형성된 게이트 전극;상기 반도체층과 상기 게이트 전극 상에 형성된 제2 절연층; 및상기 제2 절연층에 형성된 콘택홀을 통해 상기 반도체층과 전기적으로 연결되는 소스 및 드레인 전극을 포함하는 박막트랜지스터.
- 제1항에 있어서,상기 버퍼층은 1.2보다 크고 3 이하의 저유전상수를 갖는 박막트랜지스터.
- 제2항에 있어서,상기 버퍼층은 Xerogels(nanoporous dielectrc), Silsesquioxanes(SOG), SiOC 및 SiOF 중 적어도 어느 하나를 이용하여 형성되는 박막트랜지스터.
- 제3항에 있어서,상기 버퍼층은 0.3㎛ ~ 10㎛ 두께로 형성되는 박막트랜지스터.
- 제1항에 있어서,상기 기판은 금속 박막인 박막트랜지스터.
- 제5항에 있어서,상기 금속 박막은 스테인리스 스틸(sus), 타타늄(Ti)을 이용하는 박막트랜지스터.
- 삭제
- 제1항에 있어서,상기 확산방지층은 TiN(주석)을 이용하여 형성되는 박막트랜지스터.
- 제1항 내지 제6항 중 어느 한 항에 있어서,상기 기판 하면에 형성되는 제3 절연층을 더 포함하는 박막트랜지스터.
- 제9항에 있어서,상기 제3 절연층은 SiO2 및 SiNx 중 적어도 어느 하나를 이용하는 박막트랜지스터.
- 가요성을 갖는 기판 상에 확산방지층을 형성하는 단계;상기 확산방지층 상에 1.2 ~ 4.0 범위의 저유전상수를 갖는 버퍼층을 형성하는 단계;상기 버퍼층 상에 반도체층을 형성하는 단계;상기 반도체층 상에 제1 절연층을 형성하는 단계;상기 제1 절연층 상에 금속층을 적층하여 게이트 전극을 형성하는 단계;상기 반도체층과 상기 게이트 전극 상에 제2 절연층을 형성하는 단계; 및상기 제2 절연층에 형성되는 콘택홀을 통해 상기 반도체층과 전기적으로 연결되는 소스 및 드레인 전극을 형성하는 단계를 포함하는 박막트랜지스터 제조방법.
- 삭제
- 제11항에 있어서,상기 제1 절연층과 상기 제1 절연층 상에 형성된 상기 금속층을 동시에 패터 닝하는 단계를 더 포함하는 박막트랜지스터 제조방법.
- 제11항에 있어서,상기 버퍼층은 Xerogels(nanoporous dielectrc), Silsesquioxanes(SOG), SiOC 및 SiOF 중 어느 하나를 이용하는 박막트랜지스터 제조방법.
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