KR100512753B1 - 박막 트랜지스터 - Google Patents

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KR100512753B1
KR100512753B1 KR10-2003-0008132A KR20030008132A KR100512753B1 KR 100512753 B1 KR100512753 B1 KR 100512753B1 KR 20030008132 A KR20030008132 A KR 20030008132A KR 100512753 B1 KR100512753 B1 KR 100512753B1
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타카히로 코레나리
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가부시끼가이샤 에키쇼 센탄 기쥬츠 가이하쯔 센터
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Abstract

본 발명에 따른 박막 트랜지스터는 특성의 고르지 못함을 억제할 수 있는 박막 트랜지스터를 제공하기 위한 것이다. 유리기판(2) 상에, SiO2막으로 이루어지는 기초 절연막(3)을 사이에 두고 설치된 Si로 이루어지는 반도체층(4)과, 반도체층(4) 중의 양측에 설치된 소스 영역(8) 및 드레인 영역(9)과, 반도체층(4) 중의 소스 영역(8)과 드레인 영역(9)과의 사이의 채널 영역(10)과, 채널 영역(10) 위에 SiO2막으로 이루어지는 게이트 절연막(6)을 사이에 두고 설치된 게이트 전극(7)을 갖는 박막 트랜지스터(1)에 있어서, 적어도 게이트 전극(7)으로 피복된 채널 영역(10)에 있어서의 채널 폭방향(WD) 단부(5)의 테이퍼 각이 약 60도 이상인 것을 특징으로 한다.

Description

박막 트랜지스터{Thin Film Transistor}
발명의 분야
본 발명은 예를 들어 액정표시장치의 액정 패널 등에 이용되는 박막 트랜지스터에 관한 것이다.
발명의 배경
도7a는 종래의 박막 트랜지스터의 사시도, 도7b는 도7a의 A-A'선 단면도이다.
도면부호 1은 박막 트랜지스터(TFT), 2는 유리기판, 3은 기초 절연막(SiO2막 등), 4는 예를 들어 실리콘(Si)으로 이루어지는 반도체층, 5는 반도체층(4)의 채널 폭방향의 단부, 6은 게이트 절연막(SiO2막 등), 7은 게이트 전극, 8은 소스 영역, 9는 드레인 영역, 10은 채널 영역, L은 채널 길이, W는 채널 폭, WD는 채널 폭방향, 도7b에 있어서, θ는 반도체층(4)의 단부(5)의 테이퍼 각을 나타낸다.
도7에는 예를 들어 유리기판(2) 상에 기초 절연막(3)을 사이에 두고 반도체층(4)이 형성되고, 그 반도체층(4) 상에 게이트 절연막(6)을 사이에 두고 게이트 전극(7)이 형성된 박막 트랜지스터(1)가 나타내어져 있다.
이와 같이, 반도체층(4) 위에 게이트 전극(7)이 형성된 박막 트랜지스터(1)를 탑(top) 게이트형 박막 트랜지스터라 칭한다.
도7에 나타낸 탑 게이트형 박막 트랜지스터(1)에 있어서는, 예를 들어 Si로 이루어지는 반도체층(4)을 형성하는 경우, 공정상, 즉, 반도체층(4)을 포토리소그래피 기술에 의해 에칭하여 패터닝(patterning)할 때, 도7b에 나타낸 바와 같이, 반도체층(4)의 채널 폭방향(WD)의 단부(5)는 특정 테이퍼 각(경사각)(θ)을 갖는다.
상기 테이퍼 각(θ)은 공정 상, 유리기판(2) 상의 장소에 의해 변동되는 경우가 있고, 이는 박막 트랜지스터(1)의 특성의 고르지 못함의 한 요인이 된다.
채널 폭(또는 게이트 폭)(W)이 충분히 큰 경우에는, 게이트 전극(7)으로 피복된 반도체층(4)의 채널 영역(10)에 있어서의 단부(5)(게이트 에지부라 칭한다)의 기여가 상대적으로 작기 때문에, 상기 테이퍼 각(θ)의 고르지 못함은 큰 문제는 되지 않는다.
그러나, 채널 폭(W)이 예를 들어 1㎛ 정도 이하가 되면, 상기 테이퍼 각(θ)의 고르지 못함에 기인하여 박막 트랜지스터(1)의 특성이 고르지 못한 문제가 현저해진다. 특히 액정표시장치 제작용의 큰 치수의 유리기판(2)을 이용하는 경우에 있어서는, 이 문제는 커지게 된다.
도7에 나타낸 박막 트랜지스터(1)에 있어서, 채널 폭(W)은 1㎛, 채널 길이(L)는 4㎛, 게이트 절연막(6)의 막 두께는 40nm, 반도체층(4)의 막 두께는 60nm으로 하였다.
이 구조에 대해, 삼차원 디바이스 시뮬레이션이 실행되었다. 도6은 삼차원 디바이스 시뮬레이션에 의해 계산한 결과를 나타내는 도면으로, 도6a는 테이퍼 각(θ)이 30도, 45도, 60도인 경우에 있어서의 게이트 전압에 대한 드레인 전류의 변화(Id-Vg 특성)를 나타내는 도면이고, 도6b는 상기 테이퍼 각(θ)이 역치 전압(Vth )에 미치는 영향을 나타내는 도면이다. 도6a에 있어서, 드레인 전압(Vd)은 5V이다.
이들 결과로부터 명백하게 알 수 있듯이, 테이퍼 각(θ)에 의해 Id-Vg 특성이 현저하게 변화하고 있고, 역치 전압(Vth) 또한 변화하고 있다. 즉, 제조 시에 테이퍼 각(θ)이 변동한 경우에, 역치 전압(Vth)의 변화로서 귀결됨을 보여주고 있다. 도6b로부터 명백하게 알 수 있듯이, 테이퍼 각(θ)이 60도 이하의 범위에서는, 테이퍼 각(θ)의 변화에 의한 역치 전압(Vth)의 변화가 크고, 테이퍼 각(θ)이 60도 이상의 범위에서는, 역치 전압(Vth)의 변화가 매우 작고, 따라서 테이퍼 각(θ)의 제어가 중요해지는 것을 알 수 있다.
본 발명의 목적은 채널 폭방향의 반도체층 단부의 테이퍼 각의 고르지 못함에 기인하는 박막 트랜지스터의 특성의 고르지 못함을 억제할 수 있는 박막 트랜지스터를 제공하기 위한 것이다.
본 발명의 상기의 목적 및 기타의 목적들은 하기 설명되는 본 발명에 의하여 모두 달성될 수 있다. 이하 본 발명의 내용을 하기에 상세히 설명한다.
상기 과제를 해결하기 위해, 본 발명에 있어서는 특허청구의 범위에 기재한 바와 같은 구성을 취한다.
즉, 청구항 1 기재의 박막 트랜지스터는 기판 상에 설치된 반도체층과, 상기 반도체층 중의 양측에 설치된 소스 영역 및 드레인 영역과, 상기 반도체층 중의 상기 소스 영역과 상기 드레인 영역과의 사이의 채널 영역과, 상기 채널 영역 위에 게이트 절역막을 사이에 두고 설치된 게이트 전극을 갖는 박막 트랜지스터에 있어서, 최소한 상기 게이트 전극으로 피복된 상기 채널 영역에 있어서의 채널 폭방향 단부의 테이퍼 각이 약 60도 이상인 것을 특징으로 한다.
또한, 청구항 2 기재의 박막 트랜지스터는, 기판 상에 설치된 반도체층과, 상기 반도체층 중의 양측에 설치된 소스 영역 및 드레인 영역과, 상기 반도체층 중의 상기 소스 영역과 상기 드레인 영역과의 사이의 채널 영역과, 상기 채널 영역 상에 게이트 절연막을 사이에 두고 설치된 게이트 전극을 갖는 박막 트랜지스터에 있어서, 최소한 상기 게이트 전극으로 피복된 상기 채널 영역에 있어서의 채널 폭방향의 단부가 절연되어 있는 것을 특징으로 한다.
또한, 청구항 3 기재의 박막 트랜지스터는 기판 상에 설치된 반도체층과, 상기 반도체층 중의 양측에 설치된 소스 영역 및 드레인 영역과, 상기 반도체층 중의 상기 소스 영역과 상기 드레인 영역과의 사이의 채널 영역과, 상기 채널 영역 상에 게이트 절연막을 사이에 두고 설치된 게이트 전극을 갖는 박막 트랜지스터에 있어서, 최소한 상기 게이트 전극으로 피복된 상기 채널 영역에 있어서의 채널 폭방향의 단부에, 상기 소스 영역 및 상기 드레인 영역에 도입한 불순물과는 반대의 도전형 불순물이 도입되어 있는 것을 특징으로 한다.
발명의 실시형태
이하, 도면을 이용하여 본 발명의 실시형태에 대해서 상세하게 설명한다. 게다가, 이하에서 설명하는 도면에서 동일기능을 갖는 것은 동일 부호를 붙이고, 그 반복설명은 생략한다.
실시형태 1
도1a는 본 발명의 실시형태 1의 박막 트랜지스터의 사시도, 도1b는 도1a의 A-A'선 단면도이다. 도2는 본 실시형태 1의 박막 트랜지스터의 레이아웃을 나타내는 도면이다.
게다가, 도7과 동일한 부호를 붙인 것은 동일 부재를 나타내어, 설명을 생략한다.
도2에 있어서, 도면부호 13, 14, 15는 각각 게이트 전극(7), 소스 영역(8), 드레인 영역(9)의 콘택트 홀을 나타낸다.
본 실시형태 1의 박막 트랜지스터는 예를 들어, 유리기판(2) 상에 SiO2막 등으로 이루어지는 기초 절연막(3)을 사이에 두고 설치된 예를 들어 Si로 이루어지는 다결정 또는 비정질의 반도체층(4)과, 반도체층(4) 중의 양측에 불순물을 도입하여 설치된 소스 영역(8) 및 드레인 영역(9)과, 반도체층(4) 중의 소스 영역(8)과 드레인 영역(9)과의 사이의 채널 영역(10)과, 채널 영역(10) 위에 SiO2막 등으로 이루어지는 게이트 절연막(6)을 사이에 두고 설치된 게이트 전극(7)을 갖는 박막 트랜지스터(1)에 있어서, 최소한 게이트 전극(7)으로 피복된 채널 영역(10)에 있어서의 채널 폭방향(WD)의 단부(5)의 테이퍼 각이 약 60도 이상으로 하고 있다(청구항 1에 대응).
본 실시형태 1에서는, 전술한 바와 같이, 반도체층(4)은 Si에 의해 구성되고, 기초 절연막(3) 및 게이트 절연막(6) 각각은 SiO2에 의해 구성되어 있다. 반도체층(4) 및 그 계면은 불순물이나 결정의 불완전성에 기인하는 결함을 포함한다. 이 구조에 있어서, 채널 폭방향(WD)의 반도체층(4)의 단부(5)는 60도 이상의 테이퍼 각(θ)을 갖는다.
n채널 박막 트랜지스터(1)의 경우, 소스 영역(8) 및 드레인 영역(9)에는 체적 농도 1×1020㎝-3의 인이 주입되고, 채널 영역(10)에는 체적 농도 1×1016 ㎝-3의 붕소(boron)가 주입되어 있다. 반도체층(4) 위를 피복하는 게이트 절연막(6)은 등각(conformal) 모델에 의해 형성되어 있다. 게다가, 채널 폭(W)은 1㎛, 채널 길이(L)는 4㎛로 하고, 게이트 절연막(6)의 막 두께는 40nm, 반도체층(4)의 막 두께는 60nm으로 하였다. 또한, 게이트 전극(7)의 막 두께는 200nm∼500nm, 예를 들어 300nm으로 하였다.
채널 폭방향(WD)의 반도체층(4) 단부(5)의 테이퍼 각(θ)의 고르지 못함에서 기인하는 박막 트랜지스터(1)의 특성이 고르지 못한 문제에 대한 하나의 해결책은, 도6에 나타낸 결과로부터, 채널 폭방향의 반도체층(4) 단부(5)의 테이퍼 각(θ)을 약 60도 이상으로 설정하는 것이다. 이것은 단부(5)의 테이퍼 각(θ)의 평균값이 약 60도 이상이 되도록, 반도체층(4)의 공정 조건(에칭 조건)을 제어함으로써 실현 가능하다. 즉, 단부(5)의 테이퍼 각(θ)은 일반적으로, 레지스트 형상에 의해 규정된다. 즉, 레지스트 형상을 제어함으로써, 단부(5)의 테이퍼 각(θ)을 제어할 수 있고, 구체적으로는, 감도가 좋은 레지스트를 사용하고, 노광 조건을 최적화하고, 노광 시의 베이크(bake) 조건을 최적화함으로써 제어한다.
도6에 나타낸 결과에서 알 수 있듯이, 테이퍼 각(θ)의 평균값을 60도 이상으로 설정함으로써, 테이퍼 각(θ)이 변동해도 역치 전압(Vth)의 변동을 억제할 수 있다. 그 결과, 공정상의 테이퍼 각 변동이 허용되어, 제조 수율을 향상시킬 수 있다.
실시형태 2
도3a는 본 발명의 실시형태 2의 박막 트랜지스터의 요부 단면도(실시형태 1의 도1b에 대응), 도3b는 본 실시형태 2의 박막 트랜지스터의 제조방법을 나타내는 요부 단면도이다.
도3에 있어서, 도면부호 11은 SiO2막으로 이루어지는 절연막을 나타내고, 도3b에 있어서, 도면부호 16은 레지스트막을 나타낸다.
전술한 바로부터, 역치 전압(Vth)이 변화하는 원인은, 명백하게 게이트 전극(7)으로 피복된 채널 폭방향(WD)의 반도체층(4)의 채널 영역(10)에 있어서의 단부(5)(게이트 에지부)의 구조에 있고, 상기 단부(5)에 전류가 흐르지 않도록 하는 것이 상기 문제를 해결하는 방책이라 생각하였다.
이 해결책을 실현하기 위해서, 본 실시형태 2에서는 도3a에 나타낸 바와 같이, 최소한 게이트 전극(7)으로 피복된 채널 영역(10)에 있어서의 채널 폭방향(WD)의 단부(5)가 절연화(부도체화)되고(청구항 2에 대응), 절연막(11)이 형성되어 있다.
반도체층(4)의 단부(5)를 선택적으로 절연화하는 방법으로는, 예를 들어 도3b에 나타낸 바와 같이, 반도체층(4)을 형성하고, 패터닝한 후, 레지스트막(16)을 사용하여 단부(5) 이외의 영역을 피복하고, 산화 분위기 중에 노출시키거나, 또는 플라스마 산화 등을 행하여 단부(5)를 선택적으로 산화하는 방법이 있다.
이에 의해, 단부(5)에 전류가 흐르지 않도록 하고, 단부(5)가 역치 전압(Vth)에 기여하지 않는 구조를 형성할 수 있기 때문에, 단부(5)의 테이퍼 각(θ)이 변동해도, 실효적으로는 테이퍼 각(θ)이 90도인 구조가 얻어지고, 역치 전압(Vth)의 변동을 억제할 수 있다.
게다가, 상기 실시형태 1에 있어서는, 반도체층(4)의 단부(5)의 테이퍼 각(θ)이 커지기 때문에, 불이익이 되는 경우가 있다. 즉, 반도체층(4) 위를 피복하여 형성되는 게이트 절연막(6)의 단 끊김이나, 절연 내압의 저하 등이 생기는 경우가 있다. 본 실시형태 2에서는, 반도체층(4)의 단부(5)의 테이퍼 각(θ)을 크게 하지 않고, 단부(5)가 선택적으로 절연화되기 때문에, 이와 같은 문제를 해소할 수 있다.
실시형태 3
도4a는 본 발명의 실시형태 3의 박막 트랜지스터의 요부 단면도(실시형태 1의 도1b에 대응)이고, 도4b는 본 실시형태 3의 박막 트랜지스터의 제조방법을 나타내는 요부 단면도이다.
도4에 있어서, 도면부호 12는 불순물이 선택적으로 도입된 불순물 영역을 나타내고, 도4b에 있어서, 도면부호 17은 불순물을 나타낸다.
채널 폭방향(WD)의 반도체층(4)의 단부(5)가 역치 전압(Vth)에 기여하지 않는 구조를 형성하기 위한 상기 실시형태 2와는 다른 해결책으로서, 본 실시형태 3에서는, 최소한 게이트 전극(7)으로 피복된 채널 영역(10)에 있어서의 채널 폭방향(WD)의 단부(5)에, 소스 영역(8) 및 드레인 영역(9)에 도입한 불순물과는 반대의 도전형 불순물이 도입되어 있다(청구항 3에 대응).
반도체층(4)의 단부(5)에 선택적으로 불순물을 도입하는 방법으로는, 예를 들어 도4b에 나타낸 바와 같이, 반도체층(4)을 형성하고, 패터닝한 후, 레지스트막(16)을 이용하여 단부(5) 이외의 영역을 피복하고, 공지의 방법에 의해 불순물(17)을 도입하는 방법이 있다.
이와 같이, 상기 단부(5)에 불순물을 도입함으로써, 상기 단부(5)에 있어서의 채널이 형성되는 역치 전압(Vth)이 커진다. 기본적으로는, 채널 영역(10) 전체에 n형 또는 p형 불순물이 불순물 농도 c로 주입되어 있는 경우는, 상기 채널 영역(10)의 단부(5)에 동일 도전형의 불순물을 불순물 농도 c보다도 고농도로 주입함으로써 목적을 달성할 수 있다. 이 불순물로는, n형 박막 트랜지스터의 경우에는 예를 들어 붕소이고, p형 박막 트랜지스터의 경우에는 예를 들어 인이다. 불순물 농도는, 예를 들어 채널 영역(10)의 불순물 농도를 1017㎝-3이라 할 때, 단부(5)의 불순물 영역(12)의 불순물 농도를 1019㎝-3으로 하였다.
이와 같은 구조에 의해, 게이트 전극(7)으로 피복된 채널 영역(10)에 있어서의 채널 폭방향(WD)의 단부(5)(게이트 에지부)에서의 역치 전압(Vth)을 크게 하고, 게이트 전극(7)의 게이트 전계에 의한 채널 형성을 억제함으로써, 단부(5)의 테이퍼 각(θ)이 변동해도, 실효적으로는 테이퍼 각(θ)이 90도인 구조가 얻어지고, 역치 전압(Vth)의 변동을 억제할 수 있다.
상기 실시형태 2나 본 실시형태 3의 구조는 전기적 특성은 반도체층(4) 단부(5)의 테이퍼 각(θ)이 90도인 구조와 같고, 실현할 수 있는 효과는 테이퍼 각(θ)이 90도인 구조와 동일하다.
본 실시형태 3에 있어서도, 반도체층(4)의 단부(5)의 테이퍼 각(θ)을 크게 하지 않고, 단부(5)가 선택적으로 고농도 불순물화되어 있기 때문에, 반도체층(4) 위를 피복하여 형성되는 게이트 절연막(6)의 단 끊김이나, 절연 내압의 저하 등의 문제는 생기지 않는다.
본 실시형태 3을 실현한 경우에 얻어지는 효과는, 삼차원 디바이스 시뮬레이션에 의해 계산되었다. 도5는 본 실시형태 3에 있어서, 반도체층(4)의 단부(5)의 테이퍼 각(θ)이 30도, 60도로 형성된 경우에, 상기 단부(5)에 상기와 같이 불순물 영역(12)을 형성한 경우의 게이트 전압과 드레인 전류와의 관계를 나타낸 도면이다. 이 결과로부터, 테이퍼 각(θ)이 30도, 60도인 경우에 역치 전압(Vth)의 변동은 적고, 테이퍼 각(θ)의 변동에 따른 역치 전압(Vth)의 변동을 억제할 수 있는 것을 알 수 있다.
이상 본 발명을 실시형태에 근거하여 구체적으로 설명하였지만, 본 발명은 상기 실시형태에 한정되는 것은 아니고, 그 취지를 벗어나지 않는 범위에서 각종 변경이 가능한 것은 물론이다.
이상 설명한 바와 같이, 본 발명에 의하면, 박막 트랜지스터의 특성의 고르지 못함을 억제할 수 있고, 제조 수율을 향상시킬 수 있는 박막 트랜지스터를 제공하는 발명의 효과를 갖는다.
본 발명의 단순한 변형 내지 변경은 이 분야의 통상의 지식을 가진 자에 의하여 용이하게 이용될 수 있으며, 이러한 변형이나 변경은 모두 본 발명의 영역에 포함되는 것으로 볼 수 있다.
도1a는 본 발명의 실시형태 1의 박막 트랜지스터의 사시도이고, 도1b는 도1a의 A-A'선 단면도이다.
도2는 본 실시형태 1의 박막 트랜지스터의 레이아웃을 나타내는 도면이다.
도3a는 본 발명의 실시형태 2의 박막 트랜지스터의 요부 단면도이고, 도3b는 제조방법을 나타낸 요부 단면도이다.
도4a는 본 발명의 실시형태 3의 박막 트랜지스터의 요부 단면도이고, 도4b는 제조방법을 나타낸 요부 단면도이다.
도5는 본 실시형태 3에 있어서의 게이트 전압과 드레인 전류와의 관계를 나타낸 도면이다.
도6a는 테이퍼 각(θ)이 30도, 45도, 60도인 경우에 대하여 게이트 전압과 드레인 전류와의 관계를 나타낸 도면이고, 도6b는 테이퍼 각(θ)과 역치 전압(Vth)과의 관계를 나타낸 도면이다.
도7a는 종래의 박막 트랜지스터의 사시도이고, 도7b는 도7a의 A-A'선 단면도이다.
* 도면의 주요부호에 대한 설명 *
1 : 박막 트랜지스터 2 : 유리기판
3 : 기초 절연막 4 : 반도체층
5 : 단부 6 : 게이트 절연막
7 : 게이트 전극 8 : 소스 영역
9 : 드레인 영역 10 : 채널 영역
11 : 절연막 12 : 불순물 영역
13, 14, 15 : 콘택트 홀 16 : 레지스트 막
17 : 불순물 L : 채널 길이
W : 채널 폭 WD : 채널 폭방향
θ : 테이퍼(taper) 각

Claims (7)

  1. 에칭에 의하여 기판 위에 형성되고 테이퍼부를 갖는 다결정 또는 무정형 반도체층;
    상기 다결정 또는 무정형 반도체층 내에, 상기 반도체층의 양 측부에 분리되게 위치하도록 형성된 소스 영역 및 드레인 영역;
    상기 소스 영역 및 상기 드레인 영역 사이에 위치하고, 1㎛이하의 폭을 갖는 채널 영역; 및
    상기 채널 영역 위에 적층되는 게이트 절연막에 형성되는 게이트 전극;
    으로 이루어지고, 상기 채널 영역의 채널 폭 방향에 위치한 상기 테이퍼부의 테이퍼각은 60° 내지 90°의 범위 내에 있는 것을 특징으로 하는 박막 트랜지스터.
  2. 에칭에 의하여 기판 위에 형성되고 테이퍼부를 갖는 다결정 또는 무정형 반도체층;
    상기 다결정 또는 무정형 반도체층 내에, 상기 반도체층의 양 측부에 위치하도록 형성된 소스 영역 및 드레인 영역;
    상기 소스 영역 및 상기 드레인 영역 사이에 위치하고, 1 ㎛ 이하의 폭을 갖는 채널 영역;
    상기 채널 영역 위에 적층되는 게이트 절연막에 형성되는 게이트 전극; 및
    절연부로 이루어지고, 상기 채널 영역의 상기 채널 폭 방향에 위치한 상기 테이퍼부는 절연된 것을 특징으로 하는 박막 트랜지스터.
  3. 에칭에 의하여 기판 위에 형성되고 테이퍼부를 갖는 다결정 또는 무정형 반도체층;
    상기 다결정 또는 무정형 반도체층 내에, 상기 반도체층의 양 측부에 위치하도록 형성된 소스 영역 및 드레인 영역;
    상기 소스 영역 및 상기 드레인 영역 사이에 위치하고, 1 ㎛ 이하의 폭을 갖는 채널 영역;
    상기 채널 영역 위에 적층되는 게이트 절연막에 형성되는 게이트 전극; 및
    불순물 영역으로 이루어지고, 불순물은 상기 채녈 영역의 채널 폭 방향으로 상기 테이퍼부 내에 도입되는 것을 특징으로 하는 박막 트랜지스터.
  4. 제1항에 있어서, 상기 기판은 유리 기판인 것을 특징으로 하는 박막 트랜지스터.
  5. 제2항에 있어서, 상기 기판은 유리 기판인 것을 특징으로 하는 박막 트랜지스터.
  6. 제3항에 있어서, 상기 기판은 유리 기판인 것을 특징으로 하는 박막 트랜지스터.
  7. 제3항에 있어서, 상기 불순물 영역은 고농도 불순물 영역인 것을 특징으로 하는 박막 트랜지스터.
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