JP2009147355A - 薄膜トランジスタ - Google Patents

Abstract

【課題】特性のばらつきを抑制できる薄膜トランジスタを提供する。
【解決手段】ガラス基板２上に設けられエッチングにより形成された端部５を有する多結晶又は非晶質Ｓｉからなる半導体層４と、半導体層４の両側に設けられたソース領域８およびドレイン領域９と、ソース領域８およびドレイン領域９間に設けられたチャネル幅が１μｍ以下のチャネル領域１０と、チャネル領域１０上にゲート絶縁膜６を介して設けられたゲート電極７と、チャネル領域１０のチャネル幅方向のゲート電極７で被覆された端部５に電流が流れないように絶縁化された絶縁膜１１とを具備し、ゲート電極７で被覆された端部５がしきい値電圧に寄与しない構造にした。
【選択図】図１

Description

本発明は、例えば液晶表示装置の液晶パネル等に用いられる薄膜トランジスタに関する。

図７（ａ）は、従来の薄膜トランジスタの斜視図、（ｂ）は（ａ）のＡ−Ａ′切断線における断面図である。

１は薄膜トランジスタ（ＴＦＴ）、２はガラス基板、３は下地絶縁膜（ＳｉＯ_２膜等）、４は例えばシリコン（Ｓｉ）からなる半導体層、５は半導体層４のチャネル幅方向の端部、６はゲート絶縁膜（ＳｉＯ_２膜等）、７はゲート電極、８はソース領域、９はドレイン領域、１０はチャネル領域、Ｌはチャネル長、Ｗはチャネル幅、ＷＤはチャネル幅方向、図７（ｂ）において、θは半導体層４の端部５のテーパ角である。

図７には、例えばガラス基板２上に下地絶縁膜３を介して半導体層４が形成され、その半導体層４上にゲート絶縁膜６を介してゲート電極７が形成された薄膜トランジスタ１が示されている。

このように、半導体層４上にゲート電極７が形成された薄膜トランジスタ１は、トップゲート型薄膜トランジスタと称される。

図７に示したトップゲート型の薄膜トランジスタ１においては、例えばＳｉからなる半導体層４を形成する場合、プロセス上、すなわち、半導体層４をフォトリソグラフィ技術によりエッチングしてパターニングする際、図７（ｂ）に示すように、半導体層４のチャネル幅方向ＷＤの端部５は、あるテーパ角（傾斜角）θを有する。

このテーパ角θは、プロセス上、ガラス基板２上の場所によって変動することがあり、薄膜トランジスタ１の特性ばらつきの一要因となる。

チャネル幅（あるいはゲート幅）Ｗが十分に大きい場合は、ゲート電極７で被覆された半導体層４のチャネル領域１０における端部５（ゲートエッジ部と称される）の寄与が相対的に小さいため、該テーパ角θのばらつきは大きな問題とはならない。

しかしながら、チャネル幅Ｗが例えば１μｍ程度以下になると、上記テーパ角θのばらつきに起因して薄膜トランジスタ１の特性がばらつくという問題が顕在化する。また、特に液晶表示装置作製用の大きな寸法のガラス基板２を用いる場合において、この問題は大きくなる。

図７に示した薄膜トランジスタ１において、チャネル幅Ｗは１μｍ、チャネル長Ｌは４μｍ、ゲート絶縁膜６の膜厚は４０ｎｍ、半導体層４の膜厚は６０ｎｍとした。

この構造に対して、三次元デバイスシミュレーションを実行した。図６は三次元デバイスシミュレーションにより計算した結果を示す図で、図６（ａ）は、テーパ角θが３０度、４５度、６０度の場合におけるゲート電圧に対するドレイン電流の変化（Ｉ_ｄ−Ｖ_ｇ特性）を示す図、図６（ｂ）は、上記テーパ角θがしきい値電圧Ｖ_ｔｈに与える影響を示す図である。（ａ）において、ドレイン電圧Ｖ_ｄは５Ｖである。

これらの結果から明らかなように、テーパ角θによってＩ_ｄ−Ｖ_ｇ特性が顕著に変化しており、しきい値電圧Ｖ_ｔｈが変化している。つまり、製造時にテーパ角θが変動した場合に、しきい値電圧Ｖ_ｔｈの変化として現われることを示している。図６（ｂ）から明らかなように、テーパ角θが６０度以下の範囲では、テーパ角θの変化によるしきい値電圧Ｖ_ｔｈの変化が大きく、テーパ角θが６０度以上の範囲では、しきい値電圧Ｖ_ｔｈの変化が非常に小さく、テーパ角θの制御が重要となることがわかる。

本発明の目的は、チャネル幅方向の半導体層の端部のテーパ角のばらつきに起因する薄膜トランジスタの特性のばらつきを抑制できる薄膜トランジスタを提供することにある。

上記課題を解決するため、本発明の薄膜トランジスタは、基板上に設けられエッチングにより形成された端部を有する多結晶又は非晶質半導体層と、前記多結晶又は非晶質半導体層の両側に設けられたソース領域およびドレイン領域と、前記ソース領域およびドレイン領域間に設けられたチャネル幅が１μｍ以下のチャネル領域と、前記チャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、前記チャネル領域のチャネル幅方向の前記ゲート電極で被覆された前記端部に電流が流れないように絶縁化された絶縁部とを具備し、前記ゲート電極で被覆された前記端部がしきい値電圧に寄与しない構造にしたことを特徴とする。

また、基板上に設けられエッチングにより形成された端部を有する多結晶又は非晶質半導体層と、前記多結晶又は非晶質半導体層の両側に設けられたソース領域およびドレイン領域と、前記ソース領域およびドレイン領域間に設けられたチャネル幅が１μｍ以下のチャネル領域と、前記チャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、前記チャネル領域の前記ゲート電極で被覆されたチャネル幅方向の前記端部に前記ソース領域と前記ドレイン領域に導入した不純物と逆の導電型の不純物が導入された不純物領域とを具備し、前記ゲート電極で被覆された前記チャネル領域におけるチャネル幅方向の端部におけるしきい値電圧を大きくし、前記ゲート電極のゲート電界によるチャネル形成を抑制することを特徴とする。

さらに、基板上に設けられエッチングにより形成された端部を有する多結晶又は非晶質半導体層と、前記多結晶又は非晶質半導体層の両側に設けられたソース領域およびドレイン領域と、前記ソース領域およびドレイン領域間に設けられたチャネル幅が１μｍ以下のチャネル領域と、前記チャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、前記チャネル領域の前記ゲート電極で被覆されたチャネル幅方向の前記端部に前記ソース領域と前記ドレイン領域に導入した不純物と同一の導電型の不純物が導入された不純物領域とを具備し、前記ゲート電極で被覆された前記チャネル領域におけるチャネル幅方向の端部におけるしきい値電圧を大きくし、前記ゲート電極のゲート電界によるチャネル形成を抑制することを特徴とする。

本発明によれば、薄膜トランジスタの特性のばらつきを抑制でき、製造歩留りを向上できる。

（ａ）は本発明の参考例の薄膜トランジスタの斜視図、（ｂ）は（ａ）のＡ−Ａ′切断線における断面図である。 本参考例の薄膜トランジスタのレイアウトを示す図である。 （ａ）は本発明の実施の形態１の薄膜トランジスタの要部断面図、（ｂ）は製造方法を示す要部断面図である。 （ａ）は本発明の実施の形態２の薄膜トランジスタの要部断面図、（ｂ）は製造方法を示す要部断面図である。 本実施の形態２におけるゲート電圧とドレイン電流との関係を示す図である。 （ａ）はテーパ角θが３０度、４５度、６０度の場合のゲート電圧とドレイン電流との関係を示す図、（ｂ）はテーパ角θとしきい値電圧Ｖ_ｔｈとの関係を示す図である。 （ａ）は従来の薄膜トランジスタの斜視図、（ｂ）は（ａ）のＡ−Ａ′切断線における断面図である。

以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。

参考例
図１（ａ）は、本発明の参考例の薄膜トランジスタの斜視図、（ｂ）は（ａ）のＡ−Ａ′切断線における断面図である。図２は本参考例の薄膜トランジスタのレイアウトを示す図である。

なお、図７と同一の符号を付したものは同一の部材を示し、説明を省略する。

図２において、１３、１４、１５はそれぞれゲート電極７、ソース領域８、ドレイン領域９のコンタクトホールである。

本参考例の薄膜トランジスタは、例えば、ガラス基板２上に、ＳｉＯ_２膜等からなる下地絶縁膜３を介して設けた例えばＳｉからなる多結晶もしくは非晶質の半導体層４と、半導体層４中の両側に不純物を導入して設けたソース領域８およびドレイン領域９と、半導体層４中のソース領域８とドレイン領域９との間のチャネル領域１０と、チャネル領域１０の上にＳｉＯ_２膜等からなるゲート絶縁膜６を介して設けたゲート電極７とを有する薄膜トランジスタ１において、少なくともゲート電極７で被覆されたチャネル領域１０におけるチャネル幅方向ＷＤの端部５のテーパ角が略６０度以上としてある。

本参考例では、前述のように、半導体層４はＳｉにより構成し、下地絶縁膜３とゲート絶縁膜６は、ＳｉＯ_２により構成した。半導体層４およびその界面は、不純物や結晶の不完全性に起因する欠陥を含む。この構造において、チャネル幅方向ＷＤの半導体層４の端部５に、６０度以上のテーパ角θを持たせた。

ｎチャネル薄膜トランジスタ１の場合、ソース領域８およびドレイン領域９には、体積濃度１×１０_２０ｃｍ_−３のリンを注入し、チャネル領域１０には体積濃度１×１０_１６ｃｍ_−３のボロンを注入した。半導体層４上を被覆するゲート絶縁膜６は、コンフォーマルモデルによって形成した。なお、チャネル幅Ｗは１μｍ、チャネル長Ｌは４μｍとし、ゲート絶縁膜６の膜厚は４０ｎｍ、半導体層４の膜厚は６０ｎｍとした。また、ゲート電極７の膜厚は、２００ｎｍ〜５００ｎｍ、例えば３００ｎｍとした。

チャネル幅方向ＷＤの半導体層４の端部５のテーパ角θのばらつきに起因する薄膜トランジスタ１の特性のばらつきの問題に対する１つの解決策は、図６に示した結果から、チャネル幅方向の半導体層４の端部５のテーパ角θを略６０度以上に設定することである。これは、端部５のテーパ角θの平均値を略６０度以上となるように、半導体層４のプロセス条件（エッチング条件）を制御することにより実現可能である。すなわち、端部５のテーパ角θは一般的に、レジスト形状により規定される。つまり、レジスト形状を制御することにより、端部５のテーパ角θを制御することが可能であり、具体的には、感度の良いレジストを使用すること、露光条件を最適化すること、露光時のベーク条件を最適化すること等により制御する。

図６に示した結果からわかるように、テーパ角θの平均値を６０度以上に設定することにより、テーパ角θが変動しても、しきい値電圧Ｖ_ｔｈの変動を抑制することができる。その結果、プロセス上のテーパ角変動が許容され、製造歩留りを向上させることができる。

実施の形態１
図３（ａ）は、本発明の実施の形態１の薄膜トランジスタの要部断面図（実施の形態１の図１（ｂ）に対応）、（ｂ）は本実施の形態１の薄膜トランジスタの製造方法を示す要部断面図である。

図３において、１１はＳｉＯ_２膜からなる絶縁膜、図３（ｂ）において、１６はレジスト膜である。

前述のことから、しきい値電圧Ｖ_ｔｈが変化する原因は、明らかに、ゲート電極７で被覆されたチャネル幅方向ＷＤの半導体層４のチャネル領域１０における端部５（ゲートエッジ部）の構造にあり、該端部５に電流が流れないようにすることが上記問題を解決する方策であると考えた。

この解決策を実現するために、本実施の形態２では、図３（ａ）に示すように、少なくともゲート電極７で被覆されたチャネル領域１０におけるチャネル幅方向ＷＤの端部５を絶縁化（不導体化）し、絶縁膜１１を形成した。

半導体層４の端部５を選択的に絶縁化する方法としては、例えば、図３（ｂ）に示すように、半導体層４を形成し、パターニングした後、レジスト膜１６を用いて端部５以外の領域を被覆し、酸化雰囲気中にさらしたり、あるいはプラズマ酸化等を行って端部５を選択的に酸化する方法がある。

これにより、端部５に電流が流れないようにし、端部５がしきい値電圧Ｖ_ｔｈに寄与しない構造を形成できるので、端部５のテーパ角θが変動しても、実効的にはテーパ角θが９０度の構造が得られ、しきい値電圧Ｖ_ｔｈの変動を抑制することができる。

なお、前記実施の形態１においては、半導体層４の端部５のテーパ角θを大きくするので、不利益となる場合がある。すなわち、半導体層４上を被覆して形成するゲート絶縁膜６の段切れや、絶縁耐圧の低下等が生じる場合がある。本実施の形態２では、半導体層４の端部５のテーパ角θを大きくしないで、端部５を選択的に絶縁化するので、このような問題を解消できる。

実施の形態２
図４（ａ）は、本発明の実施の形態２の薄膜トランジスタの要部断面図（実施の形態１の図１（ｂ）に対応）、（ｂ）は本実施の形態２の薄膜トランジスタの製造方法を示す要部断面図である。

図４において、１２は不純物が選択的に導入された不純物領域、図４（ｂ）において、１７は不純物である。

チャネル幅方向ＷＤの半導体層４の端部５がしきい値電圧Ｖ_ｔｈに寄与しない構造を形成するための前記実施の形態２と異なる解決策として、本実施の形態３では、少なくともゲート電極７で被覆されたチャネル領域１０におけるチャネル幅方向ＷＤの端部５に、ソース領域８とドレイン領域９に導入した不純物と逆の導電型の不純物を導入した。

半導体層４の端部５に選択的に不純物を導入する方法としては、例えば、図４（ｂ）に示すように、半導体層４を形成し、パターニングした後、レジスト膜１６を用いて端部５以外の領域を被覆し、公知の方法により不純物１７を導入する方法がある。

このように、該端部５に不純物を導入することにより、該端部５におけるチャネルが形成されるしきい値電圧Ｖ_ｔｈを大きくする。基本的には、チャネル領域１０全体にｎ型またはｐ型不純物が不純物濃度ｃで注入されている場合は、該チャネル領域１０の端部５に同一導電型の不純物を不純物濃度ｃよりも高濃度で注入することで目的を達成することができる。この不純物としては、ｎ型薄膜トランジスタの場合には、例えばボロン、ｐ型薄膜トランジスタの場合には、例えばリンである。不純物濃度は、例えば、チャネル領域１０の不純物濃度を１０_１７ｃｍ_−３、端部５の不純物領域１２の不純物濃度を１０_１９ｃｍ_−３とした。

このような構造により、ゲート電極７で被覆されたチャネル領域１０におけるチャネル幅方向ＷＤの端部５（ゲートエッジ部）におけるしきい値電圧Ｖ_ｔｈを大きくし、ゲート電極７のゲート電界によるチャネル形成を抑制することにより、端部５のテーパ角θが変動しても、実効的にはテーパ角θが９０度の構造が得られ、しきい値電圧Ｖ_ｔｈの変動を抑制することができる。

前記実施の形態１や本実施の形態２の構造は、電気的特性は半導体層４の端部５のテーパ角θが９０度の構造と等価であり、実現できる効果はテーパ角θが９０度の構造と同じである。

本実施の形態２においても、半導体層４の端部５のテーパ角θを大きくしないで、端部５を選択的に高濃度不純物化するので、半導体層４上を被覆して形成するゲート絶縁膜６の段切れや、絶縁耐圧の低下等の問題は生じない。

本実施の形態２を実現した場合に得られる効果を、三次元デバイスシミュレーションにより計算した。図５は、本実施の形態２において、半導体層４の端部５のテーパ角θが３０度、６０度に形成された場合に、該端部５に上記のように不純物領域１２を形成した場合のゲート電圧とドレイン電流との関係を示す図である。この結果から、テーパ角θが３０度、６０度の場合にしきい値電圧Ｖ_ｔｈの変動は少なく、テーパ角θの変動にともなうしきい値電圧Ｖ_ｔｈの変動を抑制することができることがわかる。

以上本発明を実施の形態に基づいて具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

１…薄膜トランジスタ
２…ガラス基板
３…下地絶縁膜
４…半導体層
５…端部
６…ゲート絶縁膜
７…ゲート電極
８…ソース領域
９…ドレイン領域
１０…チャネル領域
１１…絶縁膜
１２…不純物領域
１３、１４、１５…コンタクトホール
１６…レジスト膜
１７…不純物
Ｌ…チャネル長
Ｗ…チャネル幅
ＷＤ…チャネル幅方向
θ…テーパ角

Claims (3)

1. 基板上に設けられエッチングにより形成された端部を有する多結晶又は非晶質半導体層と、
   前記多結晶又は非晶質半導体層の両側に設けられたソース領域およびドレイン領域と、
   前記ソース領域およびドレイン領域間に設けられたチャネル幅が１μｍ以下のチャネル領域と、
   前記チャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、
   前記チャネル領域のチャネル幅方向の前記ゲート電極で被覆された前記端部に電流が流れないように絶縁化された絶縁部と
   を具備し、
   前記ゲート電極で被覆された前記端部がしきい値電圧に寄与しない構造にしたことを特徴とする薄膜トランジスタ。
2. 基板上に設けられエッチングにより形成された端部を有する多結晶又は非晶質半導体層と、
   前記多結晶又は非晶質半導体層の両側に設けられたソース領域およびドレイン領域と、
   前記ソース領域およびドレイン領域間に設けられたチャネル幅が１μｍ以下のチャネル領域と、
   前記チャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、
   前記チャネル領域の前記ゲート電極で被覆されたチャネル幅方向の前記端部に前記ソース領域と前記ドレイン領域に導入した不純物と逆の導電型の不純物が導入された不純物領域と
   を具備し、
   前記ゲート電極で被覆された前記チャネル領域におけるチャネル幅方向の端部におけるしきい値電圧を大きくし、前記ゲート電極のゲート電界によるチャネル形成を抑制することを特徴とする薄膜トランジスタ。
3. 基板上に設けられエッチングにより形成された端部を有する多結晶又は非晶質半導体層と、
   前記多結晶又は非晶質半導体層の両側に設けられたソース領域およびドレイン領域と、
   前記ソース領域およびドレイン領域間に設けられたチャネル幅が１μｍ以下のチャネル領域と、
   前記チャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、
   前記チャネル領域の前記ゲート電極で被覆されたチャネル幅方向の前記端部に前記ソース領域と前記ドレイン領域に導入した不純物と同一の導電型の不純物が導入された不純物領域と
   を具備し、
   前記ゲート電極で被覆された前記チャネル領域におけるチャネル幅方向の端部におけるしきい値電圧を大きくし、前記ゲート電極のゲート電界によるチャネル形成を抑制することを特徴とする薄膜トランジスタ。
   

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