JP2003298059A - 薄膜トランジスタ - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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Abstract
(57)【要約】
【課題】特性のばらつきを抑制できる薄膜トランジスタ
を提供する。 【解決手段】ガラス基板２上に、ＳｉＯ２膜からなる下
地絶縁膜３を介して設けたＳｉからなる半導体層４と、
半導体層４中の両側に設けたソース領域８およびドレイ
ン領域９と、半導体層４中のソース領域８とドレイン領
域９との間のチャネル領域１０と、チャネル領域１０の
上にＳｉＯ２膜からなるゲート絶縁膜６を介して設けた
ゲート電極７とを有する薄膜トランジスタ１において、
少なくともゲート電極７で被覆されたチャネル領域１０
におけるチャネル幅方向ＷＤの端部５のテーパ角を略６
０度以上とした構成。
を提供する。 【解決手段】ガラス基板２上に、ＳｉＯ２膜からなる下
地絶縁膜３を介して設けたＳｉからなる半導体層４と、
半導体層４中の両側に設けたソース領域８およびドレイ
ン領域９と、半導体層４中のソース領域８とドレイン領
域９との間のチャネル領域１０と、チャネル領域１０の
上にＳｉＯ２膜からなるゲート絶縁膜６を介して設けた
ゲート電極７とを有する薄膜トランジスタ１において、
少なくともゲート電極７で被覆されたチャネル領域１０
におけるチャネル幅方向ＷＤの端部５のテーパ角を略６
０度以上とした構成。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば液晶表示装
置の液晶パネル等に用いられる薄膜トランジスタに関す
る。
置の液晶パネル等に用いられる薄膜トランジスタに関す
る。
【０００２】
【従来の技術】図７（ａ）は、従来の薄膜トランジスタ
の斜視図、（ｂ）は（ａ）のＡ−Ａ′切断線における断
面図である。
の斜視図、（ｂ）は（ａ）のＡ−Ａ′切断線における断
面図である。
【０００３】１は薄膜トランジスタ（ＴＦＴ）、２はガ
ラス基板、３は下地絶縁膜（ＳｉＯ ２膜等）、４は例え
ばシリコン（Ｓｉ）からなる半導体層、５は半導体層４
のチャネル幅方向の端部、６はゲート絶縁膜（ＳｉＯ２
膜等）、７はゲート電極、８はソース領域、９はドレイ
ン領域、１０はチャネル領域、Ｌはチャネル長、Ｗはチ
ャネル幅、ＷＤはチャネル幅方向、図７（ｂ）におい
て、θは半導体層４の端部５のテーパ角である。
ラス基板、３は下地絶縁膜（ＳｉＯ ２膜等）、４は例え
ばシリコン（Ｓｉ）からなる半導体層、５は半導体層４
のチャネル幅方向の端部、６はゲート絶縁膜（ＳｉＯ２
膜等）、７はゲート電極、８はソース領域、９はドレイ
ン領域、１０はチャネル領域、Ｌはチャネル長、Ｗはチ
ャネル幅、ＷＤはチャネル幅方向、図７（ｂ）におい
て、θは半導体層４の端部５のテーパ角である。
【０００４】図７には、例えばガラス基板２上に下地絶
縁膜３を介して半導体層４が形成され、その半導体層４
上にゲート絶縁膜６を介してゲート電極７が形成された
薄膜トランジスタ１が示されている。
縁膜３を介して半導体層４が形成され、その半導体層４
上にゲート絶縁膜６を介してゲート電極７が形成された
薄膜トランジスタ１が示されている。
【０００５】このように、半導体層４上にゲート電極７
が形成された薄膜トランジスタ１は、トップゲート型薄
膜トランジスタと称される。
が形成された薄膜トランジスタ１は、トップゲート型薄
膜トランジスタと称される。
【０００６】
【発明が解決しようとする課題】図７に示したトップゲ
ート型の薄膜トランジスタ１においては、例えばＳｉか
らなる半導体層４を形成する場合、プロセス上、すなわ
ち、半導体層４をフォトリソグラフィ技術によりエッチ
ングしてパターニングする際、図７（ｂ）に示すよう
に、半導体層４のチャネル幅方向ＷＤの端部５は、ある
テーパ角（傾斜角）θを有する。
ート型の薄膜トランジスタ１においては、例えばＳｉか
らなる半導体層４を形成する場合、プロセス上、すなわ
ち、半導体層４をフォトリソグラフィ技術によりエッチ
ングしてパターニングする際、図７（ｂ）に示すよう
に、半導体層４のチャネル幅方向ＷＤの端部５は、ある
テーパ角（傾斜角）θを有する。
【０００７】このテーパ角θは、プロセス上、ガラス基
板２上の場所によって変動することがあり、薄膜トラン
ジスタ１の特性ばらつきの一要因となる。
板２上の場所によって変動することがあり、薄膜トラン
ジスタ１の特性ばらつきの一要因となる。
【０００８】チャネル幅（あるいはゲート幅）Ｗが十分
に大きい場合は、ゲート電極７で被覆された半導体層４
のチャネル領域１０における端部５（ゲートエッジ部と
称される）の寄与が相対的に小さいため、該テーパ角θ
のばらつきは大きな問題とはならない。
に大きい場合は、ゲート電極７で被覆された半導体層４
のチャネル領域１０における端部５（ゲートエッジ部と
称される）の寄与が相対的に小さいため、該テーパ角θ
のばらつきは大きな問題とはならない。
【０００９】しかしながら、チャネル幅Ｗが例えば１μ
ｍ程度以下になると、上記テーパ角θのばらつきに起因
して薄膜トランジスタ１の特性がばらつくという問題が
顕在化する。また、特に液晶表示装置作製用の大きな寸
法のガラス基板２を用いる場合において、この問題は大
きくなる。
ｍ程度以下になると、上記テーパ角θのばらつきに起因
して薄膜トランジスタ１の特性がばらつくという問題が
顕在化する。また、特に液晶表示装置作製用の大きな寸
法のガラス基板２を用いる場合において、この問題は大
きくなる。
【００１０】図７に示した薄膜トランジスタ１におい
て、チャネル幅Ｗは１μｍ、チャネル長Ｌは４μｍ、ゲ
ート絶縁膜６の膜厚は４０ｎｍ、半導体層４の膜厚は６
０ｎｍとした。
て、チャネル幅Ｗは１μｍ、チャネル長Ｌは４μｍ、ゲ
ート絶縁膜６の膜厚は４０ｎｍ、半導体層４の膜厚は６
０ｎｍとした。
【００１１】この構造に対して、三次元デバイスシミュ
レーションを実行した。図６は三次元デバイスシミュレ
ーションにより計算した結果を示す図で、図６（ａ）
は、テーパ角θが３０度、４５度、６０度の場合におけ
るゲート電圧に対するドレイン電流の変化（Ｉｄ−Ｖｇ
特性）を示す図、図６（ｂ）は、上記テーパ角θがしき
い値電圧Ｖｔｈに与える影響を示す図である。（ａ）に
おいて、ドレイン電圧Ｖ ｄは５Ｖである。
レーションを実行した。図６は三次元デバイスシミュレ
ーションにより計算した結果を示す図で、図６（ａ）
は、テーパ角θが３０度、４５度、６０度の場合におけ
るゲート電圧に対するドレイン電流の変化（Ｉｄ−Ｖｇ
特性）を示す図、図６（ｂ）は、上記テーパ角θがしき
い値電圧Ｖｔｈに与える影響を示す図である。（ａ）に
おいて、ドレイン電圧Ｖ ｄは５Ｖである。
【００１２】これらの結果から明らかなように、テーパ
角θによってＩｄ−Ｖｇ特性が顕著に変化しており、し
きい値電圧Ｖｔｈが変化している。つまり、製造時にテ
ーパ角θが変動した場合に、しきい値電圧Ｖｔｈの変化
として現われることを示している。図６（ｂ）から明ら
かなように、テーパ角θが６０度以下の範囲では、テー
パ角θの変化によるしきい値電圧Ｖｔｈの変化が大き
く、テーパ角θが６０度以上の範囲では、しきい値電圧
Ｖｔｈの変化が非常に小さく、テーパ角θの制御が重要
となることがわかる。
角θによってＩｄ−Ｖｇ特性が顕著に変化しており、し
きい値電圧Ｖｔｈが変化している。つまり、製造時にテ
ーパ角θが変動した場合に、しきい値電圧Ｖｔｈの変化
として現われることを示している。図６（ｂ）から明ら
かなように、テーパ角θが６０度以下の範囲では、テー
パ角θの変化によるしきい値電圧Ｖｔｈの変化が大き
く、テーパ角θが６０度以上の範囲では、しきい値電圧
Ｖｔｈの変化が非常に小さく、テーパ角θの制御が重要
となることがわかる。
【００１３】本発明の目的は、チャネル幅方向の半導体
層の端部のテーパ角のばらつきに起因する薄膜トランジ
スタの特性のばらつきを抑制できる薄膜トランジスタを
提供することにある。
層の端部のテーパ角のばらつきに起因する薄膜トランジ
スタの特性のばらつきを抑制できる薄膜トランジスタを
提供することにある。
【００１４】
【課題を解決するための手段】上記課題を解決するた
め、本発明においては特許請求の範囲に記載するような
構成をとる。
め、本発明においては特許請求の範囲に記載するような
構成をとる。
【００１５】すなわち、請求項１記載の薄膜トランジス
タは、基板上に設けた半導体層と、前記半導体層中の両
側に設けたソース領域およびドレイン領域と、前記半導
体層中の前記ソース領域と前記ドレイン領域との間のチ
ャネル領域と、前記チャネル領域の上にゲート絶縁膜を
介して設けたゲート電極とを有する薄膜トランジスタに
おいて、少なくとも前記ゲート電極で被覆された前記チ
ャネル領域におけるチャネル幅方向の端部のテーパ角が
略６０度以上であることを特徴とする。
タは、基板上に設けた半導体層と、前記半導体層中の両
側に設けたソース領域およびドレイン領域と、前記半導
体層中の前記ソース領域と前記ドレイン領域との間のチ
ャネル領域と、前記チャネル領域の上にゲート絶縁膜を
介して設けたゲート電極とを有する薄膜トランジスタに
おいて、少なくとも前記ゲート電極で被覆された前記チ
ャネル領域におけるチャネル幅方向の端部のテーパ角が
略６０度以上であることを特徴とする。
【００１６】また、請求項２記載の薄膜トランジスタ
は、基板上に設けた半導体層と、前記半導体層中の両側
に設けたソース領域およびドレイン領域と、前記半導体
層中の前記ソース領域と前記ドレイン領域との間のチャ
ネル領域と、前記チャネル領域の上にゲート絶縁膜を介
して設けたゲート電極とを有する薄膜トランジスタにお
いて、少なくとも前記ゲート電極で被覆された前記チャ
ネル領域におけるチャネル幅方向の端部を絶縁化したこ
とを特徴とする。
は、基板上に設けた半導体層と、前記半導体層中の両側
に設けたソース領域およびドレイン領域と、前記半導体
層中の前記ソース領域と前記ドレイン領域との間のチャ
ネル領域と、前記チャネル領域の上にゲート絶縁膜を介
して設けたゲート電極とを有する薄膜トランジスタにお
いて、少なくとも前記ゲート電極で被覆された前記チャ
ネル領域におけるチャネル幅方向の端部を絶縁化したこ
とを特徴とする。
【００１７】また、請求項３記載の薄膜トランジスタ
は、基板上に設けた半導体層と、前記半導体層中の両側
に設けたソース領域およびドレイン領域と、前記半導体
層中の前記ソース領域と前記ドレイン領域との間のチャ
ネル領域と、前記チャネル領域の上にゲート絶縁膜を介
して設けたゲート電極とを有する薄膜トランジスタにお
いて、少なくとも前記ゲート電極で被覆された前記チャ
ネル領域におけるチャネル幅方向の端部に、前記ソース
領域と前記ドレイン領域に導入した不純物と逆の導電型
の不純物を導入したことを特徴とする。
は、基板上に設けた半導体層と、前記半導体層中の両側
に設けたソース領域およびドレイン領域と、前記半導体
層中の前記ソース領域と前記ドレイン領域との間のチャ
ネル領域と、前記チャネル領域の上にゲート絶縁膜を介
して設けたゲート電極とを有する薄膜トランジスタにお
いて、少なくとも前記ゲート電極で被覆された前記チャ
ネル領域におけるチャネル幅方向の端部に、前記ソース
領域と前記ドレイン領域に導入した不純物と逆の導電型
の不純物を導入したことを特徴とする。
【００１８】
【発明の実施の形態】以下、図面を用いて本発明の実施
の形態について詳細に説明する。なお、以下で説明する
図面で、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
の形態について詳細に説明する。なお、以下で説明する
図面で、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
【００１９】実施の形態１
図１（ａ）は、本発明の実施の形態１の薄膜トランジス
タの斜視図、（ｂ）は（ａ）のＡ−Ａ′切断線における
断面図である。図２は本実施の形態１の薄膜トランジス
タのレイアウトを示す図である。
タの斜視図、（ｂ）は（ａ）のＡ−Ａ′切断線における
断面図である。図２は本実施の形態１の薄膜トランジス
タのレイアウトを示す図である。
【００２０】なお、図７と同一の符号を付したものは同
一の部材を示し、説明を省略する。
一の部材を示し、説明を省略する。
【００２１】図２において、１３、１４、１５はそれぞ
れゲート電極７、ソース領域８、ドレイン領域９のコン
タクトホールである。
れゲート電極７、ソース領域８、ドレイン領域９のコン
タクトホールである。
【００２２】本実施の形態１の薄膜トランジスタは、例
えば、ガラス基板２上に、ＳｉＯ２膜等からなる下地絶
縁膜３を介して設けた例えばＳｉからなる多結晶もしく
は非晶質の半導体層４と、半導体層４中の両側に不純物
を導入して設けたソース領域８およびドレイン領域９
と、半導体層４中のソース領域８とドレイン領域９との
間のチャネル領域１０と、チャネル領域１０の上にＳｉ
Ｏ２膜等からなるゲート絶縁膜６を介して設けたゲート
電極７とを有する薄膜トランジスタ１において、少なく
ともゲート電極７で被覆されたチャネル領域１０におけ
るチャネル幅方向ＷＤの端部５のテーパ角が略６０度以
上としてある（請求項１に対応）。
えば、ガラス基板２上に、ＳｉＯ２膜等からなる下地絶
縁膜３を介して設けた例えばＳｉからなる多結晶もしく
は非晶質の半導体層４と、半導体層４中の両側に不純物
を導入して設けたソース領域８およびドレイン領域９
と、半導体層４中のソース領域８とドレイン領域９との
間のチャネル領域１０と、チャネル領域１０の上にＳｉ
Ｏ２膜等からなるゲート絶縁膜６を介して設けたゲート
電極７とを有する薄膜トランジスタ１において、少なく
ともゲート電極７で被覆されたチャネル領域１０におけ
るチャネル幅方向ＷＤの端部５のテーパ角が略６０度以
上としてある（請求項１に対応）。
【００２３】本実施の形態１では、前述のように、半導
体層４はＳｉにより構成し、下地絶縁膜３とゲート絶縁
膜６は、ＳｉＯ２により構成した。半導体層４およびそ
の界面は、不純物や結晶の不完全性に起因する欠陥を含
む。この構造において、チャネル幅方向ＷＤの半導体層
４の端部５に、６０度以上のテーパ角θを持たせた。
体層４はＳｉにより構成し、下地絶縁膜３とゲート絶縁
膜６は、ＳｉＯ２により構成した。半導体層４およびそ
の界面は、不純物や結晶の不完全性に起因する欠陥を含
む。この構造において、チャネル幅方向ＷＤの半導体層
４の端部５に、６０度以上のテーパ角θを持たせた。
【００２４】ｎチャネル薄膜トランジスタ１の場合、ソ
ース領域８およびドレイン領域９には、体積濃度１×１
０２０ｃｍ−３のリンを注入し、チャネル領域１０には
体積濃度１×１０１６ｃｍ−３のボロンを注入した。半
導体層４上を被覆するゲート絶縁膜６は、コンフォーマ
ルモデルによって形成した。なお、チャネル幅Ｗは１μ
ｍ、チャネル長Ｌは４μｍとし、ゲート絶縁膜６の膜厚
は４０ｎｍ、半導体層４の膜厚は６０ｎｍとした。ま
た、ゲート電極７の膜厚は、２００ｎｍ〜５００ｎｍ、
例えば３００ｎｍとした。
ース領域８およびドレイン領域９には、体積濃度１×１
０２０ｃｍ−３のリンを注入し、チャネル領域１０には
体積濃度１×１０１６ｃｍ−３のボロンを注入した。半
導体層４上を被覆するゲート絶縁膜６は、コンフォーマ
ルモデルによって形成した。なお、チャネル幅Ｗは１μ
ｍ、チャネル長Ｌは４μｍとし、ゲート絶縁膜６の膜厚
は４０ｎｍ、半導体層４の膜厚は６０ｎｍとした。ま
た、ゲート電極７の膜厚は、２００ｎｍ〜５００ｎｍ、
例えば３００ｎｍとした。
【００２５】チャネル幅方向ＷＤの半導体層４の端部５
のテーパ角θのばらつきに起因する薄膜トランジスタ１
の特性のばらつきの問題に対する１つの解決策は、図６
に示した結果から、チャネル幅方向の半導体層４の端部
５のテーパ角θを略６０度以上に設定することである。
これは、端部５のテーパ角θの平均値を略６０度以上と
なるように、半導体層４のプロセス条件（エッチング条
件）を制御することにより実現可能である。すなわち、
端部５のテーパ角θは一般的に、レジスト形状により規
定される。つまり、レジスト形状を制御することによ
り、端部５のテーパ角θを制御することが可能であり、
具体的には、感度の良いレジストを使用すること、露光
条件を最適化すること、露光時のベーク条件を最適化す
ること等により制御する。
のテーパ角θのばらつきに起因する薄膜トランジスタ１
の特性のばらつきの問題に対する１つの解決策は、図６
に示した結果から、チャネル幅方向の半導体層４の端部
５のテーパ角θを略６０度以上に設定することである。
これは、端部５のテーパ角θの平均値を略６０度以上と
なるように、半導体層４のプロセス条件（エッチング条
件）を制御することにより実現可能である。すなわち、
端部５のテーパ角θは一般的に、レジスト形状により規
定される。つまり、レジスト形状を制御することによ
り、端部５のテーパ角θを制御することが可能であり、
具体的には、感度の良いレジストを使用すること、露光
条件を最適化すること、露光時のベーク条件を最適化す
ること等により制御する。
【００２６】図６に示した結果からわかるように、テー
パ角θの平均値を６０度以上に設定することにより、テ
ーパ角θが変動しても、しきい値電圧Ｖｔｈの変動を抑
制することができる。その結果、プロセス上のテーパ角
変動が許容され、製造歩留りを向上させることができ
る。
パ角θの平均値を６０度以上に設定することにより、テ
ーパ角θが変動しても、しきい値電圧Ｖｔｈの変動を抑
制することができる。その結果、プロセス上のテーパ角
変動が許容され、製造歩留りを向上させることができ
る。
【００２７】実施の形態２
図３（ａ）は、本発明の実施の形態２の薄膜トランジス
タの要部断面図（実施の形態１の図１（ｂ）に対応）、
（ｂ）は本実施の形態２の薄膜トランジスタの製造方法
を示す要部断面図である。
タの要部断面図（実施の形態１の図１（ｂ）に対応）、
（ｂ）は本実施の形態２の薄膜トランジスタの製造方法
を示す要部断面図である。
【００２８】図３において、１１はＳｉＯ２膜からなる
絶縁膜、図３（ｂ）において、１６はレジスト膜であ
る。
絶縁膜、図３（ｂ）において、１６はレジスト膜であ
る。
【００２９】前述のことから、しきい値電圧Ｖｔｈが変
化する原因は、明らかに、ゲート電極７で被覆されたチ
ャネル幅方向ＷＤの半導体層４のチャネル領域１０にお
ける端部５（ゲートエッジ部）の構造にあり、該端部５
に電流が流れないようにすることが上記問題を解決する
方策であると考えた。
化する原因は、明らかに、ゲート電極７で被覆されたチ
ャネル幅方向ＷＤの半導体層４のチャネル領域１０にお
ける端部５（ゲートエッジ部）の構造にあり、該端部５
に電流が流れないようにすることが上記問題を解決する
方策であると考えた。
【００３０】この解決策を実現するために、本実施の形
態２では、図３（ａ）に示すように、少なくともゲート
電極７で被覆されたチャネル領域１０におけるチャネル
幅方向ＷＤの端部５を絶縁化（不導体化）し（請求項２
に対応）、絶縁膜１１を形成した。
態２では、図３（ａ）に示すように、少なくともゲート
電極７で被覆されたチャネル領域１０におけるチャネル
幅方向ＷＤの端部５を絶縁化（不導体化）し（請求項２
に対応）、絶縁膜１１を形成した。
【００３１】半導体層４の端部５を選択的に絶縁化する
方法としては、例えば、図３（ｂ）に示すように、半導
体層４を形成し、パターニングした後、レジスト膜１６
を用いて端部５以外の領域を被覆し、酸化雰囲気中にさ
らしたり、あるいはプラズマ酸化等を行って端部５を選
択的に酸化する方法がある。
方法としては、例えば、図３（ｂ）に示すように、半導
体層４を形成し、パターニングした後、レジスト膜１６
を用いて端部５以外の領域を被覆し、酸化雰囲気中にさ
らしたり、あるいはプラズマ酸化等を行って端部５を選
択的に酸化する方法がある。
【００３２】これにより、端部５に電流が流れないよう
にし、端部５がしきい値電圧Ｖｔｈに寄与しない構造を
形成できるので、端部５のテーパ角θが変動しても、実
効的にはテーパ角θが９０度の構造が得られ、しきい値
電圧Ｖｔｈの変動を抑制することができる。
にし、端部５がしきい値電圧Ｖｔｈに寄与しない構造を
形成できるので、端部５のテーパ角θが変動しても、実
効的にはテーパ角θが９０度の構造が得られ、しきい値
電圧Ｖｔｈの変動を抑制することができる。
【００３３】なお、前記実施の形態１においては、半導
体層４の端部５のテーパ角θを大きくするので、不利益
となる場合がある。すなわち、半導体層４上を被覆して
形成するゲート絶縁膜６の段切れや、絶縁耐圧の低下等
が生じる場合がある。本実施の形態２では、半導体層４
の端部５のテーパ角θを大きくしないで、端部５を選択
的に絶縁化するので、このような問題を解消できる。
体層４の端部５のテーパ角θを大きくするので、不利益
となる場合がある。すなわち、半導体層４上を被覆して
形成するゲート絶縁膜６の段切れや、絶縁耐圧の低下等
が生じる場合がある。本実施の形態２では、半導体層４
の端部５のテーパ角θを大きくしないで、端部５を選択
的に絶縁化するので、このような問題を解消できる。
【００３４】実施の形態３
図４（ａ）は、本発明の実施の形態３の薄膜トランジス
タの要部断面図（実施の形態１の図１（ｂ）に対応）、
（ｂ）は本実施の形態３の薄膜トランジスタの製造方法
を示す要部断面図である。
タの要部断面図（実施の形態１の図１（ｂ）に対応）、
（ｂ）は本実施の形態３の薄膜トランジスタの製造方法
を示す要部断面図である。
【００３５】図４において、１２は不純物が選択的に導
入された不純物領域、図４（ｂ）において、１７は不純
物である。
入された不純物領域、図４（ｂ）において、１７は不純
物である。
【００３６】チャネル幅方向ＷＤの半導体層４の端部５
がしきい値電圧Ｖｔｈに寄与しない構造を形成するため
の前記実施の形態２と異なる解決策として、本実施の形
態３では、少なくともゲート電極７で被覆されたチャネ
ル領域１０におけるチャネル幅方向ＷＤの端部５に、ソ
ース領域８とドレイン領域９に導入した不純物と逆の導
電型の不純物を導入した（請求項３に対応）。
がしきい値電圧Ｖｔｈに寄与しない構造を形成するため
の前記実施の形態２と異なる解決策として、本実施の形
態３では、少なくともゲート電極７で被覆されたチャネ
ル領域１０におけるチャネル幅方向ＷＤの端部５に、ソ
ース領域８とドレイン領域９に導入した不純物と逆の導
電型の不純物を導入した（請求項３に対応）。
【００３７】半導体層４の端部５に選択的に不純物を導
入する方法としては、例えば、図４（ｂ）に示すよう
に、半導体層４を形成し、パターニングした後、レジス
ト膜１６を用いて端部５以外の領域を被覆し、公知の方
法により不純物１７を導入する方法がある。
入する方法としては、例えば、図４（ｂ）に示すよう
に、半導体層４を形成し、パターニングした後、レジス
ト膜１６を用いて端部５以外の領域を被覆し、公知の方
法により不純物１７を導入する方法がある。
【００３８】このように、該端部５に不純物を導入する
ことにより、該端部５におけるチャネルが形成されるし
きい値電圧Ｖｔｈを大きくする。基本的には、チャネル
領域１０全体にｎ型またはｐ型不純物が不純物濃度ｃで
注入されている場合は、該チャネル領域１０の端部５に
同一導電型の不純物を不純物濃度ｃよりも高濃度で注入
することで目的を達成することができる。この不純物と
しては、ｎ型薄膜トランジスタの場合には、例えばボロ
ン、ｐ型薄膜トランジスタの場合には、例えばリンであ
る。不純物濃度は、例えば、チャネル領域１０の不純物
濃度を１０１７ｃｍ−３、端部５の不純物領域１２の不
純物濃度を１０１９ｃｍ−３とした。
ことにより、該端部５におけるチャネルが形成されるし
きい値電圧Ｖｔｈを大きくする。基本的には、チャネル
領域１０全体にｎ型またはｐ型不純物が不純物濃度ｃで
注入されている場合は、該チャネル領域１０の端部５に
同一導電型の不純物を不純物濃度ｃよりも高濃度で注入
することで目的を達成することができる。この不純物と
しては、ｎ型薄膜トランジスタの場合には、例えばボロ
ン、ｐ型薄膜トランジスタの場合には、例えばリンであ
る。不純物濃度は、例えば、チャネル領域１０の不純物
濃度を１０１７ｃｍ−３、端部５の不純物領域１２の不
純物濃度を１０１９ｃｍ−３とした。
【００３９】このような構造により、ゲート電極７で被
覆されたチャネル領域１０におけるチャネル幅方向ＷＤ
の端部５（ゲートエッジ部）におけるしきい値電圧Ｖ
ｔｈを大きくし、ゲート電極７のゲート電界によるチャ
ネル形成を抑制することにより、端部５のテーパ角θが
変動しても、実効的にはテーパ角θが９０度の構造が得
られ、しきい値電圧Ｖｔｈの変動を抑制することができ
る。
覆されたチャネル領域１０におけるチャネル幅方向ＷＤ
の端部５（ゲートエッジ部）におけるしきい値電圧Ｖ
ｔｈを大きくし、ゲート電極７のゲート電界によるチャ
ネル形成を抑制することにより、端部５のテーパ角θが
変動しても、実効的にはテーパ角θが９０度の構造が得
られ、しきい値電圧Ｖｔｈの変動を抑制することができ
る。
【００４０】前記実施の形態２や本実施の形態３の構造
は、電気的特性は半導体層４の端部５のテーパ角θが９
０度の構造と等価であり、実現できる効果はテーパ角θ
が９０度の構造と同じである。
は、電気的特性は半導体層４の端部５のテーパ角θが９
０度の構造と等価であり、実現できる効果はテーパ角θ
が９０度の構造と同じである。
【００４１】本実施の形態３においても、半導体層４の
端部５のテーパ角θを大きくしないで、端部５を選択的
に高濃度不純物化するので、半導体層４上を被覆して形
成するゲート絶縁膜６の段切れや、絶縁耐圧の低下等の
問題は生じない。
端部５のテーパ角θを大きくしないで、端部５を選択的
に高濃度不純物化するので、半導体層４上を被覆して形
成するゲート絶縁膜６の段切れや、絶縁耐圧の低下等の
問題は生じない。
【００４２】本実施の形態３を実現した場合に得られる
効果を、三次元デバイスシミュレーションにより計算し
た。図５は、本実施の形態３において、半導体層４の端
部５のテーパ角θが３０度、６０度に形成された場合
に、該端部５に上記のように不純物領域１２を形成した
場合のゲート電圧とドレイン電流との関係を示す図であ
る。この結果から、テーパ角θが３０度、６０度の場合
にしきい値電圧Ｖｔｈの変動は少なく、テーパ角θの変
動にともなうしきい値電圧Ｖｔｈの変動を抑制すること
ができることがわかる。
効果を、三次元デバイスシミュレーションにより計算し
た。図５は、本実施の形態３において、半導体層４の端
部５のテーパ角θが３０度、６０度に形成された場合
に、該端部５に上記のように不純物領域１２を形成した
場合のゲート電圧とドレイン電流との関係を示す図であ
る。この結果から、テーパ角θが３０度、６０度の場合
にしきい値電圧Ｖｔｈの変動は少なく、テーパ角θの変
動にともなうしきい値電圧Ｖｔｈの変動を抑制すること
ができることがわかる。
【００４３】以上本発明を実施の形態に基づいて具体的
に説明したが、本発明は上記実施の形態に限定されるも
のではなく、その要旨を逸脱しない範囲において種々変
更可能であることは勿論である。
に説明したが、本発明は上記実施の形態に限定されるも
のではなく、その要旨を逸脱しない範囲において種々変
更可能であることは勿論である。
【００４４】
【発明の効果】以上説明したように、本発明によれば、
薄膜トランジスタの特性のばらつきを抑制でき、製造歩
留りを向上できる。
薄膜トランジスタの特性のばらつきを抑制でき、製造歩
留りを向上できる。
【図１】（ａ）は本発明の実施の形態１の薄膜トランジ
スタの斜視図、（ｂ）は（ａ）のＡ−Ａ′切断線におけ
る断面図である。
スタの斜視図、（ｂ）は（ａ）のＡ−Ａ′切断線におけ
る断面図である。
【図２】本実施の形態１の薄膜トランジスタのレイアウ
トを示す図である。
トを示す図である。
【図３】（ａ）は本発明の実施の形態２の薄膜トランジ
スタの要部断面図、（ｂ）は製造方法を示す要部断面図
である。
スタの要部断面図、（ｂ）は製造方法を示す要部断面図
である。
【図４】（ａ）は本発明の実施の形態３の薄膜トランジ
スタの要部断面図、（ｂ）は製造方法を示す要部断面図
である。
スタの要部断面図、（ｂ）は製造方法を示す要部断面図
である。
【図５】本実施の形態３におけるゲート電圧とドレイン
電流との関係を示す図である。
電流との関係を示す図である。
【図６】（ａ）はテーパ角θが３０度、４５度、６０度
の場合のゲート電圧とドレイン電流との関係を示す図、
（ｂ）はテーパ角θとしきい値電圧Ｖｔｈとの関係を示
す図である。
の場合のゲート電圧とドレイン電流との関係を示す図、
（ｂ）はテーパ角θとしきい値電圧Ｖｔｈとの関係を示
す図である。
【図７】（ａ）は従来の薄膜トランジスタの斜視図、
（ｂ）は（ａ）のＡ−Ａ′切断線における断面図であ
る。
（ｂ）は（ａ）のＡ−Ａ′切断線における断面図であ
る。
１…薄膜トランジスタ
２…ガラス基板
３…下地絶縁膜
４…半導体層
５…端部
６…ゲート絶縁膜
７…ゲート電極
８…ソース領域
９…ドレイン領域
１０…チャネル領域
１１…絶縁膜
１２…不純物領域
１３、１４、１５…コンタクトホール
１６…レジスト膜
１７…不純物
Ｌ…チャネル長
Ｗ…チャネル幅
ＷＤ…チャネル幅方向
θ…テーパ角
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 2H092 JA25 JA29 JA31 JA32 JA33
JA35 JA39 KA05 KA12 KB24
MA27 NA24 NA29 PA01
5F110 AA30 BB01 CC02 DD02 DD13
FF02 GG02 GG13 GG15 GG22
GG25 GG28 GG29 GG32 GG34
GG36 GG39 HJ01 HJ04
Claims (3)
- 【請求項１】基板上に設けた半導体層と、 前記半導体層中の両側に設けたソース領域およびドレイ
ン領域と、 前記半導体層中の前記ソース領域と前記ドレイン領域と
の間のチャネル領域と、 前記チャネル領域の上にゲート絶縁膜を介して設けたゲ
ート電極とを有する薄膜トランジスタにおいて、 少なくとも前記ゲート電極で被覆された前記チャネル領
域におけるチャネル幅方向の端部のテーパ角が略６０度
以上であることを特徴とする薄膜トランジスタ。 - 【請求項２】基板上に設けた半導体層と、 前記半導体層中の両側に設けたソース領域およびドレイ
ン領域と、 前記半導体層中の前記ソース領域と前記ドレイン領域と
の間のチャネル領域と、 前記チャネル領域の上にゲート絶縁膜を介して設けたゲ
ート電極とを有する薄膜トランジスタにおいて、 少なくとも前記ゲート電極で被覆された前記チャネル領
域におけるチャネル幅方向の端部を絶縁化したことを特
徴とする薄膜トランジスタ。 - 【請求項３】基板上に設けた半導体層と、 前記半導体層中の両側に設けたソース領域およびドレイ
ン領域と、 前記半導体層中の前記ソース領域と前記ドレイン領域と
の間のチャネル領域と、 前記チャネル領域の上にゲート絶縁膜を介して設けたゲ
ート電極とを有する薄膜トランジスタにおいて、 少なくとも前記ゲート電極で被覆された前記チャネル領
域におけるチャネル幅方向の端部に、前記ソース領域と
前記ドレイン領域に導入した不純物と逆の導電型の不純
物を導入したことを特徴とする薄膜トランジスタ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002094665A JP2003298059A (ja) | 2002-03-29 | 2002-03-29 | 薄膜トランジスタ |
| TW092100782A TW583770B (en) | 2002-03-29 | 2003-01-15 | Thin film transistor |
| KR10-2003-0008132A KR100512753B1 (ko) | 2002-03-29 | 2003-02-10 | 박막 트랜지스터 |
| CNB031202926A CN100381932C (zh) | 2002-03-29 | 2003-03-06 | 薄膜晶体管 |
| US10/397,688 US6753549B2 (en) | 2002-03-29 | 2003-03-25 | Thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002094665A JP2003298059A (ja) | 2002-03-29 | 2002-03-29 | 薄膜トランジスタ |
Related Child Applications (1)
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|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JP2003298059A true JP2003298059A (ja) | 2003-10-17 |
| JP2003298059A5 JP2003298059A5 (ja) | 2005-09-02 |
Family
ID=28449701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002094665A Pending JP2003298059A (ja) | 2002-03-29 | 2002-03-29 | 薄膜トランジスタ |
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|---|---|
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| KR100982310B1 (ko) | 2008-03-27 | 2010-09-15 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치 |
| KR100989136B1 (ko) | 2008-04-11 | 2010-10-20 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치 |
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